JP2000269361A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 製造工程の追加を行わずに信頼性の向上及び
高速性能の向上を共に図ることができる不揮発性半導体
記憶装置およびその製造方法を提供する。 【解決手段】 メモリトランジスタと選択トランジスタ
の２つのトランジスタからなるメモリセルを用いた不揮
発性半導体記憶装置において、メモリトランジスタ部１
２と選択トランジスタ部１３の各ゲート酸化膜の膜厚を
異ならせた。
高速性能の向上を共に図ることができる不揮発性半導体
記憶装置およびその製造方法を提供する。 【解決手段】 メモリトランジスタと選択トランジスタ
の２つのトランジスタからなるメモリセルを用いた不揮
発性半導体記憶装置において、メモリトランジスタ部１
２と選択トランジスタ部１３の各ゲート酸化膜の膜厚を
異ならせた。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関し、特に、１チップマ
イクロコンピュータ混載フラッシュメモリとして用いら
れる不揮発性半導体記憶装置およびその製造方法に関す
る。
記憶装置およびその製造方法に関し、特に、１チップマ
イクロコンピュータ混載フラッシュメモリとして用いら
れる不揮発性半導体記憶装置およびその製造方法に関す
る。
【０００２】
【従来の技術】従来、基板上に、メモリトランジスタ部
と、メモリトランジスタ部にアクセスするための選択ト
ランジスタ部が並んで形成された、２トランジスタ型の
不揮発性半導体記憶装置が知られている。この不揮発性
半導体記憶装置は、例えば、１チップマイクロコンピュ
ータ混載フラッシュメモリとして用いられる。
と、メモリトランジスタ部にアクセスするための選択ト
ランジスタ部が並んで形成された、２トランジスタ型の
不揮発性半導体記憶装置が知られている。この不揮発性
半導体記憶装置は、例えば、１チップマイクロコンピュ
ータ混載フラッシュメモリとして用いられる。
【０００３】図１０は、従来の２トランジスタ型のフラ
ッシュメモリの概略構造を示す断面図である。図１０に
示すように、フラッシュメモリのメモリセル１は、半導
体基板２上に並んで形成されたメモリトランジスタ部３
と選択トランジスタ部４を有している。
ッシュメモリの概略構造を示す断面図である。図１０に
示すように、フラッシュメモリのメモリセル１は、半導
体基板２上に並んで形成されたメモリトランジスタ部３
と選択トランジスタ部４を有している。
【０００４】半導体基板２内には、Ｎ型のソース領域Ｓ
とＮ型のドレイン領域Ｄが設けられ、これらソース領域
Ｓとドレイン領域Ｄの間には、チャネル領域が形成され
ている。メモリトランジスタ部３と選択トランジスタ部
４は、それぞれ、半導体基板２の上に、ゲート酸化膜５
を介して設けられたフローティングゲート６と、フロー
ティングゲート６の上に、ＯＮＯ（Ｏｘｉｄｅ Ｎｉｔ
ｒｉｄｅ Ｏｘｉｄｅ）膜７を介して設けられたコント
ロールゲート８を有している。
とＮ型のドレイン領域Ｄが設けられ、これらソース領域
Ｓとドレイン領域Ｄの間には、チャネル領域が形成され
ている。メモリトランジスタ部３と選択トランジスタ部
４は、それぞれ、半導体基板２の上に、ゲート酸化膜５
を介して設けられたフローティングゲート６と、フロー
ティングゲート６の上に、ＯＮＯ（Ｏｘｉｄｅ Ｎｉｔ
ｒｉｄｅ Ｏｘｉｄｅ）膜７を介して設けられたコント
ロールゲート８を有している。
【０００５】選択トランジスタ部４は、コントロールゲ
ート８一つで良いが、メモリトランジスタ部３を形成す
るプロセスで同時に形成してしまうため２つのゲートを
有することになる。フローティングゲート６は、周囲か
ら電気的に絶縁された浮いた状態にある。
ート８一つで良いが、メモリトランジスタ部３を形成す
るプロセスで同時に形成してしまうため２つのゲートを
有することになる。フローティングゲート６は、周囲か
ら電気的に絶縁された浮いた状態にある。
【０００６】このメモリセル１においては、コントロー
ルゲートに印加する電圧と、ソース領域Ｓ及びドレイン
領域Ｄに印加する電圧との関係で、フローティングゲー
ト６を制御する。
ルゲートに印加する電圧と、ソース領域Ｓ及びドレイン
領域Ｄに印加する電圧との関係で、フローティングゲー
ト６を制御する。
【０００７】ところで、メモリトランジスタ部３と選択
トランジスタ部４の閾値には一定の条件があり、選択ト
ランジスタ部４については、通常の電圧が印加されない
電圧０の状態では電流が流れずオフになるように、閾値
が高いエンハンスメント型である必要がある。一方、メ
モリトランジスタ部３については、フローティングゲー
トが電気的に中性、即ち余分な電子が無いときに、通常
の電圧が印加されない状態で既にオンになっているよう
に、閾値が低いデプレッション型が、信頼性の点から望
ましい。
トランジスタ部４の閾値には一定の条件があり、選択ト
ランジスタ部４については、通常の電圧が印加されない
電圧０の状態では電流が流れずオフになるように、閾値
が高いエンハンスメント型である必要がある。一方、メ
モリトランジスタ部３については、フローティングゲー
トが電気的に中性、即ち余分な電子が無いときに、通常
の電圧が印加されない状態で既にオンになっているよう
に、閾値が低いデプレッション型が、信頼性の点から望
ましい。
【０００８】また、ゲート酸化膜の膜厚については、メ
モリトランジスタ部３の場合、薄くしたいがあまり薄く
すると、蓄えた電荷が自然に漏洩するおそれがあるの
で、信頼性確保のためにある程度の厚さが必要である。
これは、オン電流（駆動力）の点で不利になる。一方、
選択トランジスタ部４の場合、できるだけ薄くして流れ
る電流を多くしたい。
モリトランジスタ部３の場合、薄くしたいがあまり薄く
すると、蓄えた電荷が自然に漏洩するおそれがあるの
で、信頼性確保のためにある程度の厚さが必要である。
これは、オン電流（駆動力）の点で不利になる。一方、
選択トランジスタ部４の場合、できるだけ薄くして流れ
る電流を多くしたい。
【０００９】更に、閾値が高いと、書き込まれていない
状態で読み出しを行う際に誤って書き込まれてしまうリ
ードディスターブが起こり易い。従って、メモリトラン
ジスタ部３は、閾値が低いディプレッション型にした
い。
状態で読み出しを行う際に誤って書き込まれてしまうリ
ードディスターブが起こり易い。従って、メモリトラン
ジスタ部３は、閾値が低いディプレッション型にした
い。
【００１０】
【発明が解決しようとする課題】しかしながら、メモリ
トランジスタ部３と選択トランジスタ部４の２つのトラ
ンジスタは、同一のプロセスで形成されており、閾値を
決定するチャネルドープ量及びゲート酸化膜の膜厚が共
に等しくなってしまう。従って、メモリトランジスタ部
３と選択トランジスタ部４で、チャネルドープ量及びゲ
ート酸化膜の膜厚を異ならせるためには、メモリトラン
ジスタ部３と選択トランジスタ部４を別々のプロセスで
形成する必要があり、そのためのプロセスの追加によっ
て製造工程が増加することが避けられなかった。
トランジスタ部３と選択トランジスタ部４の２つのトラ
ンジスタは、同一のプロセスで形成されており、閾値を
決定するチャネルドープ量及びゲート酸化膜の膜厚が共
に等しくなってしまう。従って、メモリトランジスタ部
３と選択トランジスタ部４で、チャネルドープ量及びゲ
ート酸化膜の膜厚を異ならせるためには、メモリトラン
ジスタ部３と選択トランジスタ部４を別々のプロセスで
形成する必要があり、そのためのプロセスの追加によっ
て製造工程が増加することが避けられなかった。
【００１１】この発明の目的は、製造工程の追加を行わ
ずに信頼性の向上及び高速性能の向上を共に図ることが
できる不揮発性半導体記憶装置およびその製造方法を提
供することである。
ずに信頼性の向上及び高速性能の向上を共に図ることが
できる不揮発性半導体記憶装置およびその製造方法を提
供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係る不揮発性半導体記憶装置は、メモリ
トランジスタと選択トランジスタの２つのトランジスタ
からなるメモリセルを用いた不揮発性半導体記憶装置に
おいて、前記メモリトランジスタと前記選択トランジス
タの各ゲート酸化膜の膜厚を異ならせたことを特徴とし
ている。
め、この発明に係る不揮発性半導体記憶装置は、メモリ
トランジスタと選択トランジスタの２つのトランジスタ
からなるメモリセルを用いた不揮発性半導体記憶装置に
おいて、前記メモリトランジスタと前記選択トランジス
タの各ゲート酸化膜の膜厚を異ならせたことを特徴とし
ている。
【００１３】上記構成を有することにより、メモリトラ
ンジスタと選択トランジスタの２つのトランジスタから
なるメモリセルを用いた不揮発性半導体記憶装置におい
て、各ゲート酸化膜の膜厚がそれぞれ異なったメモリト
ランジスタと選択トランジスタを有することになる。こ
れにより、製造工程の追加を行わずに信頼性の向上及び
高速性能の向上を共に図ることができる。
ンジスタと選択トランジスタの２つのトランジスタから
なるメモリセルを用いた不揮発性半導体記憶装置におい
て、各ゲート酸化膜の膜厚がそれぞれ異なったメモリト
ランジスタと選択トランジスタを有することになる。こ
れにより、製造工程の追加を行わずに信頼性の向上及び
高速性能の向上を共に図ることができる。
【００１４】また、この発明に係る不揮発性半導体記憶
装置の製造方法により、上記不揮発性半導体記憶装置を
実現することができる。
装置の製造方法により、上記不揮発性半導体記憶装置を
実現することができる。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１６】図１は、この発明の実施の形態に係るフラ
ッシュメモリのメモリセルアレイの等価回路である。図
１に示すように、フラッシュメモリ（不揮発性半導体記
憶装置）１０は、ワード線ＷＬｎ及び主ビット線ＭＢＬ
ｎを有し、主ビット線ＭＢＬｎは、更に、ブロック選択
トランジスタＢＳＴを介して副ビット線ＳＢＬｎに接続
されている。
ッシュメモリのメモリセルアレイの等価回路である。図
１に示すように、フラッシュメモリ（不揮発性半導体記
憶装置）１０は、ワード線ＷＬｎ及び主ビット線ＭＢＬ
ｎを有し、主ビット線ＭＢＬｎは、更に、ブロック選択
トランジスタＢＳＴを介して副ビット線ＳＢＬｎに接続
されている。
【００１７】このフラッシュメモリ１０の１ブロックに
は、例えば、３２個のメモリセル１１が備えられ、各メ
モリセル１１は、メモリトランジスタ部１２と、選択ト
ランジスタ部１３を有している。メモリトランジスタ部
１２と選択トランジスタ部１３は、１つのチップに混載
されており、ワード線ＷＬｎは、メモリトランジスタ部
１２と選択トランジスタ部１３にそれぞれ配線されてい
る。
は、例えば、３２個のメモリセル１１が備えられ、各メ
モリセル１１は、メモリトランジスタ部１２と、選択ト
ランジスタ部１３を有している。メモリトランジスタ部
１２と選択トランジスタ部１３は、１つのチップに混載
されており、ワード線ＷＬｎは、メモリトランジスタ部
１２と選択トランジスタ部１３にそれぞれ配線されてい
る。
【００１８】図２は、図１のメモリセルアレイの構成を
説明する平面図である。図２に示すように、メモリセル
アレイのメモリトランジスタ部１２は、フィールド絶縁
膜１４と交差してコンタクトホール１５の両側に位置
し、このメモリトランジスタ部１２の両外側に、選択ト
ランジスタ部１３が位置している。
説明する平面図である。図２に示すように、メモリセル
アレイのメモリトランジスタ部１２は、フィールド絶縁
膜１４と交差してコンタクトホール１５の両側に位置
し、このメモリトランジスタ部１２の両外側に、選択ト
ランジスタ部１３が位置している。
【００１９】図３は、図２のメモリセルのメモリトラン
ジスタ部と選択トランジスタ部の断面図である。図３に
示すように、メモリセル１１のメモリトランジスタ部１
２と選択トランジスタ部１３は、シリコン基板１６上に
並んで形成されている。
ジスタ部と選択トランジスタ部の断面図である。図３に
示すように、メモリセル１１のメモリトランジスタ部１
２と選択トランジスタ部１３は、シリコン基板１６上に
並んで形成されている。
【００２０】シリコン基板１６内には、ソース領域Ｓと
ドレイン領域Ｄが設けられ、これらソース領域Ｓとドレ
イン領域Ｄの間には、チャネル領域が形成されている。
メモリトランジスタ部１２と選択トランジスタ部１３
は、それぞれ、シリコン基板１６の上に、ゲート酸化膜
（トンネル酸化膜）１７を介して設けられたフローティ
ングゲート１８と、フローティングゲート１８の上に、
ＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜
１９を介して設けられたコントロールゲート２０を有し
ている。
ドレイン領域Ｄが設けられ、これらソース領域Ｓとドレ
イン領域Ｄの間には、チャネル領域が形成されている。
メモリトランジスタ部１２と選択トランジスタ部１３
は、それぞれ、シリコン基板１６の上に、ゲート酸化膜
（トンネル酸化膜）１７を介して設けられたフローティ
ングゲート１８と、フローティングゲート１８の上に、
ＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜
１９を介して設けられたコントロールゲート２０を有し
ている。
【００２１】選択トランジスタ部１３は、メモリトラン
ジスタ部１２を形成するプロセスで同時に形成してしま
うため、２つのゲートを有することになるが、両ゲート
は接続されコントロールゲート２０として一体化され
る。フローティングゲート１８は、周囲から電気的に絶
縁された浮いた状態にある。
ジスタ部１２を形成するプロセスで同時に形成してしま
うため、２つのゲートを有することになるが、両ゲート
は接続されコントロールゲート２０として一体化され
る。フローティングゲート１８は、周囲から電気的に絶
縁された浮いた状態にある。
【００２２】このメモリセル１１においては、選択トラ
ンジスタ部１３のチャネル領域のホウ素（ボロン：Ｂ）
濃度がメモリトランジスタ部１２のものより高く、ま
た、選択トランジスタ部１３のゲート酸化膜１７の膜厚
が、メモリトランジスタ部１２のものより薄く形成され
ている。
ンジスタ部１３のチャネル領域のホウ素（ボロン：Ｂ）
濃度がメモリトランジスタ部１２のものより高く、ま
た、選択トランジスタ部１３のゲート酸化膜１７の膜厚
が、メモリトランジスタ部１２のものより薄く形成され
ている。
【００２３】即ち、マイコン混載フラッシュメモリに代
表される２トランジスタ型の高速アクセスメモリである
フラッシュメモリ１０は、１つのチップに混載したメモ
リトランジスタ部１２と選択トランジスタ部１３の各ゲ
ート酸化膜１７の膜厚及び閾値電圧が、それぞれ異なっ
て形成されている。
表される２トランジスタ型の高速アクセスメモリである
フラッシュメモリ１０は、１つのチップに混載したメモ
リトランジスタ部１２と選択トランジスタ部１３の各ゲ
ート酸化膜１７の膜厚及び閾値電圧が、それぞれ異なっ
て形成されている。
【００２４】なお、ドレイン電流Ｉｄは、 Ｉｄ＝（Ｗ／Ｌ）・μｅｆｆ・ＣOX［（ＶGS−Ｖｔｈ）
ＶDS−（１／２）・ＶDS 2 ］ となり、酸化膜の容量ＣOXに比例する。酸化膜の容量Ｃ
OXは、 ＣOX＝εＳ／ｄOX であり、ここで、εは絶縁膜の誘電率、Ｓはトランジス
タの面積、ｄOXは酸化膜の膜厚である。
ＶDS−（１／２）・ＶDS 2 ］ となり、酸化膜の容量ＣOXに比例する。酸化膜の容量Ｃ
OXは、 ＣOX＝εＳ／ｄOX であり、ここで、εは絶縁膜の誘電率、Ｓはトランジス
タの面積、ｄOXは酸化膜の膜厚である。
【００２５】このフラッシュメモリ１０は、メモリトラ
ンジスタ部１２と選択トランジスタ部１３の周辺に、書
き込みと消去を制御する際にかかる高い電圧に対応した
ゲート酸化膜が厚い高耐圧トランジスタと、ゲート酸化
膜が薄いロジックトランジスタ（ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ：ＣＭＯＳの部分）の２種類のトランジスタか
らなる、周辺トランジスタ部を設けている。従って、フ
ラッシュメモリ１０の作成時は、１チップ上に、全部で
４種類のトランジスタを作り込む必要がある。
ンジスタ部１２と選択トランジスタ部１３の周辺に、書
き込みと消去を制御する際にかかる高い電圧に対応した
ゲート酸化膜が厚い高耐圧トランジスタと、ゲート酸化
膜が薄いロジックトランジスタ（ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ：ＣＭＯＳの部分）の２種類のトランジスタか
らなる、周辺トランジスタ部を設けている。従って、フ
ラッシュメモリ１０の作成時は、１チップ上に、全部で
４種類のトランジスタを作り込む必要がある。
【００２６】図４及び図５は、図３のメモリセルの製造
工程（その１）及び（その２）を示し、（Ｉ）は閾値の
みを異ならせる場合の工程図、（II）はトンネル膜のみ
を異ならせる場合の工程図、（III ）は閾値及びトンネ
ル膜を異ならせる場合の工程図である。
工程（その１）及び（その２）を示し、（Ｉ）は閾値の
みを異ならせる場合の工程図、（II）はトンネル膜のみ
を異ならせる場合の工程図、（III ）は閾値及びトンネ
ル膜を異ならせる場合の工程図である。
【００２７】図４は、Ｐウエル及び熱酸化によるフィー
ルド酸化膜（図示せず）形成後を示している。すぐ後の
イオン注入におけるスルー膜２２が熱酸化で、約２０ｎ
ｍ迄（〜２０ｎｍ）の膜厚に形成されている（（ａ）参
照）。
ルド酸化膜（図示せず）形成後を示している。すぐ後の
イオン注入におけるスルー膜２２が熱酸化で、約２０ｎ
ｍ迄（〜２０ｎｍ）の膜厚に形成されている（（ａ）参
照）。
【００２８】このシリコン基板１６に、イオン注入を行
う（（ｂ）参照）。選択トランジスタ部１３の形成領域
に合わせてフォトレジスト２３を塗布し、パターニング
を行った後、このパターンを保護マスクとして、スルー
膜２２を通しイオンを注入する。
う（（ｂ）参照）。選択トランジスタ部１３の形成領域
に合わせてフォトレジスト２３を塗布し、パターニング
を行った後、このパターンを保護マスクとして、スルー
膜２２を通しイオンを注入する。
【００２９】イオン注入に際し、閾値のみを異ならせる
場合は、ホウ素（Ｂ）を３０ＫｅＶの加速エネルギで２
×１０12／ｃｍ2 注入し（（Ｉ）参照）、トンネル酸化
膜のみを異ならせる場合は、窒素（Ｎ）を４０ＫｅＶの
加速エネルギで５×１０14／ｃｍ2 注入し（（II）参
照）、閾値及びトンネル膜を共に異ならせる場合は、上
述したホウ素（Ｂ）と窒素（Ｎ）を注入する（（III ）
参照）。
場合は、ホウ素（Ｂ）を３０ＫｅＶの加速エネルギで２
×１０12／ｃｍ2 注入し（（Ｉ）参照）、トンネル酸化
膜のみを異ならせる場合は、窒素（Ｎ）を４０ＫｅＶの
加速エネルギで５×１０14／ｃｍ2 注入し（（II）参
照）、閾値及びトンネル膜を共に異ならせる場合は、上
述したホウ素（Ｂ）と窒素（Ｎ）を注入する（（III ）
参照）。
【００３０】ホウ素（Ｂ）のイオン注入により、選択ト
ランジスタ部１３の閾値を上げることができ、窒素
（Ｎ）のイオン注入により、酸化のスピードを遅くする
（酸化膜成長レートを落とす）ことができる。その後、
フォトレジスト２３を除去し、更に、スルー膜２２を除
去する。
ランジスタ部１３の閾値を上げることができ、窒素
（Ｎ）のイオン注入により、酸化のスピードを遅くする
（酸化膜成長レートを落とす）ことができる。その後、
フォトレジスト２３を除去し、更に、スルー膜２２を除
去する。
【００３１】次に、８５０℃ＷＥＴでトンネル膜１７の
酸化を行う（（ｃ）参照）。スルー膜除去後にゲート酸
化を行うと、窒素（Ｎ）の効果で、選択トランジスタ部
１３とメモリトランジスタ部１２のゲート酸化膜（トン
ネル酸化膜１７）の膜厚が異なる。
酸化を行う（（ｃ）参照）。スルー膜除去後にゲート酸
化を行うと、窒素（Ｎ）の効果で、選択トランジスタ部
１３とメモリトランジスタ部１２のゲート酸化膜（トン
ネル酸化膜１７）の膜厚が異なる。
【００３２】例えば、窒素（Ｎ）のイオン注入されない
部分が８ｎｍとなるように熱酸化し、窒素（Ｎ）を４０
ＫｅＶの加速エネルギで５×１０14／ｃｍ2 注入した場
合、トンネル酸化膜１７の膜厚は、イオン注入されない
部分１７ａが約８ｎｍであるのに対し、イオン注入され
た部分１７ｂは約６ｎｍになる（図３（II）及び（III
）の（ｃ）参照）。
部分が８ｎｍとなるように熱酸化し、窒素（Ｎ）を４０
ＫｅＶの加速エネルギで５×１０14／ｃｍ2 注入した場
合、トンネル酸化膜１７の膜厚は、イオン注入されない
部分１７ａが約８ｎｍであるのに対し、イオン注入され
た部分１７ｂは約６ｎｍになる（図３（II）及び（III
）の（ｃ）参照）。
【００３３】次に、ゲート酸化膜の上に、例えば、ＣＶ
Ｄ（ｃｈｅｍｉｃａｌ ｖａｐｏｒｄｅｐｏｓｉｔｉｏ
ｎ）により、フローティングゲート（ＦＧ）ポリシリコ
ン２４を約１５０ｎｍ堆積した後、リン（Ｐ）イオンを
４０ＫｅＶの加速エネルギで５×１０14／ｃｍ2 注入す
る。
Ｄ（ｃｈｅｍｉｃａｌ ｖａｐｏｒｄｅｐｏｓｉｔｉｏ
ｎ）により、フローティングゲート（ＦＧ）ポリシリコ
ン２４を約１５０ｎｍ堆積した後、リン（Ｐ）イオンを
４０ＫｅＶの加速エネルギで５×１０14／ｃｍ2 注入す
る。
【００３４】次に、フローティングゲート（ＦＧ）のエ
ッチングを行い、フォトレジストを除去する。フォトレ
ジスト除去後、ＦＧポリシリコン２４の上に、ＯＮＯ膜
１９を、酸化膜換算で約１７ｎｍ堆積する（図５（ｄ）
参照）。その後、周辺トランジスタ部のＯＮＯ膜１９除
去、高耐圧トランジスタ部のゲート酸化膜形成、及びロ
ジックトランジスタ部のゲート酸化膜形成を、順次行う
（図示しない）。
ッチングを行い、フォトレジストを除去する。フォトレ
ジスト除去後、ＦＧポリシリコン２４の上に、ＯＮＯ膜
１９を、酸化膜換算で約１７ｎｍ堆積する（図５（ｄ）
参照）。その後、周辺トランジスタ部のＯＮＯ膜１９除
去、高耐圧トランジスタ部のゲート酸化膜形成、及びロ
ジックトランジスタ部のゲート酸化膜形成を、順次行う
（図示しない）。
【００３５】次に、コントロールゲート（ＣＧ）を堆積
する（（ｅ）参照）。ＣＧポリシリコン２５を約１５０
ｎｍ堆積した後、リン（Ｐ）を拡散させて４０Ω／□程
度の抵抗になるようにし、珪化タングステン（ＷＳｉ）
２６をスパッタにより約１５０ｎｍ堆積する。
する（（ｅ）参照）。ＣＧポリシリコン２５を約１５０
ｎｍ堆積した後、リン（Ｐ）を拡散させて４０Ω／□程
度の抵抗になるようにし、珪化タングステン（ＷＳｉ）
２６をスパッタにより約１５０ｎｍ堆積する。
【００３６】そして、コントロールゲート（ＣＧ）を形
成する（（ｆ）参照）。堆積したＷＳｉ２６の上にフォ
トレジスト２７によるパターンを形成し、このパターン
を保護マスクとしてゲートエッチングを行う。
成する（（ｆ）参照）。堆積したＷＳｉ２６の上にフォ
トレジスト２７によるパターンを形成し、このパターン
を保護マスクとしてゲートエッチングを行う。
【００３７】エッチングにより、シリコン基板１６の上
には、トンネル酸化膜１７、ＦＧポリシリコン２４、Ｏ
ＮＯ膜１９、ＣＧポリシリコン２５、ＷＳｉ２６、及び
フォトレジスト２７が記載順に積層された、メモリトラ
ンジスタ部１２と選択トランジスタ部１３が２つ並んで
形成される。その後、ソースとドレインを形成する。
には、トンネル酸化膜１７、ＦＧポリシリコン２４、Ｏ
ＮＯ膜１９、ＣＧポリシリコン２５、ＷＳｉ２６、及び
フォトレジスト２７が記載順に積層された、メモリトラ
ンジスタ部１２と選択トランジスタ部１３が２つ並んで
形成される。その後、ソースとドレインを形成する。
【００３８】従って、イオン注入工程で、ホウ素（Ｂ）
を注入することにより、異なった閾値を有するメモリト
ランジスタ部１２と選択トランジスタ部１３を形成する
ことができる（図５（Ｉ）（ｆ）参照）。また、イオン
注入工程で、窒素（Ｎ）を注入することにより、異なっ
た膜厚のトンネル酸化膜１７ａ，１７ｂを有するメモリ
トランジスタ部１２と選択トランジスタ部１３を形成す
ることができる（図５（II）（ｆ）参照）。
を注入することにより、異なった閾値を有するメモリト
ランジスタ部１２と選択トランジスタ部１３を形成する
ことができる（図５（Ｉ）（ｆ）参照）。また、イオン
注入工程で、窒素（Ｎ）を注入することにより、異なっ
た膜厚のトンネル酸化膜１７ａ，１７ｂを有するメモリ
トランジスタ部１２と選択トランジスタ部１３を形成す
ることができる（図５（II）（ｆ）参照）。
【００３９】更に、イオン注入工程で、ホウ素（Ｂ）と
窒素（Ｎ）を共に注入することにより、閾値及びトンネ
ル酸化膜の膜厚何れも異なったメモリトランジスタ部１
２と選択トランジスタ部１３を形成することができる
（図５（III ）（ｆ）参照）。
窒素（Ｎ）を共に注入することにより、閾値及びトンネ
ル酸化膜の膜厚何れも異なったメモリトランジスタ部１
２と選択トランジスタ部１３を形成することができる
（図５（III ）（ｆ）参照）。
【００４０】上述したように、メモリトランジスタ部１
２と選択トランジスタ部１３を１つのチップに混載した
フラッシュメモリ１０の製造方法において、イオン注入
工程（図５（ｆ）参照）を設けたことにより、メモリト
ランジスタ部１２と選択トランジスタ部１３のチャネル
ドープ量とゲート酸化膜厚を、それぞれ別々に又は共に
異ならせることができる。
２と選択トランジスタ部１３を１つのチップに混載した
フラッシュメモリ１０の製造方法において、イオン注入
工程（図５（ｆ）参照）を設けたことにより、メモリト
ランジスタ部１２と選択トランジスタ部１３のチャネル
ドープ量とゲート酸化膜厚を、それぞれ別々に又は共に
異ならせることができる。
【００４１】なお、上述したメモリセルの製造工程は、
Ｎチャネルトランジスタの場合であるが、Ｐチャネルト
ランジスタの場合は、Ｐウエルが形成されたシリコン基
板に代えて、Ｎウエルが形成されたシリコン基板を用い
ると共に、イオン注入に際し、閾値用のホウ素（Ｂ）を
３０ＫｅＶの加速エネルギで２×１０12／ｃｍ2 注入す
るのに代えて、閾値用のリン（Ｐ）を４０ＫｅＶの加速
エネルギで２×１０12／ｃｍ2 注入する。
Ｎチャネルトランジスタの場合であるが、Ｐチャネルト
ランジスタの場合は、Ｐウエルが形成されたシリコン基
板に代えて、Ｎウエルが形成されたシリコン基板を用い
ると共に、イオン注入に際し、閾値用のホウ素（Ｂ）を
３０ＫｅＶの加速エネルギで２×１０12／ｃｍ2 注入す
るのに代えて、閾値用のリン（Ｐ）を４０ＫｅＶの加速
エネルギで２×１０12／ｃｍ2 注入する。
【００４２】ここで、従来のフラッシュメモリのメモリ
セルの製造方法と対比してみる。図６〜図８は、従来の
メモリセルの製造工程（その１）、（その２）及び（そ
の３）を示し、（Ｉ）はメモリトランジスタ部の工程
図、（II）は高耐圧トランジスタ（Ｎチャネル）部の工
程図、（III ）はロジックトランジスタ（Ｎチャネル）
部の工程図である。
セルの製造方法と対比してみる。図６〜図８は、従来の
メモリセルの製造工程（その１）、（その２）及び（そ
の３）を示し、（Ｉ）はメモリトランジスタ部の工程
図、（II）は高耐圧トランジスタ（Ｎチャネル）部の工
程図、（III ）はロジックトランジスタ（Ｎチャネル）
部の工程図である。
【００４３】図６は、Ｐウエル及び熱酸化によるフィー
ルド酸化膜（図示せず）形成後を示している。すぐ後の
イオン注入におけるスルー膜２２が熱酸化で、約２０ｎ
ｍ迄（〜２０ｎｍ）の膜厚に形成されている（（ａ）参
照）。
ルド酸化膜（図示せず）形成後を示している。すぐ後の
イオン注入におけるスルー膜２２が熱酸化で、約２０ｎ
ｍ迄（〜２０ｎｍ）の膜厚に形成されている（（ａ）参
照）。
【００４４】このウエル形成後、メモリトランジスタ部
には、スルー膜２２を通して、閾値用のホウ素（Ｂ）の
イオン注入が行われる。ホウ素（Ｂ）は、３０ＫｅＶの
加速エネルギで２×１０12／ｃｍ2 注入される。周辺ト
ランジスタ部である高耐圧トランジスタ部とロジックト
ランジスタ部には、ウエル形成用のフォトレジストが残
されている。その後、フォトレジストを除去し、更に、
スルー膜２２を除去する。
には、スルー膜２２を通して、閾値用のホウ素（Ｂ）の
イオン注入が行われる。ホウ素（Ｂ）は、３０ＫｅＶの
加速エネルギで２×１０12／ｃｍ2 注入される。周辺ト
ランジスタ部である高耐圧トランジスタ部とロジックト
ランジスタ部には、ウエル形成用のフォトレジストが残
されている。その後、フォトレジストを除去し、更に、
スルー膜２２を除去する。
【００４５】次に、８５０℃ＷＥＴでトンネル膜１７の
酸化を行う（（ｂ）参照）。スルー膜除去後のゲート酸
化により、シリコン基板１６の上には、メモリトランジ
スタ部、高耐圧トランジスタ部及びロジックトランジス
タ部の何れにも、膜厚８ｎｍのゲート酸化膜（トンネル
酸化膜１７）が形成される。
酸化を行う（（ｂ）参照）。スルー膜除去後のゲート酸
化により、シリコン基板１６の上には、メモリトランジ
スタ部、高耐圧トランジスタ部及びロジックトランジス
タ部の何れにも、膜厚８ｎｍのゲート酸化膜（トンネル
酸化膜１７）が形成される。
【００４６】次に、メモリトランジスタ部のフローティ
ングゲート（ＦＧ）のエッチングを行う（（ｃ）参
照）。ゲート酸化膜の上に、例えば、ＣＶＤにより、Ｆ
Ｇポリシリコン２４を約１５０ｎｍ堆積した後、リン
（Ｐ）イオンを４０ＫｅＶの加速エネルギで５×１０14
／ｃｍ2 注入する。その後、高耐圧トランジスタ部及び
ロジックトランジスタ部のＦＧポリシリコン２４を、エ
ッチングする。
ングゲート（ＦＧ）のエッチングを行う（（ｃ）参
照）。ゲート酸化膜の上に、例えば、ＣＶＤにより、Ｆ
Ｇポリシリコン２４を約１５０ｎｍ堆積した後、リン
（Ｐ）イオンを４０ＫｅＶの加速エネルギで５×１０14
／ｃｍ2 注入する。その後、高耐圧トランジスタ部及び
ロジックトランジスタ部のＦＧポリシリコン２４を、エ
ッチングする。
【００４７】次に、メモリトランジスタ部にＯＮＯ膜１
９を酸化膜換算で約１７ｎｍを堆積した後、周辺トラン
ジスタ部のＯＮＯ膜１９及びトンネル酸化膜１７を除去
する（（ｄ）参照）。
９を酸化膜換算で約１７ｎｍを堆積した後、周辺トラン
ジスタ部のＯＮＯ膜１９及びトンネル酸化膜１７を除去
する（（ｄ）参照）。
【００４８】フォトレジスト除去後、８５０℃ＷＥＴで
高耐圧トランジスタ部のゲート酸化膜を、約１６ｎｍ迄
（〜１６ｎｍ）の膜厚で形成する。次に、ロジックトラ
ンジスタ部のゲート酸化膜をウェットエッチングにより
除去する（図７（ｅ）参照）。
高耐圧トランジスタ部のゲート酸化膜を、約１６ｎｍ迄
（〜１６ｎｍ）の膜厚で形成する。次に、ロジックトラ
ンジスタ部のゲート酸化膜をウェットエッチングにより
除去する（図７（ｅ）参照）。
【００４９】次に、ロジックトランジスタ部のゲート酸
化膜を形成する（（ｆ）参照）。フォトレジスト除去
後、８５０℃ＷＥＴでロジックトランジスタ部のゲート
酸化膜を、約６ｎｍ迄（〜６ｎｍ）の膜厚で形成する。
このゲート酸化膜の形成により、高耐圧トランジスタ部
のゲート酸化膜は、約２０ｎｍ迄の膜厚となる。
化膜を形成する（（ｆ）参照）。フォトレジスト除去
後、８５０℃ＷＥＴでロジックトランジスタ部のゲート
酸化膜を、約６ｎｍ迄（〜６ｎｍ）の膜厚で形成する。
このゲート酸化膜の形成により、高耐圧トランジスタ部
のゲート酸化膜は、約２０ｎｍ迄の膜厚となる。
【００５０】次に、コントロールゲート（ＣＧ）を堆積
する（（ｇ）参照）。ポリシリコン２５を約１５０ｎｍ
堆積した後、リン（Ｐ）を拡散させて４０Ω／□程度の
抵抗となるようにし、珪化タングステン（ＷＳｉ）２６
をスパッタにより約１５０ｎｍ堆積する。このとき、高
耐圧トランジスタ部及びロジックトランジスタ部には、
トンネル酸化膜１７、ポリシリコン２５、ＷＳｉ２６が
記載順にそれぞれ積層される。
する（（ｇ）参照）。ポリシリコン２５を約１５０ｎｍ
堆積した後、リン（Ｐ）を拡散させて４０Ω／□程度の
抵抗となるようにし、珪化タングステン（ＷＳｉ）２６
をスパッタにより約１５０ｎｍ堆積する。このとき、高
耐圧トランジスタ部及びロジックトランジスタ部には、
トンネル酸化膜１７、ポリシリコン２５、ＷＳｉ２６が
記載順にそれぞれ積層される。
【００５１】そして、コントロールゲート（ＣＧ）を形
成する（図８（ｈ）参照）。堆積したＷＳｉ２６の上に
フォトレジスト２７によるパターンを形成し、このパタ
ーンを保護マスクとしてゲートエッチングを行う。
成する（図８（ｈ）参照）。堆積したＷＳｉ２６の上に
フォトレジスト２７によるパターンを形成し、このパタ
ーンを保護マスクとしてゲートエッチングを行う。
【００５２】エッチングにより、シリコン基板１６の上
には、トンネル酸化膜１７、ＦＧポリシリコン２４、Ｏ
ＮＯ膜１９、ポリシリコン２５、ＷＳｉ２６、及びフォ
トレジスト２７が記載順に積層された、メモリトランジ
スタ部が形成される。同時に、ＷＳｉ２６の上にフォト
レジスト２７が積層された、高耐圧トランジスタ部及び
ロジックトランジスタ部が形成される（（ｈ）参照）。
には、トンネル酸化膜１７、ＦＧポリシリコン２４、Ｏ
ＮＯ膜１９、ポリシリコン２５、ＷＳｉ２６、及びフォ
トレジスト２７が記載順に積層された、メモリトランジ
スタ部が形成される。同時に、ＷＳｉ２６の上にフォト
レジスト２７が積層された、高耐圧トランジスタ部及び
ロジックトランジスタ部が形成される（（ｈ）参照）。
【００５３】その後、高耐圧トランジスタ部及びロジッ
クトランジスタ部からなる周辺トランジスタが形成され
る（（ｉ）参照）。
クトランジスタ部からなる周辺トランジスタが形成され
る（（ｉ）参照）。
【００５４】なお、上述した従来のメモリセルの製造工
程は、Ｎチャネルトランジスタの場合であるが、Ｐチャ
ネルトランジスタの場合は、Ｐウエルが形成されたシリ
コン基板に代えて、Ｎウエルが形成されたシリコン基板
を用いると共に、イオン注入に際し、閾値用のホウ素
（Ｂ）を３０ＫｅＶの加速エネルギで２×１０12／ｃｍ
2 注入するのに代えて、閾値用のリン（Ｐ）を４０Ｋｅ
Ｖの加速エネルギで２×１０12／ｃｍ2 注入する。
程は、Ｎチャネルトランジスタの場合であるが、Ｐチャ
ネルトランジスタの場合は、Ｐウエルが形成されたシリ
コン基板に代えて、Ｎウエルが形成されたシリコン基板
を用いると共に、イオン注入に際し、閾値用のホウ素
（Ｂ）を３０ＫｅＶの加速エネルギで２×１０12／ｃｍ
2 注入するのに代えて、閾値用のリン（Ｐ）を４０Ｋｅ
Ｖの加速エネルギで２×１０12／ｃｍ2 注入する。
【００５５】図９は、この発明の他の実施の形態に係る
メモリトランジスタ部の製造工程を示す工程図である。
図９においては、メモリトランジスタ部１２のゲート酸
化膜を厚くして、閾値を低くする場合を示す。これは、
Ｎチャネルトランジスタの場合のみ適用される。
メモリトランジスタ部の製造工程を示す工程図である。
図９においては、メモリトランジスタ部１２のゲート酸
化膜を厚くして、閾値を低くする場合を示す。これは、
Ｎチャネルトランジスタの場合のみ適用される。
【００５６】Ｐウエル及び熱酸化によるフィールド酸化
膜（図示せず）形成後を示している。すぐ後のイオン注
入におけるスルー膜２２が熱酸化で、約２０ｎｍ迄（〜
２０ｎｍ）の膜厚に形成されている（（ａ）参照）。
膜（図示せず）形成後を示している。すぐ後のイオン注
入におけるスルー膜２２が熱酸化で、約２０ｎｍ迄（〜
２０ｎｍ）の膜厚に形成されている（（ａ）参照）。
【００５７】このシリコン基板１６に、閾値用のホウ素
（Ｂ）を３０ＫｅＶの加速エネルギで２×１０12／ｃｍ
2 注入する（（ｂ）参照）。
（Ｂ）を３０ＫｅＶの加速エネルギで２×１０12／ｃｍ
2 注入する（（ｂ）参照）。
【００５８】次に、選択トランジスタ部１３の形成領域
に合わせてフォトレジスト２３を塗布し、パターニング
を行った後、このパターンを保護マスクとして、スルー
膜２２を通しヒ素（Ａｓ）をイオン注入する（（ｃ）参
照）。
に合わせてフォトレジスト２３を塗布し、パターニング
を行った後、このパターンを保護マスクとして、スルー
膜２２を通しヒ素（Ａｓ）をイオン注入する（（ｃ）参
照）。
【００５９】ヒ素（Ａｓ）は、酸化の速度を速める役割
とＮチャネルトランジスタの閾値を下げる役割を担って
おり、例えば、４０ＫｅＶの加速エネルギで３×１０12
／ｃｍ2 注入される。イオン注入後、フォトレジスト２
３を除去し、更に、スルー膜２２を除去する。
とＮチャネルトランジスタの閾値を下げる役割を担って
おり、例えば、４０ＫｅＶの加速エネルギで３×１０12
／ｃｍ2 注入される。イオン注入後、フォトレジスト２
３を除去し、更に、スルー膜２２を除去する。
【００６０】次に、８５０℃ＷＥＴでトンネル膜の酸化
を行う（（ｄ）参照）。スルー膜２２除去後にゲート酸
化を行うと、ヒ素（Ａｓ）の効果で、膜厚が異なったゲ
ート酸化膜（トンネル酸化膜）が形成される。トンネル
酸化膜の膜厚は、イオン注入されない部分１７ｂが約６
ｎｍであるのに対し、イオン注入された部分１７ａは約
８ｎｍになる。
を行う（（ｄ）参照）。スルー膜２２除去後にゲート酸
化を行うと、ヒ素（Ａｓ）の効果で、膜厚が異なったゲ
ート酸化膜（トンネル酸化膜）が形成される。トンネル
酸化膜の膜厚は、イオン注入されない部分１７ｂが約６
ｎｍであるのに対し、イオン注入された部分１７ａは約
８ｎｍになる。
【００６１】以後の工程は、上述したホウ素（Ｂ）と窒
素（Ｎ）をイオン注入する場合と同様である。なお、ト
ンネル酸化膜の膜厚調整のため、厚くするためのヒ素
（Ａｓ）と薄くするための窒素（Ｎ）を同時に注入して
もよい。
素（Ｎ）をイオン注入する場合と同様である。なお、ト
ンネル酸化膜の膜厚調整のため、厚くするためのヒ素
（Ａｓ）と薄くするための窒素（Ｎ）を同時に注入して
もよい。
【００６２】このように、この発明によれば、選択トラ
ンジスタとメモリトランジスタの２つのトランジスタか
らなるメモリセルを用いた不揮発性半導体記憶装置にお
いて、１回のプロセスでゲート酸化膜厚とチャネル不純
物濃度を変えることができる。チャネル不純物濃度を変
えれば、閾値電圧Ｖｔが変わるので、これを、それぞれ
最適化するように別な値に調整する。
ンジスタとメモリトランジスタの２つのトランジスタか
らなるメモリセルを用いた不揮発性半導体記憶装置にお
いて、１回のプロセスでゲート酸化膜厚とチャネル不純
物濃度を変えることができる。チャネル不純物濃度を変
えれば、閾値電圧Ｖｔが変わるので、これを、それぞれ
最適化するように別な値に調整する。
【００６３】従って、相対的にメモリセルの閾値が下げ
られることにより、メモリセルのリードディスターブ耐
性が強くなり、信頼性が向上する。また、選択トランジ
スタのゲート膜厚が薄くできることから、アクセス速度
が向上する。更に、上述した信頼性及び高速性能の向上
が、１プロセスの追加のみで得ることができ、更なるプ
ロセスの追加を要しない。
られることにより、メモリセルのリードディスターブ耐
性が強くなり、信頼性が向上する。また、選択トランジ
スタのゲート膜厚が薄くできることから、アクセス速度
が向上する。更に、上述した信頼性及び高速性能の向上
が、１プロセスの追加のみで得ることができ、更なるプ
ロセスの追加を要しない。
【００６４】これは、２トランジスタ型のメモリセルの
場合、リードディスターブは、メモリトランジスタで決
まり、アクセス速度は、選択トランジスタで決まってい
るためである。
場合、リードディスターブは、メモリトランジスタで決
まり、アクセス速度は、選択トランジスタで決まってい
るためである。
【００６５】
【発明の効果】以上説明したように、この発明によれ
ば、メモリトランジスタと選択トランジスタの２つのト
ランジスタを用いた不揮発性半導体記憶装置において、
各ゲート酸化膜の膜厚がそれぞれ異なったメモリトラン
ジスタと選択トランジスタを有することになるので、製
造工程の追加を行わずに信頼性の向上及び高速性能の向
上を共に図ることができる。
ば、メモリトランジスタと選択トランジスタの２つのト
ランジスタを用いた不揮発性半導体記憶装置において、
各ゲート酸化膜の膜厚がそれぞれ異なったメモリトラン
ジスタと選択トランジスタを有することになるので、製
造工程の追加を行わずに信頼性の向上及び高速性能の向
上を共に図ることができる。
【００６６】また、この発明に係る不揮発性半導体記憶
装置の製造方法により、上記不揮発性半導体記憶装置を
実現することができる。
装置の製造方法により、上記不揮発性半導体記憶装置を
実現することができる。
【図１】この発明の実施の形態に係るフラッシュメモリ
のメモリセルアレイの等価回路である。
のメモリセルアレイの等価回路である。
【図２】図１のメモリセルアレイの構成を説明する平面
図である。
図である。
【図３】図２のメモリセルのメモリトランジスタ部と選
択トランジスタ部の断面図である。
択トランジスタ部の断面図である。
【図４】図３のメモリセルの製造工程（その１）を示
し、（Ｉ）は閾値のみを異ならせる場合の工程図、（I
I）はトンネル膜のみを異ならせる場合の工程図、（III
）は閾値及びトンネル膜を異ならせる場合の工程図で
ある。
し、（Ｉ）は閾値のみを異ならせる場合の工程図、（I
I）はトンネル膜のみを異ならせる場合の工程図、（III
）は閾値及びトンネル膜を異ならせる場合の工程図で
ある。
【図５】図３のメモリセルの製造工程（その２）を示す
図４と同様の工程図である。
図４と同様の工程図である。
【図６】従来のメモリセルの製造工程（その１）を示
し、（Ｉ）はメモリトランジスタ部の工程図、（II）は
高耐圧トランジスタ（Ｎチャネル）部の工程図、（III
）はロジックトランジスタ（Ｎチャネル）部の工程図
である。
し、（Ｉ）はメモリトランジスタ部の工程図、（II）は
高耐圧トランジスタ（Ｎチャネル）部の工程図、（III
）はロジックトランジスタ（Ｎチャネル）部の工程図
である。
【図７】従来のメモリセルの製造工程（その２）を示す
図６と同様の工程図である。
図６と同様の工程図である。
【図８】従来のメモリセルの製造工程（その３）を示す
図６と同様の工程図である。
図６と同様の工程図である。
【図９】この発明の他の実施の形態に係るメモリトラン
ジスタ部の製造工程を示す工程図である。
ジスタ部の製造工程を示す工程図である。
【図１０】従来の２トランジスタ型のフラッシュメモリ
の概略構造を示す断面図である。
の概略構造を示す断面図である。
１０ フラッシュメモリ １１ メモリセル １２ メモリトランジスタ部 １３ 選択トランジスタ部 １４ フィールド絶縁膜 １５ コンタクトホール １６ シリコン基板 １７，１７ａ，１７ｂ トンネル酸化膜 １８ フローティングゲート １９ ＯＮＯ膜 ２０ コントロールゲート ２２ スルー膜 ２３，２７ フォトレジスト ２４ フローティングゲートポリシリコン ２５ コントロールゲートポリシリコン ２６ 珪化タングステン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA08 AA62 AB08 AD12 AD22 AD41 AD44 AE50 AF06 AG02 AG12 AG21 AG22 AG40 5F083 EP42 EP55 ER22 GA01 GA11 GA28 JA04 JA35 JA39 LA12 LA16 PR12 PR21 PR36 PR43 PR45 PR46 PR53 PR55 PR56 ZA07 ZA13
Claims (12)
- 【請求項１】メモリトランジスタと選択トランジスタの
２つのトランジスタからなるメモリセルを用いた不揮発
性半導体記憶装置において、 前記メモリトランジスタと前記選択トランジスタの各ゲ
ート酸化膜の膜厚を異ならせたことを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】メモリトランジスタと選択トランジスタの
２つのトランジスタからなるメモリセルを用いた不揮発
性半導体記憶装置において、 前記メモリトランジスタと前記選択トランジスタの閾値
電圧を異ならせたことを特徴とする不揮発性半導体記憶
装置。 - 【請求項３】メモリトランジスタと選択トランジスタの
２つのトランジスタからなるメモリセルを用いた不揮発
性半導体記憶装置において、 前記メモリトランジスタと前記選択トランジスタの、各
ゲート酸化膜の膜厚及び閾値電圧を異ならせたことを特
徴とする不揮発性半導体記憶装置。 - 【請求項４】前記ゲート酸化膜の膜厚は、前記選択トラ
ンジスタの方が前記メモリトランジスタより薄いことを
特徴とする請求項１または３に記載の不揮発性半導体記
憶装置。 - 【請求項５】前記閾値電圧は、前記選択トランジスタの
方が前記メモリトランジスタより高いことを特徴とする
請求項２または３に記載の不揮発性半導体記憶装置。 - 【請求項６】メモリトランジスタと選択トランジスタの
２つのトランジスタからなるメモリセルを用いた不揮発
性半導体記憶装置の製造方法において、 前記メモリトランジスタと前記選択トランジスタのチャ
ネルドープ量またはゲート酸化膜厚を異ならせる、イオ
ン注入工程を有することを特徴とする不揮発性半導体記
憶装置の製造方法。 - 【請求項７】メモリトランジスタと選択トランジスタの
２つのトランジスタからなるメモリセルを用いた不揮発
性半導体記憶装置の製造方法において、 前記メモリトランジスタと前記選択トランジスタのチャ
ネルドープ量及びゲート酸化膜厚を同時に異ならせる、
イオン注入工程を有することを特徴とする不揮発性半導
体記憶装置の製造方法。 - 【請求項８】前記イオン注入工程において、 窒素をイオン注入することにより、前記選択トランジス
タのゲート酸化膜の膜厚を、前記メモリトランジスタの
ゲート酸化膜の膜厚より薄くし、 ホウ素をイオン注入することにより、前記選択トランジ
スタの閾値電圧を、前記メモリトランジスタの閾値電圧
より高くすることを特徴とする請求項６または７に記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項９】窒素をイオン注入するためのマスクと、ホ
ウ素をイオン注入するためのマスクとを兼用することを
特徴とする請求項８に記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項１０】前記イオン注入工程は、 半導体基板にウェルを形成する工程の後、ゲート酸化膜
を形成する工程の前に設けられることを特徴とする請求
項６〜９のいずれかに記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項１１】請求項１〜５のいずれかに記載された不
揮発性半導体記憶装置とマイクロコンピュータとを混載
したことを特徴とするマイクロコンピュータ混載フラッ
シュメモリ。 - 【請求項１２】請求項６〜１０のいずれかに記載された
不揮発性半導体記憶装置の製造方法を用いて、不揮発性
半導体記憶装置とマイクロコンピュータとを混載して形
成することを特徴とするマイクロコンピュータ混載フラ
ッシュメモリの製造方法。
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