JP4799217B2 - 半導体装置の製造方法 - Google Patents

Description

この発明は、電荷を保持する機能を有するメモリ機能体を具えた電界効果トランジスタを含む半導体装置、及びその製造方法に関する。

従来から、半導体装置に搭載された１つのＭＯＳ型の電界効果トランジスタ（以下、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と称する）につき、２ビットの記憶機能を有する、いわゆる「１セル２ビット機能」を特徴とする不揮発性メモリデバイスが知られている。この不揮発性メモリデバイスは、ゲート電極の側面及びゲート電極の周辺の基板上に設けられたシリコン窒化膜に、電荷保持機能を持たせ、このシリコン窒化膜をメモリ機能体とした構造となっている。

このような、電荷保持機能を有するシリコン窒化膜を具えた、従来技術による半導体装置として、例えば、特許文献１によって開示された半導体装置が知られている。この半導体装置は、以下のような構成を有している。すなわち、この半導体装置は、チャネル領域と、このチャネル領域を挟んで設けられた、二つの離間したソース及びドレイン領域とが作り込まれた基板を具えている。チャネル領域は、基板に、第１導電型の不純物を導入することによって形成されている。また、ソース及びドレイン領域は、基板に、第１導電型の不純物と逆の導電型を有する第２導電型の不純物を導入することによって形成されている。そして、基板の上側表面のチャネル領域上には、ゲート酸化膜と、このゲート酸化膜上に設けられたゲート電極とを有するゲート電極部が形成されている。これらソース及びドレイン領域、チャネル領域、及びゲート電極部によって、ＭＯＳＦＥＴが構成されている。

更に、上述の従来技術による半導体装置は、ゲート電極部の側面、及び基板の上側表面のゲート電極部の周辺領域を覆うように形成された、等厚なシリコン酸化膜を有している。このシリコン酸化膜は、トンネル酸化膜と呼ばれる膜であり、メモリデバイスにおいて、データメモリの源となる電子の受け渡しを行う機能を有する。そして、このシリコン酸化膜の上側表面の全体を覆うように、等厚なシリコン窒化膜が形成されている。このシリコン窒化膜は、メモリ機能体として作用する。具体的には、このシリコン窒化膜は、書き込み動作によって導入された電子を蓄積し、かつ電荷を保持する機能、すなわち電荷保持機能を有している。

以上のような従来技術による半導体装置では、シリコン窒化膜に保持されている電荷の量が変化、あるいは低下せずに、一定であることが重要である。
特開２００４−３４２９２７号公報

しかしながら、メモリ機能体としての電荷保持機能を有するシリコン窒化膜を具えた、従来技術による半導体装置は、デバイスの完成後の動作時、または、種々のストレス、例えば、熱ストレス等を受けた場合に、シリコン窒化膜中の電荷が拡散してしまう可能性があった。このような電荷の拡散は、シリコン窒化膜の膜厚が厚い場合において、特に顕著に発生する。これは、以下の理由からである。

すなわち、まず、シリコン窒化膜に蓄積された電荷は、基板のソース及びドレイン領域に近い位置に存在するほど保持されやすい。そして、基板のソース及びドレイン領域に近い位置に存在する電荷の絶対量が多いほど、得られるデータ情報が保持されやすい。従って、シリコン窒化膜中の下部、つまり、基板に近い側に、導入された電荷が多数存在するほど、良好な電荷保持特性が得られる。

一方、シリコン窒化膜には、膜中にトラップと呼ばれる電荷を受け入れるスポットが多数存在している。このため、デバイスの動作中に、膜厚方向、つまり基板に対して垂直方向に電界がかかった場合、電気の法則に従って、電荷は、トラップを移動する。ここで、シリコン窒化膜の膜厚が厚いほど、トラップの絶対数が増加する。このような理由で、シリコン窒化膜の膜厚が厚いほど電荷が移動する確率が高くなり、電荷が拡散しやすくなる。

また、シリコン窒化膜の膜厚が厚いほど、電荷が移動できる範囲が大きくなるため、電荷が拡散してしまう可能性が高くなる。

また、上述の従来技術による半導体装置では、シリコン窒化膜は、ゲート電極部の側面と、その周辺領域における基板の上側表面とを覆うように形成されている。従って、この半導体装置では、ゲート電極部の側面を覆っている部分のシリコン窒化膜は、設定した膜厚の方向が基板の上側表面に対して水平方向となる。そして、この側面部分におけるシリコン窒化膜の基板の上側表面に対して垂直方向の膜厚は、ゲート電極部と等しい膜厚となっている。従って、この半導体装置では、仮にシリコン窒化膜の膜厚を薄く設定したとしても、ゲート電極部の側面を覆う部分では、ゲート電極部と等しい膜厚を有しているため、この側面を覆う部分において、電荷が移動できる範囲が大きくなる。そのため、シリコン窒化膜の膜厚を薄く設定しても、このゲート電極部の側面部分を覆う部分では、電荷が拡散してしまう恐れがある。

このように電荷の拡散が起こると、シリコン窒化膜中の下部、すなわち、基板に近い側に存在する電荷の数が相対的に減少してしまうため、電荷が保持されにくくなり、その結果、電荷保持特性が劣化する。

この発明の目的は、書き込み動作によってＭＯＳＦＥＴ中のシリコン窒化膜に導入された電子の電荷が、拡散するのを抑制することによって、良好な電荷保持特性を有する半導体装置、及びその製造方法を提供することにある。

そこで、上述の目的の達成を図るため、この発明の要旨による方法によって製造される半導体装置は以下のような特徴を有している。

すなわち、この発明の半導体装置によれば、まず、半導体基板と、この半導体基板の上側表面に設けられた、ゲート酸化膜及びこのゲート酸化膜上に設けられたゲート電極を有するゲート電極部とを具えている。この半導体基板には、素子領域と、この素子領域に作り込まれたチャネル領域とが設けられていて、このチャネル領域の上側に、このゲート電極部が設けられている。更に、素子領域には、このチャネル領域を挟んで第１及び第２主電極領域が設けられている。更に、ゲート電極部の厚みより薄く、かつ均等な膜厚で、ゲート電極部の周辺領域の、半導体基板の上側表面を覆う周辺シリコン酸化膜、及びゲート電極部の側面を覆う側面シリコン酸化膜の連続した一体的な膜である、シリコン酸化膜が設けられている。更に、周辺シリコン酸化膜の上側表面を覆うように、膜厚が最大でも１００Åであるシリコン窒化膜が設けられている。更に、このシリコン窒化膜の上側表面に、側面シリコン酸化膜から離間して、サイドウォールが設けられている。

この発明の要旨による半導体装置の製造方法は、以下の第１工程から第８工程までの各工程を含む。

すなわち、第１工程では、半導体基板の素子領域に第１導電型の不純物を導入することによって、第１導電型不純物領域を形成する。

第２工程では、半導体基板の上側表面であって、第１導電型不純物領域のチャネル領域となる予定領域上に、ゲート酸化膜及びゲート電極を有するゲート電極部を形成する。

第３工程では、ゲート電極部を含む半導体基板の全面を覆うように、ゲート電極部の厚みより薄く、かつ均等な膜厚で前駆シリコン酸化膜を形成する。

第４工程では、前駆シリコン酸化膜の全面を覆うように前駆シリコン窒化膜を、膜厚が最大でも１００Åとなるように形成する。

第５工程では、ゲート電極部をマスクとして、第１導電型不純物領域に、第１導電型と逆の導電型を有する第２導電型の不純物を導入する。これによって、第１及び第２主電極領域と、ゲート電極部の下部であって、第１及び第２主電極領域間の第１導電型不純物領域の残存領域としての、チャネル領域とを、それぞれ形成してＭＯＳＦＥＴを形成する。

第６工程では、前駆シリコン窒化膜の全面を覆うように、サイドウォール前駆層を形成する。

第７工程では、サイドウォール前駆層、及び前駆シリコン窒化膜と前駆シリコン酸化膜とからなる積層体の、半導体基板上の、ゲート電極部の周辺部分を除く部分を、ゲート電極部の上側表面、及び半導体基板の、ゲート電極部の周辺領域を除く領域の上側表面が露出するまで除去する。ここで、除去されずに残存したサイドウォール前駆層からサイドウォール、前駆シリコン窒化膜からシリコン窒化膜、及び前駆シリコン酸化膜から、ゲート電極部の周辺領域の、半導体基板の上側表面を覆う周辺シリコン酸化膜と、ゲート電極部の側面を覆う側面シリコン酸化膜との連続した一体的なシリコン酸化膜がそれぞれ形成される。

第８工程では、シリコン窒化膜から、サイドウォールのゲート電極部と対面する側の側面と、ゲート電極部の側面との間に残存した側面シリコン窒化膜を除去して、周辺シリコン酸化膜の上側表面に残存する、周辺シリコン窒化膜を残存させる。

この発明の要旨による方法によって製造される半導体装置によれば、電荷保持の役割を担うシリコン窒化膜は、膜厚が最大でも１００Åの薄膜である。従って、書き込み動作によって、シリコン窒化膜に電子が導入されたとき、蓄積された電荷は、シリコン窒化膜が１００Åよりも厚膜である場合と比して、半導体基板の第１及び第２主電極領域に近い位置に存在する割合が大きくなる。そのため、蓄積された電荷は、シリコン窒化膜中に保持されやすくなり、良好な電荷保持特性が得られる。

また、この発明の要旨による方法によって製造される半導体装置によれば、シリコン窒化膜が薄膜であるため、シリコン窒化膜が厚膜である場合と比して、体積が減少する。従って、シリコン窒化膜中に存在するトラップの数、特に半導体基板から遠距離にあるトラップの数が減少する。そのため、この第１の要旨による半導体装置は、電荷が半導体基板から遠距離に移動するためのトラップの数が少ないため、半導体装置の動作時、つまり電界が発生している状態や、種々のストレス、例えば、熱ストレス等を受けた場合に、電荷がシリコン窒化膜中で拡散するのを抑制することができる。

また、この発明の要旨による半導体装置の製造方法によれば、第８工程において、サイドウォールのゲート電極部と対面する側の側面と、このゲート電極部の側面との間に存在する側面シリコン窒化膜を除去する。従って、この製造方法によって製造された半導体装置、すなわち、第１の要旨による半導体装置には、従来技術による半導体装置において、シリコン酸化膜の、ゲート電極部の側面を覆う部分の側面に形成されていた、シリコン窒化膜が存在しない。そのため、従来技術による半導体装置で問題となっていた、シリコン酸化膜の、ゲート電極部の側面を覆う部分の側面に形成されていた、シリコン窒化膜の部分における、半導体基板に対して垂直方向の膜厚の増大が防止される。従って、電荷が移動できる範囲が大きくなることはなく、この部分において、電荷が半導体基板から遠い箇所に移動することが防止される。

以下、図面を参照して、この発明に係る半導体装置及びその製造方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。

〈第１の実施の形態〉
第１の実施の形態では、電荷保持機能を有するシリコン窒化膜であって、膜厚が最大でも１００Åで、また、ゲート電極部側面部を除いて形成されたシリコン窒化膜を含む、ＭＯＳＦＥＴを具えた半導体装置の製造方法について説明する。この製造方法は、第１工程から第７工程までを含んでいる。以下、第１工程から順に各工程につき説明する。

図１（Ａ）〜（Ｃ）は、この発明の第１の実施の形態を説明する工程図である。図２（Ａ）〜（Ｃ）は、図１（Ｃ）に続く工程図である。また、図３（Ａ）〜（Ｂ）は、図２（Ｃ）に続く工程図である。これらの各図は、それぞれ、各製造段階で得られた構造体の断面の切り口で示してある。

まず、第１工程では、半導体基板１１の素子領域１３に第１導電型の不純物を導入することによって、第１導電型不純物領域１７を形成して図１（Ａ）に示すような構造体を得る。

この実施の形態において用いる半導体基板１１は、例えばＳｉ単結晶基板、その他の従来周知のシリコンを材料とする半導体基板である。そして、この半導体基板１１には、素子分離領域１５によって、素子領域１３が画成されて形成されている。この素子分離領域１５は、半導体基板１１上の個々の素子領域１３を電気的に分離する目的で形成されており、ＬＯＣＯＳ法、ＳＴＩ法等の従来周知の方法を用いて形成されている。

そして、この素子分離領域１５で区画された素子領域１３に、第１導電型の不純物を導入することによって、素子領域１３を一方の導電型の不純物拡散領域、すなわち第１導電型不純物領域１７に変える。この第１工程における不純物の導入は、後の工程よって形成されるＭＯＳＦＥＴの、チャネル領域における閾値を制御する目的で行われる。なお、不純物の導入は、Ｓ／Ｄインプランテーション等の従来周知のインプランテーション技術を用いて行えばよい。ここで、導入する不純物は、半導体基板１１に作り込むＭＯＳＦＥＴがｐ型のＭＯＳＦＥＴ（以下、単にｐＭＯＳと称する）である場合には、ｎ型の不純物、例えば、Ａｓ（砒素）、Ｐ（リン）等、また、ｎ型のＭＯＳＦＥＴ（以下、単にｎＭＯＳと称する）である場合には、ｐ型の不純物、例えば、Ｇａ（ガリウム）、Ｉｎ（インジウム）等の中から設計に応じた好適な不純物を選べばよい。

次に、第２工程では、半導体基板１１の上側表面であって、第１導電型不純物領域１７のチャネル領域となる予定領域上に、ゲート酸化膜１９及びゲート電極２１を有するゲート電極部２３を形成して図１（Ｂ）に示すような構造体を得る。

ここで、ゲート酸化膜１９及びゲート電極２１の形成は、従来周知の方法を用いて行われる。すなわち、ゲート酸化膜１９は、素子領域１３上に例えば熱酸化を行うことによって形成される。このゲート酸化膜１９上にＰｏｌｙ−Ｓｉ（ポリシリコン）膜、及びシリサイド膜をＣＶＤ法等を用いて順次成膜し、ゲート電極２１を形成する。ここで、このゲート電極２１を構成するシリサイド膜については、例えば、Ｓｉ（シリコン）とＷ（タングステン）との複合膜等の従来周知のシリサイドを材料とすればよい。そして、このゲート酸化膜１９及びゲート電極２１を公知のホトリソエッチング技術、ドライエッチング技術、その他を用いてパターニングすることによって、ゲート電極部２３を形成する。

次に、第３工程では、ゲート電極部２３を含む半導体基板１１の全面を覆うように、ゲート電極部２３の厚みより薄く、かつ均等な膜厚で前駆シリコン酸化膜２４を形成して図１（Ｃ）に示すような構造体を得る。

前駆シリコン酸化膜２４は、ゲート酸化膜１９と同様に、従来周知の熱酸化によって形成される。ここで、この前駆シリコン酸化膜２４は、後の工程によって、ゲート電極部２３の側面を覆う側面シリコン酸化膜、及びゲート電極部２３の周辺領域を覆う周辺シリコン酸化膜を除いて除去される。そして、残存した側面シリコン酸化膜及び周辺シリコン酸化膜の連続した一体的な前駆シリコン酸化膜２４の部分が、シリコン酸化膜となる。このシリコン酸化膜は、トンネル酸化膜と呼ばれる膜であり、このシリコン酸化膜の上側表面に形成されるシリコン窒化膜との間で、データメモリの源となる電子の受け渡しを行う機能を有する。従って、電子の受け渡しを行うことが可能な程度に、電子を許容できる膜厚で形成する必要がある。具体的には、最小でも３０Åの膜厚で形成するのが良い。ただし、既に説明したように、シリコン窒化膜に蓄積された電荷は、半導体基板１１の第１及び第２主電極領域に近い位置に存在するほど保持されやすい。そして、このシリコン酸化膜が必要以上に厚く形成されると、シリコン窒化膜と半導体基板１１との間の距離が増大してしまい、その結果、シリコン窒化膜に蓄積された電荷と半導体基板１１との間の距離も増大してしまう。従って、シリコン窒化膜が電荷を保持できる程度に、シリコン酸化膜の膜厚を設定するのが良い。そのために、好ましくは、３０〜２００Åの膜厚で前駆シリコン酸化膜２４を形成するのが良い。なお、この３０〜２００Åの値は、シリコン窒化膜が電荷を保持できるという効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。

次に、第４工程では、前駆シリコン酸化膜２４の全面を覆うように前駆シリコン窒化膜２６を、膜厚が最大でも１００Åとなるように形成して図２（Ａ）に示すような構造体を得る。

前駆シリコン窒化膜２６は、従来周知のＣＶＤ法によって形成される。この前駆シリコン窒化膜２６は、後の工程によって、シリコン酸化膜の上側表面を覆う部分を除いて、除去される。そして、シリコン酸化膜の上側表面に残存した前駆シリコン窒化膜２６の部分が、シリコン窒化膜となる。このシリコン窒化膜は、この実施の形態によって製造される半導体装置において、メモリ機能体として作用し、書き込み動作によって導入された電子を蓄積し、電荷を保持する。そして、既に説明したように、このシリコン窒化膜の膜厚が厚く形成されると、蓄積された電荷が拡散してしまう可能性が大きくなる。そのため、この実施の形態では、シリコン窒化膜を１００Å以下の薄膜で形成するために、前駆シリコン窒化膜２６を１００Å以下の薄膜で形成する。ただし、シリコン窒化膜が過剰に薄く形成されると、蓄積すべき、データ情報の源である電子の絶対量が減少してしまう恐れがある。また、シリコン窒化膜の膜厚が極端に薄いと、成膜工程上の安定性が劣化する恐れもある。従って、前駆シリコン窒化膜２６は、１００Å以下、更に好ましくは５０〜８０Åの膜厚で形成するのがよい。

ここで、１００Å以下、または、５０〜８０Åの膜厚で、前駆シリコン窒化膜２６を形成するに当たり、例えば、以下の条件でＣＶＤ法による成膜を行う。すなわち、７５５℃の温度において、ＮＨ_３（アンモニア）及びＳｉＨ_２Ｃｌ_２（ジクロロシラン）を１０：１の分圧で混合したガスを用いて、０．２５Ｔｏｒｒの反応圧力で成膜を行う。また、この膜形成は、１分当たり約２０Åの成膜レートで行うのが良い。なお、これらの温度、分圧、反応圧力、及び処理時間の値は、５０〜８０Åの膜厚で前駆シリコン窒化膜２６を形成するという効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。

ここで、この第４工程において形成された前駆シリコン窒化膜２６、及び第３工程において形成された前駆シリコン酸化膜２４からなる積層体を、図中、積層体２９として示す。

次に、第５工程では、第１及び第２主電極領域３１と、ゲート電極部２３の下部であって、第１及び第２主電極領域３１間にチャネル領域１８とを、それぞれ形成して図２（Ｂ）に示すようなＭＯＳＦＥＴを有する構造体を得る。この場合、チャネル領域１８は、第１導電型不純物領域１７中の、第２導電型不純物の非導入領域として残存した領域で形成される。

ＭＯＳＦＥＴは、半導体基板１１の素子領域１３上に、第２工程において形成されたゲート電極部２３と半導体基板１１中に設けられた、ソース領域及びドレイン領域としての二つの離間した第１及び第２主電極領域３１と、これら第１及び第２主電極領域３１に挟まれたチャネル領域１８とを含んでいる。

そのためにまず、第２工程において、チャネル領域１８となる予定領域上に形成されたゲート電極部２３をマスクとして用いて、第１導電型不純物領域１７に、第１導電型と逆の導電型を有する第２導電型の不純物を導入する。これにより、ゲート電極部２３の下の第１導電型不純物領域１７は、第２導電型の不純物が導入されずに、第１導電型不純物領域１７として残存する。この残存した第１導電型不純物領域１７がチャネル領域１８となる。一方、このチャネル領域１８を挟むように、第２導電型の不純物が導入された第１導電型不純物領域１７は、第１及び第２主電極領域３１となる。

また、このとき、第２導電型の不純物はマスクとして用いられたゲート電極部２３のゲート電極２１、また、第１導電型不純物領域１７上に形成されている前駆シリコン酸化膜２４及び前駆シリコン窒化膜２６にも導入される。これにより、ゲート電極２１を第２導電型にするので、導電性を高める効果を得ることができる。この工程における、第２導電型の不純物の導入は、Ｓ／Ｄインプランテーション等の従来周知の方法で行われる。また、上述した第１及び第２主電極領域３１は、その一方をソース領域とし、他方をドレイン領域として利用することができる。

ここで、この第５工程において、第１及び第２主電極領域３１は、低濃度で第２導電型の不純物が導入されている。

また、この第５工程において導入する第２導電型の不純物は、ｐＭＯＳを形成する場合には、ｐ型の不純物、例えば、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ｂ（ホウ素）等、また、ｎＭＯＳを形成する場合には、ｎ型の不純物、例えば、Ａｓ（砒素）、Ｐ（リン）等の中から設計に応じた好適な不純物を選べばよい。

次に、第６工程では、前駆シリコン窒化膜２６の全面を覆うように、サイドウォール前駆層３３を形成して図２（Ｃ）に示すような構造体を得る。

このサイドウォール前駆層３３は、従来周知のＣＶＤ法を用いて、シリコン酸化膜等を前駆シリコン窒化膜２６上に堆積することによって形成される。

次に、第７工程では、第６工程において形成されたサイドウォール前駆層３３、及び前駆シリコン窒化膜２６と前駆シリコン酸化膜２４とからなる積層体２９の、半導体基板１１上の、ゲート電極部２３の周辺部分を除く部分を、ゲート電極部２３の上側表面、及び半導体基板１１の、ゲート電極部２３の周辺領域を除く領域の上側表面が露出するまで除去して図３（Ａ）に示すような構造体を得る。ここで、除去されずに残存したサイドウォール駆層３３からサイドウォール３５、前駆シリコン窒化膜２６からシリコン窒化膜２７、及び前駆シリコン酸化膜２４から、ゲート電極部の周辺領域の、半導体基板の上側表面を覆う周辺シリコン酸化膜２５ｂと、ゲート電極部の側面を覆う側面シリコン酸化膜２５ａとの連続した一体的なシリコン酸化膜２５がそれぞれ形成される。また、シリコン窒化膜２７は、連続した一体的な、側面シリコン酸化膜２５ａの側面を覆う側面シリコン窒化膜２７ａ、及び周辺シリコン酸化膜２５ｂの上側表面を覆う周辺シリコン窒化膜２７ｂを有している。

ここで、このサイドウォール３５は、後の工程において、素子領域１３中に、低濃度の不純物領域である、後述のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成する際に、ゲート電極部２３とともにマスクとして用いられる。従って、除去されずに残存したサイドウォール前駆層３３、及び残存したシリコン窒化膜２７と残存したシリコン酸化膜２５とからなる積層体３０の、半導体基板１１上の、ゲート電極部２３の周辺部分の幅は、ＬＤＤ領域の幅によって、任意好適に設定される。

次に、第８工程では、シリコン窒化膜２７から、サイドウォール３５のゲート電極部２３と対面する側の側面と、ゲート電極部２３の側面との間に残存した側面シリコン窒化膜２７ａを除去して、周辺シリコン酸化膜２５ｂの上側表面に残存する、周辺シリコン窒化膜２７ｂを残存させて図３（Ｂ）に示すような構造体を得る。

この第８工程では、シリコン窒化膜２７の、側面シリコン窒化膜２７ａのみを選択的に除去する。この側面シリコン窒化膜２７ａの除去は、公知のドライエッチング技術を用いて行われる。

この第８工程の後に、第１及び第２主電極領域３１に対して、再度、第２導電型の不純物が導入されることによって、高濃度の第１及び第２主電極領域、及びＬＤＤ領域が形成される（図示せず）。

このＬＤＤ領域は、例えば、短チャネル効果を抑制する等の目的で形成される。そして、ＬＤＤ領域は、上述の第５工程において、低濃度の第２導電型の不純物が導入されて形成された、第１及び第２主電極領域３１に、再度、第２導電型の不純物が導入されることによって、高濃度の第１及び第２主電極領域が形成される際に、同時に形成される。すなわち、高濃度の第１及び第２主電極領域を形成するための、第２導電型の不純物の導入の際に、サイドウォール３５及びゲート電極部２３がマスクとなるため、サイドウォール３５及びゲート電極部２３の下部には、第２導電型の不純物が導入されない。サイドウォール３５の外側の第１及び第２主電極領域３１には、第２導電型の不純物が導入されることによって、高濃度の第１及び第２主電極領域が形成される。そして、サイドウォール３５の下部には、低濃度の第１及び第２主電極領域３１が残存している。この残存した低濃度の第１及び第２主電極領域がＬＤＤ領域となる。

また、この第２導電型の不純物を導入する際に、上述の第８工程までに得た構造体の全面に、金属汚染を防止するための、薄いシリコン酸化膜を覆うように形成しても良い。このとき、第８工程において側面シリコン窒化膜２７ａが除去された、サイドウォール３５と側面シリコン酸化膜２５ｂとの間にも、シリコン酸化膜（図示せず）が形成される。

この第１の実施の形態によって製造された半導体装置によれば、メモリ機能体として、電荷保持の役割を担うシリコン窒化膜すなわち周辺シリコン窒化膜２７ｂは、膜厚が最大でも１００Åの薄膜である。従って、書き込み動作によって、周辺シリコン窒化膜２７ｂに電子が導入されたとき、蓄積された電荷は、周辺シリコン窒化膜２７ｂが厚膜である場合と比して、半導体基板１１の第１及び第２主電極領域に近い位置に存在する割合が大きくなる。そのため、蓄積された電荷は、周辺シリコン窒化膜２７ｂ中に保持されやすくなり、良好な電荷保持特性が得られる。

また、この第１の実施の形態による半導体装置の製造方法によれば、１００Å以下のシリコン窒化膜すなわち周辺シリコン窒化膜２７ｂの膜厚を、更に、５０〜８０Åに設定することによって、蓄積すべき、データ情報の源である電子の絶対量が過剰に減少することを防止できる。また、周辺シリコン窒化膜２７ｂの膜厚が極端に薄いことに起因する、成膜工程上の安定性が劣化する恐れについても防止できる。

また、第１の実施の形態によって製造された半導体装置によれば、シリコン窒化膜すなわち周辺シリコン窒化膜２７ｂが薄膜であるため、周辺シリコン窒化膜２７ｂが厚膜である場合と比して、体積が減少する。従って、周辺シリコン窒化膜２７ｂ中に存在するトラップの数、特に半導体基板１１から遠距離にあるトラップの数が減少する。そのため、この第１の実施の形態によって製造された半導体装置は、電荷が半導体基板１１から遠距離に移動するためのトラップの数が少ないため、半導体装置の動作時、つまり電界が発生している状態や、種々のストレス、例えば、熱ストレス等を受けた場合に、電荷が周辺シリコン窒化膜２７ｂ中で拡散するのを抑制することができる。

また、第１の実施の形態による半導体装置の製造方法によれば、第８工程において、側面シリコン窒化膜２７ａを除去する。従って、この第１の実施の形態によって製造された半導体装置には、従来技術による半導体装置において、シリコン酸化膜の、ゲート電極部の側面を覆う部分の側面に形成されていた、シリコン窒化膜が存在しない。そのため、従来技術による半導体装置で問題となっていた、シリコン酸化膜の、ゲート電極部の側面を覆う部分の側面に形成されていた、シリコン窒化膜の部分における、半導体基板に対して垂直方向の膜厚の増大が防止される。従って、電荷が移動できる範囲が大きくなることはなく、側面シリコン窒化膜２７ａにおいて、電荷が半導体基板１１から遠い箇所に移動することが防止される。

また、第８工程において、側面シリコン窒化膜２７ａが除去されるため、シリコン窒化膜２７の体積は減少する。従って、シリコン窒化膜２７を、薄膜で形成することによるトラップの数の減少に加え、更に、トラップの数を減少させることができる。そのため、この第１の実施の形態によって製造された半導体装置は、電荷が移動できる範囲が著しく縮小されており、この結果、半導体装置の動作時、つまり電界が発生している状態や、種々のストレス、例えば、熱ストレス等を受けた場合に、電荷がシリコン窒化膜すなわち周辺シリコン窒化膜２７ｂ中で拡散するのを抑制することができる。

なお、この第１の実施の形態における半導体装置の製造方法は、ｎ型のＭＯＳＦＥＴ及びｐ型のＭＯＳＦＥＴの、いずれのタイプのＭＯＳＦＥＴを形成する場合でも適用することができる。

（Ａ）〜（Ｃ）は、この発明の半導体装置の実施の形態における工程図である。 （Ａ）〜（Ｃ）は、図１（Ｃ）に続く工程図である。 （Ａ）〜（Ｂ）は、図２（Ｃ）に続く工程図である。

符号の説明

１１：半導体基板
１３：素子領域
１５：素子分離領域
１７：第１導電型不純物領域
１８：チャネル領域
１９：ゲート酸化膜
２１：ゲート電極
２３：ゲート電極部
２４：前駆シリコン酸化膜
２５：シリコン酸化膜
２５ａ：側面シリコン酸化膜
２５ｂ：周辺シリコン酸化膜
２６：前駆シリコン窒化膜
２７：シリコン窒化膜
２７ａ：側面シリコン窒化膜
２７ｂ：周辺シリコン窒化膜
２９：積層体
３０：積層体
３１：第１及び第２主電極領域
３３：サイドウォール前駆層
３５：サイドウォール

Claims (2)

1. 半導体基板の素子領域に第１導電型の不純物を導入することによって、第１導電型不純物領域を形成する第１工程と、
   前記半導体基板の上側表面であって、前記第１導電型不純物領域のチャネル領域となる予定領域上に、ゲート酸化膜及びゲート電極を有するゲート電極部を形成する第２工程と、
   該ゲート電極部を含む前記半導体基板の全面を覆うように、該ゲート電極部の厚みより薄く、かつ均等な膜厚で前駆シリコン酸化膜を形成する第３工程と、
   該前駆シリコン酸化膜の全面を覆うように前駆シリコン窒化膜を、膜厚が最大でも１００Åとなるように形成する第４工程と、
   前記ゲート電極部をマスクとして、前記第１導電型不純物領域に、第１導電型と逆の導電型を有する第２導電型の不純物を導入することによって、第１及び第２主電極領域と、前記ゲート電極部の下部であって、前記第１及び第２主電極領域間にチャネル領域とを、それぞれ形成してＭＯＳＦＥＴを形成する第５工程と、
   前記前駆シリコン窒化膜の全面を覆うように、サイドウォール前駆層を形成する第６工程と、
   該サイドウォール前駆層、及び前記前駆シリコン窒化膜と前記前駆シリコン酸化膜とからなる積層体の、前記半導体基板上の、前記ゲート電極部の周辺部分を除く部分を、前記ゲート電極部の上側表面、及び前記半導体基板の、前記ゲート電極部の周辺領域を除く領域の上側表面が露出するまで除去すると同時に、除去されずに残存した前記サイドウォール前駆層からサイドウォール、前記前駆シリコン窒化膜からシリコン窒化膜、及び前記前駆シリコン酸化膜から、前記ゲート電極部の周辺領域の、前記半導体基板の上側表面を覆う周辺シリコン酸化膜と、前記ゲート電極部の側面を覆う側面シリコン酸化膜との連続した一体的なシリコン酸化膜をそれぞれ形成する第７工程と、
   前記シリコン窒化膜から、該サイドウォールの前記ゲート電極部と対面する側の側面と、前記ゲート電極部の側面との間に残存した側面シリコン窒化膜を除去して、前記周辺シリコン酸化膜の上側表面に残存する、周辺シリコン窒化膜を残存させる第８工程と
   を含むことを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記第４工程が、前記前駆シリコン酸化膜の全面を覆うように前記前駆シリコン窒化膜を、膜厚が５０Å〜８０Åとなるように形成する工程であることを特徴とする半導体装置の製造方法。

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