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CN1516195A - 半导体装置和半导体存储装置 - Google Patents

半导体装置和半导体存储装置 Download PDF

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CN1516195A
CN1516195A CNA031236952A CN03123695A CN1516195A CN 1516195 A CN1516195 A CN 1516195A CN A031236952 A CNA031236952 A CN A031236952A CN 03123695 A CN03123695 A CN 03123695A CN 1516195 A CN1516195 A CN 1516195A
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Abstract

半导体存储装置，具备有：存储器阵列(BANK1)；连接于读出放大器(104)上的第1全程位线(RGBL)；连接到写入放大器(102)上的第2全程位线(WGBL)；和使上述多条位线(LBL)选择性地连到上述第1全程位线(RGBL)和第2全程位线(WGBL)上的选择电路(YSW1)。

Description

半导体装置和半导体存储装置
本申请是株式会社日立制作所于1997年8月5日递交的、申请号为97116156.9、发明名称为“存储装置，半导体装置，数据处理装置和计算机系统”的发明专利申请的分案申请。
技术领域
本发明涉及半导体装置和半导体存储装置，特别涉及有效适用于内藏于微处理器或微型机之类的数据处理装置的超高速缓冲存储器的技术。
背景技术
近年来，随着微处理器的工作频率的提高，要求超高速缓存高速工作。超高速缓存采用用位线把信号传送至存储单元的办法写入数据，采用使用位线把存储单元的数据传至放大器电路的办法读出数据。因此，要想实现超高速缓存的高速动作，减小位线的电容是重要的。作为已减小了位线电容的存储器，比如说有把存储器底板(mat)进行分割使位线阶层化的ISSCC Digest of Technical Papers，PP.304-305，Feb.，1995中公开的电路(以下称之为现有技术1)。
现有技术1的存储器，把将6晶体管的存储单元排列成阵列状的存储器底板分成n等分，形成n个块，块内的位线(BL，BLB)介以被构成与块成对的读出放大器(S/A)和I/O电路被连接到形成为穿越存储体(bank)的I/O总线上去。
在数据的读出时，把已从存储单元中读了出来的数据用位线(BL，BLB)传输到读出放大器(S/A)和I/O电路，把数据输出到I/O总线上。数据的写入用读出放大器(S/A)和I/O电路，把I/O总线的数据传输到位线(BL，BLB)，把数据写入存储单元。
发明内容
本发明的目的是提供一种可抑制存储单元或存储器阵列的面积的增大且可进行高速存储处理的超高速缓存和已具备有这种超高速缓存的半导体装置。
本发明的另一目的是提供低功耗且高速的超高速缓存以及已具备有这种超高速缓存的半导体装置。
在把现有技术1的存储器用作超高速缓存的数据阵列的情况下，不能以高速来处理向超高速缓存中的存储。以下说明其道理。
所谓存储指的就是数据阵列从标记(tag)阵列接收到本身为允许写入信号的命中(hit)信号之后写入数据的处理，其处理时间是“到确定命中信号为止的时间”和“写入数据的时间”之和。其中“到确定命中信号为止的时间”是标记阵列的读出时间和把已从标记阵列读出来的地址与标记地址进行比较的时间之和。为此，存储处理与本身为不使用命中信号确定的通常的存储器的读出动作的读和本身为通常的写入动作的写相比就慢了。另外，来自超高速缓存的装入的处理，由于标记阵列的存取和数据阵列的存取可以同时执行，故可以使得与本身为通常的读出动作的读相同。就是说，在微处理器的工作频率比较低(比如在20～30MHz以下)的情况上，由于一个机器周期长，故存储用一个周期就可以实现，但在微处理器的工作数率变得高起来(例如50MHz以上(一个机器周期＝20nsec以下))的时候，存储就变得不能用一个周期来实现了。特别是在超高速缓存用把逻辑地址交换成物理地址的变换缓冲器的输出地址进行存取的情况下，命中信号的确定就会变慢，单周期存储的实现变得更加难了。因此，内藏于高频工作的微处理器中的现有的超高速缓存进行存储用2个周期，而进行装入用1个周期。因此，在微处理器采用了流水线处理方式的情况下，在存储时每一存储器存取阶段都需要2个周期，因而流水线就全乱了，成了提高微处理器的高速性的瓶颈。因此，为了不使流水线变乱，把每一存储器存取阶段都永远定为2个周期，亦即使流水线的级数增加。但是当增加流水线的级数时就出现了功耗增加的问题。
对于存储的高速化来说，命中信号确定前的时间已变成了一个障碍。于是，作为高速处理存储的方法，本申请人研究了一种不需等待命中信号的确定就向数据阵列中写入数据的方法。在这种情况下，在写入结束后已确定了命中信号的时刻，在命中信号为表示允许写入的“命中”的情况下没什么问题。但是，在命中信号为“没有(miss)命中”的情况下，就必须回到向数据阵列中写入数据之前的值。因此，就产生了在写入之前预先读出并保存好位于写入位置处的数据的必要。
即，由于存储处理的高速化，在忽视命中信号进行存储的情况下，需要在同一周期内连续进行数据的读出和写入这两个动作。如果不能高速地进行这种读出和写入的连续动作，则即便是忽视命中信号也不会高速化。
在用现有技术1的存储器，进行在读出了数据之后向同一地址内写入这种存储的情况下，虽然依靠位线电容的减小动作得以高速化，但是由于在使用位线和I/O总线的读出动作结束之后，需要进行写入动作，故与本身为通常的读出动作的读和本身为通常的写入动作的写相比处理时间将变长。就是说，读出要花费一个周期，写入也要花一个周期，作为存储处理需要2个周期。
另一方面，在特开平4-85789号公报(以下，称之为现有技术2)中公布了一种存储器，该存储器使用已连接到读出用地址信号线、写入用地址信号线、读出信号线和写入信号线上的所谓的双口存储单元，在写入一侧已进行了预充电时读出一侧进行放电，而在写入一侧放电时读出一侧则进行预充电，从外观上看读出和写入同时进行。但是，由于使用了所谓的双口存储单元，故存在着存储单元和存储单元阵列的面积增大的问题。此外，随着面积的增大，还存在着位线电容增大，存储器存取时间和存储器周期变长的问题。
此外，在特开平3-216892另一公报(美国专利第5387827号)(以下称之为现有技术3)，和特开平3-3195号公报(以下称之为现有技术4)以及IEEE Journal of Solid-State Circuits，Vol.23，No.5October 1988，pp.1048-1053(以下称之为现有技术5)中公开了一种介以位线和MOS晶体管把共用读出线与共用写入线连接起来的存储器。但是，都介绍说现有技术3，现有技术4，现有技术5中的任何一个都不能并行执行读出和写入。另外，现有技术3，现有技术4，现有技术5中的任何一个都与BiCMOS(双极CMOS(互补金属氧化物半导体))的存储器有关。但是，在现有技术4中虽没有BiCMOS的直接记载，但作为现有技术引用了现有技术5。虽然使用BiCMOS电路可以实现高速存储器，但比起CMOS电路的存储器来功耗将变大。
仅仅用CMOS电路来实现高速的超高速缓存是重要的。如果集成于一个半导体装置上的电路的功耗小于1.5W的话，就可以用树脂模塑技术等等进行树脂密封，与大功耗的半导体装置中所使用的陶瓷封装相比，可以使半导体装置的价格大幅度地便宜起来。
本发明中，可以抑制存储单元或存储器阵列的面积的增大，又可实现超高速缓存的高速存储处理。
另外，在本发明中，可以实现抑制功耗且高速的超高速缓存。
本发明的上述以及其他的目的和新的特征从本说明书的叙述的附图中将会变得更加明白。
本说明书中所公开的发明中的代表性方面概要简单说来如下所述。
半导体装置，具备有具有多条字线(WL)和多条位线(LBL)及配置于上述多条字线(WL)与多条位线(LBL)的交点上的多个存储单元(CELL)的存储阵列(BANK1)；被连到读出放大器(104)上去的第1全程(global)位线(RGBL)；被连接到写入放大器(102)上的第2全程位线(WGBL)；把上述多条位线(LBL)选择性地连接到上述第1全程位线(RGBL)和第2全程位线(WGBL)上的选择电路(YSW1)，在上述第1全程位线(RGBL)和第2全程位线(WGBL)被配置于上述存储器阵列(BANK1)上，并从上述存储器阵列(BANK1)中读出数据时，上述多条位线(LBL)就电连接到上述第1全程位线(RGBL)上并介以上述读出放大器(104)输出数据；在要向上述存储器阵列(BANK1)中写入数据时，就介以上述写入放大器(102)把数据输入到上述第2全程位线(WGBL)上去，上述多条位线(LBL)则电连接到上述第2全程位线(WGBL)上去。
在把读出和写入连续起来进行存储时，与用读出用全程位线(RGBL)进行数据读出相并行使写入用全程位线(WGBL)进行充放电。为此，在读出动作结束后，在进入了写入动作之后，倘仅仅使电容小的本地位线(LBL)进行充放电，结果就变成了写入结束，可以高速地进行写入。
即，由于可以并行进行用于读出和写入的位线的充放电，故可以使读出和写入的连续动作高速化，可以用一个周期结束，可以实现一个周期存储。
此外，由于可以高速地进行读出和写入的连续动作，故即使把读出动作的周期时间与读出和写入的连续动作的周期时间作成为相同也不会使读出周期时间变长。此外，如果读出动作的周期时间与读出和写入的连续动作的周期时间相同，微处理器等的存储器更容易被用作进行存取的装置。因此，可以提供一种把读出动作的周期时间与读出和写入的连续动作的周期时间定为相同的存储器。即，可以在存储器的时序说明书中把读出动作的周期时间与读出和写入的连续动作的周期时间规定为相同。
把本说明书中公开的本发明所达到的效果简述如下：
就是说，由于可以并行进行用于读出和写入的位线的充放电，故可使读出和写入的连续动作高速化，并可在1个周期内结束。
附图说明
以下简单说明附图。
图1是实施例1的半导体存储装置的电路图。
图2是读出放大器和锁存电路的另一实施例的电路图。
图3是为每4对本地位线形成了一对全程位线时的电路图。
图4是实施例1的半导体存储装置的存储器底板(mat)部分的布局图。
图5是实施例1的半导体存储装置部分的剖面图。
图6是应用了实施例1的半导体存储装置的16KB的存储器的布局图图象(Layout image)。
图7是实施例1的半导体存储装置存储时的动作波形。
图8是已应用了实施例1的半导体存储装置的超高速缓存(实施例2)的框图。
图9是实施例2的超高速缓存的动作波形图。
图10是应用了实施例2的超高速缓存的计算机系统(实施例3)的框图。
图11是实施例3的一次超高速缓存的切换总线的关键部位框图。
图12是实施例4的半导体存储装置的电路图。
图13是实施例4的半导体存储装置的动作波形图。
图14是实施例5的半导体存储装置的电路图。
图15是实施例5的半导体存储装置的动作波形图。
图16是实施例6的半导体存储装置的电路图。
图17是实施例6的半导体存储装置的位线电容。
图18是实施例6的半导体存储装置的模拟动作波形图。
图19是实施例6的半导体存储装置与现有技术的存储器之间的周期时间的比较。
图20是实施例6的半导体存储装置的读出放大器和锁存电路的电路构成和模拟波形。
图21是实施例6的半导体存储装置的试制品的照片的复印件。
图22是实施例6的半导体存储装置的试制品的动作波形。
具体实施方式
以下用附图对本发明的半导体存储装置的若干优选的实施例进行说明。
实施例1
图1的电路图示出了本发明的半导体存储装置的第一实施例。半导体存储装置100用半导体集成电路制造技术形成于单晶硅那样的一个半导体衬底上。多个存储单元CELL被配置为矩阵状，并构成存储器阵列。存储器阵列被分割成n个存储体(BANK1～BANKn)。
存储单元CELL用把一对CMOS反相器的输入和输出互相连接起来构成的触发器(由P沟道型MOS晶体管MP1、MP2和N沟晶体管MN1和MN2构成)和把上述触发器的节点N与节点NB选择性地连接到本地位线(LBL，LBLB)上的N沟道型MOS晶体管MN3、MN4构成。把字线WL连到N沟道型MOS晶体管MN3、MN4的栅极上。
本身为存储体内的位线的本地位线(LBL，LBLB)，介以靠近存储体形成的Y开关(YSW1～YSWn)连到与本地位线(LBL，LBLB)并行地形成的全程位线(RGBL、RGBLB、WGBL、WGBLB)上使得对存储体(BANK)进行穿越。全程位线已被分开为读出用位线(RGBL，RGBLB)和写入用位线(WGBL，WGBLB)。数据读出用全程位线(RGBL，RGBLB)介以Y开关(YSW1～YSWn)的P沟道型MOS晶体管MP3和MP4与本地位线(LBL，LBLB)相连。另外还连到读出放大器和锁存电路104上。在P沟道型MOS晶体管MP3和MP4的栅极上连接信号线RSW。在数据的读出时，本地位线(LBL，LBLB)先用预充电电路108一度预充电至”High”电平，由于仅仅在”High”电平附近才进行振荡(振幅)，故只有P沟道型MOS晶体管才能把本地位线(LBL，LBLB)的信号传送到数据读出用全程位线(RGBL，RGBLB)上去。
读出放大器和锁存电路104用由P沟道型MOS晶体管MP8、MP9和N沟道型MOS晶体管MN7、MN8构成的差分式读出放大器和由与非门电路NAND1、NAND2构成的锁存电路构成。N沟道型MOS晶体管MN7和MN8的栅极上连有全程位线(RGBL，RGBLB)。P沟道型MOS晶体管MP8和MP9的栅极上连有接地电位Vss。
数据写入用全程位线(WGBL，WGBLB)介以Y开关(YSW1～YSWn)的N沟道型MOS晶体管MN5和MN6与本地位线(LBL，LBLB)相连接，并连接到写入放大器电路102上。N沟道型MOS晶体管MN5和MN6的栅极上连接信号线WSW。在写入数据时，数据写入用的全程位线(WGBL，WGBLB)的“LOW”电平的信号必须正确地传送到本地位线(LBL，LBLB)上，但由于“High”电平的信号即使是电平多少有点下降传送也没有问题，故只要仅仅用N沟道型MOS晶体管把本地位线(LBL，LBLB)与数据写入用全程位线(WGBL，WGBLB)连起来就行。
写入放大器电路102用反相器电路INV1和INV2构成。此外，译码器和字驱动器101是用于选择某存储体的一条字线的电路。Y开关控制电路106是控制Y开关(YSW1～YSWn)的电路。预充电电路108连到全程位线(RGBL，RGBLB)上，由P沟道型MOS晶体管MP5、MP6和MP7构成。信号线EQ连到P沟道型MOS晶体管MP5、MP6和MP7的栅极上。此外，从信号线IN输入写入数据，从信号线OUT输出读出数据。
其次，说明本实例的电路的动作。在数据的读出时，采用使不论哪一个的存储体的本地位线(LBL，LBLB)与读出用全程位线(RGBL，RGBLB)通过Y开关YSWi(i为1～n中的一个)进行连接，在数据的写入时，采用使本地位线(LBL，LBLB)与写入用全程位线(WGBL，WGBLB)通过Y开关YSWi进行连接的办法进行。
读出放大器和锁存电路104可以用图2所示的那种读出放大器和锁存电路105来置换。就是说，用把差分型的读出放大器SA1、SA2和SA3三级串接的结构也可以实现高速化。读出放大器SA1，同P沟道型MOS晶体管MP11、MP12和N沟道型MOS晶体管MN11、MN12、MN13、MN14和MN15构成，全程位线(RGBL、RGBLB)被连到读出放大器SA1的N沟道型MOS晶体管MN11和MN12的栅极上。读出放大器SA2和SA3与读出放大器SA1的构成是一样的。此外，如果把读出放大器激活信号SA_EN作成为只有在对全程位线(RGBL，RGBLB)的值进行放大时为“on”(“HIGH”电平)，则可减小功耗。读出放大器和锁存电路105(以下简称之为差分式读出放大器)不必像读出放大器和锁存电路104(以下简称之为锁存式读出放大器)那样，考虑位线偏置电压容限。就是说，不必考虑起因于因生产的不均一而产生的构成锁存式读出放大器的MOS晶体管的阈值电压的不均一的位线偏置电压容限。因此，不需要像锁存式读出放大器那样地考虑读出放大器激活信号SA_EN的激活时序(可以看作是时序自由)。就是说，不必要考虑位线偏置电压来决定读出放大器激活信号SA-EN的激活时序。因此，差分式读出放大器可以把读出放大器激活信号SA-EN作成为比锁存式读出放大器更早。就是说，差分式读出放大器可以比锁存式读出放大器延迟得少。
图3是抽出图1的存储体BANK1与Y开关YSW1的一部分画的更详细的图。使数据读出用全程位线(RGBL，RGBLB)和数据写入用全程位线(WGBL，WGBLB)对于4对本地位线(LBL0、LBLB0；LBL1、LBLB1；LBL2、LBLB2；LBL3、LBLB3)以各自一对的比例进行布线，并用Y开关YSW1选择4对本地位线(LBL0、LBLB0；LBL1、LBLB1；LBL2、LBLB2；LBL3、LBLB3)中的一对，连到数据读出用的全程位线(RGBL、RGBLB)和数据写入用的全程位线(WGBL、WGBLB)上，用这种办法进行数据的读出和写入。信号线RSW0、WSW0、RSW1、WSW1、RSW2、WSW2、RSW3和WSW3从Y开关控制电路106输出，并输入至Y开关YSW1的各MOS晶体管的栅极。
图4是数据读出用全程位线(RGBL，RGBLB)和数据写入用全程位线(WGBL，WGBLB)对4对本地位线(LBL0、LBLB0；LBL1、LBLB1；LBL2、LBLB2；LBL3、LBLB3)以1对的比例布线时的存储器底板部分的金属层的布局图。另外，图5示出的是图4的线AB的剖面图。本地位线(LBL0、LBLB0、LBL1、LBLB1、LBL2、LBLB2、LBL3、LBLB3)用第2层的金属(金属布线)构成。为了减少字线电阻的增强线WLG用第3层的金属构成。接地线Vss和电源线VDD用第3层的金属构成。读出用全程位线(RGBL、RGBLB)用第4层的金属构成。写入用全程位线(WGBL、WGBLB)用第4层的金属构成。另外，虽然没有画出来，但第1层的金属已使用在存储单元部分。还有，用粗线围起来的区域表示1个存储单元CELL。
全程位线(RGBL、RGBLB、WGBL、WGBLB)由于是在1个存储单元1列(比如一对位线LBL0、LBLB0)中以一条的比例形成的，故可以通过减小全程位线(RGBL、RGBLB、WGBL、WGBLB1)的线间电容使动作高速化。
图6中示出了用本电路技术构成的1 6KB的存储器的布局图图象。区域140是存储器阵列，已粗分成两个，且每一存储器阵列已分成8个存储体(bank1～bank8)。区域143是Y开关YSW，分别靠近8个存储体(bank1～bank8)配置。另外，在区域142中，配置译码器和字驱动器101及Y开关控制电路106。在区域144中，配置读出放大器和锁存电路104及写放大器电路102。区域145是输出读出数据的信号线OUT的布线区；区域146是输入写入数据的信号线IN的布线区。在区域147中，配置了在图1中没有画出的前置译码器及其他的控制电路。本存储器的输入输出数据的宽度是32位长，地址是12位长。
下边对存储时的动作(向同一地址中进行的读出和写入的连续动作)进行说明。
图7中示出了图1的半导体存储装置的存储时的动作波形。在存储时，首先先进行数据读出，然后进行数据的写入。
在开始存储动作之前，读出用全程位线(RGBL、RGBLB)和本地位线(LBL、LBLB)采用使信号线EQ变为“L”(“LOW”电平)，使Y开关(YSW1～YSWn)的控制信号RSW变为“L”的办法，用预先充电电路108预充电到“H”(“High”电平)。
读出动作，首先使信号线EQ变成“H”，中止预充电工作，与此同时，使字线WL变为“H”，使已预充电的本地位线(LBL、LBLB)被存储单元CELL放电产生电位差。由于控制信号RSW已变为“L”，故Y开关(YSW1～YSWn)的P沟道型MOS晶体管已导通。因此，本地位线(LBL、LBLB)和读出用全程位线(RLBL、RGBLB)相连接，把由存储单元CELL产生的本地位线(LBL、LBLB)的电位差就传送到读出用全程位线(RGBL、RGBLB)上去。这一电位差还被传送到读出放大器和锁存电路104，用读出放大器放大后把数据输出到信号线OUT上。
在把电位差传送到读出放大器上的时刻，Y开关(YSW1～YSWn)的控制信号RSW从“L”变为“H”。使Y开关(YSW1～YSWn)的P沟道型MOS晶体管变为截止，把本地位线(LBL、LBLB)与读出用全程位线(RGBL、RGBLB)分隔开来。同时，Y开关(YSW1～YSWn)的控制信号WSW由“L”变成“H”，使Y开关(YSW1～YSWn)的N沟道型MOS晶体管导通，使本地位线(LBL、LBLB)与写入用全程位线(WGBL、WGBLB)相连接，使写入动作开始。由于写入用全程位线(WGBL、WGBLB)在读出动作期间已预先结束了充放电，故从写入动作开始之后，只要仅仅对电容小的本地位线(LBL、LBLB)进行充放电，就可以把信号送往存储单元CELL中去，结束写入。
在写入结束后，使字线WL变成“L”，控制信号RSW变成“L”，控制信号WSW变成“L”，信号线EQ变成“L”之后，为了下一个周期，把读出用全程位线(RGBL、RGBLB)和本地位线(LBL、LBLB)进行预充电。使读出、写入和预充电可用1个周期执行。
另外，在图7中，把预充电描述为在1个周期的最后进行，但也可以在读出之前进行预充电。就是说，和描述为在一个周期的开头进行预充电是一样的。
在现有技术1的存储器中，由于用于读出的位线与用于写入的位线是同一个，故不可能同时进行用于读出的位线的充放电和用于写入的位线的充放电，存储的高速化是困难的。在本实施例中，由于在读出期间。已并行地结束了用于写入的位线的充放电，故得以在1个周期内连续而且高速地进行向同一地址中的数据读出和写入。可以实现1个周期的存储。
另外，在本实施例中，在动作时，连到位线上的存储单元CELL与不用全程位线的现有电路相比只有1/n，故位线的电容减小，充放电得以高速化。结果是还具有使读出和写入动作高速化的效果。借助于位线电容的减小，还可降低功耗。
还有，由于存储单元CELL与现有技术1的存储器是一样的。且可以形成得比现有技术2的所谓双口存储器的存储单元还小，故无需增大存储单元及存储器阵列的面积，就可以高速地进行向同一地址进行的数据读出和写入的连续动作。
实施例2
图8是把在实施例1中说过的本发明的半导体存储装置用作超高速缓存的数据阵列的直接布局图(direct map)方式的超高速缓存的框图。超高速缓存200用半导体集成电路制造技术，形成于单晶硅这样的一个半导体衬底上，超高速缓存数据阵列112已被连接到12位长的地址总线118、32位长的写入用总线122和32位长的读出用总线121上。用比如说图6的存储器构成的话，超高速缓存数据阵列112的容量为16KB，1条线(未命中时的置换单位)是256位的构成。向应用了超高速标记阵列的检索时的超高速缓存数据阵列112中进行的数据的输入输出以32位的宽度来进行。另外，向未命中的置换时的超高速缓存数据阵列112中进行的数据的输入输出以64位的宽度来进行。
此外，恢复缓冲器114用于暂时保存从超高速缓存数据阵列112中读出来的数据，用比如说32位宽度的寄存器构成。选择器124对写入来自向超高速缓存数据阵列112中写入用总线122的数据还是写入来自恢复缓冲器114的数据进行选择。选择器124受控制信号120控制。
超高速缓存标记阵列113从地址总线118上获取标记地址，并把物理地址输往比较器115。比较器115对从超高速缓存标记阵列113中获得的地址125与从图中没画出来的存储器管理单元的地址变换缓冲器TLB中获得的地址126进行比较，在两者一致时向命中信号117中输出“H”(命中)信号，并送往控制电路116。在二者不一致时，就向命中信号117中，输出“L”(未命中)，并送往控制电路116中。控制电路116用控制信号120控制选择器124。
在图9中，示出了图8的超高速缓存的读、写、存储和存储时命中信号为未命中时，本身为把数据写回到超高速缓存数据阵列112中去的动作的恢复的动作波形。另外，在本实施例中，由于超高速缓存标记阵列113的存取与超高速缓存数据阵列112的存取并行进行。故已把读和装入处理为实质上是相同的。
在读的时候，超高速缓存数据阵列112从地址总线118上得到地址后把已读出的数据输出到读出用总线121上。在写入时，超高速缓存数据阵列112分别从地址总线118上获得地址，从写入总线122上接受写入数据并写入数据。
在存储时，分别从地址总线118上和写入用地址122上获取地址和写入数据，并向恢复缓冲器114中，并在读出了存储单元的数据之后向存储单元中写入数据。在存储已结束了的那一时刻，还确定命中信号117，以确定是允许写入(命中)还是不允许(未命中)。在命中信号117已为“命中”的情况下，无疑可进行下面的处理，在命中信号117为“未命中”的情况下，就需要把超高速缓存数据阵列112的数据送回原处。在这种情况下。应进行以下的恢复处理。
恢复处理从地址总线118上接受地址，并用切换选择器124的办法把恢复缓冲器114的数据存入超高速缓存数据阵列112中以把数据写入存储单元中去。选择器124的控制由本身为已收到命中信号117的控制电路116的输出的控制信号120来进行。由于通常该命中信号117成为“未命中”的可能性不大，故几乎不必进行恢复处理。因此，通常结果就变成为存储在一个周期内结束。在“未命中”的时候，需要进行1条线(256位)的数据的置换，置换要花十几个周期，但恢复处理是一个周期，故恢复处理比率很小。
以往的存储由于在命中信号确定之后才进行写入，故在存储结束之前要花2个周期。但是在本实施例中，与现有方式相比结果变成为用一半的存储处理时间即可。就是说，存储和装入一样可以在一个周期内实现。因此，微处理器的流水线的存储器存取阶段也可以在一个周期内进行完毕，故可以改进高速性能而不会使流水线的流动混乱。
还有，在本实施例中，由于可以用存储功能置换写入的功能，故在简化控制电路的情况下，也可去掉写入功能。
实施例3
图10是把在实施例2中已讲过的本发明的超高速缓存应用到一次超高速缓存中去的计算机系统的框图。微处理器130用半导体集成电路制造技术形成于单晶硅这样的一个半导体衬底上，内藏有一次超高速缓存132和中央处理装置(CPU)134。另外，微处理器130用树脂模塑技术等等进行树脂密封。在微处理器130和2次超高速缓存136之间，用32位宽度的数据总线相连。而在一次超高速缓存132与中央处理装置134之间则用32位宽度的读出用总线140和32位宽度的写入用总线142连接了起来。在图10中，只画上了数据总线，传送数据所需的地址总线和控制信号则都省去未画。
在图11中，示出了含有改换一次超高速缓存132内的超高速缓存数据阵列112的数据所需要的缓冲器在内的构造。写入用总线142和读出用总线140连到中央处理装置134和总线控制器166上，总线控制器166则与数据总线138相连。向应用了超高速缓存阵列的检索时的超高速缓存数据阵列112中进行的数据的输入输出周32位宽度进行。另外，向未命中的置换时的超高速缓存数据阵列112中进行的数据的输入输出以64位宽度进行。图6的2个存储器阵列140的存储体banki(i为1-8之内的一个)取决于选择其中之一或是同时选择2个，其数据的输入输出宽度就不相同。在选择一个存储体时，数据的输入输出宽度为32位，选择2个存储体时，数据的输入输出则为64位宽。在转换1次超高速缓存和2次超高速缓存的数据时，可介以总线154把超高速缓存数据阵列112的数据读出到线缓冲器(Line buffer)150上去的同时，介以线缓冲器152和总线156把2次超高速缓存136的数据写入超高速缓存数据阵列中去。由于超高速缓存数据阵列112的1条线是256位，而总线154，156是64位。故1条线的读出和写入用4个周期就可完成。
另一方面，在把现有技术的存储器应用到超高速缓存数据阵列112中去的情况下，1条线的读出和写入要用8个周期。因此，与现有技术相比，超高速缓存数据阵列的动作时间(周期数)变成了一半。为此，可以使一次超高速缓存进行另外的动作。在不进行别的动作时，则可以降低功耗。
实施例4
在实施例1中，示出了一个数据的读出和写入之间的连续动作对同一地址可用一个周期执行的例子。也可以分别对不同的地址进行这种连续的读出和写入。对于这样的动作，作为以下要说明的实施例4的动作进行说明。
图12的电路图示出了本发明的半导体存储装置的另一个实施例。半导体存储装置400，在存储体(BANKA1～BANKAN)里边已具有连到本地位线(LBL，LBLB)上的预充电电路108，这一点是和实施例1的半导体存储装置100的不同之处，其余的都相同。但是，在图12中，还示出了用字线WL2进行选择的存储单元CELL2，采用把预充电电路108设置为使之与存储体内的本地位线(LBL、LBLB)相连的办法，使得可以比实施例1的半导体存储装置100更高速地对本地位线(LBL、LBLB)预充电。因此，可以缩短预充电时间，可以缩短1个周期的时间。另外，与实施例1的半导体存储装置一样，读出放大器和锁存电路104也可以用图2所示的读出放大器和锁存电路105置换。
在图13中示出了半导体存储装置400的读出和写入的连续动作的波形。在最初读出了存储单元CELL1的数据之后，再连续地把数据写入存储单元CELL2中。
开始动作之前，读出用全程位线(RGBL、RGBLB)和本地位线(LBL、LBLB)，采用使信号线EQ1、EQ2变成“L”的办法，用预充电电路108、109预充电为“H”。
读出动作，首先使信号线EQ1、EQ2变为“H”，使预充电中止，与此同时，使字线WL1变为“H”，使已预充的本地位线(LBL、LBLB)被存储单元CELL1放电，使之产生电位差。与字线WL1的上升的同时，Y开关(YSW1～YSWn)的控制信号RSW由“H”变为“L”。使本地位线(LBL、LBLB)与读出用全程位线(RGBL、RGBLB)连接，并使存储单元CELL1所产生的本地位线(LBL、LBLB)的电位差传送到读出用全程位线(RGBL、RGBLB)上去。此外，这一电位差还被送往读出放大器和锁存电路104，并在用读出放大器放大后向信号线OUT上输出数据。
在电位差已传送到了读出放大器上的时刻，字线WL1由“H”变“L”。从存储单元CELL1中的数据读出被中止。同时，Y开关(YSW1～YSWn)的控制信号RSW由“L”变为“H”，Y开关(YSW1～YSWn)的P沟道型MOS晶体管变成截止，把本地位线(LBL、LBLB)与读出用全程位线(RGBL、RGBLB)断开来。然后立即使字线WL2变为“H”，进行向存储单元CELL2中的数据写入。与字线WL2的上升的同时，Y开关(YSW1～YSWn)的控制信号WSW由“ L”变为“H”，Y开关(YSW1～YSWn)的N沟道型MOS晶体管导通，本地位线(LBL、LBLB)与写入用全程位线(WGBL、WGBLB)相连接，写入动作开始。写入用全程位线(WGBL、WGBLB)，由于在读出动作期间已预先完成了充放电，故写入动作开始之后，只要仅仅对电容小的本地位线(LBL、LBLB)进行充放电就可以把信号传送到存储单元CELL2，使写入高速地结束。写入结束之后，使字线WL2由“H”变为“L”，同时，使Y开关(YSW1～YSWn)的控制信号WSW由“H”变为“L”，使Y开关(YSW1～YSWn)的N沟道型MOS晶体管变成截止，使本地位线(LBL、LBLB)与写入用全程位线(WGBL、WGBLB)断开来。然后，使信号线EQ1、EQ2变为“L”，读出用全程位线(RGBL、RGBLB)和本地位线(LBL、LBLB)用预充电电路108和109预充电为“H”，1个周期的动作结束。
在本实施例中，读出和写入是对同一存储体的存储单元进行的，但是也可以对不同的存储体的存储单元进行。
本地位线(LBL、LBLB)用1个周期来执行读出、写入和预充电这些动作，读出用全程位线(RGBL、RGBLB)用一个周期执行读出和预充电动作；写入用全程位线(WGBL、WGBLB)在1个周期内仅仅进行写入动作。即，全程位线分别使用为读出用和写入用专用，而在本地位线中，读出动作和写入动作连续执行，但是，在读出动作和写入动作之间不需要进行预充电动作。
在图13中虽然描述为预充电在1周期的最后进行，但也可以使之在读出之前进行。就是说，和描述为在1个周期的最初进行预充电是一样的。
这里，把存储体内用作单口，而从存储器宏观整体来说作为双口来实现。即，结果变成为已把存储体利用作双口存储单元。半导体存储装置400变成了可以在同一周期内执行从某一地址的数据读出和向另一地址的数据写入的双口存储器。规定电容大的全程位线作为双口使用，而电容小的本地位线则流水线式地(平行动作式的)用作单口。
实施例5
在实施例4中，采用把2组的全程位线分别用作读出用和写入用的办法，使得在1个周期内连续执行读出和写入。对此，采用在读出2组的全程位线时，用2组全程位线的办法，可以实现在1个周期内可以读出2个不同的地址的数据双口存储器。换句话说，可以用现有技术的半个周期执行一个的数据读出。关于这种动作，作为下边要说明的实施例5进行说明。
图14的电路图示出了本发明的半导体存储装置的另一实施例。半导体存储装置500在存储体(BANKB1～BANKBn)内具有连接到本地位线(LBL、LBLB)上的负载晶体管MP55和MP56；Y开关(YSW1～YSWn)仅由P沟道型MOS晶体管构成；以及两对全程位线(RGBL1、RGBLB1；RGBL2、RGBLB2)的每一对上都连接有读出电路(读出放大器和锁存电路104)和写入电路(写入放大器电路102)，上述这些点与实施例1的半导体存储装置100不同，除此之外则都一样。与实施例1的半导体存储装置一样，读出放大器和锁存电路104也可以用示于图2的读出放大器和锁存电路105置换。
存储单元CELL1和CELL2分别连到字线WL1、WL2上。本身为存储体内的位线的本地位线(LBL、LBLB)，介以邻近于存储体形成的Y开关(YSW1～YSWn)，连接到与本地位线(LBL、LBLB)并行地形成的全程位线(RGBL1、RGBLB1、RGBL2、RGBLB2)上，使得穿越存储体。本地位线(LBL、LBLB)连接到用作负载的P沟道型MOS晶体管MP55和MP56上，并且P沟道型MOS晶体管MP55和MP56的栅极接地。全程位线分成为第1全程位线(RGBL1、RGBLB1)和第2全程位线(RGBL2、RGBLB2)。第1全程位线(RGBL1、RGBLB1)介以Y开关(YSW1～YSWn)的P沟道型MOS晶体管MP51和MP53与本地位线(LBL、LBLB)相连，并还与读出放大器和锁存电路104相连接。第2全程位线(RGBL2、RGBLB2)介以Y开关(YSW1～YSWn)的P沟道型MOS晶体管MP52和MP54与本地位线(LBL、LBLB)相连接，还连到读出放大器和锁存电路104上。P沟道型MOS晶体管MP51和MP53的栅极上连接信号线RSW1，P沟道型MOS晶体管MP52和MP54的栅极上连接信号线RSW2。
译码器和字驱动器101是选择任意一个存储体的1条字线的电路。Y开关控制电路106是控制Y开关(YSW1～YSWn)的电路。预充电电路108分别被连到第1全程位线(RGBL1、RGBLB1)和第2全程位线(RGBL2、RGBLB2)上。信号线EQ3和EQ4分别控制预充电电路108。从信号线OUT1上输出已从第1全程位线(RGBL1、RGBLB1)上读了出来的数据，从信号线OUT2上输出已从第2全程位线(RGBL2、RGBLB2)上读了出来的数据。第1全程位线(RGBL1、RGBLB1)和第2全程位线(RGBL2、RGBLB2)上分别连接写入放大器电路102。
其次，在本实施例的电路中，对先读出存储单元CELL1的数据，接着读出存储单元CELL2的数据时的动作进行说明。
动作开始之前，全程位线(RGBL1、RGBLB1、RGBL2、RGBLB2)，通过使信号线EQ3、EQ4都变为“L”，用预充电电路108预充电到“H”。
其次，使信号线EQ3变为“H”，中止第1全程位线(RGBL1、RGBLB1)的预充电。与此同时，使字线WL1变为“H”，用存储单元CELL1使本地位线(LBL、LBLB)放电，产生电位差。与字线WL1上升的同时，Y开关(YSW1～YSWn)的控制信号RSW1由“H”变为“L”，使本地位线(LBL、LBLB)与第1全程位线(RGBL1、RGBLB1)相连接。由存储单元CELL1所产生的本地位线(LBL、LBLB)的电位差就向第1全程位线(RGBL1、RGBLB1)传送。这一电位差还向读出放大器和锁存电路104传送，并用读出放大器放大之后把数据输出到信号线OUT上。
在电位差已传送到读出放大器上的时刻，字线WL1由“H”变为“L”，从存储单元CELL1中的数据读出被中止。同时，Y开关(YSW1～YSWn)的控制信号RSW1由“L”变为“H”，使Y开关(YSW1～YSWn)的P沟道型MOS晶体管截止，使本地位线(LBL、LBLB)与第1全程位线(RGBL1、RGBLB1)断开来。而与此同时，使信号线EQ3由“H”变为“L”，用预充电电路108把第1全程位线(RGBL1、RGBLB1)预充电至“H”。之后立即使信号线EQ2变成“H”，中止第2全程位线(RGBL2、RGBLB2)的预充电。与此同时，字线WL2变为“H”，本地位线(LBL、LBLB)被存储单元CELL2放电，产生电位差。与字线WL2的上升同时，Y开关(YSW1～YSWn)的控制信号RSW2由“H”变为“L”，使本地位线(LBL、LBLB)与第2全程位线(RGBL2、RGBLB2)相连接，存储单元CELL2所产生的本地位线(LBL、LBLB)的电位差就向第2全程位线(RGBL2、RGBLB2)中传送。这一电位差还向读出放大器和锁存电路104传送，并在用读出放器放大后向信号线OUT上输出数据。
在电位差已传送到读出放大器中的那一时刻，字线WL2就从“H”变为“L”，从存储单元CELL2中进行的数据读出被中止。同时，Y开关(YSW1～YSWn)的控制信号RSW2由“L”变为“H”，使Y开关(YSW1～YSWn)的P沟道型MOS晶体管截止，使本地位线(LBL、LBLB)和第2全程位线(RGBL2、RGBLB2)断开来。并同时使信号线EQ3由“H”变为“L”，用预充电电路108把第1全程位线(RGBL1、RGBLB1)预充电到“H”。用上述办法，就可以在1个周期内读出两个不同地址的数据。
在图15中，虽然描述为预充电在1个周期的最后进行，但也可以使预充电在读出之前进行。就是说，和描述为在1个周期的最初进行预充电是一样的。
在本实施例中，电容大的全程位线在1个周期内进行读出和预充电动作，而电容小的本地位线则在1个周期内进行两次读出动作，即，在本地位线上进行的一次读出用半个周期，不进行预充电。之所以不必对本地位线预充电是因为本地位线已保持在电源电压附近的电位，这是由于电容大的全程位线已进行了预充电，而本地位线上已连接上总是为导通状态的负载用P沟道型MOS晶体管的缘故。这样一来，采用把存储体作为双口存储单元来使用的办法，就可以高速地连续执行读出动作和写入动作。
实施例6
在图16中示出了用实施例2的超高速缓存数据阵列112和恢复缓冲器114构成的半导体存储装置600。半导体存储装置600由8个存储体(BANK0～BANK7)，8个Y开关电路(YSW0-YSW7)，Y开关译码电路YSWD，字驱动器WD，字译码器WDEC，前置译码器PDEC，读出放大器和锁存电路SAL，写入放大器WA，恢复缓冲器RB构成。半导体存储装置600的存储体(BANK0～BANK7)与Y开关电路(YSW0～YSW7)具有和实施例1的半导体存储装置100的存储体(BANKn)和Y开关电路(YSWn)一样的电路构成和布局图。
存储单元阵列被分成8个存储体(BANK0～BANK7)，而各存储体有64条字线×256位的列。存储单元阵列用6个晶体管的单口与RAM存储单元构成。存储体内的本地位线对(BL、/BL)介以N沟道型MOS晶体管的开关YSW连接到写入用全程位线对(BGW、/BGW)上。本地位线对(BL、/BL)介以P沟道型MOS晶体管的Y开关YSW连接到读出用全程位线对(BGR、/BGR)上。
在整个读出动作期间，选择信号YR之内的一个变为“L”，使P沟道型MOS晶体管导通，以使得被选中的存储单元的信号向读出用全程位线对(BGR、/BGR)上传送。已传送到读出用全程位线对(BGR、/BGR)上的信号用读出放大器和锁存电路SAL进行检测和放大，输出到读出总线RBUS上去。读出总线RBUS的宽度是32位。另外，读出放大器和锁存电路SAL使用图2所示的差分式读出放大器(读出放大器和锁存电路105)。
在写入动作期间，为了使从写入总线WBUS介以写入放大器WA输入的数据传送到写入用全程位线对(BGW、/BGW)上去，选择信号YW中的一个变为“H”，使N沟道型MOS晶体管导通。写入总线WBUS的宽度也是32位。
从地址总线ABUS，与时钟CLK同步地把地址输往前置译码器PDEC并被译码。前置译码器PDEC的输出输往字译码器WDEC并被译码。字译码器WDEC的输出输入至字驱动器WD并选择字线WL。
图17中示出了半导体存储装置600的位线电容。半导体存储装置600的位线电容，与不用全程位线的同一存储容量的现有技术的存储器(以下，在实施例6内的说明中仅称之为现有技术)相比，大约可削减45％。连到位线(本地位线)上的存储单元的电容记述为Memory Cell。()内的数字表示存储单元的个数。半导体存储装置600因为已分割为8个存储体，故存储单元的个数与现有技术比变成为1/8。位线(本地位线)本身的电容表述为BL。()内的M2是表示第2层的金属，就是说，表明位线使用的是第2层的金属。全程位线本身的电容记为BG。()内的M4表示第4层的金属。就是说，表明全程位线使用的是第4层金属，把本地位线与全程位线连接起来的Y开关电路的电容记作YSW。由于全程位线使用第4层(最上层)的金属，故全程位线每单位长度的电容(0.11fF/μm)变得比本地位线的每单位长度的电容(0.19fF/μm)还小。因此，半导体存储装置600的全程位线的长度与现有技术的存储器的长度虽然是同等程度的，但半导体存储器600的全程位线的电容却变得比现有技术的存储器的位线的电容还小。
在图18中示出了半导体存储装置600的模拟波形。是在工作电源电压为2.5V，工作环境温度为75℃的条件下模拟的结果。在已从存储单元中读了出来的信号向读出用全程位线对(BGR、/BGR)上传送的期间，写入放大器WA可以驱动写入用全程位线对(BGR、/BGR)。在读出动作之后，使Y开关YSW的N沟道型MOS晶体管导通，使得在涉及本地位线对(BL、/BL)的读出动作和写入动作之间不需进行预充电，可使写入数据立即向本地位线对(BL、/BL)上传送。在写入数据正在向存储单元内写入期间，则可以进行对读入用全程位线对(BGR、/BGR)的预充电。写入用全程位线对(BGW、/BGW)的预充电则完全不必要。就是说，在本地位线对(BL、/BL)中，以读出(Read)、写入(Write)、预充电(Precharge)的次序进行。在读出用全程位线对(BGR、/BGR)中则从读出(Read)、预充电(Precharge)的次序进行。在写入用全程位线对(BGW、/BGW)上则只进行写入(Write)。因此，在读出用全程位线对(BGR、/BGR)上进行的读出(Read)和在写入用全程位线对(BGW、/BGW)上进行的写入(Write)可以并行地进行。
根据示于图18的模拟结果，半导体存储装置600被作成为使之可以用3.5ns实现读出和写入这两个动作。就是说，半导体的存储装置600可以在工作频率285MHz的一个周期内执行读出和写入两个动作。
在图19中，示出了半导体存储装置600与现有技术的存储器之间的周期时间的比较。半导体存储装置600的周期时间变得比现有技术的存储器缩短了48％。现有技术的存储器既无读出用全程位线对也没有写入用全程位线对。因此，为要进行读出和写入这两方动作，就要2倍的周期时间。在半导体存储装置600中，把电容小的本地位线(BL、/BL)作成为进行流水线式地(在图19中，记为Pipelined)使用，把电容大的两个全程位线对(BGR、/BGR；BGW、/BGW)作成为使之用作双口(在图19中，记为2-Port)。图19的()内字的数字表示位线的负载电容。
此外，把读出记为Read或R，把写入记为Write或W，把预充电记为Precharge或Pc。位线或本地位线记作BL，读出用全程位线记为BGR以及写入用全程位线记作BGW。
在图20中，示出了读出放大器和锁存电路SAL的电路构成和模拟波形。这是在工作电源电压为2.5V，工作环境温度为75℃的条件下的模拟结果。从字线WL上升开始到把数据读出到读出总线RBUS(Read Bus)上为止的时间为1.3ns。读出用全程位线记作BGR，第1级读出放大器SA1的输出线记为S01，第2级读出放大器SA2的输出线记作S02，第3级读出放大器SA3的输出线记作S03。另外，读出放大器激活信号SA EN在读出用全程位线(BGR、/BGR)中产生电位差之前已被激活(高电平)。即，表示这是一个不需要时序的读出放大器。
在图21中示出了半导体存储装置600的试制品的照片的复制件。字译码器WDEC、字驱动器WD及Y开关译码器电路YSW已配置于记作Decoder/Word Driver的区域中。读出放大器和锁存电路SAL、写入放大器WA及恢复缓冲器RB，被配置于记作Read/WriteAmplifier/RB的区域中，读出总线RBUS的布线被配置在记作ReadBus的区域中。写入总线WBUS的布线被配置在记作Write Bus的区域里。前置译码器PDEC及其他所需的电路则被配置到记作Peripheral的区域中。
半导体存储装置600用0.35μm、4层金属布线、CMOS技术制造。N沟道型MOS晶体管和P沟道型MOS晶体管的栅极长度为0.4μm。金属布线的间距为1.4μm。半导体存储装置600的大小是1.5mm×3.56mm。
在图22中，示出了半导体存储装置600的实测的动作波形。示出了285MHz的时钟(Clock)，字线WL(Word Line)、写入总线WBUS(Write Bus)，读出总线RBUS(Read Bus)的波形。横轴是时间，纵轴是输出电压。1个周期为3.5ns，存取时间为2ns。因此，读出和写入动作可在工作频率285MHz的1个周期内执行。另外，半导体存储装置600的特征如下
(1)存储容量：4K×32位(16K字节)
(2)读出口：1个
(3)写入口：1个
(4)供电电压：2.5V
(5)周期时间：3.5ns
(6)时钟存取时间：2.0ns
(7)功耗：130mw(工作时钟频率为200MHz时)
(8)存储单元大小：4.2×5.16μm(6个晶体管)
(9)芯片尺寸：1.5×3.56mm
(10)工艺：4层金属布线，0.35μm CMOS
(11)金属布线间距：1.4μm
(12)带宽：2.3G字节/s
以上依据实施例对本发明人的发明具体地进行了说明，但本发明并不受限于这些实施例，在不脱离其要旨的范围内，不用说还会有种种变更的可能。例如，虽然图1的半导体存储装置的存储单元是所谓静态式，但也可以是所谓由MOS晶体管和电容构成的动态式的。图8的超高速缓存是直接布局图(Direct map)方式，但也可以是成组相联(Set associative)方式或完全相联(full associative)式的。超高速缓存数据阵列112的一条线是256位，但也可以是1条线128位，512位等的输入输出的数据宽度的整数倍。另外，超高速缓存数据阵列112的输入输出的数据宽度是32位或64位，但也可以是128位。图10的微处理器130也可内藏2次超高速缓存。另外，在2次超高速缓存处也可以用图2的超高速缓存。图10的计算机系统也可以没有2次超高速缓存的系统。就是说，也可以不用2次超高速缓存而代之以用主存储装置。

Claims (23)

1.一种半导体存储装置，包括：
具有多条字线、多条位线和配置在上述多条字线与多条位线的交点上的多个存储单元的存储器阵列；
连接到读出放大器上的第1全程位线；
连接到写入放大器上的第2全程位线；
把上述多个位线对选择性地连接到上述第1和第2全程位线上的选择电路，
其中，
上述第1和第2全程位线被配置于上述存储器阵列上；
在从上述存储器阵列中读出数据时，上述多条位线电连接到上述第1全程位线上，并通过上述读出放大器输出数据；
在向上述存储器阵列中写入数据时，通过上述写入放大器把数据输入到第2全程位线上去，并且上述多条位线电连接到上述第2全程位线上。
2.根据权利要求1所述的半导体存储装置，其中，上述第1全程位线上的上述数据的读出周期和上述第2全程位线上的上述写入周期可以并行地进行。
3.根据权利要求1所述的半导体存储装置，其中，上述存储单元是由6个晶体管构成的SRAM。
4.一种半导体存储装置，包括：
具有多条字线、多条位线、配置在上述多条字线与多条位线之间的交点上的多个存储单元的存储器阵列；
在上述存储器阵列上边与上述多条位线并行地配置的第1和第2全程位线；
把上述多条位线选择性地连接到上述第1和第2全程位线上的选择电路，
其中，
上述选择电路，在从上述存储器阵列中读出数据时，使上述多条位线电连接到上述第1全程位线上，在向上述存储器阵列中写入数据时，使上述多条位线电连接到上述第2全程位线上。
5.根据权利要求4所述的半导体存储装置，其中，上述第1全程位线上的上述数据读出周期和上述第2全程位线上的上述写入周期可以并行地进行。
6.根据权利要求4所述的半导体存储装置，其中，上述存储单元是由6个晶体管构成的SRAM。
7.一种半导体存储装置，包括：
具有第1多条字线、第1多条位线和被配置在上述第1多条字线与第1多条位线之间的交点上的多个存储单元的第1存储器阵列；
具有第2多条字线、第2多条位线和被配置于上述第2多条字线与第2多条位线之间的交点上的多个存储单元的第2存储器阵列；
在上述第1和第2存储器阵列上边被配置为与上述第1和第2多条位线并行的第1和第2全程位线；
选择性地把上述第1多条位线连接到上述第1和第2全程位线上的第1选择电路；
选择性地把上述第2多条位线连接到上述第1和第2全程位线上的第2选择电路，
其中，
上述第1或第2选择电路，在从上述存储单元中读出数据时，把上述第1或第2多条位线电连接到上述第1全程位线上，在向上述存储单元中写入数据时，把上述第1或第2多条位线电连接到上述第2全程位线上。
8.根据权利要求7所述的半导体存储装置，其中，上述第1全程位线上的上述数据的读出周期和上述第2全程位线上的上述写入周期可以并行地进行。
9.根据权利要求7所述的半导体存储装置，其中，上述存储单元是由6个晶体管构成的SRAM。
10.一种半导体装置，包括：
具有已配置为阵列状的存储单元和本地位线的多个存储器底板；
形成穿越上述多个存储器底板的一对第1全程位线和一对第2全程位线；
邻近于上述存储器底板形成把上述本地位线选择性地连接到上述一对第1全程位线和一对第2全程位线上的选择电路，
其中，在数据的读出时，使上述本地位线与上述第1全程位线电连接，在数据的写入时，使上述本地位线与上述第2全程位线电连接，且上述第1全程位线上的上述数据的读出周期与上述第2全程位线上的上述写入周期可以并行地进行。
11.根据权利要求10所述的半导体装置，其中，在一个周期内进行向同一地址的数据的读出和写入。
12.根据权利要求10所述的半导体装置，其特征是：对上述每4对本地位线对形成一对上述第1全程位线对和一对上述第2全程位线对。
13.根据权利要求10所述的半导体装置，其特征是：上述本地位线和上述第1及第2全程位线分别用不同的金属层形成。
14.根据权利要求10所述的半导体装置，其特征是：还具备连接到上述第1全程位线上的读出放大器和连接上述读出放大器输出的恢复缓冲器，在存储时，在已把存储单元的值读出到恢复缓冲器中之后，才把数据写入上述存储单元中去。
15.根据权利要求14所述的半导体装置，其特征是：在把该半导体装置用作超高速缓存的情况下，而且是在存储时未命中的情况下，把上述恢复缓冲器的值写回到上述存储单元中去。
16.一种半导体装置，包括：
具有多个第1存储单元的第1存储块，上述多个第1存储单元与在第1方向延伸的多个第1位线连接；
具有多个第2存储单元的第2存储块，上述多个第2存储单元与在上述第1方向延伸的多个第2位线连接；
越过上述第1存储块和上述第2存储块、在上述第1方向延伸的第1布线和第2布线；
分别与上述多个第1位线和上述第1布线连接的多个第1开关；
分别与上述多个第2位线和上述第1布线连接的多个第2开关；
分别与上述多个第1位线和上述第2布线连接的多个第3开关；
分别与上述多个第2位线和上述第2布线连接的多个第4开关，
上述第1布线和上述第2布线用不同于上述第1位线和上述第2位线的布线层形成，
在用上述第1布线进行上述第1存储单元的读出动作期间，用上述第2布线进行上述第1存储单元的写入动作。
17.根据权利要求16所述的半导体装置，还具有读出放大器电路，上述读出放大器电路连接于上述第1布线，上述第1存储单元的读出动作和写入动作在一个周期内结束。
18.根据权利要求16所述的半导体装置，还具有预充电电路和写放大器电路，上述预充电电路连接于上述第1布线，上述写放大器电路连接于上述第2布线，上述多个第1和第2存储单元的每一个都是SRAM存储单元。
19.根据权利要求16～18中任一项权利要求所述的半导体装置，其中，上述多个第1开关的每一个都具有第1MOSFET，上述第1MOSFET的源漏路径连接于上述第1布线和上述多个第1位线的每一个之间，上述多个第2开关的每一个都具有第2MOSFET，上述第2MOSFET的源漏路径连接于上述第1布线和上述多个第2位线的每一个之间，上述多个第3开关的每一个都具有第3MOSFET，上述第3MOSFET的源漏路径连接于上述第2布线和上述多个第1位线的每一个之间，上述多个第4开关的每一个都具有第4MOSFET，上述第4MOSFET的源漏路径连接于上述第2布线和上述多个第2位线的每一个之间。
20.一种半导体装置，包括：
具有多个第1位线和分别连接于上述多个第1位线的多个第1SRAM存储单元的第1存储块；
具有多个第2位线和分别连接于上述多个第2位线的多个第2SRAM存储单元的第2存储块；
越过上述第1存储块和上述第2存储块、在上述多个第1位线和上述多个第2位线的延伸方向上延伸的第1布线和第2布线；
源漏路径连接于上述多个第1位线的每一个和上述第1布线之间的多个第1MOSFET；
源漏路径连接于上述多个第2位线的每一个和上述第1布线之间的多个第2MOSFET；
源漏路径连接于上述多个第1位线的每一个和上述第2布线之间的多个第3MOSFET；
源漏路径连接于上述多个第2位线的每一个和上述第2布线之间的多个第4MOSFET。
21.根据权利要求20所述的半导体装置，还具有预充电电路，上述预充电电路连接于上述第1布线，上述第1布线和上述第2布线的动作期间存在重叠。
22.根据权利要求20所述的半导体装置，还具有读出放大器电路和写放大器电路，上述读出放大器电路连接于上述第1布线，上述写放大器电路连接于上述第2布线，上述存储单元的读出动作和写入动作在一个周期内结束，在用上述第1布线进行上述第1SRAM存储单元的读出动作期间，用上述第2布线进行上述第1SRAM存储单元的写入动作。
23.根据权利要求20～22中任一项权利要求所述的半导体装置，其中，上述第1布线和上述第2布线用不同于上述第1位线和上述第2位线的布线层形成。
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