JP4855773B2 - 半導体記憶装置及びそのデータ読み出し方法 - Google Patents

Description

この発明は、半導体記憶装置及びそのデータ読み出し方法に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。

近年、半導体記憶装置、特にデータを保持するメモリセルの微細化が進んでいる。メモリセルのサイズが小さくなると、データの読み出し時にビット線を流れるセル電流が減少する。その結果、データの読み出し時間が長くなるという問題があった。

この問題を解決するために、セル電流が減少しても高速動作が可能な種々のセンスアンプが提案されている（例えば特許文献１乃至３参照）。しかし、これらのセンスアンプは、ある基準電流とセル電流とを比較してデータを増幅する。従って基準電流発生回路が必要であり、半導体メモリのサイズが大きくなるという問題があった。
特開２００２−２３０９８９号公報 特開２０００−０９０６６９号公報 米国特許第６，０９１，６２９号

この発明の目的は、面積を削減可能な半導体記憶装置及びそのデータ読み出し方法を提供することにある。

この発明の一態様に係る半導体記憶装置は、メモリセルがマトリクス状に配置されたメモリセルアレイと、同一列にある前記メモリセルを共通接続する第１ビット線と、第２ビット線と、データの読み出し時において、前記第２ビット線を介して前記第１ビット線にプリチャージ電位を与えるプリチャージ回路と、前記第１ビット線に読み出されたデータを増幅する第１センスアンプとを具備し、前記第１センスアンプは、前記第１ビット線と前記第２ビット線とを接続するスイッチ素子と、電流経路の一端が電源電位に接続された第１導電型の第１ＭＯＳトランジスタと、電流経路の一端が前記電源電位に接続され、ゲートが前記電流経路の他端及び前記第１ＭＯＳトランジスタのゲートに接続され、前記第１ＭＯＳトランジスタと共にカレントミラー回路を形成する前記第１導電型の第２ＭＯＳトランジスタと、ゲートが前記第１ＭＯＳトランジスタの前記電流経路の他端に接続され、電流経路の一端が前記第１、第２ＭＯＳトランジスタのゲートに接続された第２導電型の第３ＭＯＳトランジスタと、電流経路の一端が前記第１ＭＯＳトランジスタの前記電流経路の他端に接続され、ゲートが前記第１ビット線に接続された前記第２導電型の第４ＭＯＳトランジスタと、電流経路の一端が前記第２ＭＯＳトランジスタの前記電流経路の他端に接続され、ゲートが前記第２ビット線に接続された前記第２導電型の第５ＭＯＳトランジスタと、ゲートが前記第１ＭＯＳトランジスタの電流経路の他端、前記第３トランジスタのゲート、及び前記第４トランジスタの電流経路の一端に接続され、電流経路の一端が前記第２ビット線に接続された第６ＭＯＳトランジスタとを備え、前記第４ＭＯＳトランジスタは前記第５ＭＯＳトランジスタよりも電流駆動能力が高く、データの読み出し時において、前記スイッチ素子により前記第１ビット線が前記第２ビット線に接続された状態で、前記プリチャージ回路が前記第１ビット線をプリチャージし、前記プリチャージの後、前記スイッチ素子により前記第１ビット線が前記第２ビット線に非接続とされた状態で、前記メモリセルから前記第１ビット線にデータが読み出され、前記第６ＭＯＳトランジスタは、ゲート電位に応じて前記第２ビット線をディスチャージし、前記第２ビット線の電位が読み出しデータとして出力される。

本発明によれば、面積を削減可能な半導体記憶装置及びそのデータ読み出し方法を提供出来る。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の第１の実施形態に係る半導体記憶装置及びそのデータ読み出し方法について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、システムＬＳＩ１は、ＣＰＵ２及びフラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間で、データの授受を行う。フラッシュメモリ３は２Ｔｒフラッシュメモリであり、メモリセルアレイ１０、ロウデコーダ２０、カラムデコーダ３０、カラムセレクタ４０、センスアンプ群５０、プリチャージ回路群６０、電圧発生回路７０、入出力バッファ８０、及びライトステートマシーン９０を備えている。ＬＳＩ１には、外部から電圧Ｖcc１（１．２５〜１．６５Ｖ）が与えられている。

図２はメモリセルアレイ１０の回路図である。図示するように、メモリセルアレイ１０はマトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは２Ｔｒフラッシュセルであり、その各々は、電流経路が直列接続されたメモリセルトランジスタＭＴ及び選択トランジスタＳＴを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。フローティングゲートは、個々のメモリセルトランジスタＭＴごとに分離されている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲートは、同一のワード線ＷＬ０〜ＷＬ（ｍ−１）のいずれかに共通接続されている。同一行にある選択トランジスタＳＴのゲートは、同一のセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）のいずれかに共通接続されている。また、同一列にあるメモリセルトランジスタＭＴのドレインは、同一のビット線ＢＬ０〜ＢＬ（ｎ−１）のいずれかに共通接続されている。そして、全ての選択トランジスタＳＴのソースは、ソース線ＳＬに共通接続されている。

上記メモリセルアレイ１０の断面構成について図３を用いて説明する。図３は、ビット線に沿った方向のメモリセルアレイ１０の断面図である。図示するように、ｐ型半導体基板１００の表面領域内にｎ型ウェル領域１０１が形成され、ｎ型ウェル領域１０１の表面領域内にｐ型ウェル領域１０２が形成されている。ｐ型ウェル領域１０２上にはゲート絶縁膜１０３が形成され、ゲート絶縁膜１０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜１０３上に形成された多結晶シリコン層１０４、多結晶シリコン層１０４上に形成されたゲート間絶縁膜１０５、及びゲート間絶縁膜１０５上に形成された多結晶シリコン層１０６を有している。ゲート間絶縁膜１０５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層１０４はフローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層１０６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。

選択トランジスタＳＴにおいては、多結晶シリコン層１０４、１０６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１０４、１０６が、セレクトゲート線ＳＧとして機能する。なお、多結晶シリコン層１０４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴの多結晶シリコン層１０６の電位は、一定の電位、またはフローティングの状態とされる。

ゲート電極間に位置するｐ型ウェル領域１０２表面内には、ｎ^＋型不純物拡散層１０７が形成されている。不純物拡散層１０７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。

ｐ型ウェル領域１０２上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜１０８が形成されている。層間絶縁膜１０８中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース）１０７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜１０８上には、コンタクトプラグＣＰ１に接続される金属配線層１０９が形成されている。金属配線層１０９はソース線ＳＬとして機能する。また層間絶縁膜１０８中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン）１０７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１０８上に、コンタクトプラグＣＰ２に接続される金属配線層１１０が形成されている。

層間絶縁膜１０８上には、金属配線層１０９、１１０を被覆するようにして、層間絶縁膜１１１が形成されている。そして層間絶縁膜１１１中に、金属配線層１１０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜１１１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層１１２が形成されている。金属配線層１１２はビット線ＢＬとして機能する。そして層間絶縁膜１１１上には、金属配線層１１２を被覆するようにして層間絶縁膜１１３が形成されている。

次に図４を用いてカラムセレクタ４０、センスアンプ群５０、及びプリチャージ回路群６０の構成について説明する。図４はカラムセレクタ４０、センスアンプ群５０、及びプリチャージ回路群６０の回路図である。まずカラムセレクタ４０について説明する。

図示するようにカラムセレクタ４０は、４本のビット線毎に設けられた読み出し用選択回路４１を備えている。なお図４の例では読み出し用選択回路４１はビット線４本毎に設けられているが、例えば８本や１６本などでも良く、特に限定されるものではない。読み出し用選択回路４１は、ビット線ＢＬｉ〜ＢＬ（ｉ＋３）（但しｉ＝０、４、８、１２、…）の各々毎に設けられたｎチャネルＭＯＳトランジスタ４１−０〜４１−３を備えている。ＭＯＳトランジスタ４１−０〜４１−３の電流経路の一端は、対応するビット線ＢＬｉ〜ＢＬ（ｉ＋３）にそれぞれ接続され、他端は共通接続される。この共通接続されたノードを、以下ノードＮ１０と呼ぶことにする。ＭＯＳトランジスタ４１−０〜４１−３のゲートはそれぞれ、カラム選択線ＣＳＬ０〜ＣＳＬ３に共通接続されている。上記構成において、各読み出し用選択回路４１はビット線ＢＬｉ〜ＢＬ（ｉ＋３）のいずれかを選択する。

次にセンスアンプ群５０について説明する。図４に示すようにセンスアンプ群５０は、読み出し用選択回路４１毎に設けられた複数のセンスアンプ５１を備えている。各センスアンプ５１は、対応する読み出し用選択回路４１のノードＮ１０に接続されている。また各センスアンプ５１は、センスアンプ活性化信号線ＳＥ、／ＳＥ、及び接続信号線ＣＮＬＢＬに共通接続されている。センスアンプ５１は、メモリセルＭＣからノードＮ１０に読み出されたデータを増幅する。

次にプリチャージ回路群６０について説明する。図４に示すようにプリチャージ回路群６０は、読み出し用選択回路４１毎に設けられた複数のプリチャージ回路６１を備えている。各プリチャージ回路６１は、それぞれセンスアンプ５１を介して、対応する読み出し用選択回路４１のノードＮ１０に接続されているおり、また同一のプリチャージ信号線／ＰＲＥに接続されている。プリチャージ回路６１は、読み出し用選択回路４１によって選択されたビット線ＢＬのプリチャージを行う。

図５はセンスアンプ５１の一構成例を示す回路図である。図示するようにセンスアンプ５１は、ｎチャネルＭＯＳトランジスタ１２０〜１２５及びｐチャネルＭＯＳトランジスタ１２６〜１２８を備えている。ＭＯＳトランジスタ１２０は、ソースがノードＮ１０に接続され、ドレインがプリチャージ回路６１に接続され、ゲートが接続信号線ＣＮＬＢＬに接続されている。なお以下ではＭＯＳトランジスタ１２０のドレインとプリチャージ回路６１との接続ノードをノードＮ１１と呼ぶことにする。ＭＯＳトランジスタ１２１は、ゲートがノードＮ１１に接続され、ソースが接地され、ドレインがＭＯＳトランジスタ１２７、１２８のゲート及びＭＯＳトランジスタ１２７のドレインに接続されている。ＭＯＳトランジスタ１２２は、ゲートがノードＮ１０に接続され、ソースが接地され、ドレインがＭＯＳトランジスタ１２８のドレインに接続されている。ＭＯＳトランジスタ１２７、１２８はゲートが共通接続されてカレントミラー回路を形成し、ソースも共通接続されている。ＭＯＳトランジスタ１２７においては、ゲートとドレインが共通接続されている。ＭＯＳトランジスタ１２６は、ゲートがセンスアンプ活性化信号線ＳＥに接続され、ソースが電源電位ＶＤＤに接続され、ドレインがＭＯＳトランジスタ１２７、１２８のソースに接続されている。ＭＯＳトランジスタ１２３は、ソースが接地され、ドレインがＭＯＳトランジスタ１２７のゲート及びドレイン、並びにＭＯＳトランジスタ１２８のゲートに接続され、ゲートがＭＯＳトランジスタ１２８のドレインとＭＯＳトランジスタ１２２のドレインとの接続ノードに接続されている。ＭＯＳトランジスタ１２４は、ゲートがＭＯＳトランジスタ１２８、１２２、１２３の接続ノードに接続され、ドレインがノードＮ１１に接続され、ソースがＭＯＳトランジスタ１２５のドレインに接続されている。ＭＯＳトランジスタ１２５は、ソースが接地され、ゲートが反転センスアンプ活性化信号線／ＳＥに接続されている。

センスアンプ５１は上記構成において、ＭＯＳトランジスタ１２１のゲートに入力される電位を基準にして、ＭＯＳトランジスタ１２２のゲートに与えられる電位が“０”データであるか“１”データであるかを判別する。また、ＭＯＳトランジスタ１２２はＭＯＳトランジスタ１２１よりも電流供給能力に優れている。例えば図６に示すように、ＭＯＳトランジスタのゲート幅Ｗは、ＭＯＳトランジスタ１２１よりもＭＯＳトランジスタ１２２の方が大きくなるよう形成されている。他方、ＭＯＳトランジスタ１２７、１２８は、例えば同一の電流供給能力を有する。すなわち、両者は同一のゲート幅Ｗを有する。なお、ＭＯＳトランジスタ１２４、１２３のゲートと、ＭＯＳトランジスタ１２２、１２４のドレインとの接続ノードを、以下ではノードＬＳＡＯＵＴと呼ぶことにする。

図１に戻って説明を続ける。ロウデコーダ２０は、書き込み時において、ロウアドレス信号ＲＡに基づいてワード線ＷＬ０〜ＷＬ（ｍ−１）のいずれかを選択し、選択したワード線に電圧を供給する。またロウデコーダ２０は、読み出し時においてロウアドレス信号ＲＡに基づいてセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）のいずれかを選択し、選択したセレクトゲート線に電圧を供給する。更にロウデコーダ２０は、メモリセルが形成されている半導体基板（ｐ型ウェル領域１０２）に電圧を供給する。

カラムデコーダ３０は、読み出し時において、カラムアドレス信号ＣＡに基づいて、カラム選択線ＣＳＬ０〜ＣＳＬ３のいずれかを選択し、選択したカラム選択線に電圧を供給する。また、センスアンプ５１に接続される各信号線ＳＥ、／ＳＥ、ＣＮＬＢＬを選択して電圧を供給する。

電圧発生回路７０は正のチャージポンプ回路及び負のチャージポンプ回路を有している。そして、外部から与えられる電圧Ｖcc１に基づいて正電圧ＶＰＰ（例えば１２Ｖ）及び負電圧ＶＢＢ（例えば−７Ｖ）を発生する。正電圧ＶＰＰ及び負電圧ＶＢＢは、ロウデコーダ２０やメモリセルアレイ１０等に供給される。

入出力バッファ８０は、センスアンプ群５０で増幅した読み出しデータを保持し、更にＣＰＵ２へ出力する。また入出力バッファ８０は、ＣＰＵ２より受け取った書き込みデータ及びアドレス信号を保持する。そしてカラムアドレス信号ＣＡをカラムデコーダ３０に供給し、ロウアドレス信号ＲＡをロウデコーダ２０に供給する。

ライトステートマシーン９０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。

次に、上記構成の２Ｔｒフラッシュメモリの動作について説明する。なお、メモリセルＭＣのフローティングゲートに電子が注入されてメモリセルＭＣの閾値電圧が正である状態を“０”データ、フローティングゲートに電子が注入されておらずメモリセルＭＣの閾値電圧が負である状態を“１”データと定義する。

＜書き込み動作＞
まずデータの書き込み動作について図７を用いて説明する。図７は書き込み動作時におけるメモリセルアレイ１０の回路図である。ここでは説明の簡略化のために２本のビット線ＢＬ０、ＢＬ３のみ図示する。メモリセルデータは、いずれか１本のワード線に共通接続された複数のメモリセル（これを１ページと呼ぶ）に対して一括して書き込まれる。なお、図７では、ワード線ＷＬ０とビット線ＢＬ０とに接続されたメモリセルＭＣに“０”データを書き込み、ワード線ＷＬ０とビット線ＢＬ３とに接続されたメモリセルＭＣに“１”データを書き込む場合を示している。

まずデータの書き込みにあたり、ライトステートマシーン９０の命令に従って電圧発生回路７０が正電圧ＶＰＰ及び負電圧ＶＢＢを発生する。

またＣＰＵ２から与えられた書き込みデータがビット線ＢＬ０、ＢＬ３に与えられる。“０”データが書き込まれるメモリセルＭＣが接続されるビット線ＢＬ０には負電圧ＶＢＢが与えられる。他方、“１”データが書き込まれるメモリセルＭＣが接続されるビット線ＢＬ３には０Ｖが与えられる。

そしてロウデコーダ２０がワード線ＷＬ０を選択し、正電圧ＶＰＰをワード線ＷＬ０に印加する。その他の非選択ワード線ＷＬ１〜ＷＬ（ｍ−１）には０Ｖが与えられる。更にロウデコーダ２０は、全セレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）に負電圧ＶＢＢを与えると共に、メモリセルが形成されているｐ型ウェル領域１０２の電位ＶＰＷをＶＢＢとする。ソース線ＳＬの電位はフローティングの状態とされる。

その結果、ビット線ＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ−ＶＢＢ＝１９Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。よって、メモリセルＭＣの閾値は負から正に変化する。すなわち“０”データが書き込まれる。他方、ビット線ＢＬ３及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分でない（ＶＰＰ＝１２Ｖ）ため、フローティングゲートに電子は注入されない。よってメモリセルＭＣは負の閾値を維持する。すなわち“１”データが書き込まれる。
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。

＜消去動作＞
次にデータの消去動作について図８を用いて説明する。図８は消去動作時におけるメモリセルアレイ１０の回路図である。図８では説明の簡略化のため、４本のビット線ＢＬ０〜ＢＬ３のみを示す。データは、ｐ型ウェル領域１０２を共用する全てのメモリセルから一括して消去される。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。

消去にあたり、電圧発生回路７０が正電圧ＶＰＰ及び負電圧ＶＢＢを発生する。そしてロウデコーダ２０は、全ワード線ＷＬ０〜ＷＬ（ｍ−１）にＶＢＢを印加し、全セレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）を電気的にフローティングの状態とし、更にＶＰＷとして正電圧ＶＰＰを与える。なお、ソース線と全ビット線ＢＬ０〜ＢＬ３も電気的にフローティングとされる。

その結果、メモリセルトランジスタＭＴのフローティングゲートから電子がＦＮ tunnelingによってウェル領域１０２に引き抜かれる。これにより、ワード線ＷＬ０〜ＷＬ（ｍ−１）に接続された全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。このようにして、一括してデータが消去される。なお、セレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）に対して正電圧ＶＰＰが印加されても良い。この場合には、選択トランジスタＳＴのゲート絶縁膜１０３にかかる電圧ストレスを抑制出来る。

＜読み出し動作＞
次に読み出し動作について図９を用いて説明する。図９は、読み出し時におけるメモリセルアレイ１０の回路図である。図９では、説明の簡略化のため４本のビット線ＢＬ０〜ＢＬ３のみを示し、ワード線ＷＬ０に接続されたメモリセルからデータを読み出す場合について説明する。

まず、データを読み出すべきメモリセルＭＣが接続されたビット線ＢＬ０〜ＢＬ３のいずれかがカラムセレクタ４０によって選択され、選択されたビット線はプリチャージ回路６１によって所定のプリチャージ電位に達するまでプリチャージされる。そして、ロウデコーダ２０がセレクトゲート線ＳＧ０を選択して、セレクトゲート線ＳＧ０に正電圧Ｖcc１を印加する。全ワード線ＷＬ０〜ＷＬ（ｍ−１）、ソース線ＳＬ、及びウェル電位ＶＰＷは０Ｖとされる。

すると、セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴがオン状態となる。従って、プリチャージされたローカルビット線に接続されたメモリセルのうち、選択ワード線ＷＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。そして、メモリセルＭＣに電流が流れることによるビット線の電位変化をセンスアンプ５１が増幅する。
以上のようにして、データの読み出し動作が行われる。

＜読み出し動作の詳細＞
次に、上記読み出し動作について、図４、図５、図９乃至図１１を用いて詳細に説明する。図１０は読み出し動作時のフローチャートであり、図１１は読み出し動作時における各種信号のタイミングチャートである。

以下、ワード線ＷＬ０、セレクトゲート線ＳＧ０に接続されたメモリセルＭＣからデータを読み出す場合を例に説明する。なお、データを読み出すべきメモリセルを選択メモリセルと呼び、選択メモリセルが接続されたビット線を選択ビット線と呼ぶ。なお、説明は選択ビット線ＢＬ０についてのみ行うこととし、選択ビット線ＢＬ０に対応するノードＮ１１をビット線ＢＬ００と呼ぶことにする。

まず、カラムデコーダ３０がビット線ＢＬについてのリセット動作を行う（図１１における時刻ｔ０）。すなわち、リセット信号ＬＢＬＲＳＴを“Ｈ”レベルにすることで、ビット線ＢＬ０〜ＢＬ（ｎ−１）に接続された図示せぬＭＯＳトランジスタ（リセットトランジスタ）をオン状態とし、ビット線を接地電位に接続する。その結果、ビット線ＢＬ０〜ＢＬ（ｎ−１）の電位は０Ｖにリセットされる。更にこの時点においてカラムデコーダ３０は、カラムアドレス信号ＣＡ及びロウアドレス信号ＲＡが、入出力バッファ８０からカラムデコーダ３０及びロウデコーダ２０へ与えられる。

またカラムデコーダ３０はカラム選択線ＣＳＬ０を“Ｈ”レベル、カラム選択線ＣＳＬ１〜ＣＳＬ３を“Ｌ”レベルとする。その結果、カラムセレクタ４０内においてＭＯＳトランジスタ４１−０がオン状態、ＭＯＳトランジスタ４１−１〜４１−３がオフ状態となる。その結果、選択ビット線ＢＬ０はセンスアンプ５１に接続される。更にカラムデコーダ３０は、接続信号線ＣＮＬＢＬを“Ｈ”レベルとする。これにより、センスアンプ５１におけるＭＯＳトランジスタ１２０がオン状態となる。その結果、選択ビット線ＢＬ０はビット線ＢＬ００を介してプリチャージ回路６１に接続される（ステップＳ１０、時刻ｔ０）。なお、リセットトランジスタはノードＮ１０毎に設けられていても良い。この場合、カラムセレクタ４０で選択された選択ビット線ＢＬ０のみがリセットされる。

次にプリチャージ回路６１がビット線ＢＬ０、ＢＬ００のプリチャージを開始する（ステップＳ１１）。すなわち、２Ｔｒフラッシュメモリ３の備えるクロック発生回路またはＣＰＵ２によって与えられるクロック信号ＣＬＫに応答して（時刻ｔ１）、プリチャージ信号／ＰＲＥが“Ｌ”レベルとされる（時刻ｔ２）。プリチャージ信号／ＰＲＥは、プリチャージを行う際にアサート（“Ｌ”レベル）される信号である。これにより、プリチャージ回路６１は、ビット線ＢＬ０、ＢＬ００をプリチャージする。この際、ＭＯＳトランジスタ４１−１〜４１−３はオフ状態とされているので、非選択ビット線はプリチャージされない。勿論、プリチャージを行っている期間、リセット信号ＬＢＬＲＳＴは“Ｌ”レベルとされる。

選択ビット線ＢＬ０、ＢＬ００がプリチャージ電位Ｖpreに達した後、クロック信号ＣＬＫに応答してプリチャージ信号／ＰＲＥがネゲート（“Ｈ”レベル）され、プリチャージは終了する（時刻ｔ３、ステップＳ１２）。プリチャージが終了した後、時刻ｔ３から時刻ｔ４の一定期間、選択ビット線ＢＬ０とＢＬ００の電位をイコライズする（ステップＳ１３）。その結果、選択ビット線ＢＬ０とＢＬ００の電位が、あるプリチャージ電位Ｖpreで等しくなる。イコライズが必要な理由は、プリチャージを行っている期間は、ビット線ＢＬ００がビット線ＢＬ０よりもプリチャージ回路６１に近いため、ビット線ＢＬ０よりも高い電位になるからである。なお、選択ビット線ＢＬ０、ＢＬ００がプリチャージ電位Ｖpreとなることで、センスアンプ５１のＭＯＳトランジスタ１２１、１２２はオン状態となる。

次に、接続信号線ＣＮＬＢＬが“Ｌ”レベルとされる（ステップＳ１４、時刻ｔ４）。これにより、選択ビット線ＢＬ０はＢＬ００と電気的に分離される。またカラムデコーダ３０はセンスアンプ活性化信号線ＳＥをアサート（“Ｌ”レベルと）する（ステップＳ１５、時刻ｔ４）。その結果、センスアンプ５１においてＭＯＳトランジスタ１２５、１２６がオン状態となり、センスアンプ５１が活性化される。

そして、ロウデコーダ２０がロウアドレス信号ＲＡに基づいて、セレクトゲート線ＳＧ０を選択する（ステップＳ１６）。すなわち、セレクトゲート線ＳＧ０には電圧Ｖcc１が印加される。ワード線ＷＬ０には０Ｖが印加される。なおセレクトゲート線ＳＧ０の選択動作は、例えば時刻ｔ１以前に行われていても良い。これによりデータのメモリセルＭＣからの読み出しが開始される（ステップＳ１７）。メモリセルＭＣからデータが読み出されている期間、ＭＯＳトランジスタ１２０はオフ状態であるので、ビット線ＢＬ００の電位はプリチャージ電位Ｖpreでフローティングの状態である。

選択ビット線ＢＬ０に読み出されたデータが“１”データである場合（ステップＳ１８）、メモリセルＭＣは選択ビット線ＢＬ０の電荷を放電するから、選択ビット線ＢＬ０の電位はプリチャージ電位Ｖpreから低下する（ステップＳ１９、時刻ｔ４）。その結果、ＭＯＳトランジスタ１２２はオン状態から徐々にオフ状態へ移行する。従って、センスアンプ５１のノードＬＳＡＯＵＴの電位は０Ｖから徐々に上昇し（ステップＳ２０）、最終的にはほぼセンスアンプ５１の電源電位ＶＤＤに達する。ノードＬＳＡＯＵＴの電位が上昇し、その電位がＭＯＳトランジスタ１２４の閾値に達すると、ＭＯＳトランジスタ１２４がオン状態となる（ステップＳ２１、時刻ｔ５）。その結果、ビット線ＢＬ００の電荷がＭＯＳトランジスタ１２４、１２５の電流経路を介して放電され、ビット線ＢＬ００の電位はほぼ０Ｖとなる。そして、ほぼ０Ｖまで放電されたビット線ＢＬ００の電位が読み出しデータＤoutとしてセンスアンプ５１から出力される。

逆に選択ビット線ＢＬ０に読み出されたデータが“０”データである場合（ステップＳ１８）、選択ビット線ＢＬ０の電位はプリチャージ電位Ｖpreを維持する（ステップＳ２２）。ここで、図５においてＭＯＳトランジスタ１２７、１２８が供給する電流を電流Ｉref、ＭＯＳトランジスタ１２２、１２３が供給する電流をそれぞれＩ１、Ｉ２とする。すると、ＭＯＳトランジスタ１２１、１２２のゲート電位が等しい場合であっても、ノードＬＳＡＯＵＴの電位は、０Ｖ以上且つｎチャネルＭＯＳトランジスタの閾値電圧Ｖthn未満となる（ステップＳ２３）。なぜなら、ＭＯＳトランジスタ１２２がＭＯＳトランジスタ１２１より大きいゲート幅Ｗを有しているので、Ｉref＜Ｉ１の関係が成立するからである。従って、ＭＯＳトランジスタ１２４はオフ状態となり、ビット線ＢＬ００の電位はプリチャージ電位Ｖpreを維持する（ステップＳ２４）。そしてプリチャージ電位を維持するビット線ＢＬ００の電位が読み出しデータＤoutとしてセンスアンプ５１から出力される。

上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、下記（１）乃至（３）の効果が得られる。
（１）フラッシュメモリの面積増加を抑制しつつ、高速な読み出しが可能となる。
本実施形態に係るフラッシュメモリであると、ビット線のプリチャージ電位をセンスアンプ５１の基準電位として用いている。従って、基準電位を発生させるための回路が不要となる。

基準電位とデータを読み出した際のビット線電圧とを比較する従来のセンスアンプであると、基準電位に基づく基準電流Ｉref２をセンスアンプ毎に設けるか、１つの基準電流をカレントミラーによって各センスアンプへ供給する必要がある。そのため、基準電位を発生させるための回路（基準電位発生回路）の面積が非常に大きくなる。また、メモリセルと同様の構成を有するリファレンスメモリセルを基準電位発生回路として用いる構成も知られている。しかしこの場合、読み出し時にメモリセルに流れる電流Ｉcellと、リファレンスメモリセルに流れる電流Ｉref２とが、Ｉref２＝Ｉcell／２程度となるように、リファレンスメモリセルの閾値または、ゲート電圧値を制御する必要がある。この場合でもリファレンスメモリセルはセンスアンプ毎に配置するか、１つのリファレンスメモリの電流をカレントミラーによって各センスアンプへ供給する必要があるので、半導体メモリの面積増加の原因となる。加えて、リファレンスメモリセルの電流調整のため、テスト時間も増加する。更に、複数のセンスアンプがリファレンスメモリセルを共有し、カレントミラー回路を用いて各センスアンプにＩref２を供給する場合には、そのカレントミラー回路間の特性バラツキも動作の不安定化の原因となる。

しかし本実施形態では、プリチャージ電位そのものを基準電位として使用するため、面積増加を抑制し、且つ上記従来の問題点の全てを解決出来る。またセンスアンプは、当該センスアンプに接続されたビット線のプリチャージ電位を参照電位として用いるため、例えビット線間でプリチャージ電位がばらついたとしても、動作に悪影響を与えない。すなわち、あるセンスアンプとそれに接続されたビット線の閉じた系でセンスが可能であるので、センスアンプ間の特性バラツキや、プリチャージ電位のバラツキなどに対して非常にロバストなセンスアンプが実現出来る。

また本実施形態に係るセンスアンプであると、プリチャージ電位はＭＯＳトランジスタ１２１、１２２が電流を流すことの出来る程度であれば十分である。つまり、ＭＯＳトランジスタ１２１、１２２の閾値電圧をＶthnとすれば、Ｖpre＞Ｖthnであれば良い。インバータを用いた従来のセンスアンプであると、インバータの電源電圧をＶＤＤとすると、プリチャージ電位はＶＤＤ／２程度である。そして通常は、Ｖthn＜ＶＤＤ／２である。すなわち、本実施形態であるとプリチャージ電位を低く抑えることが出来るので、プリチャージ時間を短くすることが出来る。その結果、高速な読み出し動作が可能となる。

（２）高速な読み出しが可能となる（その１）。
本実施形態に係るセンスアンプは、ＭＯＳトランジスタ１２３を備えている。従って、“１”データが読み出される場合に、ＭＯＳトランジスタ１２３が電流を流すことにより“１”データのセンスを可能にしている。この点につき、図１２に示すセンスアンプ５１と比較しつつ、詳細に説明する。図１２は、図５に示したセンスアンプ５１においてＭＯＳトランジスタ１２３を廃したものである。また図１３はセンスアンプ５１を用いた際の読み出し動作時における各種信号のタイミングチャートである。

図１２に示す構成において、ビット線ＢＬ０に“１”データが読み出されて、ビット線ＢＬ０の電位が低下したとする。すると、ＭＯＳトランジスタ１２２のゲート電位が低下するから、ＭＯＳトランジスタ１２２に流れる電流Ｉ１が減少し、Ｉref＞Ｉ１となる。すると、ノードＬＳＡＯＵＴの電位は徐々に上昇していき、ＭＯＳトランジスタ１２４の閾値電圧Ｖthnに達すると、ビット線ＢＬ００（ノードＤout）の電荷がＭＯＳトランジスタ１２４、１２５によって放電される。この際、ＭＯＳトランジスタ１２４、１２５を流れる電流はセル電流Ｉcellよりも十分に大きい。そのため、ビット線ＢＬ００はビット線ＢＬ０よりも急峻に電位が低下する。ビット線ＢＬ００の電位が低下すると、ＭＯＳトランジスタ１２１のゲート電位も低下する。すると、ＭＯＳトランジスタ１２１はオン状態からオフ状態へ近づいていき、ＭＯＳトランジスタ１２１が供給する電流Ｉ３が減少する。つまり、Ｉ３＝Ｉrefであるので、Ｉrefが減少することになる。そしてＩref＜Ｉ１となると、ノードＬＳＡＯＵＴの電位はＶthnより低下（“Ｌ”レベル）する。このとき、ビット線ＢＬ０とＢＬ００の電位はほぼ等しくなる。

更に、メモリセルが電荷をディスチャージすることによりビット線ＢＬ０の電位が低下すると、上記と同様のことが繰り返される。従って、図１３のタイミングチャートに示すようにノードＬＳＡＯＵＴの電位は振動しながらある中間電位に近づいていく。そして最終的には、ビット線ＢＬ００の電位がＶthn程度まで低下すると、電流Ｉ３が流れなくなり、Ｉref≒０となり、センスアンプ５１は動作を停止する。

上記構成では、ノードＬＳＡＯＵＴの電位は０ＶとＶＤＤとの中間レベルにとどまっているため、センス回路として非常に不安定である。更にノードＬＳＡＯＵＴの電位は振動しながら変化するため、センス可能であったとしても、データの読み出し時間が非常に長くなる。

これに対して本実施形態に係るセンスアンプであると、図５に示すようにＭＯＳトランジスタ１２３が設けられている。ビット線ＢＬ０に“１”データが読み出されてビット線線ＢＬ０の電位が低下し、ノードＬＳＡＯＵＴの電位がＶthn以上になることで、ビット線ＢＬ００の電荷は放電される。この時点でセンスアンプ５１はデータが“１”データであると判定しているので、あとはノードＬＳＡＯＵＴを“Ｈ”レベルにすることによりビット線ＢＬ００を完全に放電すれば良い。本実施形態に係る構成であると、ソースが接地電位に接続され、ゲートがノードＬＳＡＯＵＴに接続され、ドレインがＭＯＳトランジスタ１２７のドレインに接続されたＭＯＳトランジスタ１２３が設けられている。従って、ノードＬＳＡＯＵＴの電位がＶthn以上になることで、ＭＯＳトランジスタ１２３もオン状態となり、電流Ｉ２が流れ始める。それ以降もビット線ＢＬ００の電位は下がり続けるので電流Ｉ３は流れなくなるが、電流Ｉ２は流れ続けるので、同様にＩrefも流れ続ける。その結果、図１１に示すようにノードＬＳＡＯＵＴの電位は、図１３のように振動することなく、速やかに“Ｈ”レベルに達する。従って、読み出し速度を向上出来る。また、ノードＬＳＡＯＵＴの電位はほぼＶＤＤまで達するので、非常に安定したセンス動作が可能となる。

なお、ＭＯＳトランジスタ１２３は、最終的にデータを確定させるために電流Ｉrefを流すのを補助出来れば良いので、そのトランジスタサイズは、センスアンプ５１内のその他のトランジスタよりも小さくて良い。

（３）正確な読み出しが可能となる。
本実施形態に係るセンスアンプ５１は、読み出しデータが入力されるＭＯＳトランジスタ１２２の電流供給能力が、基準電位が入力されるＭＯＳトランジスタ１２１よりも優れるように構成されている。より具体的には、ＭＯＳトランジスタ１２２のゲート幅Ｗは、ＭＯＳトランジスタ１２１よりも大きくされている。従って、特に“０”データを読み出す際に、正確な読み出し動作が可能となる。この点について、下記詳細に説明する。

ビット線ＢＬ０に“０”データが読み出された際、ビット線ＢＬ０の電荷は放電されないので、ノードＬＳＡＯＵＴの電位は“Ｌ”レベルになる必要がある。しかしＭＯＳトランジスタ１２１、１２２の電流供給能力が等しい場合には、ビット線ＢＬ０の電位とビット線ＢＬ００の電位が等しいため、ＭＯＳトランジスタ１２７、１７８のゲート電位及びノードＬＳＡＯＵＴの電位は、０ＶとＶＤＤの間のある中間電位となる。そして、この中間レベルがＶthn以上であると、ＭＯＳトランジスタ１２４がオン状態となり、ビット線ＢＬ００の電荷が放電される。その結果、ビット線ＢＬ０に読み出された“０”データは、誤って“１”データと判定されるおそれがある。

この点、本実施形態であると、ＭＯＳトランジスタ１２２の電流供給能力が、ＭＯＳトランジスタ１２１よりも優れている。そのため、ビット線ＢＬ０、ＢＬ００の電位が等しい場合であっても、Ｉref＜Ｉ１である。その結果、ビット線ＢＬ０に“０”データが読み出された場合、ノードＬＳＡＯＵＴの電位は０Ｖ以上且つＶthn未満となり、ＭＯＳトランジスタ１２４はオフ状態となる。従って、誤読み出しの発生を防止出来る。

また、ＭＯＳトランジスタ１２２のゲート幅Ｗを、ＭＯＳトランジスタ１２１よりも大きくすることにより、下記の効果も得られる。従来のセンスアンプに用いられる差動増幅回路では、差動対のトランジスタ間（本実施形態ではＭＯＳトランジスタ１２１、１２２が対応する）で特性バラツキが発生しないように留意する必要がある。なぜなら、差動増幅回路では非常に小さな電位差を判別するからである。そのため、差動対のトランジスタ間で、閾値差ΔＶthやゲート長差ΔＬの違いによってオフセットが生じないように、差動対のトランジスタにはゲート長やゲート幅の比較的大きなトランジスタを用いる。

しかし本実施形態に係る構成であると、もともとＭＯＳトランジスタ１２２のゲート幅Ｗを、ＭＯＳトランジスタ１２１よりも大きくしている。従って、ＭＯＳトランジスタ１２２、１２１のゲート幅Ｗの差を、特性バラツキに勝る程度（例えば２倍以上）にすることで、ＭＯＳトランジスタ１２１、１２２のオフセットを考慮する必要が無い。その結果、センスアンプ５１の動作マージンを大きくすることが出来、またＭＯＳトランジスタ１２１、１２２に大きなゲート長のトランジスタを用いる必要が無い。

次にこの発明の第２の実施形態に係る半導体記憶装置及びそのデータ読み出し方法について説明する。本実施形態は、上記第１の実施形態においてビット線を階層化したものである。図１４は、本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、本実施形態に係るシステムＬＳＩ１は、上記第１の実施形態で説明した図１に示す構成においてセンスアンプ群５０及びプリチャージ回路群６０を廃すると共に、新たにグローバルセンスアンプ１４０を追加した構成を有している。以下、上記第１の実施形態と異なる点について説明する。

図１５はメモリセルアレイ１０のブロック図である。図示するようにメモリセルアレイ１０は、複数のメモリセルブロック１１、Ｙ−セレクタ１２、及びローカルセンスアンプ群１３を備えている。Ｙセレクタ１２は、個々のメモリセルブロック１１毎に設けられている。ローカルセンスアンプ群１３は、２個のメモリセルブロック１１毎に設けられている。そして、複数のメモリセルブロック１１を共通に接続するようにして、例えば１６本のグローバルビット線ＧＢＬ０〜ＧＢＬ１５が設けられている。またメモリセルアレイ１０内には、グローバルビット線ＧＢＬ０〜ＧＢＬ１５と直交する方向に沿ったｍ本のワード線ＷＬ０〜ＷＬ（ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）が設けられている。個々のメモリセルブロック１１には、それぞれ８本のワード線及びセレクトゲート線が配置される。従って、あるメモリセルブロック１１にはワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧ０〜ＳＧ７が配置され、それに隣接するメモリセルブロック１１にはワード線ＷＬ８〜ＷＬ１５及びセレクトゲート線ＳＧ８〜ＳＧ１５が配置される。なお、グローバルビット線の本数は必ずしも１６本である必要はなく、例えば８本や３２本など、必要に応じて設けられれば良い。同様に各メモリセルブロック１１に配置されるワード線及びセレクトゲート線の数も必ずしも８本である必要なく、例えば１６本やまたは３２本などであっても良い。

次にメモリセルブロック１１の構成について図１６を用いて説明する。図１６はメモリセルブロック１１の回路図であり、特にワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧ０〜ＳＧ７を含むメモリセルブロック１１について示している。他のメモリセルブロック１１の構成も、割り当てられるワード線及びセレクトゲート線が異なる以外は図１６と同様である。

図示するように、メモリセルブロック１１はグローバルビット線と同じ数のメモリセルグループ１４を有している。メモリセルグループ１４は、（８×４）個のメモリセルＭＣを備えている。メモリセルＭＣは２Ｔｒフラッシュセルであり、第１の実施形態で説明した通りである。同一行にあるメモリセルトランジスタＭＴの制御ゲートは、同一のワード線ＷＬ０〜ＷＬ７のいずれかに共通接続されている。同一行にある選択トランジスタＳＴのゲートは、同一のセレクトゲート線ＳＧ０〜ＳＧ７のいずれかに共通接続されている。また、同一列にあるメモリセルトランジスタＭＴのドレインは、同一のローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。

ローカルビット線ＬＢＬ０〜ＬＢＬ３は、個々のメモリセルグループ毎に設けられ、お互いは電気的に分離されている。ワード線及びセレクトゲート線は、同一メモリセルブロック１１内にある全てのメモリセルグループ１１間を共通接続する。そして、同一メモリセルブロック１１内にある全ての選択トランジスタＳＴのソースは、ソース線ＳＬに共通接続されている。

従って図１６の例であると、グローバルビット線の数は１６本であるからメモリセルグループ１４も１６個設けられる。従って、ローカルビット線ＬＢＬ０〜ＬＢＬ３はそれぞれ１６本ずつ存在する。なお、１個のメモリセルグループ１４に含まれるローカルビット線の数も４本に限らず、２本や８本などであっても良い。

上記メモリセルブロック１１の断面構成は第１の実施形態で説明した図３の通りであるが、グローバルビット線として機能する金属配線層が、例えば層間絶縁膜１１３上に形成される。

次に図１７を用いて、メモリセルアレイ内に含まれるＹ−セレクタ１２及びローカルセンスアンプ群１３、並びにカラムセレクタ４０の構成について説明する。図１７はＹ−セレクタ１２、ローカルセンスアンプ群１３、及びカラムセレクタ４０の回路図である。まずＹ−セレクタ１２について説明する。

前述のように、Ｙ−セレクタ１２は個々のメモリセルブロック１１毎に設けられている。図１７に示すようにＹ−セレクタ１２は、対応するメモリセルブロック１１に含まれるメモリセルグループ毎に設けられた読み出し用選択回路１５を備えている。すなわち、Ｙ−セレクタ１２は、対応するメモリセルブロック１１におけるローカルビット線ＬＢＬ０〜ＬＢＬ３の一組毎に設けられた読み出し用選択回路１５を備えている。換言すれば、読み出し用選択回路１５は、個々のグローバルビット線毎に設けられる。従って、グローバルビット線が１６本ある場合には、Ｙ−セレクタ１２は１６個の読み出し用選択回路１５を有する。読み出し用選択回路１５は、ローカルビット線ＬＢＬ０〜ＬＢＬ３の各々毎に設けられたｎチャネルＭＯＳトランジスタ１６−０〜１６−３を備えている。ＭＯＳトランジスタ１６−０〜１６−３の電流経路の一端は、対応するメモリセルグループ１４のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続され、他端は共通接続される。この共通接続されたノードを、以下ノードＮ２０と呼ぶことにする。同一のグローバルビット線ＧＢＬに対応し且つ隣接するＹ−セレクタ１２のノードＮ２０は、互いに接続されている。ＭＯＳトランジスタ１６−０〜１６−３のゲートはそれぞれ、Ｙ−セレクタ１２毎に読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３に共通接続されている。

次にローカルセンスアンプ群１３について説明する。前述の通り、ローカルセンスアンプ群１３は隣接する２個のメモリセルブロック毎、すなわち隣接する２個のＹ−セレクタ１２毎に設けられている。そじて図１７に示すようにローカルセンスアンプ群１３は、対応するＹ−セレクタ１２内のノードＮ２０毎に設けられたローカルセンスアンプ１７を備えている。すなわち、ローカルセンスアンプ１７の数はグローバルビット線の本数と同じである。そしてローカルセンスアンプ１７は、対応するノードＮ２０と、グローバルビット線ＧＢＬ０〜ＧＢＬ１５のいずれかとを接続する。従って、グローバルビット線ＧＢＬ０〜ＧＢＬ１５は、それぞれに対応づけられて設けられたローカルセンスアンプ１７によってノードＮ２０に接続され、ノードＮ２０は読み出し用選択回路１５によってローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続される。また同一のローカルセンスアンプ群１３内に含まれるローカルセンスアンプ１７は、同一のセンスアンプ活性化信号線ＳＥ、／ＳＥ、及び接続信号線ＣＮＬＢＬに共通接続されている。

次にカラムセレクタ４０について説明する。カラムセレクタ４０は、グローバルビット線ＧＢＬ０〜ＧＢＬ１５のいずれかを選択する。図１７に示すようにカラムセレクタ４０は、グローバルビット線ＧＢＬ０〜ＧＢＬ１５毎に設けられたｎチャネルＭＯＳトランジスタ１８−０〜１８−１５を備えている。ＭＯＳトランジスタ１８−０〜１８−１５の電流経路の一端はそれぞれグローバルビット線ＧＢＬ０〜ＧＢＬ１５に接続され、他端はグローバルセンスアンプ１４０に接続され、ゲートはそれぞれカラム選択線ＣＳＬ０〜ＣＳＬ１５に接続されている。

図１８はローカルセンスアンプ１７の一構成例を示す回路図である。図示するようにローカルセンスアンプ１７は、第１の実施形態において図５を用いて説明したセンスアンプ５１と同様の構成を有している。そしてＭＯＳトランジスタ１２０のソースがノードＮ２０に接続され、ＭＯＳトランジスタ１２０のドレイン、ＭＯＳトランジスタ１２１のゲート、及びＭＯＳトランジスタ１２４のドレインがグローバルビット線に接続される。

カラムデコーダ３０は、読み出し時において、カラムアドレス信号ＣＡに基づいて、いずれかのメモリセルブロック１１に対応する読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のいずれかを選択し、選択した読み出し用カラム選択線に電圧を供給する。また、いずれかのメモリセルブロック１１に対応するローカルセンスアンプ１７に接続される各信号線ＳＥ、／ＳＥ、ＣＮＬＢＬを選択して電圧を供給する。更に、カラム選択線ＣＳＬ０〜ＣＳＬ１５のいずれかを選択して電圧を供給する。

カラムセレクタ４０は、カラム選択線ＣＳＬ０〜ＣＳＬ１５に与えられた電圧に応じて、グローバルビット線ＧＢＬ０〜ＧＢＬ１５のいずれかをグローバルセンスアンプ５０に接続する。

グローバルセンスアンプ１４０は、読み出し時においてグローバルビット線及びローカルビット線をプリチャージすると共に、読み出したデータを増幅する。グローバルセンスアンプ１４０は、例えば第１の実施形態で説明したプリチャージ回路６１とインバータを含む。インバータは、グローバルビット線の電位を反転、増幅して、出力ＳＡＯＵＴとして出力する。
その他の構成は第１の実施形態と同様である。

次に、上記構成の２Ｔｒフラッシュメモリの動作について図１５乃至図１８を用いて説明する。書き込み動作及び消去動作は、上記第１の実施形態でした説明においてビット線をローカルビット線と読み替えることで同様である。読み出し動作は、下記の点以外は第１の実施形態と同様である。

データを読み出すべきメモリセルを選択メモリセルと呼び、選択メモリセルを含むメモリセルブロック１１及びメモリセルグループ１４をそれぞれ選択メモリセルブロック１１及び選択メモリセルグループ１４と呼ぶことにする。また選択メモリセルが接続されたローカルビット線を選択ローカルビット線と呼ぶ。更に、選択メモリセルブロック１１に対応して設けられたＹ−セレクタ１２及びローカルセンスアンプ群１３を、それぞれ選択Ｙ−セレクタ１２及び選択ローカルセンスアンプ群１３と呼ぶことにする。そして、選択メモリセルグループ１４におけるローカルビット線ＬＢＬ０に接続された選択メモリセルからデータを読み出す場合を例に挙げて説明する。

まずカラムデコーダ３０は、選択Ｙ−セレクタ１２に接続された読み出し用カラム選択線ＲＣＳＬ０を“Ｈ”レベル、読み出し用カラム選択線ＲＣＳＬ１〜ＲＣＳＬ３を“Ｌ”レベルとする。また、非選択Ｙ−セレクタ１２に接続された全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３を“Ｌ”レベルとする。その結果、選択Ｙ−セレクタ１２内においてＭＯＳトランジスタ１６−０がオン状態、ＭＯＳトランジスタ１６−１〜１６−３がオフ状態となり、非選択Ｙ−セレクタ１２内において全てのＭＯＳトランジスタ１６−０〜１６−３がオフ状態となる。またカラムデコーダ３０は、選択ローカルセンスアンプ群１３に接続された接続信号線ＣＮＬＢＬを“Ｈ”レベルとし、非選択ローカルセンスアンプ群１３に接続された接続信号線ＣＮＬＢＬを“Ｌ”レベルとする。これにより、選択ローカルセンスアンプ群１３に含まれるローカルセンスアンプ１７において、ＭＯＳトランジスタ１２０がオン状態となる。その結果、選択メモリセルブロック１１内における各メモリセルグループ１４に接続された１６本のローカルビット線ＬＢＬ０は、ローカルセンスアンプ１７を介してそれぞれグローバルビット線ＧＢＬ０〜ＧＢＬ１５に電気的に接続される。

次にグローバルセンスアンプ１４０がグローバルビット線ＧＢＬ０及び選択ローカルビット線ＬＢＬ０のプリチャージを開始する。すなわち、カラムデコーダ３０は、カラム選択線ＣＳＬ０を“Ｈ”レベル、ＣＳＬ１〜ＣＳＬ１５を“Ｌ”レベルとして、カラムセレクタ４０内のＭＯＳトランジスタ１８−０をオン状態、ＭＯＳトランジスタ１８−１〜１８−１５をオフ状態とする。その結果、グローバルセンスアンプ１４０と、選択ローカルビット線ＬＢＬ０とが、グローバルビット線ＧＢＬ０を介して電気的に接続される。これにより、グローバルセンスアンプ１４０は、グローバルセンスアンプ１４０に電気的に接続されたグローバルビット線ＧＢＬ０及び選択ローカルビット線ＬＢＬ０をプリチャージする。この際、ＭＯＳトランジスタ１８−１〜１８−１５はオフ状態とされているので、グローバルビット線ＧＢＬ１〜ＧＢＬ１５及び非選択ローカルビット線はプリチャージされない。

グローバルビット線ＧＢＬ０及び選択ローカルビット線ＬＢＬ０がプリチャージ電位Ｖpreに達した後、プリチャージ信号／ＰＲＥがネゲート（“Ｈ”レベル）され、プリチャージは終了する。そして、ＭＯＳトランジスタ１２０がオン状態とされた状態で、選択ローカルビット線ＬＢＬ０とグローバルビット線ＧＢＬ０の電位がイコライズされる。その後は第１の実施形態で説明した方法によりデータが読み出される。

選択ローカルビット線ＬＢＬ０に読み出されたデータが“０”データである場合、グローバルビット線ＧＢＬ０の電位はプリチャージ電位を維持する。逆に“１”データである場合、グローバルビット線ＧＢＬ０の電荷はＭＯＳトランジスタ１２４、１２５によってディスチャージされ、ほぼ０Ｖとなる。電位変化の様子は、第１の実施形態で説明した図１１において、ビット線ＢＬ０を選択ローカルビット線ＬＢＬ０、ビット線ＢＬ００をグローバルビット線ＧＢＬ０と読み替えたものと同様である。

その後、グローバルセンスアンプ１４０は、グローバルビット線ＧＢＬ０に読み出されたデータを増幅・反転して、出力信号ＳＡＯＵＴとして入出力バッファ８０へ出力する。

上記のように、この発明の第２の実施形態に係るフラッシュメモリであると、第１の実施形態で説明した（１）乃至（３）の効果に加えて、下記（４）の効果が得られる。
（４）読み出し動作時における消費電力を低減出来る。
本実施形態に係るフラッシュメモリであると、読み出し時において、選択メモリセルＭＣが接続されたローカルビット線のみがプリチャージされ、その他の非選択ローカルビット線はプリチャージされない。従って、プリチャージ時における消費電力を削減出来る。この点について、ローカルセンスアンプによってローカルビット線をプリチャージする場合と対比しつつ、以下詳細に説明する。図１９は、ローカルセンスアンプ１５０によってローカルビット線をプリチャージする場合のフラッシュメモリの、Ｙ−セレクタ１２、ローカルセンスアンプ群１３、カラムセレクタ４０、及びグローバルセンスアンプ１４０の回路図であり、特にグローバルビット線ＧＢＬ０、ＧＢＬ１に関する構成を示している。

図１９において、個々のローカルセンスアンプ１５０がローカルビット線のプリチャージを行う。プリチャージは、プリチャージ信号／ＰＲＥがアサートされることで開始される。この際、プリチャージ信号／ＰＲＥは１つのローカルセンスアンプ群１３に含まれる複数のローカルセンスアンプ１５０間で共通に使用される。従って、プリチャージ信号／ＰＲＥがアサートされると、同一のローカルセンスアンプ群１３に含まれる全てのローカルセンスアンプ１５０がプリチャージを行う。例えば図１９に示すように、グローバルビット線ＧＢＬ０に対応したメモリセルグループ１４からデータを読み出す場合、グローバルビット線ＧＢＬ０に対応したローカルビット線ＬＢＬ０だけでなく、その他のグローバルビット線ＧＢＬ１〜ＧＢＬ１５に対応したローカルビット線ＬＢＬ０もプリチャージされる。そしてグローバルビット線ＧＢＬ１〜ＧＢＬ１５に対応したローカルビット線ＬＢＬ０は、プリチャージの不要なローカルビット線である。このように、プリチャージの必要なローカルビット線は１本であるにもかかわらず、１５本のローカルビット線がプリチャージされる。従って、プリチャージ時の消費電力が大きくなる。また、消費電力が大きいため、電源電圧の降下を防止するために電源配線を十分に太くする必要があり、フラッシュメモリの面積が増大する問題もある。勿論、プリチャージ信号／ＰＲＥをデコードすることによって、選択メモリセルＭＣに接続されたローカルビット線のみをプリチャージすることも考え得るが、この場合にはデコード回路が新たに必要になり、やはりフラッシュメモリの面積が増大する。

しかし本実施形態に係る構成であると、グローバルセンスアンプ１４０によってプリチャージが行われる。図２０は、本実施形態に係るフラッシュメモリの、Ｙ−セレクタ１２、ローカルセンスアンプ群１３、カラムセレクタ４０、及びグローバルセンスアンプ１４０の回路図であり、特にグローバルビット線ＧＢＬ０、ＧＢＬ１に関する構成を示している。図示するように、カラムセレクタ４０によって、グローバルセンスアンプ１４０には選択ローカルセンスアンプ群１３のみが接続される。そしてＹ−セレクタ１２によって、ローカルビット線ＬＢＬ０のみがローカルセンスアンプ１７に接続される。すなわち、グローバルセンスアンプ１４０は、グローバルビット線ＧＢＬ０、センスアンプ１７、及びＭＯＳトランジスタ１６−０を介して、選択メモリセルが接続されたローカルビット線ＬＢＬ０にのみ電気的に接続され、その他のローカルビット線には接続されない。従って、不要なローカルビット線がプリチャージされず、消費電力を削減出来る。そして、消費電力を削減出来ることによって、電源配線の太さは従来と同様にすることが出来る。更に、プリチャージ信号のデコードも不要であるので、デコード回路の面積が増加することなく上記効果が得られる。

次にこの発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２の実施形態におけるデコード回路の配置方法に関する。図２１は、本実施形態に係るフラッシュメモリ３の一部領域のブロック図である。

本実施形態に係るフラッシュメモリ３は、第２の実施形態で説明した構成において、更にセンスアンプデコーダ１６０を備えている。センスアンプデコーダ１６０は、接続信号線ＣＮＬＢＬ及びセンスアンプ活性化信号線ＳＥ、／ＳＥの選択動作を行う。そして図２１に示すように、センスアンプデコーダ１６０はメモリセルアレイ１０を挟んでロウデコーダ２０と相対するように配置されている。換言すれば、ロウデコーダ２０は、グローバルビット線ＧＢＬ１５よりもグローバルビット線ＧＢＬ０に接続されるメモリセルを速く選択出来るように配置される。他方、センスアンプデコーダ１６０は、グローバルビット線ＧＢＬ０よりもグローバルビット線ＧＢＬ１５に接続されるローカルセンスアンプ１７を速く選択出来るように配置される。

本実施形態に係る半導体記憶装置によれば、上記第１、第２の実施形態で説明した（１）乃至（４）の効果に加えて、下記（５）の効果が得られる。
（５）高速な読み出しが可能となる（その２）。
本効果につき図２２を用いて説明する。図２２はメモリセルブロック１１、Ｙ−セレクタ１２、ローカルセンスアンプ群１３、ロウデコーダ２０、及びセンスアンプデコーダ１６０のブロック図である。本実施形態に係る構成であると、セレクトゲート線を選択する機能ブロック（ロウデコーダ２０）と、接続信号線ＣＮＬＢＬ及びセンスアンプ活性化信号線ＳＥ、／ＳＥを選択する機能ブロック（センスアンプデコーダ１６０）とが分離されている。そして、これらの機能ブロックは、メモリセルアレイ１０を挟んで、ワード線に沿った方向で相対するようにして配置されている。

すると、図２２に示すようにロウデコーダ２０に最も近いグローバルビット線はグローバルビット線ＧＢＬ０であり、最も遠いグローバルビット線はグローバルビット線ＧＢＬ１５である。従って、メモリセルＭＣを選択する際には、グローバルビット線ＧＢＬ０に接続されるメモリセルＭＣが最も速く選択され、グローバルビット線ＧＢＬ１５に接続されるメモリセルＭＣが最も遅く選択される。よって、グローバルビット線ＧＢＬ０に接続されるメモリセルＭＣが最も速くローカルビット線のディスチャージを開始し、グローバルビット線ＧＢＬ１５に接続されるメモリセルＭＣが最も遅くローカルビット線のディスチャージを開始する。

また、センスアンプデコーダ１６０に最も近いグローバルビット線はグローバルビット線ＧＢＬ１５であり、最も遠いグローバルビット線はグローバルビット線ＧＢＬ０である。従って、グローバルビット線とローカルビット線との接続を切断する際には、グローバルビット線ＧＢＬ１５が最も速く切断され、グローバルビット線ＧＢＬ０が最も遅く切断される。同様に、ローカルセンスアンプ１７内のＭＯＳトランジスタ１２５、１２６は、グローバルビット線ＧＢＬ１５に対応するＭＯＳトランジスタ１２５、１２６が最も速くオン状態とされ、グローバルビット線ＧＢＬ０に対応するＭＯＳトランジスタ１２５、１２６が最も遅くオン状態とされる。すなわち、ローカルビット線のプリチャージの終了、及びローカルセンスアンプ１７が活性化されるタイミングは、グローバルビット線ＧＢＬ０に対応するものよりも、グローバルビット線ＧＢＬ１５に対応するものの方が速い。

従って、セレクトゲート線の選択信号の伝搬遅延が、接続信号線ＣＮＬＢＬ及びセンス信号線ＬＳＡＯＮの選択信号の伝搬遅延によって相殺され、信号の伝搬遅延による動作速度の低下を抑制出来る。

次にこの発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２の実施形態においてロウデコーダ２０及びカラムデコーダ３０を読み出し系と書き込み系とに分割し、更に上記第３の実施形態を適用したものである。図２３は、本実施形態に係るフラッシュメモリ３のブロック図である。

図示するように本実施形態に係る構成では、上記第１の実施形態で説明したロウデコーダ２０として、読み出し用ロウデコーダ２２及び書き込み用ロウデコーダ２３を備えている。またカラムデコーダ３０として、接続信号線デコーダ２４、センスアンプ活性化信号線デコーダ２５、リセット信号線デコーダ２６、読み出し用カラムデコーダ２７、及び書き込み用カラムデコーダ２８を備えている。その他の構成は図１と同様である。

書き込み用ロウデコーダ２３は、ロウアドレス信号ＲＡに基づいて、書き込み時及び消去時においてワード線ＷＬ０〜ＷＬ（ｍ−１）を選択し、選択ワード線に正電圧ＶＰＰまたは負電圧ＶＢＢを印加する。またメモリセルアレイ１０が形成されているｐ型ウェル領域１０２に電圧を印加する。読み出し用ロウデコーダ２４は、ロウアドレス信号ＲＡに基づいて、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）を選択し、選択セレクトゲート線に正電圧Ｖcc１を印加する。接続信号線デコーダ２４、センスアンプ活性化信号線デコーダ２５、リセット信号線デコーダ２６は、接続信号線ＣＮＬＢＬ、センスアンプ活性化信号線ＳＥ、／ＳＥ、及びリセット信号線ＬＢＬＲＳＴをそれぞれ制御する。読み出し用カラムデコーダ２７は、カラムアドレス信号ＣＡに基づいて、読み出し時において読み出し用カラム選択線ＲＣＳＬのいずれかを選択する。書き込み用カラムデコーダ２８は、カラムアドレス信号ＣＡに基づいて、書き込み時にＹ−セレクタ１２を制御する。書き込み用カラムデコーダ２８の選択動作については後述する。

上記構成において、読み出し用ロウデコーダ２２はワード線に沿った方向でメモリセルブロック１１を挟んで書き込み用ロウデコーダ２３と相対するように配置されている。また、接続信号線デコーダ２４及びセンスアンプ活性化信号線デコーダ２５は書き込み用ロウデコーダ２３に近接して配置される。すなわち、接続信号線デコーダ２４及びセンスアンプ活性化信号線デコーダ２５は、ワード線に沿った方向でメモリセルアレイ１０を挟んで読み出し用ロウデコーダ２２と相対するように配置されている。図２３の例であると、フラッシュメモリ３は２つのメモリセルアレイ１０を備えている。そして書き込み用ロウデコーダ２３、書き込み用カラムデコーダ２８、接続信号線デコーダ２４、及びセンスアンプ活性化信号線デコーダ２５は２つのメモリセルアレイ１０間に配置され、２つのメモリセルアレイ１０の選択動作を行う。

次に本実施形態に係るフラッシュメモリの備えるＹ−セレクタ１２の構成について図２４を用いて説明する。図２４はメモリセルブロック１１及びＹ−セレクタ１２の回路図である。メモリセルブロック１１の構成は、上記第２の実施形態と同様である。なお図２４では、１本のローカルビット線に接続されるメモリセルＭＣの数は４個であるが、この数は一例に過ぎない。

図示するようにＹ−セレクタ１２は、第１の実施形態で説明した読み出し用選択回路１５の他に、書き込み用選択回路１７０及び書き込み禁止用選択回路１８０を備えている。書き込み用選択回路１７０及び書き込み禁止用選択回路１８０は、読み出し用選択回路１５と同様にメモリセルグループ１４毎に設けられている。

書き込み用選択回路１７０の各々は、４つのＭＯＳトランジスタ１７０−０〜１７０−３を備えている。ＭＯＳトランジスタ１７０−０〜１７０−３の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１７０−０と１７０−１の電流経路の他端が共通接続され、ＭＯＳトランジスタ１７０−２と１７０−３の電流経路の他端が共通接続されている。このＭＯＳトランジスタ１７０−０と１７０−１の共通接続ノードをノードＮ３０、ＭＯＳトランジスタ１７０−２と１７０−３の共通接続ノードをＮ３１と以下では呼ぶこととする。ＭＯＳトランジスタ１７０−０〜１７０−３のゲートは、書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１のいずれかに接続されている。同一行にある書き込み用選択回路１７０に含まれるＭＯＳトランジスタ１７０−０、１７０−２は、同一の書き込み用カラム選択線ＷＣＳＬ０に接続され、同一行にある書き込み用選択回路１７０に含まれるＭＯＳトランジスタ１７０−１、１７０−３は、同一の書き込み用カラム選択線ＷＣＳＬ１に接続される。書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１は、書き込み時において書き込み用カラムデコーダ２８によって選択される。

書き込み用選択回路１７０内のノードＮ３０、Ｎ３１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ３１のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ３１のそれぞれは、同一列にある書き込み用選択回路１７０のノードＮ３０同士、またはノードＮ３１同士を共通接続する。そして、書き込み時において書き込みデータが書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ３１に与えられる。

次に書き込み禁止用選択回路１８０の構成について説明する。書き込み禁止用選択回路１８０の各々は、４つのＭＯＳトランジスタ１８０−０〜１８０−３を備えている。ＭＯＳトランジスタ１８０−０〜１８０−３の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１８０−０〜１８０−３の電流経路の他端には書き込み禁止電圧ＶＰＩが共通に印加される。ＭＯＳトランジスタ１８０−０〜１８０−３のゲートは、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１のいずれかに接続されている。同一行にある書き込み禁止用選択回路１８０に含まれるＭＯＳトランジスタ１８０−０、１８０−２のゲートは、同一の書き込み用カラム選択線ＩＣＳＬ０に接続され、同一行にある書き込み禁止用選択回路１８０に含まれるＭＯＳトランジスタ１８０−１、１８０−３のゲートは、同一の書き込み用カラム選択線ＩＣＳＬ１に接続される。書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１は、書き込み時において書き込み用カラムデコーダ２８によって選択される。

なお、上記第２の実施形態で説明したグローバルビット線ＧＢＬ０〜ＧＢＬ１５は、読み出し用グローバルビット線ＲＧＢＬとして機能し、データの読み出しの際に用いられ、書き込み時には用いられない。

次に読み出し用ロウデコーダ２２及び書き込み用ロウデコーダ２３の構成について図２５を用いて説明する。図２５は、読み出し用ロウデコーダ２２、書き込み用ロウデコーダ２３、及びメモリセルアレイ１０の回路図である。書き込み用ロウデコーダ２３は、書き込み時において、メモリセルアレイが形成されたｐ型ウェル領域１０２及び全てのセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）に負電位ＶＢＢを印加する。また消去時において、全ワード線に負電位ＶＢＢを印加すると共に、ｐ型ウェル領域１０２に正電圧ＶＰＰを印加する。読み出し用ロウデコーダ２２は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電位Ｖcc１を印加する。

上記読み出し用ロウデコーダ２２及び書き込み用ロウデコーダ２３の構成について説明する。まず、読み出し用ロウデコーダ２２の構成について説明する。読み出し用ロウデコーダ２２は、アドレスデコード部１９０及びスイッチ素子群１９１を備えている。アドレスデコード部１９０はセレクトゲート線ＳＧ毎に設けられ、電源電圧Ｖcc１で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得るロウアドレスデコード回路１９２を備えている。ロウアドレスデコード回路１９２は、ＮＡＮＤゲート１９３及びインバータ１９４を有している。ＮＡＮＤゲート１９３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ１９４がＮＡＮＤ演算結果を反転してロウアドレスデコード信号として出力する。

スイッチ素子群１９１は、ｎチャネルＭＯＳトランジスタ１９５を有している。ＭＯＳトランジスタ１９５は、セレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）毎に設けられている。そして、インバータ１９４の出力が、ＭＯＳトランジスタ１９５の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）に与えられる。なお、ＭＯＳトランジスタ１９５のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作及び消去動作時には、ＭＯＳトランジスタ１９５はオフ状態とされ、読み出し動作時にはオン状態とされる。

次に、書き込み用ロウデコーダ２３の構成について説明する。書き込み用ロウデコーダ２３は、アドレスデコード部２００及びスイッチ素子群２０１を備えている。アドレスデコード部２００は、ワード線ＷＬ０〜ＷＬ（ｍ−１）毎に設けられ、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得るロウアドレスデコード回路２０２を備えている。ロウアドレスデコード回路２０２は、ＮＡＮＤゲート２０３及びインバータ２０４を有している。ＮＡＮＤゲート２０３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ２０４がＮＡＮＤ演算結果を反転してロウアドレスデコード信号として出力する。ＮＡＮＤゲート２０３及びインバータ２０４の電源電圧はＶＣＧＮＷノード及びＶＣＧＰＷノードから与えられる。ＶＣＧＮＷノードには０Ｖまたは正電圧ＶＰＰが印加される。またＶＣＧＰＷノードには０Ｖまたは負電圧ＶＢＢが印加される。

スイッチ素子群２０１は、ｎチャネルＭＯＳトランジスタ２０５を有している。ＭＯＳトランジスタ２０５はセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）毎に設けられている。そしてＭＯＳトランジスタ２０５の電流経路を介してセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）はＶＳＧＰＷノードに接続される。ＶＳＧＰＷノードには負電圧ＶＢＢが印加される。

次に、上記構成の２Ｔｒフラッシュメモリの動作について説明する。以下では、上記第１、第２の実施形態と異なる点についてのみ説明する。

＜書き込み動作＞
データの書き込みは、同一のワード線に接続された複数のメモリセルＭＣについて一括して行われる。但し、同一のメモリセルグループ１４のうちで同時にデータが書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。以下、図２４において書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に接続されるメモリセルグループに着目して、ワード線ＷＬ０及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込む場合を例に説明する。

まず書き込み禁止電圧ＶＰＩとして０Ｖが与えられる。そして、書き込み用ロウデコーダ２３によってワード線ＷＬ０が選択され、選択ワード線ＷＬ０に正電圧ＶＰＰが印加される。またＶＳＧＰＷノードには負電圧ＶＢＢが与えられる。そして書き込み用ロウデコーダ２３においてＭＯＳトランジスタ２０５がオン状態とされることによって、ＶＳＧＰＷノードから、全セレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）に負電位ＶＢＢが印加される。更に、書き込み用ロウデコーダ２３によってｐ型ウェル領域１０２に負電位ＶＢＢが印加される。なお、書き込み時において信号ＺＩＳＯＧは“Ｌ”レベルとされており、読み出し用ロウデコーダ２２のロウアドレスデコード回路１９２は、セレクトゲート線から電気的に分離されている。

また、選択ワード線ＷＬ０を含むメモリセルグループ１４に対応する書き込み用選択回路１７０に接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０が、書き込み用カラムデコーダ２８によって選択される。これにより、書き込み用選択回路１７０内のＭＯＳトランジスタ１７０−０、１７０−２がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。

また、選択ワード線ＷＬ０を含まないメモリセルグループ１４に対応する書き込み用選択回路１７０に接続された書き込み用カラム選択線は全て非選択とされる。そのため、選択ワード線を含まないメモリセルグループ１４に対応する書き込み用選択回路１７０内のＭＯＳトランジスタ１７０−０〜１７０−３はオフ状態とされる。

更に読み出し用カラムデコーダ２７は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とする。これにより、全ての読み出し用選択回路１５内のＭＯＳトランジスタ１６−０〜１６−３はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

更に、非選択とされるローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるＭＯＳトランジスタ１８０−１、１８０−３をオン状態とすべく、書き込み用カラムデコーダ２８は書き込み禁止用カラム選択線ＩＣＳＬ１を“Ｈ”レベル（Ｖcc２）とする。選択ローカルビット線ＬＢＬ０、ＬＢＬ２に対応するＭＯＳトランジスタ１８０−０、１８０−２に接続される書き込み禁止用カラム選択線ＩＣＳＬ０は“Ｌ”レベルとされ、ＭＯＳトランジスタ１８０−０、１８０−２はオフ状態である。その結果、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には書き込み禁止電圧ＶＰＩ＝０Ｖが印加される。

上記の結果、書き込み用選択回路１７０内のＭＯＳトランジスタ１７０−０を介して、書き込み用グローバルビット線ＷＧＢＬ０から、ローカルビット線ＬＢＬ０に書き込みデータ（ＶＢＢまたは０Ｖ）が与えられる。更に、ＭＯＳトランジスタ１７０−２を介して、書き込み用グローバルビット線ＷＧＢＬ１から、ローカルビット線ＬＢＬ２に書き込みデータ（ＶＢＢまたは０Ｖ）が与えられる。

＜読み出し動作＞
次に読み出し動作について説明する。読み出し動作時には、書き込み用カラムデコーダ２８は全ての書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ０を非選択とし、全ての書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１を非選択とする。その結果、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、書き込み用グローバルビット線及び書き込み禁止電圧ＶＰＩと非接続とされる。

そして、読み出し用グローバルビット線の電位が所定のプリチャージ電位に達した後、信号ＺＩＳＯＧが“Ｈ”レベルとされ、読み出し用ロウデコーダ２２のＭＯＳトランジスタ１５６がオン状態とされる。そして読み出し用ロウデコーダ２２はセレクトゲート線ＳＧ０を選択（“Ｈ”レベル：Ｖcc１）する。また、書き込み用ロウデコーダ２３は全てのワード線ＷＬ０〜ＷＬ（ｍ−１）を非選択（０Ｖ）とし、且つｐ型ウェル領域１０２の電位ＶＰＷを０Ｖとする。更に、ソース線の電位が０Ｖとされる。なお、読み出し時において信号ＷＳＧは“Ｌ”レベルとされ、ＶＳＧＰＷノードとセレクトゲート線とは電気的に分離されている。
その他の動作は第２の実施形態で説明したとおりである。

＜消去動作＞
次に消去動作について説明する。消去動作にあたっては、ＭＯＳトランジスタ１６−０〜１６−３、１７０−０〜１７０−３、１８０−０〜１８０−３の全てがオフ状態とされる。そして書き込み用ロウデコーダ２３は、全てのワード線ＷＬ０〜ＷＬ（ｍ−１）に負電圧ＶＢＢを印加する。更に、ｐ型ウェル領域１０２に正電位ＶＰＰを印加する。なお、消去時においては信号ＺＩＳＯＧ、ＷＳＧは“Ｌ”レベルとされている。

その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによってｐ型ウェル領域１０２に引き抜かれる。これにより、全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。なお、セレクトゲート線の電位は、ｐ型ウェル領域９２とのカップリングによってほぼＶＰＰにまで上昇する。勿論、セレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）にＶＳＧＰＷノードから負電圧ＶＢＢを印加しても良い。
上記のように、ロウデコーダが書き込み用と読み出し用とに分割された構成にも、上記第１乃至第３の実施形態が適用出来る。

次にこの発明の第５の実施形態に係る半導体記憶装置について説明する。本実施形態は上記第２乃至第４の実施形態に係るＬＳＩのテスト動作のための構成に関するものである。図２６は、フラッシュメモリ３の一部領域のブロック図である。

図示するように、グローバルセンスアンプ１４０の出力ノードＳＡＯＵＴは、テスト用モニタ端子２１０に接続されている。テスト用モニタ端子２１０は、フラッシュメモリ３の動作をテストする際に、例えばメモリセルＭＣに流れるセル電流を測定するために用いられる。

本実施形態に係る構成であると、上記第１乃至第３の実施形態で説明した（１）乃至（５）の効果に加えて、下記（６）の効果が得られる。
（６）ＬＳＩの面積増加を抑制しつつ、テスト動作を簡略化出来る。
グローバルセンスアンプだけでなくローカルセンスアンプを用いる場合、ローカルセンスアンプを用いない場合に比べてテスト動作が複雑化するのが通常である。これは、ローカルセンスアンプがプリチャージを行う機能を有することに起因する。例えばテスト動作時にセル電流を測定する際などの場合、グローバルビット線は使用出来ない。そのため、ローカルセンスアンプに外部出力用のトランジスタと外部出力用の金属配線とが設けられ、このトランジスタと金属配線を用いてテスト用の信号の入出力が行われる。従って、テストの為の新たな回路が必要となり、ＬＳＩの面積増加の原因となる。

しかし本実施形態に係る構成であると、グローバルセンスアンプ１４０によってプリチャージを行う。従って、テスト時においてもグローバルビット線を使用してテスト信号を与える／読み出すことが出来る。例えばセル電流を読み出す場合、セル電流はＹ−セレクタ１２、ローカルセンスアンプ１７、及びグローバルビット線を介してテスト用モニタ端子２１０に読み出される。すなわち、通常のデータの読み出し動作と同様の手法を用いてテストを行うことが出来る。従ってテストの為の新たな回路を追加する必要が無いため、ＬＳＩの面積増加を抑制しつつ、テスト動作を簡略化できる。

次にこの発明の第６の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第５の実施形態において、２Ｔｒフラッシュメモリの代わりに３Ｔｒ−ＮＡＮＤ型フラッシュメモリを用いたものである。図２７は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイ１０の回路図である。なお、その他の構成は第１乃至第５の実施形態で説明したとおりであるので説明は省略する。

図示するようにメモリセルアレイは、マトリクス状に配置された（ｍ×ｎ）個のメモリセルＭＣを備えている。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。また選択トランジスタＳＴ１、ＳＴ２も、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。

同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ（ｍ−１）のいずれかに共通接続される。また、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤ（ｍ−１）のいずれかに共通接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳ（ｍ−１）のいずれかに共通接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。そしてメモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続される。

上記のような３Ｔｒ−ＮＡＮＤ型フラッシュメモリの場合であっても、上記第１乃至第５の実施形態が適用出来る。

次にこの発明の第７の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第５の実施形態において２Ｔｒフラッシュメモリの代わりにＮＡＮＤ型フラッシュメモリを用いたものである。図２８は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図である。なお、その他の構成は第１乃至第５の実施形態で説明したとおりであるので説明は省略する。

メモリセルアレイは、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。すなわち、ＮＡＮＤセルは、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタＭＴの数を複数にしたものである。

同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ７のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。

上記のようなＮＡＮＤ型フラッシュメモリであっても、上記第１乃至第５の実施形態が適用出来る。

上記のように、この発明の第１乃至第７の実施形態に係る半導体記憶装置及びそのデータ読み出し方法であると、プリチャージされたビット線の電圧を、センスアンプの基準電圧として用いている。従って、基準電圧発生用の回路が不要となり、半導体メモリの面積を削減出来る。なお、上記実施形態ではフラッシュメモリの場合を例に挙げて説明したが、セル電流をセンスしてデータを読み出す半導体メモリ全般に適用でき、例えばＤＲＡＭ、ＭＲＡＭ、強誘電体メモリなどにも適用出来る。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るシステムＬＳＩのブロック図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの断面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセンスアンプ群、カラムセレクタ、及びプリチャージ回路群の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセンスアンプの回路図。 ＭＯＳトランジスタの斜視図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図であり、書き込み動作の様子を示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図であり、消去動作の様子を示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図であり、読み出し動作の様子を示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作のフローチャート。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時における各種信号のタイミングチャート。 センスアンプの回路図であり、プリチャージ時の様子を示す図。 読み出し動作時における各種信号のタイミングチャート。 この発明の第２の実施形態に係るシステムＬＳＩのブロック図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイのブロック図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルブロックの回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるＹ−セレクタ、ローカルセンスアンプ群、カラムセレクタ、及びグローバルセンスアンプの回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるローカルセンスアンプの回路図。 ２Ｔｒフラッシュメモリの備えるＹ−セレクタ、ローカルセンスアンプ群、カラムセレクタ、及びグローバルセンスアンプの回路図であり、プリチャージ時の様子を示す図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるＹ−セレクタ、ローカルセンスアンプ群、カラムセレクタ、及びグローバルセンスアンプの回路図であり、プリチャージ時の様子を示す図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの一部領域のブロック図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの一部領域のブロック図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの一部領域のブロック図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、読み出し用ロウデコーダ、及び書き込み用ロウデコーダの回路図。 この発明の第５の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの一部領域のブロック図。 この発明の第６の実施形態に係るフラッシュメモリの備えるメモリセルブロックの回路図。 この発明の第７の実施形態に係るフラッシュメモリの備えるメモリセルブロックの回路図。

符号の説明

１…システムＬＳＩ、２…ＣＰＵ、３…フラッシュメモリ、１０…メモリセルアレイ、１１…メモリセルブロック、１２…Ｙ−セレクタ、１３…ローカルセンスアンプ群、１４…メモリセルグループ、１５…読み出し用選択回路、１６−０〜１６−３、１８−０〜１８−１５、１７…ローカルセンスアンプ、１２０〜１２８、１７０−０〜１７０−３、１８０−０〜１８０−３…ＭＯＳトランジスタ、２０…ロウデコーダ、２２…読み出し用デコーダ、２３…書き込み用デコーダ、２４…接続信号線デコーダ、２５…センスアンプ活性化信号線デコーダ、２６…リセット信号線デコーダ、２７…読み出し用カラムデコーダ、２８…書き込み用カラムデコーダ、３０…カラムデコーダ、４０…カラムセレクタ、４１…選択回路、５０…センスアンプ群、５１…センスアンプ、６０…プリチャージ回路群、６１…プリチャージ回路、７０…電圧発生回路、８０…入出力バッファ、９０…ライトステートマシーン、１４０…グローバルセンスアンプ、１６０…センスアンプデコーダ、１７０…書き込み用選択回路、１８０…書き込み禁止用選択回路、２１０…テスト用モニタ端子

Claims (5)

1. メモリセルがマトリクス状に配置されたメモリセルアレイと、
   同一列にある前記メモリセルを共通接続する第１ビット線と、
   第２ビット線と、
   データの読み出し時において、前記第２ビット線を介して前記第１ビット線にプリチャージ電位を与えるプリチャージ回路と、
   前記第１ビット線に読み出されたデータを増幅する第１センスアンプと
   を具備し、前記第１センスアンプは、前記第１ビット線と前記第２ビット線とを接続するスイッチ素子と、
   電流経路の一端が電源電位に接続された第１導電型の第１ＭＯＳトランジスタと、
   電流経路の一端が前記電源電位に接続され、ゲートが前記電流経路の他端及び前記第１ＭＯＳトランジスタのゲートに接続され、前記第１ＭＯＳトランジスタと共にカレントミラー回路を形成する前記第１導電型の第２ＭＯＳトランジスタと、
   ゲートが前記第１ＭＯＳトランジスタの前記電流経路の他端に接続され、電流経路の一端が前記第１、第２ＭＯＳトランジスタのゲートに接続された第２導電型の第３ＭＯＳトランジスタと、
   電流経路の一端が前記第１ＭＯＳトランジスタの前記電流経路の他端に接続され、ゲートが前記第１ビット線に接続された前記第２導電型の第４ＭＯＳトランジスタと、
   電流経路の一端が前記第２ＭＯＳトランジスタの前記電流経路の他端に接続され、ゲートが前記第２ビット線に接続された前記第２導電型の第５ＭＯＳトランジスタと、
   ゲートが前記第１ＭＯＳトランジスタの電流経路の他端、前記第３ＭＯＳトランジスタのゲート、及び前記第４ＭＯＳトランジスタの電流経路の一端に接続され、電流経路の一端が前記第２ビット線に接続された第６ＭＯＳトランジスタと
   を備え、前記第４ＭＯＳトランジスタは前記第５ＭＯＳトランジスタよりも電流駆動能力が高く、
   データの読み出し時において、前記スイッチ素子により前記第１ビット線が前記第２ビット線に接続された状態で、前記プリチャージ回路が前記第１ビット線をプリチャージし、
   前記プリチャージの後、前記スイッチ素子により前記第１ビット線が前記第２ビット線に非接続とされた状態で、前記メモリセルから前記第１ビット線にデータが読み出され、
   前記第６ＭＯＳトランジスタは、ゲート電位に応じて前記第２ビット線をディスチャージし、前記第２ビット線の電位が読み出しデータとして出力される
   ことを特徴とする半導体記憶装置。
2. 前記第２ビット線は、複数の前記第１ビット線に共通に接続され、
   前記第１センスアンプは、前記第４、第５ＭＯＳトランジスタの供給する電流量の差に応じて前記第２ビット線をディスチャージし、
   前記半導体記憶装置は、前記プリチャージ回路を含み、前記第２ビット線及び前記第１センスアンプを介して前記第１ビット線をプリチャージし、且つ前記メモリセルからデータを読み出した際に前記第２ビット線の電位を増幅する第２センスアンプを更に備える
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 同一行にある前記メモリセルを共通接続するワード線と、
   前記ワード線のいずれかを選択するロウデコーダと、
   前記第１センスアンプを活性化させるセンスアンプ活性化信号と、前記スイッチ素子のオン／オフを制御するスイッチ制御信号とを発生するセンスアンプデコーダと
   を更に備え、前記ロウデコーダと前記センスアンプデコーダとは、前記メモリセルアレイを挟んで前記ワード線に沿った方向で対向して配置される
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記メモリセルは、電荷蓄積層と該電荷蓄積層上にゲート間絶縁膜を介在して設けられた制御ゲートとを含む積層ゲートを備え、ドレインが前記ビット線に接続されたメモリセルトランジスタと、ドレインが前記メモリセルトランジスタのソースに接続された選択トランジスタとを備える
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 同一行にある前記メモリセルの備える前記メモリセルトランジスタの前記制御ゲートを共通接続するワード線と、
   同一行にある前記メモリセルの備える前記選択トランジスタのゲートを共通接続するセレクトゲート線と、
   前記ワード線のいずれかを選択する第１ロウデコーダと、
   前記セレクトゲート線のいずれかを選択する第２ロウデコーダと、
   前記第１センスアンプを活性化させるセンスアンプ活性化信号と、前記スイッチ素子のオン／オフを制御するスイッチ制御信号とを発生するセンスアンプデコーダと
   を更に備え、前記第２ロウデコーダと、前記第１ロウデコーダ及び前記センスアンプデコーダとは、前記メモリセルアレイを挟んで前記ワード線に沿った方向で対向して配置される
   ことを特徴とする請求項４記載の半導体記憶装置。

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