JP2001266586A - 半導体読み出し専用メモリ - Google Patents
半導体読み出し専用メモリInfo
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- JP2001266586A JP2001266586A JP2000073593A JP2000073593A JP2001266586A JP 2001266586 A JP2001266586 A JP 2001266586A JP 2000073593 A JP2000073593 A JP 2000073593A JP 2000073593 A JP2000073593 A JP 2000073593A JP 2001266586 A JP2001266586 A JP 2001266586A
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Abstract
(57)【要約】
【課題】 ダミーセルを用いないことによって半導体読
み出し専用メモリの回路規模を削減する。 【解決手段】 情報を記憶するメモリセル１と、メモリ
セル１の記憶情報に応じて電圧が転送されるビット線５
と、ビット線５をプリチャージするためのプリチャージ
回路３と、ビット線５の電圧ＶＢＩＴを、プリチャージ
回路３から発生されるリファレンス電圧ＶＲＥＦと比較
することによってメモリセル１の記憶情報を判定するセ
ンスアンプ回路４１とを設ける。
み出し専用メモリの回路規模を削減する。 【解決手段】 情報を記憶するメモリセル１と、メモリ
セル１の記憶情報に応じて電圧が転送されるビット線５
と、ビット線５をプリチャージするためのプリチャージ
回路３と、ビット線５の電圧ＶＢＩＴを、プリチャージ
回路３から発生されるリファレンス電圧ＶＲＥＦと比較
することによってメモリセル１の記憶情報を判定するセ
ンスアンプ回路４１とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体読み出し専
用メモリに関するものであり、特に、そのチップサイズ
を低減するための技術に関するものである。
用メモリに関するものであり、特に、そのチップサイズ
を低減するための技術に関するものである。
【０００２】
【従来の技術】半導体読み出し専用メモリ（以後、ＲＯ
Ｍと記す）は、図４に示すブロック図のように、情報を
記憶するメモリセル１と、メモリセル１の記憶情報に応
じてビット線５に流れる電流を検知し電圧に変換された
ビット線電圧をリファレンス電圧ＶＲＥＦと比較するこ
とによって、メモリセル１の記憶情報を判定するセンス
アンプ回路４と、リファレンス線６に流れる電流を検知
しリファレンス電圧ＶＲＥＦを発生するダミーセル２
と、ビット線５およびリファレンス線６をプリチャージ
するためのプリチャージ回路３とを備えている。図４に
示されるＲＯＭにおいては、ビット線電圧がリファレン
ス電圧ＶＲＥＦよりも高ければ、記憶情報は“１”であ
ると判断され、低ければ“０”であると判断される。
（特開平５−３２５６００号公報参照） 図５は、図４のブロック図をより具体的に示した回路図
である。プリチャージ回路３は、Ｎチャンネルトランジ
スタＱ１とノアゲートＮＯＲ２とから構成される。Ｎチ
ャンネルトランジスタＱ１のドレイン、ゲート、および
ソースは、それぞれ電源（Ｖｃｃ）、ノアゲートＮＯＲ
２の出力、およびノードＮ１に接続される。ノアゲート
ＮＯＲ２の一方の入力にはチップイネーブルバー信号Ｃ
ＥＢ（選択時：”Ｌ”レベル、非選択時：”Ｈ”レベ
ル）が与えられ、他方の入力にはノードＮ１が接続され
る。ノードＮ１には、ＮチャンネルトランジスタＱ２及
びＱ３のドレインが接続される。Ｎチャンネルトランジ
スタＱ２及びＱ３のゲートにはプリチャージ信号ＰＲが
入力される。ＮチャンネルトランジスタＱ２及びＱ３の
ソースには、それぞれビット線５およびリファレンス線
６が接続される。ビット線５はメモリセル１に接続さ
れ、リファレンス線６はダミーセル２に接続される。
Ｍと記す）は、図４に示すブロック図のように、情報を
記憶するメモリセル１と、メモリセル１の記憶情報に応
じてビット線５に流れる電流を検知し電圧に変換された
ビット線電圧をリファレンス電圧ＶＲＥＦと比較するこ
とによって、メモリセル１の記憶情報を判定するセンス
アンプ回路４と、リファレンス線６に流れる電流を検知
しリファレンス電圧ＶＲＥＦを発生するダミーセル２
と、ビット線５およびリファレンス線６をプリチャージ
するためのプリチャージ回路３とを備えている。図４に
示されるＲＯＭにおいては、ビット線電圧がリファレン
ス電圧ＶＲＥＦよりも高ければ、記憶情報は“１”であ
ると判断され、低ければ“０”であると判断される。
（特開平５−３２５６００号公報参照） 図５は、図４のブロック図をより具体的に示した回路図
である。プリチャージ回路３は、Ｎチャンネルトランジ
スタＱ１とノアゲートＮＯＲ２とから構成される。Ｎチ
ャンネルトランジスタＱ１のドレイン、ゲート、および
ソースは、それぞれ電源（Ｖｃｃ）、ノアゲートＮＯＲ
２の出力、およびノードＮ１に接続される。ノアゲート
ＮＯＲ２の一方の入力にはチップイネーブルバー信号Ｃ
ＥＢ（選択時：”Ｌ”レベル、非選択時：”Ｈ”レベ
ル）が与えられ、他方の入力にはノードＮ１が接続され
る。ノードＮ１には、ＮチャンネルトランジスタＱ２及
びＱ３のドレインが接続される。Ｎチャンネルトランジ
スタＱ２及びＱ３のゲートにはプリチャージ信号ＰＲが
入力される。ＮチャンネルトランジスタＱ２及びＱ３の
ソースには、それぞれビット線５およびリファレンス線
６が接続される。ビット線５はメモリセル１に接続さ
れ、リファレンス線６はダミーセル２に接続される。
【０００３】図５において、プリチャージ回路３によっ
て、ノードＮ１が一定のプリチャージ電圧に充電される
原理を説明する。この回路が生成するプリチャージ電圧
は、ノアゲートＮＯＲ２の反転電圧を調整することによ
って決定される。
て、ノードＮ１が一定のプリチャージ電圧に充電される
原理を説明する。この回路が生成するプリチャージ電圧
は、ノアゲートＮＯＲ２の反転電圧を調整することによ
って決定される。
【０００４】最初、ノードＮ１は”Ｌ”レベルとする
と、読み出し動作が開始し、信号ＣＥＢが”Ｌ”レベル
になると、ノアゲートＮＯＲ２の出力は”Ｈ”レベルに
なるため、ＮチャンネルトランジスタＱ１がオンする。
すると、ノードＮ１はＮチャンネルトランジスタＱ１の
ゲート電圧よりしきい値電圧だけ低い電圧まで充電され
る。しかし、このノードＮ１の電圧がノアゲートＮＯＲ
２の反転電圧を越えると、ノアゲートＮＯＲ２の出力
は”Ｌ”レベルになるため、Ｎチャンネルトランジスタ
Ｑ１がオフし、ノードＮ１への充電は止まる。逆に、ノ
ードＮ１の電圧がノアゲートＮＯＲ２の反転電圧より下
がると、ノアゲートＮＯＲ２の出力は”Ｈ”レベルにな
るため、ＮチャンネルトランジスタＱ１はオンし、ノー
ドＮ１は充電される。
と、読み出し動作が開始し、信号ＣＥＢが”Ｌ”レベル
になると、ノアゲートＮＯＲ２の出力は”Ｈ”レベルに
なるため、ＮチャンネルトランジスタＱ１がオンする。
すると、ノードＮ１はＮチャンネルトランジスタＱ１の
ゲート電圧よりしきい値電圧だけ低い電圧まで充電され
る。しかし、このノードＮ１の電圧がノアゲートＮＯＲ
２の反転電圧を越えると、ノアゲートＮＯＲ２の出力
は”Ｌ”レベルになるため、Ｎチャンネルトランジスタ
Ｑ１がオフし、ノードＮ１への充電は止まる。逆に、ノ
ードＮ１の電圧がノアゲートＮＯＲ２の反転電圧より下
がると、ノアゲートＮＯＲ２の出力は”Ｈ”レベルにな
るため、ＮチャンネルトランジスタＱ１はオンし、ノー
ドＮ１は充電される。
【０００５】このようにして、ノードＮ１のプリチャー
ジ電圧はノアゲートＮＯＲ２の反転電圧付近で安定す
る。通常、ノードＮ１のプリチャージ電圧は電源電圧の
半分くらいの電圧に設定される。例えば、電源電圧を
３．３Ｖとすると、ノードＮ１のプリチャージ電圧は
１．６５Ｖである。
ジ電圧はノアゲートＮＯＲ２の反転電圧付近で安定す
る。通常、ノードＮ１のプリチャージ電圧は電源電圧の
半分くらいの電圧に設定される。例えば、電源電圧を
３．３Ｖとすると、ノードＮ１のプリチャージ電圧は
１．６５Ｖである。
【０００６】次に、メモリセルからの読み出し動作につ
いて説明する。
いて説明する。
【０００７】読み出し動作が開始後しばらくは、プリチ
ャージ信号ＰＲは”Ｈ”レベルであるので、Ｎチャンネ
ルトランジスタＱ２およびＱ３はオンしており、ビット
線電圧ＶＢＩＴおよびリファレンス電圧ＶＲＥＦのレベ
ルは共にノードＮ１のプリチャージ電圧と同じ電圧
（１．６５Ｖ）になっている。
ャージ信号ＰＲは”Ｈ”レベルであるので、Ｎチャンネ
ルトランジスタＱ２およびＱ３はオンしており、ビット
線電圧ＶＢＩＴおよびリファレンス電圧ＶＲＥＦのレベ
ルは共にノードＮ１のプリチャージ電圧と同じ電圧
（１．６５Ｖ）になっている。
【０００８】その後、プリチャージ信号ＰＲは”Ｌ”レ
ベルになり、ＮチャンネルトランジスタＱ２およびＱ３
はオフされる。ここで、メモリセルおよびダミーセルが
ワード線選択およびカラム選択されると、ビット線電圧
ＶＢＩＴはメモリセルの記憶情報に従って、異なる電圧
に近づいていく。このビット線電圧ＶＢＩＴは、メモリ
セルのオン抵抗と抵抗Ｒ１との比で決まる電圧である。
例えば、メモリセルの記憶情報が”０”の場合には、
１．４５Ｖに近づいていき、メモリセルの記憶情報が”
１”の場合には、１．６５Ｖのままである。一方、リフ
ァレンス電圧ＶＲＥＦはダミーセルのオン抵抗と抵抗Ｒ
２との比で決まる電圧に近づいていく。例えば、この電
圧は１．５５Ｖである。
ベルになり、ＮチャンネルトランジスタＱ２およびＱ３
はオフされる。ここで、メモリセルおよびダミーセルが
ワード線選択およびカラム選択されると、ビット線電圧
ＶＢＩＴはメモリセルの記憶情報に従って、異なる電圧
に近づいていく。このビット線電圧ＶＢＩＴは、メモリ
セルのオン抵抗と抵抗Ｒ１との比で決まる電圧である。
例えば、メモリセルの記憶情報が”０”の場合には、
１．４５Ｖに近づいていき、メモリセルの記憶情報が”
１”の場合には、１．６５Ｖのままである。一方、リフ
ァレンス電圧ＶＲＥＦはダミーセルのオン抵抗と抵抗Ｒ
２との比で決まる電圧に近づいていく。例えば、この電
圧は１．５５Ｖである。
【０００９】抵抗Ｒ１およびＲ２は、プリチャージ信号
ＰＲが”Ｌ”レベルで、ＮチャネルトランジスタＱ２お
よびＱ３がオフ時に、リークにより生じるビット線５お
よびリファレンス線６の電位低下を補償し、また、セン
ス時のバランスをとるものであり、該抵抗Ｒ１およびＲ
２の抵抗値は、メモリセルおよびダミーセルのオン抵抗
値より、充分に大きな値に設定されている。
ＰＲが”Ｌ”レベルで、ＮチャネルトランジスタＱ２お
よびＱ３がオフ時に、リークにより生じるビット線５お
よびリファレンス線６の電位低下を補償し、また、セン
ス時のバランスをとるものであり、該抵抗Ｒ１およびＲ
２の抵抗値は、メモリセルおよびダミーセルのオン抵抗
値より、充分に大きな値に設定されている。
【００１０】そして、ビット線電圧ＶＢＩＴをセンスア
ンプ回路４によってリファレンス電圧ＶＲＥＦと比較す
ることによってメモリセル１の記憶情報をセンスアンプ
回路４から出力する。
ンプ回路４によってリファレンス電圧ＶＲＥＦと比較す
ることによってメモリセル１の記憶情報をセンスアンプ
回路４から出力する。
【００１１】図６に、通常のセンスアンプ回路の構成を
示す。ＰチャンネルトランジスタＱ４およびＱ５のゲー
トに、それぞれビット線電圧ＶＢＩＴおよびリファレン
ス電圧ＶＲＥＦが入力される。Ｐチャンネルトランジス
タＱ４およびＱ５のソースは接続され、抵抗Ｒを介して
電源Ｖｃｃに接続される。ＰチャンネルトランジスタＱ
４およびＱ５のドレインは、それぞれＮチャンネルトラ
ンジスタＱ６およびＱ７のドレインに接続される。Ｎチ
ャンネルトランジスタＱ６およびＱ７のソースは共に接
地される。ＮチャンネルトランジスタＱ６のドレイン、
ゲートおよびＮチャンネルトランジスタＱ７のゲートは
接続され、ＮチャンネルトランジスタＱ７のドレイン
が、センスアンプ回路４の出力ＳＡＯＵＴとなる。ビッ
ト線電圧ＶＢＩＴとリファレンス電圧ＶＲＥＦを精度よ
く比較するために、ＰチャンネルトランジスタＱ４およ
びＱ５の形状は等しくなければならない。こうした通常
のセンスアンプ回路により、メモリセルの記憶情報が”
１”でありビット線電圧ＶＢＩＴがリファレンス電圧Ｖ
ＲＥＦよりも高い場合には、センスアンプ出力ＳＡＯＵ
Ｔは“Ｈ”レベルとなり、メモリセルの記憶情報が”
０”でありビット線電圧ＶＢＩＴがリファレンス電圧Ｖ
ＲＥＦよりも低い場合には、センスアンプ出力ＳＡＯＵ
Ｔは“Ｌ”レベルとなる。
示す。ＰチャンネルトランジスタＱ４およびＱ５のゲー
トに、それぞれビット線電圧ＶＢＩＴおよびリファレン
ス電圧ＶＲＥＦが入力される。Ｐチャンネルトランジス
タＱ４およびＱ５のソースは接続され、抵抗Ｒを介して
電源Ｖｃｃに接続される。ＰチャンネルトランジスタＱ
４およびＱ５のドレインは、それぞれＮチャンネルトラ
ンジスタＱ６およびＱ７のドレインに接続される。Ｎチ
ャンネルトランジスタＱ６およびＱ７のソースは共に接
地される。ＮチャンネルトランジスタＱ６のドレイン、
ゲートおよびＮチャンネルトランジスタＱ７のゲートは
接続され、ＮチャンネルトランジスタＱ７のドレイン
が、センスアンプ回路４の出力ＳＡＯＵＴとなる。ビッ
ト線電圧ＶＢＩＴとリファレンス電圧ＶＲＥＦを精度よ
く比較するために、ＰチャンネルトランジスタＱ４およ
びＱ５の形状は等しくなければならない。こうした通常
のセンスアンプ回路により、メモリセルの記憶情報が”
１”でありビット線電圧ＶＢＩＴがリファレンス電圧Ｖ
ＲＥＦよりも高い場合には、センスアンプ出力ＳＡＯＵ
Ｔは“Ｈ”レベルとなり、メモリセルの記憶情報が”
０”でありビット線電圧ＶＢＩＴがリファレンス電圧Ｖ
ＲＥＦよりも低い場合には、センスアンプ出力ＳＡＯＵ
Ｔは“Ｌ”レベルとなる。
【００１２】
【発明が解決しようとする課題】上述した従来のＲＯＭ
では、リファレンス電圧ＶＲＥＦを発生させるためのダ
ミーセルが必要であった。このようなダミーセルは、メ
モリセルとの相似性を持たすために、レイアウト的に、
メモリセルと全く同じ構造に形成すると共に、リファレ
ンス電圧ＶＲＥＦを発生させるために、ダミーセルの同
一行にオンセルとオフセルとを混在させる。更に、隣接
セルへの回り込みを考慮した状態を実現させるために、
ダミーセルは１行当たり複数のメモリセルトランジスタ
（例えば１６カラム）を持ち、メモリセルと同じ行数か
ら構成される。
では、リファレンス電圧ＶＲＥＦを発生させるためのダ
ミーセルが必要であった。このようなダミーセルは、メ
モリセルとの相似性を持たすために、レイアウト的に、
メモリセルと全く同じ構造に形成すると共に、リファレ
ンス電圧ＶＲＥＦを発生させるために、ダミーセルの同
一行にオンセルとオフセルとを混在させる。更に、隣接
セルへの回り込みを考慮した状態を実現させるために、
ダミーセルは１行当たり複数のメモリセルトランジスタ
（例えば１６カラム）を持ち、メモリセルと同じ行数か
ら構成される。
【００１３】このように、従来のダミーセルはかなり大
きな回路規模を有するものであった。
きな回路規模を有するものであった。
【００１４】本発明は、上述のような従来の半導体読み
出し専用メモリの問題点に鑑みてなされたものであっ
て、ダミーセルを用いないことによって半導体読み出し
専用メモリの回路規模を削減することを目的とするもの
である。
出し専用メモリの問題点に鑑みてなされたものであっ
て、ダミーセルを用いないことによって半導体読み出し
専用メモリの回路規模を削減することを目的とするもの
である。
【００１５】
【課題を解決するための手段】本発明の半導体読み出し
専用メモリは、情報を記憶するメモリセルと、前記メモ
リセルの記憶情報に応じて電圧が転送されるビット線
と、前記ビット線をプリチャージするためのプリチャー
ジ回路と、前記ビット線の電圧を前記プリチャージ回路
から発生されるリファレンス電圧と比較することによっ
て前記メモリセルの記憶情報を判定するセンスアンプ回
路とを備える。
専用メモリは、情報を記憶するメモリセルと、前記メモ
リセルの記憶情報に応じて電圧が転送されるビット線
と、前記ビット線をプリチャージするためのプリチャー
ジ回路と、前記ビット線の電圧を前記プリチャージ回路
から発生されるリファレンス電圧と比較することによっ
て前記メモリセルの記憶情報を判定するセンスアンプ回
路とを備える。
【００１６】プリチャージ期間中には、前記プリチャー
ジ回路からの出力が前記ビット線に供給され、プリチャ
ージ期間終了後に前記プリチャージ回路から前記ビット
線への供給が遮断され、選択されたメモリセルに流れる
電流が電圧に変換され前記ビット線に転送され、前記セ
ンスアンプ回路において前記ビット線に転送された電圧
が前記プリチャージ回路から発生されるリファレンス電
圧と比較され、前記メモリセルの記憶情報を出力する。
ジ回路からの出力が前記ビット線に供給され、プリチャ
ージ期間終了後に前記プリチャージ回路から前記ビット
線への供給が遮断され、選択されたメモリセルに流れる
電流が電圧に変換され前記ビット線に転送され、前記セ
ンスアンプ回路において前記ビット線に転送された電圧
が前記プリチャージ回路から発生されるリファレンス電
圧と比較され、前記メモリセルの記憶情報を出力する。
【００１７】また、前記センスアンプ回路において、前
記ビット線電圧が第１の差動入力Ｐチャネルトランジス
タに与えられ、前記プリチャージ回路から発生されるリ
ファレンス電圧が第２の差動入力Ｐチャネルトランジス
タに与えられ、前記第１の差動入力Ｐチャネルトランジ
スタのコンダクタンスが前記第２の差動入力Ｐチャネル
トランジスタのそれより小さいことを特徴とする。
記ビット線電圧が第１の差動入力Ｐチャネルトランジス
タに与えられ、前記プリチャージ回路から発生されるリ
ファレンス電圧が第２の差動入力Ｐチャネルトランジス
タに与えられ、前記第１の差動入力Ｐチャネルトランジ
スタのコンダクタンスが前記第２の差動入力Ｐチャネル
トランジスタのそれより小さいことを特徴とする。
【００１８】また、前記センスアンプ回路において、前
記ビット線電圧が第１の差動入力Ｎチャネルトランジス
タに与えられ、前記プリチャージ回路から発生されるリ
ファレンス電圧が第２の差動入力Ｎチャネルトランジス
タに与えられ、前記第１の差動入力Ｎチャネルトランジ
スタのコンダクタンスが前記第２の差動入力Ｎチャネル
トランジスタのそれより大きいことを特徴とする。
記ビット線電圧が第１の差動入力Ｎチャネルトランジス
タに与えられ、前記プリチャージ回路から発生されるリ
ファレンス電圧が第２の差動入力Ｎチャネルトランジス
タに与えられ、前記第１の差動入力Ｎチャネルトランジ
スタのコンダクタンスが前記第２の差動入力Ｎチャネル
トランジスタのそれより大きいことを特徴とする。
【００１９】かかる本発明の半導体読み出し専用メモリ
によれば、プリチャージ回路より出力されるプリチャー
ジ電圧を、センスアンプ回路に於けるリファレンス電圧
として利用することにより、従来の回路構成では必要で
あったダミーセルを不要とすることができるものであ
る。
によれば、プリチャージ回路より出力されるプリチャー
ジ電圧を、センスアンプ回路に於けるリファレンス電圧
として利用することにより、従来の回路構成では必要で
あったダミーセルを不要とすることができるものであ
る。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態に基づ
いて、本発明を詳細に説明する。
いて、本発明を詳細に説明する。
【００２１】図１は、本発明の半導体読み出し専用メモ
リの読み出し回路を示すブロック図である。情報を記憶
するメモリセル１と、メモリセル１の記憶情報に応じて
ビット線５に流れる電流を検知し電圧に変換されたビッ
ト線電圧ＶＢＩＴをリファレンス電圧ＶＲＥＦと比較す
ることによってメモリセル１の記憶情報を判定するセン
スアンプ回路４１と、ビット線５およびリファレンス線
６をプリチャージするためのプリチャージ回路３とを備
えている。図４の従来回路と比べると、ダミーセル２が
削除され、回路規模が小さくなっている。図１におい
て、図４と同じ符号のブロックは同一のものである。た
だし、リファレンス電圧ＶＲＥＦはプリチャージ回路３
から発生される電圧である。
リの読み出し回路を示すブロック図である。情報を記憶
するメモリセル１と、メモリセル１の記憶情報に応じて
ビット線５に流れる電流を検知し電圧に変換されたビッ
ト線電圧ＶＢＩＴをリファレンス電圧ＶＲＥＦと比較す
ることによってメモリセル１の記憶情報を判定するセン
スアンプ回路４１と、ビット線５およびリファレンス線
６をプリチャージするためのプリチャージ回路３とを備
えている。図４の従来回路と比べると、ダミーセル２が
削除され、回路規模が小さくなっている。図１におい
て、図４と同じ符号のブロックは同一のものである。た
だし、リファレンス電圧ＶＲＥＦはプリチャージ回路３
から発生される電圧である。
【００２２】次に、本発明の好適な実施形態について、
図面を参照して説明する。図２は、本発明の一実施形態
の構成図であり、図１のブロック図をより具体的に示し
た回路図である。
図面を参照して説明する。図２は、本発明の一実施形態
の構成図であり、図１のブロック図をより具体的に示し
た回路図である。
【００２３】図５と同様に、プリチャージ回路３は、Ｎ
チャンネルトランジスタＱ１とノアゲートＮＯＲ２から
構成される。ＮチャンネルトランジスタＱ１のドレイ
ン、ゲート、およびソースは、それぞれ電源（Ｖｃ
ｃ）、ノアゲートＮＯＲ２の出力、およびノードＮ１に
接続される。ノアゲートＮＯＲ２の一方の入力にはチッ
プイネーブルバー信号ＣＥＢが与えられ、他方の入力に
はノードＮ１が接続される。ノードＮ１には、Ｎチャン
ネルトランジスタＱ２及びＱ３のドレインが接続され
る。ＮチャンネルトランジスタＱ２及びＱ３のゲートに
はプリチャージ信号ＰＲが入力される。Ｎチャンネルト
ランジスタＱ２及びＱ３のソースには、それぞれビット
線５およびリファレンス線６が接続される。ビット線５
はメモリセル１およびセンスアンプ４１の一方の入力に
接続され、リファレンス線６はセンスアンプ４１の他方
の入力に接続される。図５の従来回路と比較すると、ダ
ミーセル２が削除されている。
チャンネルトランジスタＱ１とノアゲートＮＯＲ２から
構成される。ＮチャンネルトランジスタＱ１のドレイ
ン、ゲート、およびソースは、それぞれ電源（Ｖｃ
ｃ）、ノアゲートＮＯＲ２の出力、およびノードＮ１に
接続される。ノアゲートＮＯＲ２の一方の入力にはチッ
プイネーブルバー信号ＣＥＢが与えられ、他方の入力に
はノードＮ１が接続される。ノードＮ１には、Ｎチャン
ネルトランジスタＱ２及びＱ３のドレインが接続され
る。ＮチャンネルトランジスタＱ２及びＱ３のゲートに
はプリチャージ信号ＰＲが入力される。Ｎチャンネルト
ランジスタＱ２及びＱ３のソースには、それぞれビット
線５およびリファレンス線６が接続される。ビット線５
はメモリセル１およびセンスアンプ４１の一方の入力に
接続され、リファレンス線６はセンスアンプ４１の他方
の入力に接続される。図５の従来回路と比較すると、ダ
ミーセル２が削除されている。
【００２４】図２のプリチャージ回路３によって、ノー
ドＮ１が一定のプリチャージ電圧に充電される原理は、
図５の従来回路と同様であるので説明は省略する。電源
電圧を３．３Ｖとすると、ノードＮ１のプリチャージ電
圧は１．６５Ｖに設定される。
ドＮ１が一定のプリチャージ電圧に充電される原理は、
図５の従来回路と同様であるので説明は省略する。電源
電圧を３．３Ｖとすると、ノードＮ１のプリチャージ電
圧は１．６５Ｖに設定される。
【００２５】次に、メモリセルからの読み出し動作につ
いて説明する。
いて説明する。
【００２６】読み出し動作が開始後しばらくは、プリチ
ャージ信号ＰＲは”Ｈ”レベルであるので、Ｎチャンネ
ルトランジスタＱ２およびＱ３はオンしており、ビット
線電圧ＶＢＩＴおよびリファレンス電圧ＶＲＥＦのレベ
ルは共にノードＮ１のプリチャージ電圧と同じ電圧
（１．６５Ｖ）になっている。その後、プリチャージ信
号ＰＲは”Ｌ”レベルになり、Ｎチャンネルトランジス
タＱ２およびＱ３はオフされる。ここで、メモリセルが
ワード線選択およびカラム選択されると、図５の従来回
路と同様に、ビット線電圧ＶＢＩＴはメモリセルの記憶
情報にしたがって、異なる電圧に近づいていく。このビ
ット線電圧ＶＢＩＴは、メモリセルのオン抵抗と抵抗Ｒ
１との比で決まる電圧である。例えば、メモリセルの記
憶情報が”０”の場合には、１．４５Ｖに近づいてい
き、メモリセルの記憶情報が”１”の場合には、１．６
５Ｖのままである。一方、リファレンス電圧ＶＲＥＦは
１．６５Ｖのままである。そして、ビット線電圧ＶＢＩ
Ｔを、センスアンプ回路４１によってリファレンス電圧
ＶＲＥＦと比較することによって、メモリセル１の記憶
情報をセンスアンプ回路４１から出力する。
ャージ信号ＰＲは”Ｈ”レベルであるので、Ｎチャンネ
ルトランジスタＱ２およびＱ３はオンしており、ビット
線電圧ＶＢＩＴおよびリファレンス電圧ＶＲＥＦのレベ
ルは共にノードＮ１のプリチャージ電圧と同じ電圧
（１．６５Ｖ）になっている。その後、プリチャージ信
号ＰＲは”Ｌ”レベルになり、Ｎチャンネルトランジス
タＱ２およびＱ３はオフされる。ここで、メモリセルが
ワード線選択およびカラム選択されると、図５の従来回
路と同様に、ビット線電圧ＶＢＩＴはメモリセルの記憶
情報にしたがって、異なる電圧に近づいていく。このビ
ット線電圧ＶＢＩＴは、メモリセルのオン抵抗と抵抗Ｒ
１との比で決まる電圧である。例えば、メモリセルの記
憶情報が”０”の場合には、１．４５Ｖに近づいてい
き、メモリセルの記憶情報が”１”の場合には、１．６
５Ｖのままである。一方、リファレンス電圧ＶＲＥＦは
１．６５Ｖのままである。そして、ビット線電圧ＶＢＩ
Ｔを、センスアンプ回路４１によってリファレンス電圧
ＶＲＥＦと比較することによって、メモリセル１の記憶
情報をセンスアンプ回路４１から出力する。
【００２７】なお、ＮチャンネルトランジスタＱ３のゲ
ートを常時電源（Ｖｃｃ）に接続する構成の実施形態
（不図示）も考えられる。
ートを常時電源（Ｖｃｃ）に接続する構成の実施形態
（不図示）も考えられる。
【００２８】図３に、本発明の一実施形態に於けるセン
スアンプ回路の一構成例を示す。構成する素子および配
線などの手段は、図６に示した従来回路に用いたセンス
アンプ回路とほぼ同様であるので説明は省略する。異な
るのは、ＰチャンネルトランジスタＱ４１およびＱ５１
のトランジスタサイズのみである。Ｐチャンネルトラン
ジスタＱ４１のＬ／Ｗ（チャンネル長／チャンネル幅
比）を、ＰチャンネルトランジスタＱ５１のそれより大
きくすることによりコンダクタンスを下げ、ビット線電
圧ＶＢＩＴがリファレンス電圧ＶＲＥＦより低い所定電
圧でセンスアンプ出力が反転するようになっている。例
えば、ビット線電圧ＶＢＩＴがリファレンス電圧ＶＲＥ
Ｆ＝１．６５Ｖより０．１Ｖだけ低い電圧１．５５Ｖで
センスアンプ出力が反転するように、Ｐチャンネルトラ
ンジスタＱ４１およびＱ５１のトランジスタサイズを設
定すると、メモリセルの記憶情報が”０”の場合には、
ビット線電圧ＶＢＩＴは１．４５Ｖになるので、センス
アンプ出力ＳＡＯＵＴは“Ｌ”レベルとなり、メモリセ
ルの記憶情報が”１”の場合には、ビット線電圧ＶＢＩ
Ｔは１．６５Ｖのままであるので、センスアンプ出力Ｓ
ＡＯＵＴは“Ｈ”レベルとなる。
スアンプ回路の一構成例を示す。構成する素子および配
線などの手段は、図６に示した従来回路に用いたセンス
アンプ回路とほぼ同様であるので説明は省略する。異な
るのは、ＰチャンネルトランジスタＱ４１およびＱ５１
のトランジスタサイズのみである。Ｐチャンネルトラン
ジスタＱ４１のＬ／Ｗ（チャンネル長／チャンネル幅
比）を、ＰチャンネルトランジスタＱ５１のそれより大
きくすることによりコンダクタンスを下げ、ビット線電
圧ＶＢＩＴがリファレンス電圧ＶＲＥＦより低い所定電
圧でセンスアンプ出力が反転するようになっている。例
えば、ビット線電圧ＶＢＩＴがリファレンス電圧ＶＲＥ
Ｆ＝１．６５Ｖより０．１Ｖだけ低い電圧１．５５Ｖで
センスアンプ出力が反転するように、Ｐチャンネルトラ
ンジスタＱ４１およびＱ５１のトランジスタサイズを設
定すると、メモリセルの記憶情報が”０”の場合には、
ビット線電圧ＶＢＩＴは１．４５Ｖになるので、センス
アンプ出力ＳＡＯＵＴは“Ｌ”レベルとなり、メモリセ
ルの記憶情報が”１”の場合には、ビット線電圧ＶＢＩ
Ｔは１．６５Ｖのままであるので、センスアンプ出力Ｓ
ＡＯＵＴは“Ｈ”レベルとなる。
【００２９】図７に、本発明の一実施形態に於けるセン
スアンプ回路の他の構成例を示す。図３との相違点はト
ランジスタ極性を反転させている点である。
スアンプ回路の他の構成例を示す。図３との相違点はト
ランジスタ極性を反転させている点である。
【００３０】ＮチャンネルトランジスタＱ１１およびＱ
１２のゲートに、それぞれビット線電圧ＶＢＩＴおよび
リファレンス電圧ＶＲＥＦが入力される。Ｎチャンネル
トランジスタＱ１１およびＱ１２のソースは接続され、
抵抗Ｒ’を介して接地されている。Ｎチャンネルトラン
ジスタＱ１１およびＱ１２のドレインは、それぞれＰチ
ャンネルトランジスタＱ１３およびＱ１４のドレインに
接続される。ＰチャンネルトランジスタＱ１３およびＱ
１４のソースは共に電源Ｖｃｃに接続される。Ｐチャン
ネルトランジスタＱ１３のドレイン、ゲートおよびＰチ
ャンネルトランジスタＱ１４のゲートは接続され、Ｐチ
ャンネルトランジスタＱ１４のドレインが、センスアン
プ回路の出力ＳＡＯＵＴとなる。
１２のゲートに、それぞれビット線電圧ＶＢＩＴおよび
リファレンス電圧ＶＲＥＦが入力される。Ｎチャンネル
トランジスタＱ１１およびＱ１２のソースは接続され、
抵抗Ｒ’を介して接地されている。Ｎチャンネルトラン
ジスタＱ１１およびＱ１２のドレインは、それぞれＰチ
ャンネルトランジスタＱ１３およびＱ１４のドレインに
接続される。ＰチャンネルトランジスタＱ１３およびＱ
１４のソースは共に電源Ｖｃｃに接続される。Ｐチャン
ネルトランジスタＱ１３のドレイン、ゲートおよびＰチ
ャンネルトランジスタＱ１４のゲートは接続され、Ｐチ
ャンネルトランジスタＱ１４のドレインが、センスアン
プ回路の出力ＳＡＯＵＴとなる。
【００３１】かかる構成において、Ｎチャンネルトラン
ジスタＱ１１のＬ／Ｗ（チャンネル長／チャンネル幅
比）を、ＮチャンネルトランジスタＱ１２のそれより小
さくすることにより、ＮチャネルトランジスタＱ１１の
コンダクタンスを、ＮチャネルトランジスタＱ１２のそ
れよりも上げ、ビット線電圧ＶＢＩＴがリファレンス電
圧ＶＲＥＦより低い所定電圧でセンスアンプ出力が反転
するようになっている。例えば、ビット線電圧ＶＢＩＴ
がリファレンス電圧ＶＲＥＦ＝１．６５Ｖより０．１Ｖ
だけ低い電圧１．５５Ｖでセンスアンプ出力が反転する
ように、ＮチャンネルトランジスタＱ１１およびＱ１２
のトランジスタサイズを設定すると、メモリセルの記憶
情報が”０”の場合には、ビット線電圧ＶＢＩＴは１．
４５Ｖになるので、センスアンプ出力ＳＡＯＵＴは
“Ｌ”レベルとなり、メモリセルの記憶情報が”１”の
場合には、ビット線電圧ＶＢＩＴは１．６５Ｖのままで
あるので、センスアンプ出力ＳＡＯＵＴは“Ｈ”レベル
となる。
ジスタＱ１１のＬ／Ｗ（チャンネル長／チャンネル幅
比）を、ＮチャンネルトランジスタＱ１２のそれより小
さくすることにより、ＮチャネルトランジスタＱ１１の
コンダクタンスを、ＮチャネルトランジスタＱ１２のそ
れよりも上げ、ビット線電圧ＶＢＩＴがリファレンス電
圧ＶＲＥＦより低い所定電圧でセンスアンプ出力が反転
するようになっている。例えば、ビット線電圧ＶＢＩＴ
がリファレンス電圧ＶＲＥＦ＝１．６５Ｖより０．１Ｖ
だけ低い電圧１．５５Ｖでセンスアンプ出力が反転する
ように、ＮチャンネルトランジスタＱ１１およびＱ１２
のトランジスタサイズを設定すると、メモリセルの記憶
情報が”０”の場合には、ビット線電圧ＶＢＩＴは１．
４５Ｖになるので、センスアンプ出力ＳＡＯＵＴは
“Ｌ”レベルとなり、メモリセルの記憶情報が”１”の
場合には、ビット線電圧ＶＢＩＴは１．６５Ｖのままで
あるので、センスアンプ出力ＳＡＯＵＴは“Ｈ”レベル
となる。
【００３２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、従来のプリチャージ回路から発生される電圧を
センスアンプ回路のリファレンス電圧に用い、センスア
ンプ回路の入力にオフセットを持たせることにより、従
来のリファレンス電圧の発生に用いられていた、かなり
大きな回路規模を要するダミーセルを削除することが可
能になり、チップ面積の削減を図ることができるもので
ある。
よれば、従来のプリチャージ回路から発生される電圧を
センスアンプ回路のリファレンス電圧に用い、センスア
ンプ回路の入力にオフセットを持たせることにより、従
来のリファレンス電圧の発生に用いられていた、かなり
大きな回路規模を要するダミーセルを削除することが可
能になり、チップ面積の削減を図ることができるもので
ある。
【図１】本発明の半導体読み出し専用メモリの構成を示
すブロック図である。
すブロック図である。
【図２】本発明の一実施形態の構成を示す回路図であ
る。
る。
【図３】本発明の一実施形態に用いるセンスアンプ回路
の一構成例を示す回路図である。
の一構成例を示す回路図である。
【図４】従来の半導体読み出し専用メモリの構成を示す
ブロック図である。
ブロック図である。
【図５】図４のブロック図をより具体的に示す回路図で
ある。
ある。
【図６】従来のセンスアンプ回路を示す回路図である。
【図７】本発明の一実施形態に用いるセンスアンプ回路
の他の構成例を示す回路図である。
の他の構成例を示す回路図である。
１ メモリセル ３ プリチャージ回路 ４１ センスアンプ回路 ５ ビット線 ６ リファレンス線 Ｑ１ Ｎチャネルトランジスタ ＮＯＲ２ ノアゲート Ｑ４１、Ｑ５１ 差動入力Ｐチャネルトランジ
スタ Ｑ１１、Ｑ１２ 差動入力Ｎチャネルトランジ
スタ
スタ Ｑ１１、Ｑ１２ 差動入力Ｎチャネルトランジ
スタ
Claims (5)
- 【請求項１】 情報を記憶するメモリセルと、 前記メモリセルの記憶情報に応じて電圧が転送されるビ
ット線と、 前記ビット線をプリチャージするためのプリチャージ回
路と、 前記ビット線の電圧を、前記プリチャージ回路から発生
されるリファレンス電圧と比較することによって前記メ
モリセルの記憶情報を判定するセンスアンプ回路とを備
えたことを特徴とする半導体読み出し専用メモリ。 - 【請求項２】 請求項１に記載の半導体読み出し専用メ
モリに於いて、Ｎチャンネルトランジスタのドレイン、
ゲート、およびソースが、それぞれ電源、ノアゲートの
出力、および前記ノアゲートの第１の入力に接続され、
前記ノアゲートの第２の入力にはチップイネーブルバー
信号が与えられる前記プリチャージ回路を備えたことを
特徴とする半導体読み出し専用メモリ。 - 【請求項３】 請求項１または２に記載の半導体読み出
し専用メモリに於いて、プリチャージ期間中には、前記
プリチャージ回路からの出力が前記ビット線に供給さ
れ、プリチャージ期間終了後に前記プリチャージ回路か
ら前記ビット線への供給が遮断され、選択されたメモリ
セルに流れる電流が電圧に変換され前記ビット線に転送
され、前記センスアンプ回路において、前記ビット線に
転送された電圧が前記プリチャージ回路から発生される
リファレンス電圧と比較され、前記メモリセルの記憶情
報を出力することを特徴とする半導体読み出し専用メモ
リ。 - 【請求項４】 請求項１、２または３に記載の半導体読
み出し専用メモリに於いて、前記ビット線電圧が第１の
差動入力Ｐチャネルトランジスタに与えられ、前記プリ
チャージ回路から発生されるリファレンス電圧が第２の
差動入力Ｐチャネルトランジスタに与えられ、前記第１
の差動入力Ｐチャネルトランジスタのコンダクタンスが
前記第２の差動入力Ｐチャネルトランジスタのそれより
小さい前記センスアンプ回路を備えたことを特徴とする
半導体読み出し専用メモリ。 - 【請求項５】 請求項１、２または３に記載の半導体読
み出し専用メモリに於いて、前記ビット線電圧が第１の
差動入力Ｎチャネルトランジスタに与えられ、前記プリ
チャージ回路から発生されるリファレンス電圧が第２の
差動入力Ｎチャネルトランジスタに与えられ、前記第１
の差動入力Ｎチャネルトランジスタのコンダクタンスが
前記第２の差動入力Ｎチャネルトランジスタのそれより
大きい前記センスアンプ回路を備えたことを特徴とする
半導体読み出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000073593A JP2001266586A (ja) | 2000-03-16 | 2000-03-16 | 半導体読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000073593A JP2001266586A (ja) | 2000-03-16 | 2000-03-16 | 半導体読み出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001266586A true JP2001266586A (ja) | 2001-09-28 |
Family
ID=18591817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000073593A Pending JP2001266586A (ja) | 2000-03-16 | 2000-03-16 | 半導体読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001266586A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172779A (ja) * | 2005-12-26 | 2007-07-05 | Toshiba Corp | 半導体記憶装置及びそのデータ読み出し方法 |
| JP2009243063A (ja) * | 2008-03-28 | 2009-10-22 | Shimizu Corp | 油回収装置及び油回収方法 |
-
2000
- 2000-03-16 JP JP2000073593A patent/JP2001266586A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172779A (ja) * | 2005-12-26 | 2007-07-05 | Toshiba Corp | 半導体記憶装置及びそのデータ読み出し方法 |
| JP2009243063A (ja) * | 2008-03-28 | 2009-10-22 | Shimizu Corp | 油回収装置及び油回収方法 |
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