JP3154865B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速アクセスモードを
備えた半導体記憶装置に関する。

【０００２】

【従来の技術】近年、マイクロプロセッサ等の高速化に
伴い、半導体記憶装置も高速動作を行うものがますます
要望されるようになって来ている。そこで、通常のラン
ダムアクセスを高速化すると共に、アクセス方法は多少
制限されるが、さらに高速の読み出しを可能とする高速
読み出しモードを備えた半導体記憶装置が従来から開発
されている（例えば、B.ASHMOREらの"A 20ns 1Mb CMOS
Burst Mode EPROM"(1989IEEE International Solid-Sta
te Circuit Conference)）。

【０００３】このような高速読み出しモードを備えた従
来の半導体記憶装置の構成を、マスクＲＯＭ[read only
memory]の場合を例として図１２に示す。

【０００４】このマスクＲＯＭには、図示縦方向に多数
のビット線ＢＬが形成されると共に、これに交差して図
示横方向に多数の行選択線ＷＬが形成されている。そし
て、これらのビット線ＢＬと行選択線ＷＬとの各交差部
にそれぞれメモリセルを構成するトランジスタＱが接続
されている。多数の行選択線ＷＬは、入力アドレス信号
の上位ビットをデコードすることにより、いずれか１本
の行選択線ＷＬのみが選択されてハイレベルとなる信号
線である。なお、図では、１本の行選択線ＷＬjと、各
々ｎ＋１本ずつの２組のビット線ＢＬi0〜ＢＬin，ＢＬ
(i+1)0〜ＢＬ(i+1)nと、これらの各交差部に接続された
各々ｎ＋１個ずつ２組のトランジスタＱij0〜Ｑijn，Ｑ
(i+1)j0〜Ｑ(i+1)jnとだけを示している。

【０００５】メモリセルを構成する各トランジスタＱ
は、いずれもＮチャンネルのＭＯＳＦＥＴからなり、ド
レイン端子が対応するビット線ＢＬに接続されると共
に、ソース端子が接地されている。また、各トランジス
タＱのゲート端子は、対応する行選択線ＷＬに接続され
ている。従って、同じ行jに並ぶ各トランジスタＱijk、
Ｑ(i+1)jkのゲート端子は、同じ行選択線ＷＬjに接続さ
れ、同じ列iに並ぶ各トランジスタＱijkのドレイン端子
は、同じビット線ＢＬikに接続されることになる。ただ
し、ｋ＝０〜ｎである。

【０００６】上記メモリセルを構成する各トランジスタ
Ｑは、半導体製造プロセスにおいて、当該メモリセルが
論理状態の“０”を記憶する場合には閾値電圧が通常の
エンハンスメント型と同様になるように形成され、論理
状態の“１”を記憶する場合にはこの閾値電圧が高電圧
となるように形成されている。従って、行選択線ＷＬが
ハイレベルになると、この行選択線ＷＬに接続されるト
ランジスタＱのうち、論理状態の“０”を記憶したもの
のみがＯＮになり、このトランジスタＱに接続するビッ
ト線ＢＬの電位が徐々に低下する。また、当該行選択線
ＷＬに接続される論理状態の“１”を記憶するトランジ
スタＱはＯＦＦ（ノーマル・オフ）のままであり、この
トランジスタＱに接続するビット線ＢＬの電位は徐々に
上昇する。

【０００７】上記ｎ＋１本で１組となるビット線ＢＬi0
〜ＢＬinは、トランジスタＱCSi0〜ＱCSinを介して、ｎ
＋１本のデータ線ＤＬ0〜ＤＬnの一端側にそれぞれ接続
されている。また、他の組のビット線ＢＬ(i+1)0〜ＢＬ
(i+1)nＢ等も、トランジスタＱCS(i+1)0〜ＱCS(i+1)n等
を介して、同じｎ＋１本のデータ線ＤＬ0〜ＤＬnの一端
側にそれぞれ接続されている。各トランジスタＱCSは、
いずれもＮチャンネルのＭＯＳＦＥＴからなり、ゲート
端子が列選択線ＣＳに接続され、この列選択線ＣＳがハ
イレベルになるとＯＮになる。また、これらのトランジ
スタＱCSは、ｎ＋１個ずつがそれぞれ同じ列選択線ＣＳ
に接続されている。従って、図示のｎ＋１個のトランジ
スタＱCSi0〜ＱCSinは各ゲート端子が１本の列選択線Ｃ
Ｓiに接続され、トランジスタＱCS(i+1)0〜ＱCS(i+1)n
については各ゲート端子が別の１本の列選択線ＣＳi+1
に接続されている。これらの列選択線ＣＳは、入力アド
レス信号の下位ビットにおける最下位の数ビットを除い
たものをデコードすることにより、いずれか１本の列選
択線ＣＳのみが選択されてハイレベルとなる信号線であ
る。

【０００８】ｎ＋１本のデータ線ＤＬ0〜ＤＬnの他端
は、それぞれセンスアンプ回路ＳＡ0〜ＳＡnの入力に接
続されている。センスアンプ回路ＳＡ0〜ＳＡnは、メモ
リセルを構成するトランジスタＱの記憶状態に応じて各
ビット線ＢＬに現れた微小な電位変化をデータ線ＤＬ0
〜ＤＬnを介して入力し、これを差動増幅することによ
り論理振幅を確定させて出力する増幅回路である。これ
らのセンスアンプ回路ＳＡ0〜ＳＡnの出力は、それぞれ
トランジスタＱP0〜ＱPnを介して、共通の１個の出力バ
ッファ回路ＯＢに接続されている。トランジスタＱP0〜
ＱPnは、いずれもＮチャンネルのＭＯＳＦＥＴからな
り、ゲート端子はそれぞれデータ選択線Ｐ0〜Ｐnに接続
されている。データ選択線Ｐ0〜Ｐnは、入力アドレス信
号の最下位の数ビット又は半導体記憶装置内部のアドレ
スカウンタのカウント値をデコードすることにより、い
ずれか１本のデータ選択線Ｐのみが選択されてハイレベ
ルとなる信号線である。そして、出力バッファ回路ＯＢ
は、データ選択線ＰがハイレベルとなりＯＮとなったト
ランジスタＱPを介して、いずれかのセンスアンプ回路
ＳＡで増幅確定されたデータを読み出しデータＤとして
半導体記憶装置から送出するためのバッファ回路であ
る。

【０００９】上記構成のマスクＲＯＭの動作を、更に図
１３を参照しながら説明する。

【００１０】時刻ｔ10に入力アドレス信号が確定する
と、この入力アドレス信号の最下位の数ビットを除いた
ものである第１のアドレス信号も確定され、この第１の
アドレス信号の上位ビットがデコードされることによ
り、例えば行選択線ＷＬjがハイレベルになる。する
と、この行選択線ＷＬjに接続されたトランジスタＱij0
〜Ｑijn，Ｑ(i+1)j0〜Ｑ(i+1)jn等のうち、論理状態の
“０”を記憶するもののみがＯＮになり、ビット線ＢＬ
i0〜ＢＬin，ＢＬ(i+1)0〜ＢＬ(i+1)n等のうちＯＮとな
ったトランジスタＱが接続されたもののみの電位が徐々
に低下し、それ以外のビット線ＢＬの電位は徐々に上昇
する。また、これと同時に、第１のアドレス信号の下位
ビットがデコードされることにより、例えば列選択線Ｃ
Ｓiがハイレベルになる。すると、この列選択線ＣＳiに
接続されたｎ＋１個のトランジスタＱCSi0〜ＱCSinがＯ
Ｎになり、これらのトランジスタＱCSi0〜ＱCSinを介し
てｎ＋１本のビット線ＢＬi0〜ＢＬinのみがデータ線Ｄ
Ｌ0〜ＤＬnにそれぞれ接続される。従って、トランジス
タＱij0〜Ｑijnの記憶状態に応じたビット線ＢＬi0〜Ｂ
Ｌinの電位の微小な変化は、データ線ＤＬ0〜ＤＬnを介
してセンスアンプ回路ＳＡ0〜ＳＡnにそれぞれ入力され
ることになる。

【００１１】上記センスアンプ回路ＳＡ0〜ＳＡnの出力
は、時刻ｔ10から所定時間経過後の時刻ｔ11に全てがほ
ぼ確定される。ここで、第２のアドレス信号がデコード
されることにより、この時刻ｔ11には既に図示のように
データ選択線Ｐ0がハイレベルとなっているものとする
と、センスアンプ回路ＳＡ0から出力されたデータがＯ
ＮになったトランジスタＱP0を介して出力バッファ回路
ＯＢに送られるので、その後の時刻ｔ12に読み出しデー
タＤとして確定されて外部に送出される。

【００１２】ランダムアクセスの場合には、上記第２の
アドレス信号は入力アドレス信号の最下位の数ビットに
よって構成される。従って、この場合には、入力アドレ
ス信号によって任意のデータ選択線Ｐをハイレベルにす
ることができ、時刻ｔ10から時刻ｔ12までのアクセス時
間ＴRを要して、任意のメモリセルからデータを読み出
すことができる。

【００１３】また、時刻ｔ12には、出力バッファ回路Ｏ
Ｂに送られなかった他のセンスアンプ回路ＳＡの出力も
既に全て確定されている。そこで、高速読み出しモード
の場合には、上記第２のアドレス信号を例えば半導体記
憶装置内部のアドレスカウンタが生成するアドレス信号
によって生成し、時刻ｔ13にカウント動作によってこの
第２のアドレス信号を変化させると、これがデコードさ
れることによりデータ選択線Ｐ1がハイレベルとなって
トランジスタＱP1のみがＯＮになる。すると、既に確定
しているセンスアンプ回路ＳＡ1の出力が直ちに出力バ
ッファ回路ＯＢに送られ、短いアクセス時間ＴFが経過
した後の時刻ｔ14に、読み出しデータＤとして確定され
て外部に送出される。そして、以降、アドレスカウンタ
のカウント動作によってトランジスタＱP2〜ＱPnが順に
ＯＮになると、センスアンプ回路ＳＡ2〜ＳＡnの出力
が、それぞれ同じアクセス時間ＴFの経過後に出力バッ
ファ回路ＯＢから読み出しデータＤとして確定されて順
次送出されることになる。なお、上記第２のアドレス信
号を入力アドレス信号の最下位の数ビットによって構成
し、外部からこの入力アドレス信号の最下位の数ビット
のみを変化させることにより高速読み出しモードを実現
することもできる。

【００１４】この結果、ランダムアクセスの場合や高速
読み出しモードにおける最初のデータの読み出しの場合
には、入力アドレス信号が確定してから出力バッファ回
路ＯＢの読み出しデータＤが確定するまでに、センスア
ンプ回路ＳＡ0〜ＳＡnがデータを確定するための比較的
長いアクセス時間ＴRを要するが、高速読み出しモード
において２番目以降ｎ＋１番目までのデータを読み出す
場合には、読み出しデータＤを短いアクセス時間ＴFで
順次連続的に送出することができるようになる。

【００１５】

【発明が解決しようとする課題】ところが、本来１ビッ
トの読み出しデータＤを出力するには１個のセンスアン
プ回路があれば足りるにもかかわらず、上記従来のマス
クＲＯＭでは、高速読み出しモードを設けたために、ｎ
＋１個のセンスアンプ回路ＳＡ0〜ＳＡnが必要となる。
しかも、センスアンプ回路の基本構成は、図１０に示す
ように１個の差動増幅回路１による簡単なもので足りる
が、最近の半導体記憶装置では、図１１に示すように、
データ線ＤＬ上のデータをまず２個の差動増幅回路２，
３でそれぞれ差動増幅して互いに相補な信号を生成し、
次にこの相補な信号を別の差動増幅回路４で差動増幅し
てデータを確定するというように、センスアンプ回路を
複雑な２段構成とすることにより、ランダムアクセス時
や高速読み出しモード時における最初のデータの出力時
のアクセス時間ＴRの短縮化を図っている。そして、上
記従来のマスクＲＯＭでこのようなアクセス時間ＴRの
短縮化を図ろうとすると、ｎ＋１個のセンスアンプ回路
ＳＡ0〜ＳＡnを全てこの図１１に示すような複雑な回路
構成にしなければならない。

【００１６】このため、従来の半導体記憶装置は、高速
読み出しモードによって連続的に読み出すことができる
データ量が増加するほど、センスアンプ回路が占有する
チップ上の面積が増大し、しかも、これらのセンスアン
プ回路で消費される電力も大きくなるという問題が発生
していた。

【００１７】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、センスアンプ回路の
全体の回路構成を簡単にすることにより、このセンスア
ンプ回路が占有するチップ上の面積を縮小すると共に、
消費電力の低減をも図ることができる半導体記憶装置を
提供することにある。

【００１８】

【課題を解決するための手段】本発明の半導体記憶装置
は、第１のアドレス信号に基づいて、多数のメモリセル
から同時に複数のメモリセルを選択し、選択された該複
数のメモリセルに記憶されたデータを複数のデータ線に
それぞれ読み出す半導体記憶装置であって、該複数のデ
ータ線の各々に１つずつ接続され、該複数のデータ線の
うち対応するデータ線上のデータを各々増幅して出力す
る複数の第１センスアンプ回路と、該複数のデータ線に
接続され、第２のアドレス信号に基づいて、該複数のデ
ータ線のうちのいずれか１本のデータ線上のデータのみ
を選択的に出力するデータ選択手段と、該データ選択手
段によって選択的に出力された該データを、該複数の第
１センスアンプ回路の増幅速度よりも高速で増幅して出
力する第２センスアンプ回路と、を備えており、そのこ
とにより上記目的が達成される。

【００１９】また、第１のアドレス信号及び第２のアド
レス信号に基づいて、出力制御信号を発生する制御信号
発生手段と、該制御信号発生手段が発生した該出力制御
信号に基づいて、複数の第１センスアンプ回路の各々の
出力及び第２センスアンプ回路の出力のうちのいずれか
１つのみを選択して出力バッファ回路に出力するための
出力データ制御手段と、を備えていてもよい。

【００２０】更に、前記制御信号発生手段は、第１のア
ドレス信号を受け取り、該第１のアドレス信号の変化を
検出するアドレス変化検出回路と、該アドレス変化検出
回路が該第１のアドレス信号の変化を検出した場合に、
出力データ制御手段に第２センスアンプ回路の出力を一
定期間選択させるためのタイミング信号を生成するタイ
ミング信号生成回路とを備えていてもよく、該制御信号
発生手段が、該タイミング信号を出力制御信号として発
生してもよい。

【００２１】制御信号発生手段は、更に、第２のアドレ
ス信号を順次変化させた一連の信号を生成する信号生成
回路を備えていてもよく、該制御信号発生手段が該一連
の信号を出力制御信号として発生してもよい。

【００２２】

【００２３】

【作用】本発明の半導体記憶装置のデータ読み出し作用
について、図１に示されたブロック図を参照しながら説
明する。第１のアドレス信号に基づいて複数のメモリセ
ルが選択され、複数のデータ線にデータが読み出される
と、これらのデータは、第１センスアンプ回路によって
それぞれ増幅される。また、この際、第２のアドレス信
号に基づいてデータ選択回路が、複数のデータ線のうち
からいずれか１本のデータ線を第２センスアンプ回路に
接続するので、当該データ線に読み出されたデータは、
同時に第２センスアンプ回路によって高速で増幅され
る。このため、複数のメモリセルから同時に読み出され
たデータは、第２センスアンプ回路に送られたものがま
ず最初に確定して出力され、その後、第１センスアンプ
回路に送られたものがほぼ同時に確定して出力されるこ
とになる。

【００２４】従って、第１のアドレス信号及び第２のア
ドレス信号に基づいて制御信号発生手段が発生した出力
制御信号によって、出力データ制御回路が、当初第２セ
ンスアンプ回路の出力が選択するようにしておけば、第
２センスアンプ回路によって最初に確定されたデータを
まず最初に迅速に出力することができる。その後、出力
データ制御回路によって複数の第１センスアンプ回路の
出力が順に選択されるようにすれば、最初のデータが出
力されている間に第１センスアンプ回路によって確定さ
れたデータを順次出力バッファに出力できるようにな
る。

【００２５】例えば外部から入力されたアドレス信号に
よってランダムアクセスを行う場合には、この入力アド
レス信号の一部のビット（第１のアドレス信号）をデコ
ードして複数のメモリセルを選択すると共に、残りのビ
ット（第２のアドレス信号）をデコードしてデータ選択
回路によるデータ線の選択を行わせる。そして、ランダ
ムアクセスモードに於いては、出力データ制御回路が第
２センスアンプ回路の出力のみを選択するようにしてお
く。すると、ランダムアクセスされた目的のビットデー
タのみが、第２センスアンプ回路によって高速で確定さ
れて出力データ制御回路を介して出力バッファに出力さ
れることになる。

【００２６】また、例えば外部から入力されたアドレス
信号によって連続データを高速読み出しする場合には、
この入力アドレス信号の一部又は全部のビット（第１の
アドレス信号）をデコードして複数のメモリセルを選択
すると共に、残りのビット又は内部で生成したカウント
値の初期値（第２のアドレス信号）をデコードしてデー
タ選択回路によるデータ線の選択を行わせる。そして、
アドレス変化検出回路が入力アドレス信号（第１のアド
レス信号に対応する部分）の変化を検出し、検出された
変化に応じたタイミング信号をタイミング信号生成回路
が生成する。このタイミング信号を制御信号発生回路が
出力制御信号として発生することによって、入力アドレ
ス信号が変化した当初に出力データ制御回路が第２セン
スアンプ回路の出力のみを選択するようにすることがで
きる。すると、まず外部から入力されたアドレス信号に
よって指示される最初のデータのみが第２センスアンプ
回路によって高速で確定され出力データ制御回路を介し
て迅速に出力される。その後、入力アドレス信号の残り
のビットのみを順次変化させ、又は、内部で生成したカ
ウント値を順次変化させて、この変化した値を出力制御
信号として発生することにより、出力データ制御回路の
選択が順次切り替わり、第１のセンスアンプ回路で既に
確定されているデータを順に高速で出力させることがで
きる。

【００２７】この結果、ランダムアクセス時や高速読み
出しモードでの最初のデータは、高速動作を行う第２セ
ンスアンプ回路を用いることにより、従来と同様のアク
セス時間で迅速に読み出すことができる。第１センスア
ンプ回路は、この第２センスアンプ回路が最初のデータ
を出力している間にビット線上の他のデータの確定を完
了するので、最初のデータに引き続いて迅速に他のデー
タを読み出すことができる。第１センスアンプ回路は、
最初のデータが出力されている間に他のデータを確定す
ればよいので高速動作を行う必要がなくなり、簡単で占
有面積の小さい回路構成とすることができる。

【００２８】第１のアドレス信号が変化し複数のメモリ
セルからのデータの読み出しが実行された場合に、制御
信号発生回路が生成する出力制御信号によって、上記の
ように出力データ制御回路が当初の一定期間だけ第２セ
ンスアンプ回路の出力を選択することができるようにな
る。

【００２９】又、本発明の他の対応に於いては、第１の
アドレス信号に基づいて複数のデータ線にデータが読み
出されると、これらのデータは、第１センスアンプ回路
によってそれぞれ増幅される。また、これらの第１セン
スアンプ回路の出力は、第２のアドレス信号に基づいて
データ選択回路がいずれか１つの出力のみを選択して第
２センスアンプ回路に接続する。そして、この第２のア
ドレス信号を順次切り替えることによって、第１のセン
スアンプ回路で増幅されたデータが順次選択されて第２
センスアンプ回路で確定されて順に出力されることにな
る。

【００３０】データ線上のデータを高速で増幅し確定す
るためにセンスアンプ回路を２段構成とする場合、従来
は、各データ線ごとにこの２段構成の複雑なセンスアン
プ回路を設ける必要があったが、上述したように、本発
明によれば、センスアンプ回路の１段目を第１センスア
ンプ回路で構成し２段目を第２センスアンプ回路で構成
することにより、この２段目の第２センスアンプ回路を
共用しチップ上の占有面積を縮小することができるよう
になる。また、本発明では、高速読み出しモードでの２
番目以降のデータの出力の際に、それぞれ第２センスア
ンプ回路でのデータ確定のための時間を要することにな
るが、これら２番目以降のデータは最初のデータの出力
の間に既に第１センスアンプ回路で十分に確定されるて
いるので、この第２センスアンプ回路でも極めて短時間
に確定させることができる。

【００３１】なお、本発明のいずれの対応の場合にも、
複数ビットのデータを同時に出力する半導体記憶装置の
場合には、上記構成をそれぞれ出力ビット数分だけ設け
ることができる。

【００３２】また、上記各発明におけるデータ選択回
路，及び出力データ制御回路は、複数の入力線から１つ
だけを選択して出力線に接続するマルチプレクサによっ
て構成することができる。そして、第２のアドレス信号
及び出力制御信号は、これらデータ選択回路，及び出力
データ制御回路が選択を行うための信号であるならば、
デコードを必要とする信号又はデコード済みの信号等、
どのような形式の信号であってもよい。

【００３３】

【実施例】以下に、本発明を実施例について説明する。

【００３４】図２及び図３は本発明の一実施例を示すも
のであって、図２はマスクＲＯＭのデータ読み出し部の
回路構成を示すブロック図、図３は図２のデータ読み出
し部の動作を示すタイムチャートである。なお、上記図
１２に示した従来例と同様の機能を有する構成部材には
同じ番号を付記する。

【００３５】本実施例は、高速読み出しモードを備えた
マスクＲＯＭについて説明する。なお、マスクＲＯＭ以
外の他の半導体記憶装置も、メモリセルの構成が異なる
だけであり、同様に本発明を実施することができる。

【００３６】本実施例のマスクＲＯＭは、外部から入力
される入力アドレス信号の最下位の数ビットを除いたも
のを第１のアドレス信号とする。この第１のアドレス信
号の上位ビットをデコードすることにより、いずれか１
本の行選択線ＷＬjを選択してハイレベルとすると共
に、この第１のアドレス信号の下位ビットをデコードす
ることにより、いずれか１本の列選択線ＣＳiを選択し
てハイレベルとする。メモリセルを構成するトランジス
タＱij0〜Ｑijnからビット線ＢＬi0〜ＢＬinにデータを
読み出しトランジスタＱCSi0〜ＱCSinを介してｎ＋１本
のデータ線ＤＬ0〜ＤＬnにデータを送り出す構成は、上
記図１２に示した従来例と同じである。なお、入力アド
レス信号がビットＡ0〜で構成されていたとすると、例
えば最下位の３ビットＡ0〜Ａ2を除いたビットＡ3〜を
第１のアドレス信号とすることができ、この場合には同
時に８本（ｎ＝７）のデータ線ＤＬにデータが送り出さ
れることになる。

【００３７】上記ｎ＋１本のデータ線ＤＬ0〜ＤＬnは、
それぞれ第１センスアンプ回路１ＳＡ0〜１ＳＡnの入力
に接続されている。第１センスアンプ回路１ＳＡ0〜１
ＳＡnは、それぞれ上記図１０に示したような１個の差
動増幅回路１によって構成されている。この差動増幅回
路１は、データ線ＤＬの電位を参照電位と比較し、いず
れの電位が高いかによって出力電位を論理振幅のハイレ
ベル又はローレベルとする増幅回路である。参照電位を
データ線ＤＬの微小な電位変化の中間値とすることによ
り、この電位変化をハイレベル又はローレベルに確定し
て出力することができる。ただし、第１センスアンプ回
路１ＳＡ0〜１ＳＡnは、１個の差動増幅回路１によって
構成されているために、微小な電位変化を増幅して確定
するまでに比較的長い時間を要する。

【００３８】また、上記ｎ＋１本のデータ線ＤＬ0〜Ｄ
Ｌnは、それぞれトランジスタＱPA0〜ＱPAnを介して１
個の第２センスアンプ回路２ＳＡの入力に接続されてい
る。トランジスタＱPA0〜ＱPAnは、いずれもＮチャンネ
ルのＭＯＳＦＥＴからなり、ゲート端子にそれぞれ第１
データ選択線ＰＡ0〜ＰＡnが接続されている。第１デー
タ選択線ＰＡ0〜ＰＡnは、第２のアドレス信号をデコー
ドすることにより、いずれか１本のデータ選択線ＰＡの
みが選択されてハイレベルとなる信号線である。そし
て、いずれかの１本のデータ選択線ＰＡがハイレベルに
なると、対応するいずれか１個のトランジスタＱPAがＯ
Ｎとなる。第２のアドレス信号は、入力アドレス信号の
最下位の数ビットからなるアドレス信号である。ｎ＝７
の場合の例として、第２のアドレス信号（Ａ0〜Ａ2）及
び第１データ選択線（ＰＡ0〜ＰＡ7）上の信号について
示したのが図４である。ただし、高速読み出しモードの
場合には、常にいずれか１本の第１データ選択線ＰＡ、
例えば第１データ選択線ＰＡ0のみがハイレベルとなる
ようなアドレス信号とすることもできる。

【００３９】第２センスアンプ回路２ＳＡは、上記図１
１に示したような３個の差動増幅回路２〜４による２段
構成となっている。１段目の２個の差動増幅回路２，３
は、いずれも図１０に示した差動増幅回路１と同じ構成
であり、データ線ＤＬの電位をそれぞれ参照電位と比較
し、いずれの電位が高いかによって出力電位を論理振幅
のハイレベル又はローレベルとするようになっている。
ただし、これらの差動増幅回路２，３は、データ線ＤＬ
の電位と参照電位の入力方向が逆になっているため、出
力電位は互いに相補な信号となる。２段目の差動増幅回
路４は、図１０に示した差動増幅回路１のトランジスタ
の極性を逆に構成した回路であり、１段目の差動増幅回
路２，３から出力される相補な信号を比較し、いずれの
電位が高いかによって出力電位を論理振幅のハイレベル
又はローレベルとする増幅回路である。従って、１段目
の差動増幅回路２，３によってデータ線ＤＬの電位の微
小な変化が増幅されて相補な信号として出力されると、
２段目の差動増幅回路４がこの相補によって差の大きく
なった信号を比較し、１段目の差動増幅回路２，３の出
力が確定する前に出力電位の論理振幅を高速に確定する
ことができる。そして、このために第２センスアンプ回
路２ＳＡは、上記第１センスアンプ回路１ＳＡ0〜１Ｓ
Ａnと比較して、短時間でデータ線ＤＬ上の微小な電位
変化を確定して出力することができる。

【００４０】上記第２センスアンプ回路２ＳＡと第１セ
ンスアンプ回路１ＳＡ0〜１ＳＡnの各出力は、それぞれ
トランジスタＱPB-1，ＱPB0〜ＱPBnを介して、共通の１
個の出力バッファ回路ＯＢに接続されている。トランジ
スタＱPB-1，ＱPB0〜ＱPBnは、いずれもＮチャンネルの
ＭＯＳＦＥＴからなり、ゲート端子にそれぞれ第２デー
タ選択線ＰＢ-1，ＰＢ0〜ＰＢnが接続されている。第２
データ選択線ＰＢは、出力制御信号をデコードすること
により、いずれか１本のデータ選択線ＰＢのみが選択さ
れてハイレベルとなる信号線である。ｎ＝７の場合の例
について、第２アドレス信号を順次変化させた一連の信
号及び第２データ選択線（ＰＢ-1, ＰＢ0〜ＰＢ7）上の
信号を図５に示す。出力バッファ回路ＯＢは、データ選
択線ＰＢがハイレベルとなりＯＮとなったトランジスタ
ＱPBを介して、第２センスアンプ回路２ＳＡ又は第１セ
ンスアンプ回路１ＳＡ0〜１ＳＡnのいずれかで増幅確定
されたデータを、読み出しデータＤとして半導体記憶装
置から送出するためのバッファ回路である。

【００４１】出力制御信号は、半導体記憶装置内の制御
信号発生回路によって発生される信号である。制御信号
発生回路には、入力アドレス信号の変化を検出して検出
信号（ＡＴＤ信号）を発生するアドレス変化検出回路
と、ＡＴＤ信号に基づいて、一定期間第２データ選択線
ＰＢ-1を選択させるためのタイミング信号を発生するタ
イミング信号発生回路とが設けられている。これらの回
路の具体的な例を図６及び図７に示した。例えば、入力
アドレス信号のうち最下位の数ビットを除いたＡ3〜Ａn
が第１のアドレス信号である場合について説明する。Ａ
3〜Ａnのうち少なくとも１つのＡkが変化すると、それ
に応じて信号φAkが短時間ハイレベルとなり、それに応
じて入力アドレス信号の変化を表す信号であるＡＴＤ信
号が短時間ハイレベルとなる。アドレス変化検出回路か
ら出力されたＡＴＤ信号に基づき、図７に例示したよう
なタイミング信号発生回路によって、一定の短時間第２
データ選択線ＰＢ-1を選択させるためのタイミング信号
を発生することができる。その後、制御信号発生回路
は、入力アドレス信号の最下位の数ビット（例えばＡ0
〜Ａ2）によって構成されるようなアドレス信号を出力
制御信号として順次発生するようになっている。このよ
うな出力制御信号の発生回路は、複数の入力線から１つ
だけを選択して出力線に接続するマルチプレクサによっ
て構成することができる。

【００４２】なお、制御信号発生回路は、ランダムアク
セス時には常に第２データ選択線ＰＢ-1のみがハイレベ
ルとなるような出力制御信号を生成することもできる。
高速読み出しモードの場合には、上述のようにまず第２
データ選択線ＰＢ-1が一定期間ハイレベルとなった後、
半導体記憶装置内のアドレスカウンタによって第２デー
タ選択線ＰＢ0〜ＰＢnが順にハイレベルとなるようなア
ドレス信号を出力制御信号として生成することもでき
る。

【００４３】上記構成のマスクＲＯＭの動作を、更に図
３を参照しながら説明する。

【００４４】時刻ｔ0に入力アドレス信号が確定する
と、この入力アドレス信号の最下位の数ビットを除いた
ものである第１のアドレス信号も確定され、この第１の
アドレス信号の上位ビットがデコードされることによ
り、いずれか１本の行選択線ＷＬが選択されてハイレベ
ルとなる。そして、これにより図示の行選択線ＷＬjが
ハイレベルになったとすると、この行選択線ＷＬjに接
続されたトランジスタＱij0〜Ｑijn，Ｑ(i+1)j0〜Ｑ(i+
1)jn等のうち、論理状態の“０”を記憶するもののみが
ＯＮになる。すると、ビット線ＢＬi0〜ＢＬin，ＢＬ(i
+1)0〜ＢＬ(i+1)n等のうちＯＮとなったトランジスタＱ
が接続されたビット線ＢＬのみの電位が徐々に低下し、
他のビット線ＢＬの電位は徐々に上昇する。

【００４５】また、これと同時に、第１のアドレス信号
の下位ビット（入力アドレス信号の下位ビットにおける
最下位の数ビットを除いたもの）がデコードされること
により、いずれか１本の列選択線ＣＳが選択されハイレ
ベルとなる。そして、これにより図示の列選択線ＣＳi
がハイレベルになったとすると、この列選択線ＣＳiに
接続されたｎ＋１個のトランジスタＱCSi0〜ＱCSinがＯ
Ｎになり、これらのトランジスタＱCSi0〜ＱCSinを介し
てｎ＋１本のビット線ＢＬi0〜ＢＬinのみがデータ線Ｄ
Ｌ0〜ＤＬnにそれぞれ接続される。

【００４６】従って、トランジスタＱij0〜Ｑijnの記憶
状態に応じたビット線ＢＬi0〜ＢＬinの電位の微小な変
化は、データ線ＤＬ0〜ＤＬnを介して第１センスアンプ
回路１ＳＡ0〜１ＳＡnにそれぞれ入力されて増幅され
る。即ち、メモリセルを構成するトランジスタＱが論理
状態の“０”を記憶している場合には、ビット線ＢＬの
電位が徐々に低下するので、この微小な電位低下を第１
センスアンプ回路１ＳＡが増幅確定して論理振幅のロー
レベルを出力する。また、トランジスタＱが論理状態の
“１”を記憶している場合には、ビット線ＢＬの電位が
徐々に上昇するので、この微小な電位上昇を第１センス
アンプ回路１ＳＡが増幅確定して論理振幅のハイレベル
を出力する。

【００４７】また、このとき第２のアドレス信号がデコ
ードされることにより図示のように第１データ選択線Ｐ
Ａ0が既にハイレベルとなっているものとすると、デー
タ線ＤＬ0がＯＮになったトランジスタＱPA0を介して第
２センスアンプ回路２ＳＡにも接続される。従って、こ
のデータ線ＤＬ0の電位の微小な変化は、第２センスア
ンプ回路２ＳＡでも増幅確定されて、論理振幅のハイレ
ベル又はローレベルが出力される。

【００４８】ただし、この第２センスアンプ回路２ＳＡ
は、上記のように差動増幅回路２〜４を２段構成として
高速動作を行わせるようにしたものなので、時刻ｔ1に
最初に出力を確定するが、第１センスアンプ回路１ＳＡ
0〜１ＳＡnは、上記のようにそれぞれ１個の差動増幅回
路１からなるものであり動作速度が比較的遅いため、こ
の時刻ｔ1よりも後の時刻ｔ3に出力を確定することにな
る。

【００４９】ここで、上記第２センスアンプ回路２ＳＡ
の出力が確定する時刻ｔ1には、出力制御信号がデコー
ドされることにより図示のように第２データ選択線ＰＢ
-1がハイレベルになっている。従って、この第２センス
アンプ回路２ＳＡから出力されたデータは、ＯＮとなっ
たトランジスタＱPB-1を介して出力バッファ回路ＯＢに
送られるので、その後の時刻ｔ2に読み出しデータＤと
して確定されて外部に送出される。また、時刻ｔ2より
も後の時刻ｔ3には、上記のように第１センスアンプ回
路１ＳＡ0〜１ＳＡnの出力も全て確定される。

【００５０】ランダムアクセスの場合には、上記第２の
アドレス信号が入力アドレス信号の最下位の数ビットに
よって構成されるので、図に示された第１データ選択線
ＰＡ0だけでなく、入力アドレス信号によって任意の第
１データ選択線ＰＡをハイレベルにすることができ、時
刻ｔ0から時刻ｔ2までのアクセス時間ＴRを要して、任
意のメモリセルからデータを読み出すことができる。

【００５１】高速読み出しモードの場合には、上記出力
制御信号がその後の時刻ｔ4に変化し、第２データ選択
線ＰＢ-1をローレベルに戻すと共に、以降は入力アドレ
ス信号の最下位の数ビットで構成されるアドレス信号に
切り替わる。従って、この時刻ｔ4には、図示のように
第２データ選択線ＰＢ0がハイレベルになるので、第１
センスアンプ回路１ＳＡ0から出力されたデータがＯＮ
となったトランジスタＱPB0を介して出力バッファ回路
ＯＢに送られる。ただし、この場合には、第２センスア
ンプ回路２ＳＡの出力と第１センスアンプ回路１ＳＡ0
の出力が同じデータ線ＤＬ0上のデータを確定したもの
であるため、外部に送出されるデータは変化しない。

【００５２】しかしながら、その後の時刻ｔ5に入力ア
ドレス信号の最下位の数ビットのみを変化させて、図示
のように第２データ選択線ＰＢ0をローレベルに戻し第
２データ選択線ＰＢ1をハイレベルにすると、第１セン
スアンプ回路１ＳＡ1から出力されたデータがＯＮとな
ったトランジスタＱPB1を介して出力バッファ回路ＯＢ
に送られ、短いアクセス時間ＴF経過後の時刻ｔ6に、読
み出しデータＤとして確定されて外部に送出される。そ
して、以降入力アドレス信号の最下位の数ビットのみを
順次変化させてトランジスタＱPB2〜ＱPBnを順にＯＮに
すると、第１センスアンプ回路１ＳＡ2〜１ＳＡnの出力
が同じアクセス時間ＴFの経過後に出力バッファ回路Ｏ
Ｂから読み出しデータＤとして確定されて順次送出され
ることになる。なお、上記出力制御信号を半導体記憶装
置内のアドレスカウンタによって生成することにより、
一定期間第２データ選択線ＰＢ-1をハイレベルにした後
に第２データ選択線ＰＢ0〜ＰＢnを順にハイレベルにさ
せるようにすることもできる。

【００５３】この結果、ランダムアクセスの場合や高速
読み出しモードにおける最初のデータの読み出しの場合
には、高速動作を行う１個の第２センスアンプ回路２Ｓ
Ａがデータ線ＤＬ0〜ＤＬn上のデータを確定するので、
従来と同様のアクセス時間ＴRで読み出しデータＤを確
定することができる。また、各データ線ＤＬ0〜ＤＬnご
とに設けられた多数の第１センスアンプ回路１ＳＡ0〜
１ＳＡnの各々は、高速読み出しモード時の最初のデー
タを送出している間に出力を確定すればよいので、上記
図１０に示したように動作速度の遅い１個の差動増幅回
路１によって構成することができるようになる。

【００５４】従って、本実施例の半導体記憶装置によれ
ば、従来と同様の高速動作を行う第２センスアンプ回路
２ＳＡを１個追加して設けるだけで、高速読み出しモー
ドのために各データ線ＤＬ0〜ＤＬnに接続される他の多
数の第１センスアンプ回路１ＳＡ0〜１ＳＡnの回路構成
を簡略化することができるようになる。

【００５５】図８及び図９は本発明の他の実施例を示す
ものであって、図８はマスクＲＯＭのデータ読み出し部
の回路構成を示すブロック図、図９は図８のセンスアン
プ回路部の具体的構成を示す回路図である。なお、上記
図１２に示した従来例と同様の機能を有する構成部材に
は同じ番号を付記して説明を省略する。

【００５６】本実施例は、高速読み出しモードを備えた
マスクＲＯＭについて説明する。なお、マスクＲＯＭ以
外の他の半導体記憶装置も、メモリセルの構成が異なる
だけであり、同様に本発明を実施することができる。

【００５７】本実施例のマスクＲＯＭは、上記図１２に
示した従来例におけるトランジスタＱP0〜ＱPnを廃する
と共に、センスアンプ回路ＳＡ0〜ＳＡnを分割して、こ
れらの間にスイッチ回路ＳＷ0〜ＳＷnを挿入したもので
ある。即ち、ｎ＋１本のデータ線ＤＬ0〜ＤＬnは、それ
ぞれ第１センスアンプ回路１ＳＡ0〜１ＳＡnに接続され
ている。また、これらの第１センスアンプ回路１ＳＡ0
〜１ＳＡnの各出力は、それぞれスイッチ回路ＳＷ0〜Ｓ
Ｗnを介して、１個の第２センスアンプ回路２ＳＡに接
続されている。そして、この第２センスアンプ回路２Ｓ
Ａの出力が出力バッファ回路ＯＢに接続される。

【００５８】ここで、従来例のセンスアンプ回路ＳＡ0
〜ＳＡnは、上記図１１に示したように、１段目の２個
の差動増幅回路２，３と２段目の１個の差動増幅回路４
によって構成されていた。本実施例の第１センスアンプ
回路１ＳＡ0〜１ＳＡnは、図９に示すように、この１段
目の２個の差動増幅回路２，３と同様の構成の２個の差
動増幅回路５，６によってそれぞれ構成され、第２セン
スアンプ回路２ＳＡは、この２段目の１個の差動増幅回
路４と同様の構成の差動増幅回路７によって構成されて
いる。

【００５９】従って、第１センスアンプ回路１ＳＡは、
２個の差動増幅回路５，６によってデータ線ＤＬの電位
と参照電位とをそれぞれ比較して互いに相補な信号を出
力することになる。この第１センスアンプ回路１ＳＡ0
〜１ＳＡnの相補な出力は、それぞれスイッチ回路ＳＷ0
〜ＳＷnを介して、１個の第２センスアンプ回路２ＳＡ
に接続されている。各スイッチ回路ＳＷ0〜ＳＷnは、そ
れぞれ２個のＮチャンネルのＭＯＳＦＥＴからなるトラ
ンジスタＱSW0，ＱSW1によって構成されている。また、
各スイッチ回路ＳＷ0〜ＳＷnにはそれぞれデータ選択線
Ｐ0〜Ｐnが接続され、これらの各データ選択線Ｐ0〜Ｐn
がそれぞれの２個のトランジスタＱSW0，ＱSW1のゲート
端子に共通に接続されている。第２センスアンプ回路２
ＳＡは、スイッチ回路ＳＷ0〜ＳＷnを介していずれかの
第１センスアンプ回路１ＳＡ0〜１ＳＡnの互いに相補な
出力を比較してこれを増幅確定して出力することにな
る。そして、この第２センスアンプ回路２ＳＡから出力
されたデータが出力バッファ回路ＯＢに送られ読み出し
データＤとして半導体記憶装置から送出される。

【００６０】上記構成のマクスＲＯＭの動作を以下に説
明する。

【００６１】入力アドレス信号が確定すると、この入力
アドレス信号の最下位の数ビットを除いたものである第
１のアドレス信号も確定され、この第１のアドレス信号
の上位ビットと下位ビットがデコードされることによ
り、例えば行選択線ＷＬjと列選択線ＣＳiがハイレベル
になる。すると、メモリセルを構成するトランジスタＱ
ij0〜Ｑijnの記憶状態に応じてビット線ＢＬi0〜ＢＬin
の電位が微小変化し、この電位変化がトランジスタＱCS
i0〜ＱCSin及びデータ線ＤＬ0〜ＤＬnを介して第１セン
スアンプ回路１ＳＡ0〜１ＳＡnにそれぞれ入力される。

【００６２】また、ここでは既に第２のアドレス信号が
デコードされることによりデータ選択線Ｐ0がハイレベ
ルとなっているものとすると、第１センスアンプ回路１
ＳＡ0から出力された相補な信号がＯＮとなったスイッ
チ回路ＳＷ0を介して第２センスアンプ回路２ＳＡに送
られる。すると、データ線ＤＬ0上のデータは、これら
第１センスアンプ回路１ＳＡ0と第２センスアンプ回路
２ＳＡとによって従来と同様の速度で確定されて出力さ
れ出力バッファ回路ＯＢから半導体記憶装置の外部に送
出される。

【００６３】ランダムアクセスの場合には、上記第２の
アドレス信号が入力アドレス信号の最下位の数ビットに
よって構成される。従って、この場合には、入力アドレ
ス信号によって任意のデータ選択線Ｐをハイレベルにす
ることができ、従来と同様のアクセス時間を要して、任
意のメモリセルからデータを読み出すことができる。高
速読み出しモードの場合には、上記第２のアドレス信号
を例えば半導体記憶装置内部のアドレスカウンタが生成
するアドレス信号によって構成する。そして、データ線
ＤＬ0上のデータを読み出した後にカウント動作によっ
てこの第２のアドレス信号を変化させると、これがデコ
ードされることによりデータ選択線Ｐ1がハイレベルと
なってスイッチ回路ＳＷ1のみがＯＮになる。すると、
第１センスアンプ回路１ＳＡ1から出力される相補な信
号が直ちに第２センスアンプ回路２ＳＡに送られ増幅確
定される。そして、以降、アドレスカウンタのカウント
動作によってスイッチ回路ＳＷ2〜ＳＷnが順次ＯＮにな
ると、第１センスアンプ回路１ＳＡ2〜１ＳＡnから出力
される相補な信号が順次第２センスアンプ回路２ＳＡに
送られて増幅確定される。従って、出力バッファ回路Ｏ
Ｂからは、短いアクセス時間で順次データを送出するこ
とができるようになる。

【００６４】なお、本実施例では、図１２に示した従来
例に比べ、高速読み出しモード時のアクセス時間が第２
センスアンプ回路２ＳＡによる相補な信号の増幅確定の
ための時間だけ長くなる。しかしながら、第１センスア
ンプ回路１ＳＡ0〜１ＳＡnが出力する相補な信号は、最
初のデータを出力している間にほぼ確定状態となり論理
振幅の電位差を有するようになるので、第２センスアン
プ回路２ＳＡは極めて短時間にこれを確定して出力する
ことができる。このため、本実施例の場合にも、従来例
におけるアクセス時間ＴFとほぼ同じアクセス時間で、
高速読み出しモード時の以降のデータを連続的に出力す
ることができる。

【００６５】従って、本実施例の半導体記憶装置によれ
ば、従来とほぼ同様のアクセス時間でランダムアクセス
や高速読み出しモードを実現しながら、従来各センスア
ンプ回路ＳＡ0〜ＳＡnごとに必要であった２段目の差動
増幅回路を第２センスアンプ回路２ＳＡの１個の差動増
幅回路７で済ませることにより回路構成を簡略化するこ
とができるようになる。

【００６６】なお、本実施例の場合にも、上記第２のア
ドレス信号を入力アドレス信号の最下位の数ビットによ
って構成し、外部からこの入力アドレス信号の最下位の
数ビットのみを変化させることにより高速読み出しモー
ドを実現することができる。

【００６７】

【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、高速動作を行うセンスアン
プ回路を１個追加して設けることにより、高速読み出し
モードのために各データ線に接続される他の複数のセン
スアンプ回路の回路構成を簡略化することができるの
で、これらのセンスアンプ回路が占有するチップ面積を
全体として縮小すると共に、消費電力の低減をも図るこ
とができるようになる。

【００６８】また、本発明の半導体記憶装置によれば、
高速読み出しモードのために各データ線に接続される複
数のセンスアンプ回路を２段構成とする場合に、１段目
の複数のセンスアンプ回路が２段目の１個のセンスアン
プ回路を共用するので、これらのセンスアンプ回路の全
体の回路規模を縮小し、チップ面積を縮小すると共に、
消費電力の低減をも図ることができるようになる。

【００６９】また、本発明の半導体記憶装置によれば、
センスアンプ回路が占有するチップ面積の増大及びセン
スアンプ回路で消費される消費電力の増大を引き起こす
ことなく、高速読み出しモードによって連続的に読み出
すことのできるデータ量を増加させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すものであって、データ
読み出しのための制御信号及びデータの流れを示すブロ
ック図である。

【図２】本発明の一実施例を示すものであって、マスク
ＲＯＭのデータ読み出し部の回路構成を示すブロック図
である。

【図３】本発明の一実施例を示すものであって、図２の
データ読み出し部の動作を示すタイムチャートである。

【図４】本発明の一実施例を示すものであって、第２の
アドレス信号に基づく第１データ選択線上の信号を示す
表である。

【図５】本発明の一実施例の出力制御信号を示すもので
あって、第２データ選択線上の信号を示す表である。

【図６】本発明の一実施例を示すものであって、アドレ
ス変化検出回路の具体的構成を示す回路図である。

【図７】本発明の一実施例を示すものであって、タイミ
ング信号生成回路の具体的構成を示す回路図である。

【図８】本発明の他の実施例を示すものであって、マス
クＲＯＭのデータ読み出し部の回路構成を示すブロック
図である。

【図９】本発明の他の実施例を示すものであって、図８
のセンスアンプ回路部の具体的構成を示す回路図であ
る。

【図１０】１個の差動増幅回路からなるセンスアンプ回
路の回路図である。

【図１１】３個の差動増幅回路からなる２段構成のセン
スアンプ回路の回路図である。

【図１２】従来例を示すものであって、マスクＲＯＭの
データ読み出し部の回路構成を示すブロック図である。

【図１３】従来例を示すものであって、図１２のデータ
読み出し部の動作を示すタイムチャートである。

【符号の説明】

ＤＬ0〜ＤＬn データ線 １ＳＡ0〜１ＳＡn 第１センスアンプ回路 ２ＳＡ 第２センスアンプ回路 ＰＡ0〜ＰＡn 第１データ選択線 ＰＢ-1,ＰＢ0〜ＰＢn 第２データ選択線 ＱPA0〜ＱPAn トランジスタ ＱPB-1,ＱPB0〜ＱPBn トランジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 G11C 11/34

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１のアドレス信号に基づいて、多数の
   メモリセルから同時に複数のメモリセルを選択し、選択
   された該複数のメモリセルに記憶されたデータを複数の
   データ線にそれぞれ読み出す半導体記憶装置であって、 該複数のデータ線の各々に１つずつ接続され、該複数の
   データ線のうち対応するデータ線上のデータを各々増幅
   して出力する複数の第１センスアンプ回路と、 該複数のデータ線に接続され、第２のアドレス信号に基
   づいて、該複数のデータ線のうちのいずれか１本のデー
   タ線上のデータのみを選択的に出力するデータ選択手段
   と、 該データ選択手段によって選択的に出力された該データ
   を、該複数の第１センスアンプ回路の増幅速度よりも高
   速で増幅して出力する第２センスアンプ回路と、 を備えている半導体記憶装置。
2. 【請求項２】 前記第１のアドレス信号及び前記第２の
   アドレス信号に基づいて、出力制御信号を発生する制御
   信号発生手段と、 該制御信号発生手段が発生した該出力制御信号に基づい
   て、前記複数の第１センスアンプ回路の各々の出力及び
   前記第２センスアンプ回路の出力のうちのいずれか１つ
   のみを選択して出力バッファ回路に出力するための出力
   データ制御手段と、 を備えている請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記制御信号発生手段は、 前記第１のアドレス信号を受け取り、該第１のアドレス
   信号の変化を検出するアドレス変化検出回路と、 該アドレス変化検出回路が該第１のアドレス信号の変化
   を検出した場合に、前記出力データ制御手段に前記第２
   センスアンプ回路の出力を一定期間選択させるためのタ
   イミング信号を生成するタイミング信号生成回路と、 を備えており、 該制御信号発生手段が、該タイミング信号を前記出力制
   御信号として発生する請求項２に記載の半導体記憶装
   置。
4. 【請求項４】 前記制御信号発生手段は、更に、前記第
   ２のアドレス信号を順次変化させた一連の信号を生成す
   る信号生成回路を備えており、該制御信号発生手段が該
   一連の信号を前記出力制御信号として発生する請求項３
   に記載の半導体記憶装置。