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JP6308831B2 - 半導体記憶装置 - Google Patents

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JP6308831B2
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Description

本発明は、半導体記憶装置に関するものであり、特にＳＲＡＭ（Static Random Access Memory）に関するものである。
高集積化のために、トランジスタ素子の微細化が進められる。この微細化に伴って製造ばらつきが大きくなり、トランジスタ素子の特性のばらつきも大きくなっている。また、微細化に伴い、信頼性確保、消費電力低減のため低電圧化も進んでいる。このためＳＲＡＭの書込マージンが低下するという問題が生じる。
この問題に対して、書込時にビット線を負電圧にし、メモリセルのアクセスＭＯＳトランジスタの電流駆動能力を向上して、書込動作の不良を防止する方法がある（特許文献１および２、非特許文献１および２）。
特許文献１では、ブースト容量とそれを駆動するインバータからなるブースト回路がビット線対のそれぞれに設けられ、接地電圧にするビット線側のブースト回路を選択して駆動する方式が示されている。
特許文献２では、ブースト容量とそれを駆動するインバータからなるブースト回路を１つ設け、ビット線対の各々にスイッチを介して接続されている。接地電位に駆動されたビット線側のスイッチを選択し、負電圧を伝達する方式が示されている。
非特許文献１では、書込駆動回路としてビット線対各々にインバータを設けている。この２つの書込インバータのソースを短絡し、電源スイッチを介し低電圧側電源ＶＳＳに接続している。ブースト容量はこの短絡された書込インバータのソースに接続されている。電源スイッチをオフにすると、接地電圧を出力している側のインバータの出力ノードのみがフローティングになる。ブーストによる負電圧は接地電圧を出力している書込インバータのＮＭＯＳとＹスイッチを介し、ビット線に伝達する方式が示されている。
非特許文献２では、デュアルポートＳＲＡＭに対して、書込データに従ってビット線を接地電圧に駆動した後にフローティング状態とし、その後ブースト容量を介してビット線を負電圧にブーストする方式が示されている。
特開２００２−２９８５８６号公報 特開２００９−２９５２４６号公報
一方で、コンパイルドメモリのようにビット線長の異なるＩＰがある場合、ビット線の長さによりビット線容量が変わるので、それに応じたブースト容量を個別に形成する必要があり、チップ面積の増大を招く可能性がある。
上記のような課題を解決するために、書込マージンを増大させるとともに面積の増大を抑制することが可能な半導体記憶装置を提供する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施例によれば、半導体記憶装置は、行列状に配置される複数のメモリセルと、各メモリセル列に対応して配置される複数のビット線対と、書込データに従って、選択列のビット線対にデータを転送する書込ドライブ回路と、選択列のビット線対の低電位側のビット線を負電圧レベルに駆動する書込補助回路を備える。書込補助回路は、第１の信号配線と、制御信号に従って、第１の信号配線を駆動する第１のドライブ回路と、低電位側のビット線と接続され、第１のドライブ回路の駆動により第１の信号配線との間の配線間の結合容量に基づいて負電圧を生成するための第２の信号配線とを含む。
一実施例によれば、上記構成により書込マージンを増大させるとともに面積の増大を抑制することが可能である。
本実施形態１に基づく半導体記憶装置の全体構成の概略を説明する図である。 メモリセルＭＣの構成を説明する図である。 実施形態１に基づく第１の書込駆動回路６Ａおよび第１のビット線対充電回路７Ａの構成を説明する図である。 本実施形態１に従う第１および第２の書込補助回路５Ａおよび５Ｂの構成について説明する図である。 本実施形態１に基づく書込動作の信号波形を説明する図である。 実施形態１に従う信号配線の配置を説明する図である。 本実施形態１に従う信号配線の構造を説明する図である。 本実施形態１に従う別の信号配線の配置を説明する図である。 本実施形態１に従うさらに別の信号配線の配置を説明する図である。 本実施形態１の変形例に従う第１および第２の書込補助回路５Ａ＃および５Ｂ＃の構成について説明する図である。 本実施形態２に従う第１および第２の書込補助回路５Ａおよび５Ｂの構成について説明する図である。 本実施形態３に従う第１および第２の書込補助回路５ＡＰおよび５ＢＰの構成について説明する図である。 本実施形態３に基づく書込動作の信号波形を説明する図である。
本実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
（実施形態１）
＜半導体記憶装置の全体構成＞
図１は、本実施形態１に基づく半導体記憶装置の全体構成の概略を説明する図である。
図１に示されるように、半導体記憶装置は、行列状に配置された複数のメモリセルＭＣを有するメモリセルアレイ１を含む。メモリセルアレイ１は、メモリセル行にそれぞれ対応して設けられた複数のワード線と、メモリセル列にそれぞれ対応して設けられた複数のビット線対とを含む。ここで、メモリセルＭＣは、第１のワード線ＷＬＡとそれに対応する第１のビット線対ＢＬＡ、／ＢＬＡと、第２のワード線ＷＬＢとそれに対応する第２のビット線対ＢＬＢ、／ＢＬＢとを有するいわゆるデュアルポートセルである。
半導体記憶装置は、第１のワード線ＷＬＡを選択する第１の行選択駆動回路２Ａと、メモリセルアレイ１の第１の列を選択する列選択信号を生成する第１の列選択回路３Ａとを有する。また、半導体記憶装置は、第１の書込データＤＡを入力する第１の入力回路４Ａと、第１の入力回路４Ａから伝達された第１の書込データＤＡを第１の列選択回路３Ａにより選択された第１のビット線対ＢＬＡ，／ＢＬＡに伝達する第１の書込駆動回路６Ａとを有する。また、半導体記憶装置は、第１の書込補助回路５Ａと、第１のビット線対ＢＬＡ，／ＢＬＡを充電する第１のビット線対充電回路７Ａと、第１の制御回路８Ａとを有する。
半導体記憶装置は、第２のワード線ＷＬＢを選択する第２の行選択駆動回路２Ｂと、第２のワード線ＷＬＢを選択する第２の行選択駆動回路２Ｂと、メモリセルアレイ１の第２の列を選択する列選択信号を生成する第２の列選択回路３Ｂとを有する。また、半導体記憶装置は、第２の書込データＤＢを第２の列選択回路３Ｂにより選択された第２のビット線対ＢＬＢ，／ＢＬＢに伝達する第２の書込駆動回路６Ｂと、第２の書込補助回路５Ｂと、第２のビット線対ＢＬＢ，／ＢＬＢを充電する第２のビット線対充電回路７Ｂと、第２の制御回路８Ｂとを有する。
第１の行選択駆動回路２Ａは、第１の制御回路８Ａからの内部行アドレスＲＡＡに従って指定された第１の行に対応するワード線ＷＬＡを選択状態へ駆動する。
第１の列選択回路３Ａは、第１の制御回路８Ａからの内部列アドレス信号ＣＡＡに従ってメモリセルアレイ１の第１の列を指定する列選択信号を生成する。
第１の入力回路４Ａに入力された第１の書込データＤＡは、相補的な１対のデータとして第１の書込駆動回路６Ａに伝達される。
第１の書込駆動回路６Ａは、１対のデータに従って第１の列選択回路３Ａによって選択された第１のビット線対ＢＬＡ、／ＢＬＡにデータを伝達し、第１の行選択駆動回路２Ａによって選択された第１のワード線ＷＬＡに接続されたメモリセルＭＣにデータが書き込まれる。
メモリセルＭＣへのデータの書込終了後、第１のビット線対充電回路７Ａは、第１のビット線対ＢＬＡ，／ＢＬＡを所定の電圧レベルに充電する。
第２のワード線ＷＬＢおよび第２のビット線対ＢＬＢ，／ＢＬＢに対する第２の行選択駆動回路２Ｂ、第２の列選択回路３Ｂ、第２の入力回路４Ｂ、第２の書込駆動回路６Ｂ、第２の書込補助回路５Ｂ、第２のビット線対充電回路７Ｂ、第２の制御回路８Ｂの動作についても上記で説明したの同様であるのでその詳細な説明については省略する。
＜メモリセルＭＣの構成＞
図２は、メモリセルＭＣの構成を説明する図である。
図２に示されるように、メモリセルＭＣは、第１および第２のＣＭＯＳインバータとを含む。第１のＣＭＯＳインバータは、電圧ＶＤＤと電圧ＶＳＳとの間に接続された、Ｐチャネルの負荷ＭＯＳ（電界効果型）トランジスタＰＱ１と、ＮチャネルのドライバＭＯＳトランジスタＮＱ１とを含む。第２のＣＭＯＳインバータは、電圧ＶＤＤと電圧ＶＳＳとの間に接続された、Ｐチャネルの負荷ＭＯＳトランジスタＰＱ２と、ＮチャネルのドライバＭＯＳトランジスタＮＱ２とを含む。電圧ＶＳＳは、電圧ＶＤＤよりも低い電圧である。
第１のＣＭＯＳインバータの出力ノードは、第２のＣＯＳインバータの入力ノードに接続され、第２のＣＭＯＳインバータの出力ノードは、第１のＣＭＯＳインバータの入力ノードに接続される。いわゆるインバータラッチを構成している。従って、インバータラッチの出力ノードである記憶ノードＭＮ，／ＭＮには相補的なデータが保持される。
メモリセルＭＣは、記憶ノードＭＮ，／ＭＮと第１のビット線対ＢＬＡ，／ＢＬＡを導通するＮチャネルのアクセスＭＯＳトランジスタＮＱ３，ＮＱ４と、記憶ノードＭＮ及び／ＭＮと第２のビット線対ＢＬＢ，／ＢＬＢを導通するＮチャネルのアクセスＭＯＳトランジスタＮＱ５，ＮＱ６とを有する。
アクセスＭＯＳトランジスタＮＱ３，ＮＱ４のゲートは、第１のワード線ＷＬＡと接続される。アクセスＭＯＳトランジスタＮＱ５，ＮＱ６のゲートは、第２のワード線ＷＬＢと接続される。それぞれ選択的に動作する。
メモリセルＭＣは、デュアルポートの８トランジスタ型のＳＲＡＭセルである。
このデュアルポートＳＲＡＭのメモリセルＭＣの通常の書込動作について説明する。
一例として、記憶ノードＭＮ，／ＭＮにそれぞれ「Ｈ」レベル、「Ｌ」レベルの電位が保持されているものとする。そして、第１のワード線ＷＬＡと第１のビット線対ＢＬＡ，／ＢＬＡを用いて記憶ノードＭＮ，／ＭＮの電位を反転させる場合について説明する。
なお、第２のワード線ＷＬＢは、非選択（「Ｌ」レベル）であるものとする。
ここで、第１のビット線対ＢＬＡ，／ＢＬＡにそれぞれ「Ｌ」レベル、「Ｈ」レベルの電位を与える。
そして、次に、第１のワード線ＷＬＡを「Ｈ」レベルに設定する。
これに伴い、第１のビット線対ＢＬＡの「Ｌ」レベルの電位は、アクセスＭＯＳトランジスタＮＱ３を通じて記憶ノードＭＮに伝達される。そして、第２のＣＭＯＳインバータにより反転されて記憶ノード／ＭＮは、「Ｈ」レベルになる。
一方で、当該デュアルポートＳＲＡＭのメモリセルＭＣにはディスターブ書込と呼ばれる特徴的な状態がある。具体的には、上記書込動作の間に第２のワード線ＷＬＢが「Ｈ」レベルの電位となる状態である。
第２のビット線対ＢＬＢ，／ＢＬＢは、「Ｈ」レベルのプリチャージレベルになっている状態であるものとする。そして、この状態は第２のワード線ＷＬＢを共有している他のメモリセルに対して書込／読出を行う場合におこる。
この時、アクセスＭＯＳトランジスタＮＱ３とＮＱ５は両方導通状態になるので、記憶ノードＭＮは完全に接地電位にはならない。
アクセスＭＯＳトランジスタＮＱ５のしきい値電圧が低くなると記憶ノードＭＮの電位はさらに上昇する。さらに負荷ＭＯＳトランジスタＰＱ２のしきい値電圧の絶対値が大きくなると記憶ノード／ＭＮの電位を引き上げる能力が小さくなり、書込動作が遅くなる。
したがって、微細化とそれに伴う低電源電圧においても高速かつ確実に書込を行うために、図１に示す第１および第２の書込補助回路５Ａ、５Ｂが設けられている。
なお、上記通常の書込動作およびディスターブ書込では、第１のワード線ＷＬＡと第１のビット線対ＢＬＡ，／ＢＬＡを用いて書込を行う場合を例に説明したが、第２のワード線ＷＬＢと第２のビット線対ＢＬＢ，／ＢＬＢを用いる場合についても同様である。
また、記憶ノード／ＭＮを「Ｈ」レベルから「Ｌ」レベルへ引き抜く場合についても同様である。
以降の説明でも第１のワード線ＷＬＡ、第１のビット線対ＢＬＡ，／ＢＬＡ、第１の入力回路４Ａ，第１の書込補助回路５Ａ、第１の書込駆動回路６Ａ、第１のビット線対充電回路７Ａを用いてメモリセルＭＣの記憶ノードＭＮを「Ｈ」レベルから「Ｌ」レベルに反転する動作を例に説明するが、第２のワード線ＷＬＢ、第２のビット線対ＢＬＢ、／ＢＬＢ、第２の入力回路４Ｂ，第２の書込補助回路、第２の書込駆動回路６Ｂ、第２のビット線対充電回路７Ｂを用いる場合も同様であり、また、メモリセルＭＣの記憶ノード／ＭＮを「Ｈ」レベルから「Ｌ」レベルに反転する場合も同様である。
＜他の周辺回路の構成＞
図３は、実施形態１に基づく第１の書込駆動回路６Ａおよび第１のビット線対充電回路７Ａの構成を説明する図である。
図３に示されるように、メモリセルＭＣと、第１のビット線対充電回路７Ａと、第１の書込駆動回路６Ａと、第１の書込補助回路５Ａの一部が示されている。
第１のビット線対充電回路７Ａは、第１のビット線対ＢＬＡ、／ＢＬＡを短絡するＰチャネルのイコライズＭＯＳトランジスタＰＱ３と、第１のビット線対ＢＬＡ、／ＢＬＢを電圧ＶＤＤにプルアップするＰチャネルＭＯＳトランジスタＰＱ４，ＰＱ５とを含む。また、第１のビット線対充電回路７Ａは、第１のビット線対ＢＬＡ，／ＢＬＡを第１の書込駆動回路６Ａの出力ノードＣＷ，／ＣＷに接続するＮチャネルのトランスファＭＯＳトランジスタＮＱ７，ＮＱ８とを含む。
なお、ここで、第１のビット線対ＢＬＡ，／ＢＬＡに付いている寄生容量（接地容量）をＣｇ３Ｔ、Ｃｇ３Ｂとして示している。
イコライズＭＯＳトランジスタＰＱ３、プルアップＭＯＳトランジスタＰＱ４，ＰＱ５と、トランスファＭＯＳトランジスタＮＱ７，ＮＱ８のゲートは第１の列選択信号ＹＳＡに接続されている。
第１の書込駆動回路６Ａは、ＰチャネルＭＯＳトランジスタＰＱ６と、ＮチャネルＭＯＳトランジスタＮＱ９とで構成される第１の書込インバータと、ＰチャネルＭＯＳトランジスタＰＱ７とＮチャネルＭＯＳトランジスタＮＱ１０とで構成される第２の書込インバータとで構成される。
第１および第２の書込インバータのソースノードＷＢＳＡは短絡され、第１の書込補助回路５Ａに接続される。
なお、ここで、第１および第２の書込インバータの出力ノードＣＷ，／ＣＷに付いている寄生容量（接地容量）をＣｇ２Ｔ、Ｃｇ２Ｂとして示している。
第１の書込補助回路５Ａは、ソースノードＷＢＳＡと電圧ＶＳＳとの間に接続されるＮチャネルＭＯＳトランジスタＮＱ１１Ａを有する。第１の書込補助回路５Ａの詳細については後述する。
なお、第２のビット線対充電回路７Ｂ、第２の書込駆動回路６Ｂ等の構成については第１のビット線対充電回路７Ａ、第１の書込駆動回路６Ａの構成と同様であるのでその詳細な説明については繰り返さない。
次に、第１の書込補助回路５Ａの構成について説明する。
図４は、本実施形態１に従う第１および第２の書込補助回路５Ａおよび５Ｂの構成について説明する図である。
図４に示されるように、第１の書込補助回路５Ａは、第１および第２の書込インバータのソースノードＷＢＳＡを電圧ＶＳＳに接続するＮチャネルＭＯＳトランジスタＮＱ１１Ａと、インバータＩＮＶ１Ａと、バッファＢＵＦ１Ａと、第１の信号配線ＭＬ１１Ａと、第２の信号配線ＭＬ１２Ａとを含む。本例においては、各メモリセル列に対応して上記第１の書込補助回路５Ａを設ける。
本例においては、第１の信号配線ＭＬ１１Ａと、第２の信号配線ＭＬ１２Ａとの間の配線間の結合容量に基づいて第１の書込補助回路５Ａのブースト容量素子Ｃｂ１３Ａが形成される。
また、第２の信号配線ＭＬ１２Ａと、電圧ＶＳＳの電源配線との間の配線間の結合容量に基づいて接地容量素子Ｃｇ１３Ａが形成される。
第１のインバータＩＮＶ１Ａは、第１のブースト信号ＢＳＴＡの入力を受ける。
当該第１のブースト信号ＢＳＴＡは、第１の制御回路８Ａから出力される。
第１のインバータＩＮＶ１Ａの出力ノード／ＢＳＴＡは、ＮチャネルＭＯＳトランジスタＮＱ１１Ａのゲートに接続されている。
出力ノード／ＢＳＴＡは、バッファＢＦ１Ａの入力に接続されており、バッファＢＦ１Ａは、出力ノード／ＢＳＴＡに従って出力ノードＮＢＳＴＡと接続されている第１の信号配線ＭＬ１１Ａを駆動する。
図５は、本実施形態１に基づく書込動作の信号波形を説明する図である。
図５に示されるように、記憶ノードＭＮ，／ＭＮが「Ｈ」レベル、「Ｌ」レベルの状態で、第１のワード線ＷＬＡと第１のビット線対ＢＬＡ，／ＢＬＡを使用し、記憶ノードＭＮ，／ＭＮを「Ｌ」レベル、「Ｈ」レベルに反転させる場合について説明する。
第２のビット線対ＢＬＢ，／ＢＬＢはプリチャージ状態であるものとする。
一例として、第２のワード線ＷＬＢは、第１のワード線ＷＬＡと同じタイミングで動作する場合の波形が示されている。
初期の状態として、第１および第２のワード線ＷＬＡ，ＷＬＢは「Ｌ」レベル、第１の列選択信号ＹＳＡも「Ｌ」レベルであり、イコライズＭＯＳトランジスタＰＱ３、プリチャージＭＯＳトランジスタＰＱ４，ＰＱ５により第１のビット線対ＢＬＡ，／ＢＬＡは「Ｈ」レベルにプリチャージされている。一方で、トランスファＭＯＳトランジスタＮＱ７，ＮＱ８は導通していない状態である。
次に、第１の書込データＤＡに「Ｌ」レベルが入力される。
第１の書込データＤＡに従って第１の入力回路４Ａにより相補的な第１の書込入力データＤＮ，／ＤＮが第１の書込駆動回路６Ａに入力される。そして、第１および第２の書込インバータの出力ノードＣＷ，／ＣＷに反転されて出力される。ここでは、一例として第１の書込入力データＤＮ，／ＤＮは「Ｈ」レベル，「Ｌ」レベルで、出力ノードＣＷ，／ＣＷは「Ｌ」レベル、「Ｈ」レベルとなる。
次に、第１の列選択信号ＹＳＡが「Ｈ」レベルになり、イコライズＭＯＳトランジスタＰＱ３、プルアップＭＯＳトランジスタＰＱ４，ＰＱ５が非導通になる。そして、トランスファＭＯＳトランジスタＮＱ７，ＮＱ８が導通状態となり、第１および第２の書込インバータの出力ノードＣＷ，／ＣＷの電位が第１のビット線対ＢＬＡ，／ＢＬＡに伝達され、第１のビット線ＢＬＡは「Ｌ」レベルに引き抜かれる。
次に、第１および第２のワード線ＷＬＡ，ＷＬＢが「Ｈ」レベルになり、第１のビット線ＢＬＡの電位が記憶ノードＭＮに伝達され、ＭＮの電位が下がる。
一方で、第２のワード線ＷＬＢも「Ｈ」レベルであるため、第２のビット線ＢＬＢからプリチャージ電流が流入し、記憶ノードＭＮは完全には接地電位とはならない。
従って、負荷ＭＯＳトランジスタＰＱ２は十分に導通状態にならず、記憶ノード／ＭＮが「Ｈ」レベルに上昇する速度が遅くなる。
ここで、第１のブースト信号ＢＳＴＡを「Ｈ」レベルにすると、インバータＩＮＶ１ＡによりＮチャネルの電源ＭＯＳトランジスタＮＱ１１Ａのゲートと接続された出力ノード／ＢＳＴＡが「Ｌ」レベルになる。これに伴い、Ｎチャネルの電源ＭＯＳトランジスタＮＱ１１Ａが非導通となり、書込インバータのソースノードＷＢＳＡがフローティングとなる。
次に、バッファＢＦ１Ａの出力ノードＮＢＳＴＡが「Ｌ」レベルになる。これに伴い、ブースト容量素子Ｃｂ１３Ａに基づいて書込インバータのソースノードＷＢＳＡが負電位にブーストされる。
ソースノードＷＢＳＡの電位は、第１の書込インバータのＮチャネルＭＯＳトランジスタＮＱ９、トランスファＭＯＳトランジスタＮＱ７を介して第１のビット線ＢＬＡの電位を引き下げる。
すると、アクセスＭＯＳトランジスタＮＱ３のゲート−ソース間電圧Ｖｇｓが大きくなり、ＮチャネルＭＯＳトランジスタＮＱ３の電流駆動能力が増大し、記憶ノードＭＮの電位をさらに引き下げる。
負荷ＭＯＳトランジスタＰＱ２がより強く導通することにより、記憶ノード／ＭＮが「Ｈ」レベルに引き上げられ、記憶ノードの反転を加速する。
これにより、微細化によるばらつきが大きくなり、電源電圧が低い場合でも、高速で安定した書込が行える。
ただし、第２のビット線ＢＬＢからの電流の流入により、第１のビット線ＢＬＡの電位は上昇する。第１のビット線ＢＬＡの電位が正に転ずると書込補助の効果はなくなるばかりか、一度反転した電位が元に戻ってしまうことがありえる。
したがって、第１のビット線ＢＬＡの電位が正に転ずる前にブースト信号ＢＳＴＡを「Ｌ」レベルに戻し、電源ＭＯＳトランジスタＮＱ１１Ａを導通状態として、書込インバータのソースノードＷＢＳＡを接地電位に戻す必要がある。
その後、第１のワード線ＷＬＡを「Ｌ」レベルに設定することにより、記憶ノードＭＮ，／ＭＮの状態は反転して安定する。
その後、第１の列選択信号ＹＳＡを「Ｌ」レベルに設定することにより第１のビット線対ＢＬＡ，／ＢＬＡはプリチャージされ、書込動作は終了する。
図６は、実施形態１に従う信号配線の配置を説明する図である。
図６に示されるように、本例においては、メモリセルアレイ１の上層に金属配線層を形成した場合を示している。
具体的には、メモリセルアレイ１の上層に設けられた電圧ＶＤＤを供給する電源配線，電圧ＶＳＳを供給する電源配線と同じ行方向に沿って信号配線を配置した場合が示されている。一例として電圧ＶＤＤ，ＶＳＳを供給する電源配線と同じ金属配線層を用いて形成するものとする。
本例においては、電圧ＶＤＤ，ＶＳＳを供給する電源配線との間に信号配線ＭＬ１１Ａ，ＭＬ１２Ａを設けた場合が示されている。また、同様の方式に従って信号配線ＭＬ１１Ｂ，ＭＬ１２Ｂを設けた場合が示されている。
また、メモリセルアレイ１の上層に設ける構成であり、基板上にブースト容量素子を設ける構成ではなく第１および第２の信号配線を配置して、信号配線の配線間の結合容量に基づいてブースト容量素子を設ける構成であるためチップ面積を縮小することが可能である。
なお、上記の構成では２本の信号配線を電源配線で挟んだ構造になっているが、信号配線の本数や順番は任意である。また、適宜信号配線の隣に接地線を挟んでもかまわない。
また、信号配線の長さを調整することによりブースト容量素子の容量値を容易に調整することが可能である。
メモリセルアレイ１に設けられるビット線の長さが異なる場合であっても、ビット線の長さに応じて容易にブースト容量を変更することが可能であり、上記の信号配線を配置する構造により、ビット線長の異なるメモリＩＰに対しても適切なブースト容量を容易に形成することが可能である。
図７は、本実施形態１に従う信号配線の構造を説明する図である。
図７に示されるように、半導体基板上にＭＯＳトランジスタが設けられる。そして、その上層の金属配線層にビット線対ＢＬＡ，／ＢＬＡが設けられる。そして、さらに上層にワード線ＷＬＡが設けられる。そして、さらに上層に電圧ＶＤＤ，ＶＳＳの電源配線が設けられる。そして、同一の金属配線層に信号配線ＭＬ１１Ａ，ＭＬ１２Ａが設けられる。
また、電圧ＶＤＤとＶＳＳの電源配線は同層の信号配線からのクロストークを防止するシールドの効果としても働かせることが可能である。また、シールドの効果についてブースト動作時に固定されている配線であれば、電圧ＶＤＤ，ＶＳＳを供給する電源配線でなくても良い。
図８は、本実施形態１に従う別の信号配線の配置を説明する図である。
図８に示されるように、メモリセルアレイ１と比較して、行方向に沿って上端から下端に対して信号配線を配置するのではなく、メモリセルアレイ１Ａの行方向の長さの半分にすることも可能である。
図９は、本実施形態１に従うさらに別の信号配線の配置を説明する図である。
図９に示されるように、メモリセルアレイ１Ｂに関して、第１の信号配線ＭＬ１１Ａ、第２の信号配線ＭＬ１２Ａに対して信号配線をさらに追加した点が異なる。
第１の信号配線ＭＬ１１Ａに対してサブ信号配線ＭＬ１５Ａを複数設ける。
第２の信号配線ＭＬ１２Ａに対してサブ信号配線ＭＬ１６Ａを複数設ける。
サブ信号配線ＭＬ１１Ａは、複数のサブ信号配線ＭＬ１５ＡとコンタクトＣＴ１を介して接続される。
サブ信号配線ＭＬ１２Ａは、複数のサブ信号配線ＭＬ１６ＡとコンタクトＣＴ２を介して接続される。
サブ信号配線ＭＬ１５Ａ，ＭＬ１６Ａは、電源線と交差する方向に対して列方向に沿って配置される。複数のサブ信号配線は、第１の信号配線ＭＬ１１Ａ、第２の信号配線ＭＬ１２Ａの上層あるいは下層の金属配線層を用いて形成することが可能である。当該構成によりブースト容量素子のブースト容量の調整が容易となる。
（変形例）
上記においては、信号配線によりブースト容量素子を形成する場合について説明した。
本変形例においては、ブースト容量素子による電位変化ΔＶの調整について説明する。
負電圧のブースト時のビット線の電圧降下量（電位変化ΔＶ）はブースト容量と接地容量との比で決まる。
ΔＶ＝−ＣＢ／（ＣＢ＋ＣＧ）×ＶＤＤ・・・（式１）
ここで、ＣＧ＝Ｃｇ１３Ａ＋Ｃｇ２Ｔ＋Ｃｇ３Ｔ
ＣＢ＝Ｃｂ１３Ａ
ＣＧは、信号配線ＭＬ１２Ａに付いている寄生容量Ｃｇ１３Ａと、第１の書込インバータの出力ノードＣＷについている寄生容量Ｃｇ２Ｔと、第１のビット線ＢＬＡに付いている寄生容量Ｃｇ３Ｔの和である。
ただし、ＮチャネルＭＯＳトランジスタＮＱ９、ＮＱ７、ＮＱ５のチャネル抵抗、拡散層容量、ゲート容量の影響は説明の簡略化の為、考慮していない。
総容量をＣａｌｌとすると、次式２で表わされる。
Ｃａｌｌ＝ＣＢ＋ＣＧ・・・（式２）
デュアルポートＳＲＡＭでは半選択状態（ワード線が選択、ビット線が非選択でプリチャージ状態）のポートのビット線から電流が流入し、ブースト時の負電圧が上昇することにより、アクセスＭＯＳトランジスタの電流駆動能力の向上を阻害する。これはビット線が短く、ビット線容量が小さい場合に顕著となる。
ブースト容量を大きくし、ビット線の電圧降下量（電位変化ΔＶ）を大きくすると、当該ビット線を共有し、異なるワード線に接続されたメモリセルのアクセスＭＯＳトランジスタも導通していまい、非選択メモリセルのデータが反転する可能性がある。すなわち誤書込を生じさせる可能性があるため電位変化ΔＶをある一定の範囲にする必要がある。
一方で、半選択状態（ワード線が選択、ビット線が非選択でプリチャージ状態）では、書込側のビット線を負電位にしても、半選択状態のポートのビット線からの電流の流入により、書込側のビット線を負電位に保てなくなる可能性がある。したがって、書込側のビット線を負電位に安定的に保つためには接地容量を大きくすることも必要である。
したがって、上式１、式２から、電位変化ΔＶを最適点に保ちつつ総容量Ｃａｌｌを増やすには、ＣＢとＣＧの比を一定に保ちつつ、両方を大きくすればよい。
図１０は、本実施形態１の変形例に従う第１および第２の書込補助回路５Ａ＃および５Ｂ＃の構成について説明する図である。
図１０に示されるように、図４の構成と比較して、第１の書込補助回路５Ａ＃に関して、さらに、接地容量素子として、容量素子Ｃｇ１１Ａ，Ｃｇ１２Ａとを追加した点と、ブースト容量素子として、容量素子Ｃｂ１１Ａ，Ｃｂ１２Ａとを追加した点とが異なる。
容量素子Ｃｂ１１Ａ，Ｃｂ１２Ａは、出力ノードＮＢＳＴＡとソースノードＷＢＳＡとの間にそれぞれ設けられる。
容量素子Ｃｇ１１Ａは、ソースノードＷＢＳＡと電圧ＶＳＳとの間に設けられる。また、容量素子Ｃｇ１２Ａは、ソースノードＷＢＳＡと接続される。
容量素子Ｃｇ１２Ａは、ＭＯＳ容量として形成される。ＭＯＳトランジスタのソースおよびドレインがソースノードＷＢＳＡと接続され、ゲートは、電圧ＶＤＤと接続される。
容量素子Ｃｂ１２Ａは、出力ノードＮＢＳＴＡとソースノードＷＢＳＡとの間に接続されるＭＯＳ容量として形成される。
当該構成により、式１におけるＣＧ、ＣＢの比を一定するようにし、必要な容量を確保して電位変化ΔＶが最適な値となるように調整することが可能である。
本実施形態においては、ブースト容量素子として容量素子Ｃｂ１１Ａ，Ｃｂ１２Ａを設ける構成について説明したが、１つの容量素子とすることも可能である。例えば、容量素子Ｃｂ１２Ａ，Ｃｇ１２Ａとして、面積効率の良いＭＯＳ容量素子を用いるようにしても良い。容量素子Ｃｇ１１Ａ，Ｃｇ１２Ａについても同様である。
また、本例においては、なお、容量素子Ｃｂ１２Ａ，Ｃｇ１２ＡとしてＮチャネルのＭＯＳ容量を使用しているが、これはＰチャネルＭＯＳ容量を用いるようにしてもよい。
なお、第１の書込補助回路５Ｂ＃の構成についても同様であるのでその詳細な説明については繰り返さない。
なお、容量素子Ｃｇ１１Ａ，Ｃｇ１２Ａ，Ｃｇ２Ｔ，Ｃｇ２Ｂ，Ｃｇ３Ｔ，Ｃｇ３Ｂは説明の便宜上、接地容量としているが、書込動作中に電位が固定されていれば、電源ＶＤＤやその他の信号ノードと接続される構成としても良い。
（実施形態２）
図１１は、本実施形態２に従う第１の書込補助回路５Ａの構成について説明する図である。
図１１を参照して、複数のメモリセル列にそれぞれ対応して複数の第１の書込駆動回路６Ａ、複数の第１の書込補助回路５Ａが設けられる場合が示されている。そして、複数の第１の書込補助回路５Ａにおいて、ソースノードＷＢＳＡを共通にする。ここでは、隣接する第１の書込補助回路５ＡのソースノードＷＢＳＡがともに共通に接続されている場合が示されている。なお、他の書込補助回路５Ａについても同様であり、第２の書込補助回路５Ｂについても第１の書込補助回路５Ａと同様に設けられる。
上記のディスターブ書込では、ディスターブ側のアクセスＭＯＳトランジスタＮＱ５のしきい値電圧が低くなった場合に、書込側のビット線の電位上昇が顕著になる。しかしながら、同時に書込を行う全てのメモリセルのＮＱ５のしきい値電圧が同じようにばらついて低くなることは少なく、中にはしきい値電圧が高くなるものも存在する。
したがって、ソースノードＷＢＳＡを共通にして、全容量Ｃａｌｌを共有化することが可能である。これにより、トランジスタのばらつきに起因して書込動作が遅いトランジスタに対する書込を補強することが可能である。
（実施形態３）
本実施形態３においては、ブースト能力をさらに向上させる方式について説明する。
図１２は、本実施形態３に従う第１および第２の書込補助回路５ＡＰおよび５ＢＰの構成について説明する図である。
図１２に示されるように、第１の書込補助回路５ＡＰは、第１の書込補助回路５Ａと比較して、バッファＢＦ２Ａと、第３の信号配線ＭＬ１３Ａとを追加した点とが異なる。
バッファＢＦ２Ａは、第１の信号配線ＭＬ１１Ａと接続され、第１の信号配線ＭＬ１１Ａに伝達された信号レベルに従って第３の信号配線ＭＬ１３Ａを駆動する。
第２の書込補助回路５ＢＰについても同様であるのでその詳細な説明は繰り返さない。
出力ノードＮＢＳＴＡは、信号配線ＭＬ１１Ａと接続され、ノードＷＢＳＡは、信号配線ＭＬ１２Ａと接続される。信号配線ＭＬ１１ＡおよびＭＬ１２Ａは、ビット線と並行に配置され、メモリセルアレイ１上に配置されている。
信号配線ＭＬ１１Ａと、信号配線ＭＬ１２Ａとの間の配線間の結合容量に基づいてブースト容量素子Ｃｂ１３Ａが形成される。また、信号配線ＭＬ１３Ａと、信号配線ＭＬ１２Ａとの間の配線間の結合容量に基づいてブースト容量素子Ｃｂ１４Ａが形成される。
信号配線ＭＬ１２Ａと接地の間には接地容量Ｃｇ１３Ａが形成される。
バッファＢＦ２Ａは、第２の書込補助回路５ＢＰの内部に配置されている場合が示されているが、特に当該場所を特定するものではなく、どのような位置に配置してもよい。
図１３は、本実施形態３に基づく書込動作の信号波形を説明する図である。
図１３を用いて本実施形態３においては、複数回、ブースト動作を行う場合について説明する。
本例においては、２回ブースト動作を行う場合について示している。
バッファＢＦ２Ａにおける遅延時間は、ディスターブ側のビット線からの電流の流入により書込側のビット線の電位が０Ｖ近くまで上がるより短い時間に設定する。
記憶ノードＭＮ，／ＭＮが「Ｈ」レベル、「Ｌ」レベルの状態で、第１のワード線ＷＬＡと第１のビット線対ＢＬＡ，／ＢＬＡを使用し、記憶ノードＭＮ，／ＭＮを「Ｌ」レベル、「Ｈ」レベルに反転させる場合について説明する。
第２のビット線対ＢＬＢ，／ＢＬＢはプリチャージ状態であるものとする。
一例として、第２のワード線ＷＬＢは、第１のワード線ＷＬＡと同じタイミングで動作する場合の波形を示している。
初期の状態として、第１および第２のワード線ＷＬＡ，ＷＬＢは「Ｌ」レベル、第１の列選択信号ＹＳＡも「Ｌ」レベルであり、イコライズＭＯＳトランジスタＰＱ３、プリチャージＭＯＳトランジスタＰＱ４，ＰＱ５により第１のビット線対ＢＬＡ，／ＢＬＡは「Ｈ」レベルにプリチャージされている。一方で、トランスファＭＯＳトランジスタＮＱ７、ＮＱ８は導通していない状態である。
次に、第１の書込データＤＡに「Ｌ」レベルが入力される。
第１の書込データＤＡに従って第１の入力回路４Ａにより相補的な第１の書込入力データＤＮ，／ＤＮは「Ｈ」レベル，「Ｌ」レベルで、出力ノードＣＷ，／ＣＷは「Ｌ」レベル、「Ｈ」レベルとなる。
次に、第１の列選択信号ＹＳＡが「Ｈ」レベルになり、イコライズＭＯＳトランジスタＰＱ３、プルアップＭＯＳトランジスタＰＱ４、ＰＱ５が非導通になる。そして、トランスファＭＯＳトランジスタＮＱ７、ＮＱ８が導通状態となり、第１および第２の書込インバータの出力ノードＣＷ，／ＣＷの電位が第１のビット線対ＢＬＡ，／ＢＬＡに伝達され、第１のビット線ＢＬＡは「Ｌ」レベルに引き抜かれる。
次に、第１および第２のワード線ＷＬＡ，ＷＬＢが「Ｈ」レベルになり、第１のビット線ＢＬＡの電位が記憶ノードＭＮに伝達され、ＭＮの電位が下がる。
一方で、第２のワード線ＷＬＢも「Ｈ」レベルであるため、第２のビット線ＢＬＢからプリチャージ電流が流入し、記憶ノードＭＮは完全には接地電位とならない。
従って、負荷ＭＯＳトランジスタＰＱ２は十分に導通状態にならず、記憶ノード／ＭＮが「Ｈ」レベルに上昇する速度が遅くなる。
ここで、第１のブースト信号ＢＳＴＡを「Ｈ」レベルにすると、インバータＩＮＶ１ＡによりＮチャネルの電源ＭＯＳトランジスタＮＱ１１Ａのゲートと接続されたノード／ＢＳＴＡが「Ｌ」レベルになる。これに伴い、Ｎチャネルの電源ＭＯＳトランジスタＮＱ１１Ａが非導通となり、書込インバータのソースノードＷＢＳＡがフローティングとなる。
次に、バッファＢＦ１Ａの出力ノードＮＢＳＴＡが「Ｌ」レベルになる。これに伴い、ブースト容量素子Ｃｂ１３Ａに基づいて書込インバータのソースノードＷＢＳＡが負電位にブーストされる。
ソースノードＷＢＳＡの電位は、第１の書込インバータのＮチャネルＭＯＳトランジスタＮＱ９、トランスファＭＯＳトランジスタＮＱ７を介して第１のビット線ＢＬＡの電位を引き下げる。
すると、アクセスＭＯＳトランジスタＮＱ３のゲート−ソース間電圧Ｖｇｓが大きくなり、ＮＱ３の電流駆動能力が増大し、記憶ノードＭＮの電位をさらに引き下げる。
負荷ＭＯＳトランジスタＰＱ２がより強く導通することにより、記憶ノード／ＭＮが「Ｈ」レベルに引き上げられ、記憶ノードの反転を加速する。
ただし、第２のビット線ＢＬＢからの電流の流入により、第１のビット線ＢＬＡの電位は上昇する。第１のビット線ＢＬＡの電位が正に転ずると書込補助の効果はなくなるばかりか、一度反転した電位が元に戻ってしまうことがありえる。
本実施形態３は、さらにバッファＢＦ２Ａと信号配線ＭＬ１３Ａとを用いて再ブーストする。
バッファＢＦ２Ａの出力ノードＮＢＳＴ２Ａが「Ｌ」レベルになる。これに伴い、ブースト容量素子Ｃｂ１４Ａに基づいて書込インバータのソースノードＷＢＳＡが負電位にさらにブーストされる。
これにより、再び記憶ノードの反転を加速する。その後、第１のビット線ＢＬＡの電位が正に転ずる前にブースト信号ＢＳＴＡを「Ｌ」レベルに戻し、電源ＭＯＳトランジスタＮＱ１１Ａを導通状態として、書込インバータのソースノードＷＳＢを接地電位に戻す必要がある。
その後、第１のワード線ＷＬＡを「Ｌ」レベルに戻すことにより、記憶ノードＭＮ，／ＭＮの状態は反転して安定する。
その後、第１の列選択信号ＹＳＡを「Ｌ」レベルに戻すことにより、第１のビット線対ＢＬＡ，／ＢＬＡはプリチャージされ、書込動作が終了する。
ブースト容量ＣＢを大きくすると、ブースト動作によるビット線電位の電位変化ΔＶが大きくなるため非選択ワード線に接続されたメモリセルに誤書込が起こる可能性がある。
本実施の形態３によればブースト動作を複数回に分けることにより１回あたりの電位変化ΔＶを小さくすることが可能であるため、上記の誤書込を防ぐことが可能である。
なお、本例においては、８トランジスタ型のデュアルポートＳＲＡＭの構成について説明したが、特に当該構成に限られず、いわゆる６トランジスタ型シングルポートＳＲＡＭについても同様に適用可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１，１Ａ，１Ｂ メモリセルアレイ、２Ａ 第１の行選択駆動回路、２Ｂ 第２の行選択駆動回路、３Ａ 第１の列選択回路、３Ｂ 第２の列選択回路、４Ａ 第１の入力回路、４Ｂ 第２の入力回路、５Ａ，５ＡＰ 第１の書込補助回路、５Ｂ，５ＢＰ 第２の書込補助回路、６Ａ 第１の書込駆動回路、６Ｂ 第２の書込駆動回路、７Ａ 第１のビット線対充電回路、７Ｂ 第２のビット線対充電回路、８Ａ 第１の制御回路、８Ｂ 第２の制御回路。

Claims (13)

  1. 行列状に配置される複数のメモリセルと、
    各前記メモリセル列に対応して配置される複数のビット線対と、
    書込データに従って、選択列のビット線対にデータを転送する書込ドライブ回路と、
    前記選択列のビット線対の低電位側のビット線を負電圧レベルに駆動する書込補助回路を備え、
    前記書込補助回路は、
    第１の信号配線と、
    制御信号に従って、前記第１の信号配線を駆動する第１のドライブ回路と、
    前記低電位側のビット線と接続され、前記第１のドライブ回路の駆動により前記第１の信号配線との間の配線間の結合容量に基づいて前記負電圧を生成するための第２の信号配線とを含み、
    前記第２の信号配線は、前記低電位側のビット線とは異なる配線である、半導体記憶装置。
  2. 各前記メモリセルは、前記書込データを保持するために第１の電圧および前記第１の電圧よりも低い第２の電圧により駆動され、
    前記第１および第２の電圧を供給する第１および第２の電圧信号配線をさらに備え、
    前記第１および第２の信号配線は、前記複数のメモリセル及び前記複数のビット線対よりも上層の前記第１および第２の電圧信号配線が形成される金属配線層と同一の金属配線層を用いて形成される、請求項１記載の半導体記憶装置。
  3. 前記第１および第２の信号配線は、前記第１および第２の電圧信号配線と同じ方向に沿って、設けられる、請求項２記載の半導体記憶装置。
  4. 各前記メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、
    前記複数のビット線対は、各前記メモリセル列にそれぞれ対応して設けられる複数の第１および第２のビット線対とを含み、
    各前記メモリセルは、
    書込データに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、
    対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線対と、
    前記フリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタ対と、
    対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線対と、
    前記フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタ対とを含み、
    前記書込補助回路は、前記第２の信号配線に対して設けられ、前記第２の信号配線を安定化させる接地容量素子をさらに含む、請求項１記載の半導体記憶装置。
  5. 前記接地容量素子は、電界効果型トランジスタで形成される、請求項４記載の半導体記憶装置。
  6. 前記書込補助回路は、前記第１および第２の信号配線との間に設けられた容量素子をさらに含む、請求項１記載の半導体記憶装置。
  7. 前記書込補助回路は、前記複数のビット線対に対応して共通に設けられる、請求項１記載の半導体記憶装置。
  8. 前記書込補助回路は、
    前記第１の信号配線の一方側に設けられた前記第１のドライブ回路に対して他方側に設けられた第２のドライブ回路と、
    前記第２のドライブ回路の駆動により前記第２の信号配線との間の配線間の結合容量に基づいて前記負電圧を生成するための第３の信号配線とをさらに含む、請求項１記載の半導体記憶装置。
  9. 前記第２の信号配線は、第１ＭＯＳトランジスタを介して前記低電位側のビット線に接続される、請求項１記載の半導体記憶装置。
  10. 前記書込ドライブ回路は、
    前記書込データに従って、前記低電位側のビット線にデータを転送する書込インバータを有し、
    前記書込インバータは、
    前記第１ＭＯＳトランジスタと、第２ＭＯＳトランジスタとを有し、
    前記第１ＭＯＳトランジスタは、前記第２の信号配線に接続される第１ノードと、前記低電位側のビット線に接続される第２ノードとの間に形成され、
    前記第２ＭＯＳトランジスタは、前記第２ノードと、第１の電源電圧が供給される第３ノードとの間に形成される、請求項９記載の半導体記憶装置。
  11. 前記第１ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタであり、
    前記第２ＭＯＳトランジスタは、Ｐチャネル型ＭＯＳトランジスタである、請求項１０記載の半導体記憶装置。
  12. 前記低電位側のビット線と前記第１ＭＯＳトランジスタとの間には、列選択信号に従って制御される第３ＭＯＳトランジスタが形成される、請求項１０記載の半導体記憶装置。
  13. 前記第２の信号配線は、第４ＭＯＳトランジスタを介して、前記第１の電源電圧より低い第２の電源電圧が供給される第４ノードに接続され、
    前記第４ＭＯＳトランジスタのゲートは、前記第１のドライブ回路に接続される、前記請求項１０記載の半導体記憶装置。
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JP2018092698A (ja) * 2018-03-12 2018-06-14 ルネサスエレクトロニクス株式会社 半導体記憶装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6308831B2 (ja) * 2014-03-25 2018-04-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9455028B1 (en) * 2015-09-22 2016-09-27 Qualcomm Incorporated Adaptive negative bit line write assist
US9508420B1 (en) * 2016-01-28 2016-11-29 Globalfoundries Inc Voltage-aware adaptive static random access memory (SRAM) write assist circuit
US10522214B2 (en) * 2016-06-09 2019-12-31 Synopsys, Inc. Robust negative bit-line and reliability aware write assist
US10199092B2 (en) * 2016-06-21 2019-02-05 Arm Limited Boost circuit for memory
US10497430B2 (en) 2016-06-22 2019-12-03 Samsung Electronics Co., Ltd. Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on power supply voltage detection circuits
US10163524B2 (en) 2016-06-22 2018-12-25 Darryl G. Walker Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor
US9721650B1 (en) * 2016-09-19 2017-08-01 Qualcomm Incorporated Architecture to improve write-ability in SRAM
JP6797010B2 (ja) * 2016-12-01 2020-12-09 ルネサスエレクトロニクス株式会社 半導体装置
CN106782640A (zh) * 2017-02-03 2017-05-31 苏州大学 一种基于stt‑mtj的mram单元控制电路
US9865337B1 (en) 2017-03-22 2018-01-09 Qualcomm Incorporated Write data path to reduce charge leakage of negative boost
KR102268704B1 (ko) * 2017-04-11 2021-06-28 삼성전자주식회사 쓰기 보조 회로를 포함하는 메모리 장치
US10734066B2 (en) 2017-07-28 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory with write assist circuit
DE102017127115B4 (de) 2017-07-28 2025-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Statischer Direkzugriffspeicher mit einer Schreibunterstützungsschaltung
JP2019033161A (ja) * 2017-08-07 2019-02-28 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10541023B2 (en) * 2017-09-04 2020-01-21 Mediatek Inc. Data line control circuit using write-assist data line coupling and associated data line control method
US10438636B2 (en) 2017-12-07 2019-10-08 Advanced Micro Devices, Inc. Capacitive structure for memory write assist
US10332570B1 (en) * 2017-12-12 2019-06-25 Advanced Micro Devices, Inc. Capacitive lines and multi-voltage negative bitline write assist driver
JP6896597B2 (ja) * 2017-12-20 2021-06-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN108172253A (zh) * 2017-12-27 2018-06-15 睿力集成电路有限公司 存储器的驱动电路及应用其的存储器
US10672439B2 (en) * 2018-07-10 2020-06-02 Globalfoundries Inc. Data dependent keeper on global data lines
JP7270451B2 (ja) * 2019-04-26 2023-05-10 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の駆動方法
US11195567B2 (en) 2019-12-31 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Balanced negative bitline voltage for a write assist circuit
US11049552B1 (en) * 2020-03-24 2021-06-29 Qualcomm Incorporated Write assist circuitry for memory
CN113628648B (zh) * 2020-05-08 2024-09-17 瑞昱半导体股份有限公司 用于静态随机存取内存写入辅助的装置与方法
US11532351B2 (en) * 2020-05-08 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with additional write bit lines
JP7406467B2 (ja) * 2020-07-30 2023-12-27 ルネサスエレクトロニクス株式会社 半導体装置
CN112201289A (zh) * 2020-10-19 2021-01-08 上海兆芯集成电路有限公司 字线调制电路
US11955171B2 (en) 2021-09-15 2024-04-09 Mavagail Technology, LLC Integrated circuit device including an SRAM portion having end power select circuits
CN117594092B (zh) * 2023-11-24 2024-09-03 上海合芯数字科技有限公司 写辅助电路和静态随机存取存储器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3497904B2 (ja) * 1995-02-03 2004-02-16 株式会社ルネサステクノロジ 半導体装置
JP3869045B2 (ja) * 1995-11-09 2007-01-17 株式会社日立製作所 半導体記憶装置
JP3579205B2 (ja) * 1996-08-06 2004-10-20 株式会社ルネサステクノロジ 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム
JP2002298586A (ja) 2001-04-02 2002-10-11 Nec Corp 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7379347B1 (en) * 2006-11-30 2008-05-27 Arm Limited Memory device and method for performing write operations in such a memory device
US7613054B2 (en) * 2007-10-25 2009-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM device with enhanced read/write operations
US8233342B2 (en) * 2008-03-14 2012-07-31 International Business Machines Corporation Apparatus and method for implementing write assist for static random access memory arrays
US7952911B2 (en) * 2008-04-29 2011-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell array structure
JP5256512B2 (ja) 2008-06-06 2013-08-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8120975B2 (en) * 2009-01-29 2012-02-21 Freescale Semiconductor, Inc. Memory having negative voltage write assist circuit and method therefor
US8902637B2 (en) * 2010-11-08 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device comprising inverting amplifier circuit and driving method thereof
KR101799482B1 (ko) * 2010-12-29 2017-11-20 삼성전자주식회사 기입 어시스트 회로를 포함하는 정적 메모리 장치
US8582389B2 (en) 2011-06-15 2013-11-12 Arm Limited Write assist in a dual write line semiconductor memory
JP2013025848A (ja) * 2011-07-22 2013-02-04 Fujitsu Semiconductor Ltd 半導体記憶装置及び半導体記憶装置の制御方法
JP5867091B2 (ja) * 2012-01-10 2016-02-24 株式会社ソシオネクスト 半導体記憶装置及びその書き込み方法
US20140112062A1 (en) * 2012-10-23 2014-04-24 Lsi Corporation Method and system for an adaptive negative-boost write assist circuit for memory architectures
US9281311B2 (en) * 2013-09-19 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell array including a write-assist circuit and embedded coupling capacitor and method of forming same
JP6308831B2 (ja) * 2014-03-25 2018-04-11 ルネサスエレクトロニクス株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018092698A (ja) * 2018-03-12 2018-06-14 ルネサスエレクトロニクス株式会社 半導体記憶装置

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