JP4912016B2 - 半導体記憶装置 - Google Patents

Description

この発明は半導体記憶装置に関し、特に、メモリセルがインバータラッチを含むスタティック半導体記憶装置（ＳＲＡＭ：スタティック・ランダム・アクセス・メモリ）に関する。より特定的には、この発明は、スタティック半導体記憶装置において低電源電圧下においても安定にデータの書込／読出を行なうための構成に関する。

微細化技術の進展に伴って、トランジスタが微細化されると、その信頼性および消費電力の観点から、微細化に応じた電圧スケーリングが必要となる。しかしながら、微細化に伴って、製造パラメータの変動の影響が大きくなり、メモリセルを構成するトランジスタのしきい値電圧のばらつきが大きくなり、その動作マージンが低下し、低電源電圧下においても安定に読出および書込を行なうのが困難となる。

このような低電源電圧下においても、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）において、データの書込／読出を安定に行なうことを目的とする様々な構成が提案されている。

たとえば特許文献１（特開２００２−０４２４７６号公報）に示される構成においては、データ読出時には、外部電源電圧と同一電圧レベルの電圧をＳＲＡＭセルに動作電源電圧として供給し、一方、データ書込時には、メモリセルに動作電源電圧として、外部電源電圧よりも低い電圧（ＶＣＣ−ＶＴＨ）を供給する。データ書込時において、ワード線により選択されたメモリセルのスタティック・ノイズ・マージン（ＳＮＭ）が低下し、保持データの反転が容易となり、書込マージンを向上させることを図る。

また、特許文献２（特開２００４−３０３３４０号公報）においては、ＳＲＡＭセル列単位で基板（バックゲート）電位を制御し、選択列のメモリセルのバックゲート電位を、データ書込時とデータ読出時とで異ならせることにより、データ書込を高速化する構成が示されている。データ書込時、ソース−バックゲート間を深い逆バイアス状態に設定してバックゲート効果を大きくして、メモリセルのスタティック・ノイズ・マージンを小さくして、データの書込を高速で行なう。読出時においては、メモリセルトランジスタのバックゲート−ソース間を浅いバイアス状態として、スタティック・ノイズ・マージンを大きくして、安定にデータを保持させる。

さらに、特許文献３（特開２００４−３６２６９５号公報）においては、ＳＲＡＭセル列単位で、メモリセルへハイ側およびロー側電源電圧を供給するＶＤＤ／ＶＳＳソース線の電圧レベルを設定する構成が示される。すなわち、スタンバイ状態時およびデータ書込時においては、電源電圧ＶＤＤ／ＶＳＳのレベルを、メモリセルトランジスタのゲート−ソース間電圧の絶対値が小さくなる状態に設定し、ゲートリーク電流を防止し、書込およびスタンバイ時における消費電流を低減する。一方、読出動作時においては、選択列のＶＤＤ／ＶＳＳソース線電位を、メモリセルトランジスタのゲート−ソース間電圧の絶対値が大きくなる状態に設定し、メモリセルトランジスタの電流駆動力を大きくして、データの高速読出を図る。
特開２００２−０４２４７６号公報 特開２００４−３０３３４０号公報 特開２００４−３６２６９５号公報

特許文献１に示される構成においては、メモリセルアレイのメモリセルに共通に、電圧供給回路からの電圧がメモリセルの内部電源電圧として供給される。したがって、書込サイクル時において、メモリセルの内部電圧（動作電源電圧）を低下させることにより、書込マージンを改善することができる。行デコーダにより選択されて活性化されたワード線に接続されるメモリセルのすべての内部電圧が低下する。したがって、列デコーダにより選択された列の書込対象のメモリセルは、スタティック・ノイズ・マージンが小さくされて、書込を容易に行なうことができる。しかしながら、同時に、非選択列かつ選択行の非書込対象のメモリセルも、そのスタティック・ノイズ・マージンが低下し、データの書込(保持データの反転)が容易に生じる状態となる。したがって、この選択行かつ非選択列のメモリセルの読出マージン（スタティック・ノイズ・マージン）が低下し、ビット線電流（カラム電流）によりデータが反転し、記憶データが消失する可能性がある。

特許文献２に示される構成においては、列単位で、基板電位を変更することにより、書込マージンを改善することを図る。選択列および非選択列の基板電位の設定の制御のために、列アドレス信号を用いる。列単位での電圧制御のために、基板領域は、１列のメモリセルに共通なウェル領域で形成され、その抵抗および容量が比較的大きい。特に、メモリ容量が増大した場合、１列に配列されるメモリセルの数が大きくなる。この状態において、基板領域の配線抵抗および容量を抑制するためには、基板電位を切換えるためのスイッチング素子を、各列において複数箇所に配置するのが望ましい。この場合、基板電位切換のために、基板電位切換用スイッチング素子に対して列選択用の列アドレス信号を配線する必要がある。この結果、配線数が増加し、配線レイアウト面積が増大し、応じてメモリセルアレイの面積が増大する。また、列アドレス信号(列選択信号)を高速で基板電位切換用スイッチング素子へ伝達するために、ドライブ回路等が余分に必要となり、回路規模が増大し、また消費電流が増大する。さらに、基板電位切換用のスイッチング素子を制御するための信号を伝達する配線長も長くなるため、スイッチング素子制御信号伝達線の充放電電流が大きくなり、消費電力が増加するという問題が生じる。

また、基板電位変更のタイミングと列アドレス信号の変化タイミングとの調整を行なって、メモリセルのスタティック・ノイズ・マージンが低下した状態で、メモリセルへのデータの書込を行なう必要があり、タイミング設計が困難となるという問題が生じる。

また、特許文献３に示される構成においては、メモリセル列単位で、ＶＤＤ／ＶＳＳソース線の電位を制御している。しかしながら、この特許文献３は、メモリセルのハイ側電源電位（ＶＤＤソース電位）またはメモリセルロー側電源電圧（ＶＳＳソース電位）を制御しているものの、スタンバイ状態時または非選択列メモリセルのゲートリーク電流を低減し、かつ選択列のビット線の充放電電流を低減することにより、消費電力を低減することを目的としている。特許文献３においては、データ書込時の書込マージンを改善する構成は示されていない。また、ＶＤＤソース線およびＶＳＳソース線の電位制御には、列選択信号が用いられており、電位制御用スイッチの配置によっては、先の特許文献２と同様の問題が生じる。

それゆえ、この発明の目的は、低電源電圧下においても、消費電流を増大させることなく安定に書込／読出を行なうことのできる半導体記憶装置を提供することである。

この発明の他の目的は、簡易な回路構成で選択列のハイ側電源電圧および／またはロー側電源線の電位を列単位で容易に調整することのできるスタティック型半導体記憶装置を提供することである。

この発明の第１の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、メモリセル列各々に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、メモリセル列各々に対応して配置され、各々が対応の列のメモリセルに第１の電源電圧を供給する複数のセル電源線と、各メモリセル列に対応して配置され、各々が少なくとも、対応の列のビット線の電圧に従って選択的に対応のセル電源線の第１の電源電圧の供給を遮断する複数の書込補助回路を備える。

この発明の第２の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、各メモリセル列に対応して配置され、各々が対応の列のメモリセルに第１の電源電圧を供給する複数のセル電源線と、第１の電源電圧と異なる電圧レベルのソース電圧を供給するダミーソース線と、各メモリセル列に対応して配置され、各々が対応の列のビット線の電圧に応答して、少なくとも対応の列のセル電源線への第１の電源電圧供給およびダミーソース線へのソース電圧の供給を遮断しかつ対応のセル電源線を対応のダミーソース線に結合する書込補助回路を備える。

この発明の第３の観点に係る半導体記憶装置は、各々が行列状に配列される複数のメモリセルを有する複数のメモリブロックと、各メモリブロック内において各メモリセル列に対応して配置され、各々が対応の列のメモリセルが接続する複数のローカルビット線と、各メモリブロック内において、各メモリセル列に対応して配置され、各々が対応のメモリセルへ第１の電源電圧を供給する複数のセル電源線と、これら複数のメモリブロックに共通に、各メモリセル列に対応して配置される複数のグローバルビット線と、各セル電源線に対応して配置され、各々が対応の列のグローバルビット線の電圧に従って対応のセル電源線への第１の電源電圧の供給を遮断する複数の書込補助回路を備える。

この発明の第４の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル列に対応して列方向に延在して配置され、各々に対応の列のメモリセルのトランジスタが形成されるウェル領域と、各列に対応して線配置され、各々が対応の列のビット線の電圧に従って対応の列のウェル領域の電圧供給を制御する書込補助回路を備える。

この発明の第５の観点に係る半導体記憶装置は、行列状に配列される複数メモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、各メモリセル列に対応して配置され、各々が対応の列のメモリセルに第１の電源電圧を伝達する複数の第１セル電源線と、各メモリセル列に対応して配置され、各々が対応の列のメモリセルに第２の電源電圧を伝達する複数の第２セル電源線と、各メモリセル列に対応して配置され、各々が対応の列のビット線の電位に従って対応の列の第１および第２セル電源線の電圧差を低減するように第１および第２の電源線の電圧レベルを設定する複数の書込補助回路を備える。

ビット線電位に従って、メモリセル列のセル電源線またはウェル領域の電圧供給を制御しており、したがって、列アドレス信号を利用することなく、また複雑なタイミング制御を行なうことなく、メモリセル列単位でセル電源線またはウェル領域の電圧制御を行なうことができる。また、セル電源線への第１の電源電圧供給を遮断することにより、セル電源線がフローティング状態または別の電圧レベルとなり、選択列のメモリセルの電源電位がスタティック・ノイズ・マージンを低下する方向に変化し、応じて高速書込を行なうことができる。一方、スタンバイ時および読出時においては、ビット線電位変化はないかまたは微小であり、セル電源線への電源供給を持続することにより、安定にデータの保持および読出を行なうことができる。また、ウェル領域への電圧を調整することにより、メモリセルトランジスタのバックゲートバイアス効果によりトランジスタの電流駆動力を大きくすることができ、高速でデータの書込を行なうことができる。

また、列選択信号を利用していないため、電源線の電圧制御の回路構成が簡略化でき、またタイミング設計も選択信号のタイミングを考慮する必要がなく、設計が容易となる。また、特に列選択信号を利用する必要がなく、消費電力を低減することができる。

また、第１および第２のセル電源線を用いてメモリセルの電源線電位を調整することにより、これらのセル電源線の電位差の変化を早くさせることができ、書込補助を早いタイミングで機能させることができ、書込を高速化することができる。

また、この書込モード指示信号と列選択信号とに従って、第１および第２のセル電源線電位を調整するにより、ビット線電位変換前に、選択列のセル電源電圧を変更することができ、より書込動作を高速化することができる。また、この列選択信号を利用する場合、書込が行なわれる列のメモリセルの電源電圧を変化させ、データ読出時および非選択列のセル電源線には第１および第２の電源電圧が供給され、非選択メモリセルのデータ記憶特性を悪化させることなく、またデータ読出時の動作マージンを低下させることがなく、安定に書込および読出動作を行なうことができる。

また、列選択信号を利用するものの、基板領域に較べて充分に寄生容量および寄生抵抗の小さなセル電源線の電位を調整するだけであり、セル電源線の両端に書込補助用のスイッチング素子を配置するだけで十分に対応することができる。この書込補助回路を列選択回路の近傍に書込補助回路を配置することにより、配線の錯綜を防止することができ、また、配線長が長くなるのを抑制することができ、セル電源線の電位制御のための列選択信号生成部の消費電流の増大を抑制することができる。

以上により、低電源電圧下においても安定にデータの書込／読出を行なうことができ、電源電圧を低下させることにより、半導体記憶装置全体の消費電力を低減することが可能となる。

また、安定に書込／読出を行なうことができ、素子の微細化に伴ってしきい値電圧などのトランジスタ特性のばらつきが大きくなっても、書込／読出のマージンを改善することができ、歩留り向上を実現でき、またコストを低減することができる。

［全体の構成］
図１は、この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１と、メモリセル列それぞれのメモリセル電源電圧を、各列単位で調整するセル電源制御ユニット２を含む。メモリセルＭＣを各列に対応して対を成して、ビット線ＢＬ０，／ＢＬ０、…、ＢＬｎ，／ＢＬｎが配列される。メモリセルアレイ１において、さらに、メモリセルＭＣの各行に対応してワード線ＷＬ０−ＷＬｍが配設される。

メモリセルアレイ１においては、さらに、各メモリセル列単位でその電圧レベルが設定されるセル電源線ＰＶＬ０−ＰＶＬｎが配設される。

セル電源制御ユニット２は、ビット線対ＢＬ０，／ＢＬ０、…、ＢＬｎ，／ＢＬｎそれぞれに対して設けられる書込補助回路ＰＣＫ０−ＰＣＫｎを含む。これらの書込補助回路ＰＣＫ０−ＰＣＫｎは、それぞれ対応のビット線対ＢＬ０，／ＢＬ０、…ＢＬｎ／ＢＬｎの電圧レベルに従って、対応のセル電源線ＰＶＬへのセル電源電圧の供給を遮断する(フローティング状態に設定するまたな別の電圧レベルに設定する）。セル電源線は、ハイ側電源電圧ＶＤＤ、ロー側電源電圧ＶＳＳおよびバックゲート電圧のいずれかの電圧を伝達する。メモリセルがＭＯＳトランジスタ(絶縁ゲート型電界効果トランジスタ)で構成されており、バックゲート電圧は、その基板領域へ印加される電圧である。

この半導体記憶装置は、さらに、内部行アドレス信号ＲＡに従ってアドレス指定された行に対応するワード線を選択状態へ駆動する行選択駆動回路３と、内部列アドレス信号ＣＡに従って選択列に対応するビット線対を選択する列選択回路４と、データ書込時、列選択回路４により選択された列に対応するビット線対へ書込データを伝達する書込回路５と、列読出時、列選択回路４より選択された列に対応するビット線からのデータを検知し増幅して読出データを生成する読出回路６と、外部からのアドレス信号ＡＤと書込指示信号ＷＥとチップイネーブル信号ＣＥとに従って、内部行アドレス信号ＲＡ、内部列アドレス信号ＣＡおよび各動作に必要な制御信号を生成する主制御回路７を含む。

行選択駆動回路３は、行アドレス信号をデコードするロウデコーダおよびロウデコード結果にしたがって選択ワード線を選択状態へ駆動するワード線駆動回路を含み、主制御回路７からのワード線活性化タイミング信号に従って選択行に対応するワード線を選択状態へ駆動する。同様、列選択回路４も、主制御回路７からの列選択タイミング信号に従って、列アドレス信号ＣＡをデコードしかつデコード結果に従って生成される列選択信号に基づいて、選択列に対応するビット線を選択する。

書込回路５は、入力バッファおよび書込ドライブ回路を含み、データ書込時、外部からの書込データＤＩに従って内部書込データを生成する。読出回路６は、センスアンプ回路および出力バッファを含み、データ読出モード時、センスアンプにより検知、増幅されたデータを出力バッファでバッファ処理して外部読出データＤＯを生成する。書込回路５および読出回路６は、複数ビットのデータの書込および読出をそれぞれ行なっても良く、また、図１に示すメモリセルアレイ１が、１ビットの入出力データに対応して配置されていてもよい。

メモリセルアレイ１において、また、ビット線ＢＬ０，／ＢＬ０…ＢＬｎ，／ＢＬｎに対して、ビット線を所定の電圧レベルにプリチャージしかつ読出時読出電流（カラム電流）を供給するビット線負荷回路が設けられるが、図１においては、このビット線負荷回路は示していない。

図２は、図１に示すメモリセルＭＣの構成の一例を示す図である。図２においては、メモリセルＭＣが、フルＣＭＯＳシングルポートＳＲＡＭセルで構成される場合を示す。図２において、メモリセルＭＣは、ハイ側電源ノードＶＨとストレージノードＮＤ１の間に接続されかつそのゲートがストレージノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１と、ストレージノードＮＤ１とロー側電源ノードＶＬの間に接続されかつそのゲートがストレージノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＮＱ１と、ハイ側電源ノードＶＨとストレージノードＮＤ２の間に接続されかつそのゲートがストレージノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、ストレージノードＮＤ２とロー側電源ノードＶＬの間に接続されかつそのゲートがストレージノードＮＤ１に接続されるＮチャネルＭＯＳトランジスタＮＱ２と、ワード線ＷＬ上の電圧に従ってストレージノードＮＤ１およびＮＤ２を、それぞれビット線ＢＬおよび／ＢＬに結合するＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４を含む。

この図２に示すメモリセルＭＣの構成においては、ＭＯＳトランジスタＰＱ１およびＮＱ１が、ＣＭＯＳインバータを構成し、また、ＭＯＳトランジスタＰＱ２およびＮＱ２がＣＭＯＳインバータを構成し、これらのインバータの入力および出力が交差結合され、インバータラッチを構成する。したがって、ストレージノードＮＤ１およびＮＤ２には、互いに相補なデータが保持される。

図３は、図２に示すメモリセルＭＣのトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２のインバータラッチの伝達特性を示す図である。図３において、横軸に、ストレージノードＮＤ１の電圧レベルを示し、縦軸に、ストレージノードＮＤ２の電圧レベルを示す。曲線ｋ１がＭＯＳトランジスタＰＱ１、ＮＱ１およびＮＱ３のインバータ特性を示し、曲線ｋ２が、ＭＯＳトランジスタＰＱ２、ＮＱ２およびＮＱ４のインバータ特性を示す。この曲線ｋ１および曲線ｋ２は、一方の曲線を傾き４５°の線に対して対称に折り返した関係になる。この曲線ｋ１および曲線ｋ２においては、いわゆる「セルの目」と呼ばれる領域が形成される。この「セルの目」における図において破線で示す内接正方形の一辺の長さが、データ保持時および読出時のスタティック・ノイズ・マージンＳＮＭと称され、保持データの安定性を示す。このスタティック・ノイズ・マージンＳＮＭは、また、曲線の内接円の直径で規定されることもある。曲線ｋ１およびｋ２の両端の交点Ｓ１およびＳ２は、安定点を示し、点Ｓ１が、データ“０”を示し、点Ｓ２が、データ“１”を示す。

入出力伝達特性において、ハイ側電源電圧ＶＤＤまたは電圧レベルが低下した場合、曲線ｋ１が、曲線ｋｋ１に移動し、曲線ｋ２が、曲線ｋｋ２に移動し、応じてスタティック・ノイズ・マージンが低下し、データの安定性が劣化する。また、ロー側電源電圧ＶＳＳを上昇させた場合、曲線ｋ２および曲線ｋ１が、同様、ハイ側電源電圧ＶＤＤの変化の時とそれぞれ反対の方向に変化し、スタティック・ノイズ・マージンが劣化する。

データ書込時においてはアクセストランジスタＮＱ３およびＮＱ４を介して内部のストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬに結合される。このときのメモリセルの入出力伝達特性としては、図３の点Ｓ２またはＳ1が存在せず、曲線ｋ１およびｋ２は、この部分で開いた状態となり、単一の安定点を持つことが必要となる。データ書込時においては、メモリセルのラッチ力が大きい場合、データの反転が生じず、データの書込を行えない。したがって、安定にデータを書込むためには、メモリセルのラッチ能力を小さくして、書込マージンを大きくする必要がある。

本発明の実施の形態においては、これを利用して、データ書込時、ビット線電位がＨレベル（論理ハイレベル）およびＬレベル（論理ローレベル）に駆動されることを利用して、選択列のセル電源電圧ＶＤＤまたはＶＳＳの電圧レベルを変化させて、セルのデータ保持の安定性を低下させて、書込マージンを増大させる。

図１に示すセル電源線ＰＶＬ０−ＰＶＬｎは、前述のように、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳおよびバックゲート電圧のいずれであってもよい。以下においては、まず、ハイ側電源電圧ＶＤＤの電圧レベルを調整する構成について説明する。

また、上述の構成においては、ビット線ＢＬおよび／ＢＬの一方端に書込補助回路が配置されている。しかしながら、この書込補助回路は、ビット線の両端に設けられてもよく、また、ビット線の中央部において１つ配置されてもよい。従って、ビット線対あたりの書込補助回路の数は、従って、少なくとも１つであればよく、その数は、ＶＤＤソース線の負荷、メモリセルの電流駆動力およびライトドライバの電流駆動力等を考慮して適切な値に定められる。

［実施の形態１］
図４は、この発明の実施の形態１に従う書込補助回路の構成を示す図である。図４においては、１対のビット線ＢＬおよび／ＢＬに対して設けられる書込補助回路の構成を示す。図４において、ビット線ＢＬおよび／ＢＬには、１列のメモリセルＭＣが共通に結合される。このビット線ＢＬおよび／ＢＬに対し、セル電源線として、ハイ側電源電圧ＶＤＤを伝達するハイ側電源線（以下、ＶＤＤソース線と称す）ＶＤＭが設けられる。このＶＤＤソース線ＶＤＭは、対応の列のメモリセルＭＣのハイ側電源ノードＶＨに共通に結合される。

書込補助回路は、ＶＤＤソース線ＶＤＭの両端に設けられる書込補助回路ＰＣＫａおよびＰＣＫｂを含む。これらの書込補助回路ＰＣＫａおよびＰＣＫｂは、同一回路構成を有し、それぞれの対応する部分には同一参照番号を付す。

書込補助回路ＰＣＫａは、ビット線ＢＬの電圧を受けるインバータＩＶ１と、補のビット線／ＢＬ上の電圧を受けるインバータＩＶ２と、ハイ側電源ノードとＶＤＤソース線ＶＤＭの間に直列に接続され、それぞれのゲートにインバータＩＶ１およびＩＶ２の出力信号を受けるＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２を含む。ＶＤＤソース線ＶＤＭの両端に、書込補助回路ＰＣＫａおよびＰＣＫｂを配置することにより、このＶＤＤソース線ＶＤＭの配線抵抗を等価的に小さくすることができ、安定に電圧降下を生じさせることなく対応のメモリセルへハイ側電源電圧ＶＤＤを供給することができ、また、書込完了後、高速で、ＶＤＤソース線ＶＤＭを元のハイ側電源電圧ＶＤＤレベルに復帰させることができる。

ビット線ＢＬおよび／ＢＬは、図１に示す列選択回路４に含まれる列選択ゲートＣＳＧを介して、ライトドライバ回路５ａおよびセンスアンプ回路６ａに結合される。ライトドライバ５ａは、図１に示す書込回路５に含まれ、センスアンプ回路６ａは、図１に示す読出回路６に含まれる。

図５は、図４に示すメモリセルＭＣのトランジスタの接続を示す図である。図５に示すように、メモリセルＭＣのＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２のハイ側電源ノード（ソースノード）ＶＨが共通にＶＤＤソース線ＶＤＭに結合される。ストレージノードＮＤ１およびＮＤ２には、記憶データに応じてＨレベルまたはＬレベルの相補データが保持される。

また、ビット線ＢＬおよび／ＢＬに対して、データ読出時カラム電流を供給するビット線負荷回路９が設けられる。このビット線負荷回路９は、ビット線ＢＬおよび／ＢＬを、ハイ側電源電圧ＶＤＤレベルにプリチャージする。通常、データ書込時においては、このビット線負荷回路９は、非活性状態とされ、ビット線の電圧を確実に書込データに応じて高速でフルスイングさせる（ＶＤＤおよびＶＳＳのレベルに駆動する）。

図６は、図４に示す回路（以下、１列のメモリセルおよび書込補助回路をメモリ回路と称す）のデータの読出および書込時の動作を簡単に示す信号波形図である。以下、図６を参照して、図４に示すメモリ回路の動作原理を簡単に説明する。

データ読出時、まず行アドレス信号（図１の行アドレス信号ＲＡ）に従って、図１に示す行選択駆動回路３により、選択行に対応するワード線ＷＬがＨレベル（電圧ＶＤＤレベル）へ駆動される。このワード線ＷＬが選択状態へ駆動されると、図５に示すアクセストランジスタＮＱ３およびＮＱ４が導通し、ビット線ＢＬおよび／ＢＬがストレージノードＮＤ１およびＮＤ２にそれぞれ接続される。ビット線負荷回路９からは、ビット線ＢＬおよび／ＢＬに、カラム電流が供給されており、このビット線ＢＬおよび／ＢＬの電位が、変化する。

今、ストレージノードＮＤ１およびＮＤ２に、それぞれＨレベルおよびＬレベルデータが格納されている状態を考える。この場合、ビット線ＢＬからカラム電流がストレージノードＮＤ２をおよびＭＯＳトランジスタＮＱ２を介してロー側電源ノードへ放電され、補のビット線／ＢＬの電位が低下する。ストレージノードＮＤ２の電圧レベルは、アクセストランジスタＮＱ４とドライバトランジスタＮＱ２の電流駆動力（チャネル抵抗）とビット線負荷抵抗とにより決定される電圧レベルに上昇する。

一方、ストレージノードＮＤ１は、Ｈレベルであり、ビット線ＢＬの電位とほぼ同じであり、ＭＯＳトランジスタＮＱ１がオフ状態であり、したがって、ノードＮＤ１の電圧レベルはほとんど変化しない。

補のビット線／ＢＬは、選択メモリセルを介して放電され、その電圧レベルは低下する。ビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧを介して内部データ線に結合され、さらにセンスアンプに結合されてデータの読出が行なわれる。このデータ読出時において、ビット線の電圧振幅は小さく、補のビット線／ＢＬの電位は、インバータＩＶ２の入力論理しきい値ＶＴよりも高い電圧レベルである。したがって、インバータＩＶ２の出力信号はＬレベルを維持し、書込補助回路ＰＣＫａおよびＰＣＫｂそれぞれにおいて、ＭＯＳトランジスタＰＴ１およびＰＴ２はオン状態であり、ＶＤＤソース線ＶＤＭはハイ側電源ノードに結合され、ＶＤＤソース線ＶＤＭはハイ側電源電圧ＶＤＤレベルを維持する。

したがって、データ読出時、ストレージノードＮＤ２の電圧レベルが、ＭＯＳトランジスタＮＱ２およびＮＱ４のβ比（コンダクタンス比）に応じてその電圧レベルが上昇するものの、スタティック・ノイズ・マージンは十分大きく、データの破壊を生じることなく安定にデータを読出すことができる。

選択列かつ非選択行のメモリセルにおいても、安定にセル電源電圧が供給され、また、アクセストランジスタはオフ状態であり、非選択メモリセルにおいて電流の流れる経路は存在せず、安定にデータは保持される。

データ読出期間が完了すると、ワード線ＷＬが非選択状態となり、ＭＯＳトランジスタＮＱ３およびＮＱ４がオフ状態となると、ストレージノードＮＤ１およびＮＤ２は、元のＨレベルおよびＬレベルに復帰する。また、ビット線ＢＬおよび／ＢＬも、ビット線負荷回路９により、元のプリチャージ電圧（ＶＤＤレベル）に復帰する。

データ書込時においても、同様、ワード線ＷＬが選択状態へ駆動される。次いで、ライトドライバ回路５ａから列選択ゲートＣＳＧを介して書込データ画選択列のビット線に伝達され、書込データに応じてビット線ＢＬおよび／ＢＬがＨレベルおよびＬレベルに駆動される。今、ストレージノードＮＤ１がＨレベルに保持された状態で、ビット線ＢＬがＬレベルへ、またビット線／ＢＬがＨレベルに駆動される場合を考える。この場合、ストレージノードＮＤ１およびＮＤ２に保持されるデータと逆論理レベルのデータがメモリセルに書込まれる。このとき、ビット線ＢＬおよび／ＢＬのうち、Ｌレベルのビット線（ビット線ＢＬ）の電位レベルは、ロー側電源電圧ＶＳＳレベルである。したがって、書込補助回路ＰＣＫａおよびＰＣＫｂにおいて、インバータＩＶ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＴ１がオフ状態となり、ハイ側電源ノード（ＶＤＤ供給ノード）とＶＤＤソース線ＶＤＭとが分離され、ＶＤＤソース線ＶＤＭは、フローティング状態にある。

ワード線ＷＬが選択状態へ駆動されると、アクセストランジスタＮＱ３およびＮＱ４を介してストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬにより結合され、その電圧レベルが書込データに応じて変化する。

このデータ書込時、メモリセルＭＣにおいてデータ反転時、ＭＯＳトランジスタＰＱ１およびＰＱ２を介してともに電流が流れ（セル内の貫通電流およびＬレベルビット線への放電）、フローティング状態のＶＤＤソース線ＶＤＭの蓄積電荷が放電され、選択メモリセルＭＣのハイ側電源ノードＶＨの電圧レベルが低下する。応じて、メモリセルＭＣのデータ保持特性が低下し、書込特性が改善され、正確にかつ高速で書込データに応じて、ストレージノードＮＤ１およびＮＤ２を、それぞれＬレベルおよびＨレベルに駆動することができる。

図７は、この図４に示すメモリセル回路のより具体的な動作波形を示す図である。データ読出時、ワード線ＷＬが選択状態へ駆動されると、図５に示すＭＯＳトランジスタＮＱ３およびＮＱ４がオン状態となり、ビット線ＢＬおよび／ＢＬがストレージノードＮＤ１およびＮＤ２にそれぞれ結合される。この場合、上述のように、ビット線ＢＬまたは／ＢＬの電位が記憶データに応じて変化するものの、その変化電位は、インバータＩＶ１およびＩＶ２の入力論理しきい値ＶＴよりも高い電圧レベルである。したがって、インバータＩＶ１およびＩＶ２の出力信号はＨレベルを維持し、ＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２はともにオン状態にあり、ＶＤＤソース線ＶＤＭは、選択メモリセルを介して放電されても、電源電圧ＶＤＤレベルを維持する。

したがって、ストレージノードＮＤ１およびＮＤ２のうち、Ｌレベルデータを記憶するストレージノード（ストレージノードＮＤ２）の電位が、データ読出時、ビット線からのカラム電流により上昇しても、十分にスタティック・ノイズ・マージンは大きくされており、安定にデータを保持することができ、正確にデータを読出すことができ、また、データの破壊は生じない。

データ書込時、まずビット線ＢＬおよび／ＢＬに、図４に示すライトドライバ回路５ａから選択列に対するビット線ＢＬおよび／ＢＬへ、列選択ゲートＣＳＧ（図４参照）を介して書込データが伝達され、これらのビット線ＢＬおよび／ＢＬの電圧レベルがＨレベルおよびＬレベルに設定される。このビット線ＢＬおよび／ＢＬの電位変化により、書込補助回路ＰＣＫａおよびＰＣＫｂにおいて、インバータＩＶ１およびＩＶ２の出力信号の一方がＨレベルとなり、対応のＰチャネルＭＯＳトランジスタＰＴ１またはＰＴ２がオフ状態（ＯＦＦ）となり、ＶＤＤソース線ＶＤＭがフローティング状態となる。

この状態で、ワード線ＷＬが選択状態に駆動され、ストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬにそれぞれ結合される。このとき、メモリセルＭＣの保持データと逆論理レベルの書込データが伝達されているため、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２において貫通電流が流れ、また、Ｌレベルのビット線にセルハイ側電源ノードＶＨから電流が流れ、フローティング状態のＶＤＤソース線ＶＤＭの電位が降下する。

このＶＤＤソース線ＶＤＭの電位降下と並行して、ビット線ＢＬおよび／ＢＬの電位に応じて、ストレージノードＮＤ１およびＮＤ２の電位が変化する。図７において、ストレージノードＮＤ１およびＮＤ２が、それぞれＨレベルおよびＬレベルデータの格納時に、ＬレベルおよびＨレベルデータが格納される場合の信号波形を示す。セルのデータ保持特性に従ってストレージノードＮＤ１およびＮＤ２の電圧レベルが、ビット線電圧に応じて緩やかに変化し、その電圧レベルが同一となると、セルのラッチ状態が反転し、高速でビット線電圧に応じたＨおよびＬレベルに、これらのストレージノードＮＤ１およびＮＤ２の電圧レベルが変化する。したがって、ＶＤＤソース線の電圧レベルの低下に従って、保持特性の安定性が低下し、書込マージンが増大すると、容易にストレージノードＮＤ１およびＮＤ２の電位レベルが、安定点から不安定点に変化し、これらのストレージノードＮＤ１およびＮＤ２は、その電位が変化し、書込データに応じた電位レベルに維持される。ノードＮＤ１およびＮＤ２が、それぞれ書込データに応じて電圧ＶＤＤ−ΔＶおよびＶＳＳレベルに駆動されると、メモリセルＭＣにおいて、貫通電流が流れる経路が遮断されるため、ＶＤＤソース線ＶＤＭの電位降下が停止する（ハイ側ストレージノードと同一電圧レベルとなる；負荷トランジスタＰＱ１、ＰＱ２のチャネル抵抗を無視する）。

ハイ側ストレージノードの電圧は、このときＶＤＤソース線ＶＤＭの電圧レベルであり、書込補助回路ＰＣＫａおよびＰＣＫｂにおいてＭＯＳトランジスタＰＴ1およびＰＴ２がオフ状態であり、対応のビット線ＢＬまたは／ＢＬの電圧レベルがＶＤＤレベルであっても、ワード線電圧が電圧ＶＤＤであれば、アクセストランジスタ（ＮＱ３、ＮＱ４）のしきい値電圧の影響によりストレージノードは、最大電圧ＶＤＤ−Ｖｔｈの電圧レベルにまでライトドライバにより駆動されるだけであり、電源電圧ＶＤＤより低い電圧レベルとなる。

データ書込が完了すると、ワード線ＷＬが非選択状態へ駆動され、メモリセルのデータが安定に維持され、次いでビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧにより、書込ドライバ回路５ａと分離され、ビット線ＢＬおよび／ＢＬが、ビット線負荷回路９（図４参照）により、元の電圧レベルに復帰する。

ビット線ＢＬおよび／ＢＬの電圧復帰に応じて、インバータＩＶ１およびＩＶ２の出力信号はともにＨレベルとなり、応じて、ＭＯＳトランジスタＰＴ１およびＰＴ２がオン状態となり、再び、ＶＤＤソース線ＶＤＭの電圧レベルがハイ側電源電圧ＶＤＤレベルに復帰する。このＶＤＤソース線ＶＤＭの電圧レベルの復帰に従ってハイ側ストレージノードの電圧が電圧ＶＤＤレベルにまで上昇する。

データ書込時、選択行かつ非選択列のメモリセルについては、書込データは伝達されず、ビット線ＢＬおよび／ＢＬには、データ読出時と同様の電位変化が生じる。したがって、読出動作時と同様、選択列かつ選択行のメモリセルのＶＤＤソース線ＶＤＭは、ハイ側電源電圧ＶＤＤレベルに維持されており、選択行／非選択列のデータ保持特性は劣化せず、データの読出破壊は生じる可能性は極めて小さく、安定にデータを保持することができる。

また、非選択行かつ選択列のメモリセルにおいては、セルハイ側電源ノードＶＨの電圧レベルが低下するものの、アクセストランジスタはオフ状態にあり、セル内部において電流が流れる経路は存在せず、安定に記憶データは保持される。

以上のように、この発明の実施の形態１に従えば、ビット線電位に従って、ハイ側電源電圧を供給するＶＤＤソース線を選択的にフローティングまたは電源供給状態に維持している。したがって、データ書込時においてのみ、選択列のメモリセルの電源電圧レベルを変化させることができ、書込マージンを増大させて、高速でデータの読出を行なうことができる。

また、読出時においては、選択列のビット線電位振幅は小さく、ＶＤＤソース線は、ハイ側電源電圧ＶＤＤレベルに維持され、メモリセルは安定にデータを保持する。

また、このＶＤＤソース線ＶＤＭ両側に、書込補助回路ＰＣＫａおよびＰＣＫｂを配置することにより、ＶＤＤソース線ＶＤＭの配線抵抗に起因する電位低下を防止することができ（等価的にＶＤＤソース線の配線長を１／２に設定することができ）、応じて、読出動作時に、メモリセルのスタティック・ノイズ・マージンが低下するのを防止することができる。

また、単にビット線電位に基づいて、ＶＤＤソース線の電位を制御しているだけであり、列アドレス信号を利用する必要がなく、この列アドレス信号を電圧制御に用いるための配線が不要となる。

また、ビット線電圧を利用しており、ＶＤＤソース線の状態を設定しており、ワード線選択時には、メモリセル電源線の状態は設定されており、電源線の状態の設定とワード線選択との間のタイミング調整を行なうための回路は特に要求されず、電源制御の構成が簡略化される。

また、書込特性を改善することができ、ハイ側電源電圧ＶＤＤを低下させても、安定にメモリ動作を行なうことができ、データ保持特性が保証される下限電圧レベルの限度はあるものの、セル電源電圧を低下させることにより、消費電力を低減することができる。

なお、書込補助回路ＰＣＫａおよびＰＣＫｂにおいて、ＶＤＤソース線とハイ側電源ノードとの接続を制御するＭＯＳトランジスタは、メモリセルアレイ内の最適な位置に配置することができ、両端だけでなく、このＶＤＤソース線の中央部に配置される構成が用いられてもよい。レイアウトの自由度が改善されるとともに、ＶＤＤソース線の配線抵抗に起因する電圧降下を抑制することができ、低電源電圧下における動作マージンを保持することができる。

［実施の形態２］
図８は、この発明の実施の形態２に従う半導体記憶装置の１列のメモリセルＭＣに関連する部分（メモリセル回路）の構成を概略的に示す図である。図８に示す構成においても、ＶＤＤソース線ＶＤＭの両側に、書込補助回路ＰＣＫａおよびＰＣＫｂが設けられる。ＶＤＤソース線ＶＤＭは、各列ごとに個々に配置され、対応の列において１列に整列するメモリセルＭＣのハイ側電源ノードＶＨに共通に結合される。図８においては、４行に配列されるメモリセルＭＣを代表的に示す。各メモリセル行に対応してワード線ＷＬ０−ＷＬ３が配置される。

ビット線ＢＬおよび／ＢＬが、メモリセル列に対応して配置され、ビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧを介して内部データバスＩＯに結合される。この列選択ゲートＣＳＧは、コラムデコーダ４ａからの列選択信号ＣＳＬに従って選択的に導通し、対応のビット線ＢＬおよび／ＢＬを内部データバスＩＯに結合する。コラムデコーダ４ａは、図１に示す列選択回路に含まれ、主制御回路７から与えられる列アドレス信号ＣＡをデコードし、列選択信号ＣＳＬを生成する。

ビット線ＢＬおよび／ＢＬには、図４に示す構成と同様、ビット線負荷回路が設けられるもの、図８においては、図面を簡略化するため、このビット線負荷回路は示していない。スタンバイ状態時においては、ビット線ＢＬおよび／ＢＬは、電源電圧ＶＤＤレベルのＨレベルにプリチャージされる。このビット線負荷回路は、データ書込時、非導通状態に設定される。

書込補助回路ＰＣＫａおよびＰＣＫｂは、同一構成を有し、対応する部分には同一参照番号を付す。書込補助回路ＰＣＫａおよびＰＣＫｂの各々は、ビット線ＢＬおよび／ＢＬの電圧を受ける２入力ＮＡＮＤゲートＮＧ１と、ＮＡＮＤゲートＮＧ１の出力信号に従ってＶＤＤ電源ノードをＶＤＤソース線ＶＤＭに結合するＰチャネルＭＯＳトランジスタＰＴ３を含む。

すなわち、図８に示す書込補助回路ＰＣＫａおよびＰＣＫｂにおいては、先の実施の形態１の構成と異なり、ビット線ＢＬおよび／ＢＬそれぞれに対して配置されるインバータに代えて、２入力ＮＡＮＤゲートＮＧ１が設けられる。

メモリセルＭＣの接続は、図５に示すメモリセルＭＣの接続と同じであり、負荷トランジスタ（ＰＱ１，ＰＱ２）のハイ側電源ノードＶＨが共通にＶＤＤソース線ＶＤＭに結合される。

図９は、図８に示すメモリセル回路の動作を示す信号波形図である。以下、図９を参照して、図８に示すメモリセル回路の動作について簡単に説明する。データ読出時、アドレス指定された行に対応するワード線ＷＬの電位がＨレベル（ＶＤＤレベル）に立上がる。応じて、メモリセルＭＣにおいて、アクセストランジスタ（ＮＱ３，ＮＱ４）がオン状態となり、ストレージノードＮＤ１およびＮＤ２が、ビット線ＢＬおよび／ＢＬに結合される。これにより、Ｌレベルデータを記憶するストレージノード（たとえばＮＤ２）の電位が、ビット線（たとえば／ＢＬ）を介して流れるコラム電流にしたがって上昇する（トランジスタ（ＮＱ３，ＮＱ４）とドライバトランジスタ（ＮＱ１，ＮＱ２）のβ比とビット線負荷回路の抵抗値とに応じた電圧レベル）。

また、ビット線ＢＬおよび／ＢＬは、選択行のメモリセルＭＣの記憶データに応じて、その電位が変化する。ビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧを介して内部データバスＩＯに結合され、その電位レベルが持続的に変化する。しかしながら、このデータ読出時においては、ビット線ＢＬおよび／ＢＬの電位振幅は、ＮＡＮＤゲートＮＧ１の入力論理しきい値ＶＴＧの電圧レベルよりも高く、ＮＡＮＤゲートＮＧ１は、ビット線ＢＬおよび／ＢＬの電圧レベルはともにＨレベルと判断し、その出力信号はＬレベルに維持する。

したがって、ＭＯＳトランジスタＰＴ３はオン状態を維持し、ＶＤＤソース線ＶＤＭは、ハイ側電源電圧ＶＤＤレベルに維持される。これにより、先の実施の形態１同様に、安定にメモリセルＭＣのデータを保持しつつデータの読出を行なうことができる。

データ書込時においては、ビット線ＢＬおよび／ＢＬが、列選択ゲートＣＳＧからライトドライバ回路５ａを介して与えられる書込データに応じて、その電圧レベルがＨレベル（ＶＤＤレベル）およびＬレベル（ＶＳＳレベル）に駆動される。応じて、ビット線ＢＬおよび／ＢＬの一方の電圧レベルの低下により、ＮＡＮＤゲートＮＧ１の一方の入力がＬレベルとなり、その出力信号がＨレベルとなり、応じて、ＰチャネルＭＯＳトランジスタＰＴ３がオフ状態となり、ＶＤＤソース線ＶＤＭがフローティング状態となる。

ワード線ＷＬが、次いで、図示しない行選択回路の出力信号に従って選択状態へ駆動されると、選択行のメモリセルにおいて、ストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬに結合される。メモリセルの記憶データと逆論理レベルのデータの書込時においては、選択メモリセルのストレージノードＮＤ１およびＮＤ２の電圧レベルが変化する。このストレージノードの電位変化時、メモリセル内において、負荷トランジスタおよびドライバトランジスタを介して貫通電流が流れ、フローティング状態のＶＤＤソース線ＶＤＭの電荷が消費され、その電圧レベルが低下し、ストレージノードＮＤ１およびＮＤ２の電位差がさらに小さくなり、データ保持特性が、このＶＤＤソース線ＶＤＭの電位低下により低下し（書込マージンが増大し）、ストレージノードＮＤ１およびＮＤ２は、それぞれの記憶データが反転し、ビット線ＢＬおよび／ＢＬに伝達された書込データに応じた電圧レベルに設定される。

データ書込完了後、ワード線ＷＬが非選択状態へ駆動され、また、ビット線ＢＬおよび／ＢＬが元のプリチャージ電圧レベルに復帰し、応じて、ＮＡＮＤゲートＮＧ１の出力信号がＬレベルとなり、ＶＤＤソース線ＶＤＭの電圧レベルがハイ側電源電圧ＶＤＤレベルに復帰する。

ワード線ＷＬが選択状態であっても、列選択ゲートＣＳＧが非導通状態のときには、ビット線ＢＬおよび／ＢＬへの書込データの伝達は行なわれず、ビット線は、プリチャージ電圧レベルから、データ読出時と同様の電位変化を生じる。しかしながら、この場合、その電位振幅は小さく、ＮＡＮＤゲートＮＧ１の出力信号はＬレベルであり、ＶＤＤソース線ＶＤＭはハイ側電源電圧ＶＤＤを、ＰチャネルＭＯＳトランジスタＰＴ３を介して供給され、その電圧レベルは、ハイ側電源電圧ＶＤＤレベルに維持される。従って、選択行かつ非選択列のメモリセルは、安定に記憶データを保持する。

非選択行かつ選択列のメモリセルにおいては、実施の形態１と同様、メモリセルにおいては、電流が流れる経路は存在せず、記憶データは安定に保持される。

以上のように、この図８に示す実施の形態２に従う書込補助回路の構成を用いても、実施の形態１と同様の効果を得ることができる。

また、ＮＡＮＤゲートＮＧ１により、ビット線ＢＬおよび／ＢＬの電圧を受けてその変化を検出しており、ハイ側電源電圧ＶＤＤの供給ノードとＶＤＤソース線ＶＤＭとの間には、１つのＰチャネルＭＯＳトランジスタＰＴ３が接続されるだけである。したがって、このハイ側電源電圧供給ノードとＶＤＤソース線の間の抵抗成分（チャネル抵抗）が小さくなり、ＶＤＤソース線のハイ側電源電圧ＶＤＤへの復帰を高速に行なうことができる。また、ＶＤＤソース線ＶＤＬの配線抵抗が小さくされ、その電圧降下が小さく、安定に所定の電圧レベル（ＶＤＤレベル）のセル電源電圧を、対応の列のメモリセルのハイ側電源ノードへ供給することができる。

［実施の形態３］
図１０は、この発明の実施の形態３に従う半導体記憶装置のメモリセルアレイ部の構成を概略的に示す図である。図１０においては、４行４列に配列されるメモリセルＭＣに対する回路構成を概略的に示す。メモリセル列それぞれに対応して、ビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２およびＢＬ３，／ＢＬ３が配設される。

ビット線ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１は、２：１セレクタ４ｂ０に結合され、ビット線ＢＬ２，／ＢＬ２およびＢＬ３，／ＢＬ３は、同様、２：１セレクタ４ｂ１に結合される。これらの２：１セレクタ４ｂ０および４ｂ１は、列アドレス信号ＣＡに従って２：１選択を行ない、対応の２つのビット線対から１つのビット線対を選択する。

２：１セレクタ４ｂ０に対して、ライトドライバ回路５ａ０およびセンスアンプ回路６ａ０が配設され、２：１セレクタ４ｂ１に対して、ライトドライバ回路５ａ１およびセンスアンプ回路６ａ１が設けられる。

２：１セレクタ４Ｂ０および４ｂ１は、図１に示す列選択回路４に含まれ、列アドレス信号ＣＡに従って並行して列選択動作を行なう。ライトドライバ回路５ａ０およびセンスアンプ回路６ａ０が、データＤＩ０およびＤＯ０をそれぞれ入出力し、また、ライトドライバ回路５ａ１およびセンスアンプ回路６ａ１がそれぞれ、データビットＤＩ１およびＤＯ１をそれぞれ入出力する。したがって、この図１０に示す構成においては、２ビットデータの書込／読出が実行される。

メモリセル列それぞれに対応して、ワード線ＷＬ０−ＷＬ３が配設される。図１０に示すメモリセル電源制御の構成においては、各ビット線対においてメモリセルを複数のグループに分割し、各メモリセルグループに対して、分割ＶＤＤソース線が配設される。すなわち、ビット線ＢＬ０，／ＢＬ０に対して、分割ＶＤＤソース線ＶＤＭ０ＡおよびＶＤＭ０Ｂが列方向において平行に配設され、また、ビット線ＢＬ１，／ＢＬ１に対し、分割ＶＤＤソース線ＶＤＭ１ＡおよびＶＤＭ１Ｂが設けられる。ビット線ＢＬ２，／ＢＬ２に対し、分割ＶＤＤソース線ＶＤＭ２ＡおよびＶＤＭ２Ｂが設けられ、ビット線ＢＬ３，／ＢＬ３に対し、分割ＶＤＤソース線ＶＤＭ３ＡおよびＶＤＭ３Ｂが設けられる。

分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３Ａそれぞれに対応して、書込補助回路ＰＣＫａ０−ＰＣＫａ３が設けられ、分割ＶＤＤソース線ＶＤＭ０Ｂ−ＶＤＭ３Ｂそれぞれに対応して、書込補助回路ＰＣＫｂ０−ＰＣＫｂ３が設けられる。これらの書込補助回路ＰＣＫａ０−ＰＣＫａ３およびＰＣＫｂ０−ＰＣＫｂ３は、先の図８に示す書込補助回路ＰＣＫａおよびＰＣＫｂと同様の構成を備え、対応する構成要素には、同一の参照番号を付す。これらの書込補助回路ＰＣＫａ０−ＰＣＫａ３およびＰＣＫｂ０−ＰＣＫｂ３の各々は、対応のビット線対の各ビット線の電圧を受けるＮＡＮＤゲートＮＧ１と、対応のＮＡＮＤゲートＮＧ１の出力信号に従ってハイ側電源電圧ＶＤＤの供給ノード（以下、ＶＤＤ供給ノードと称す）と対応の分割ＶＤＤソース線とを選択的に結合するＰチャネルＭＯＳトランジスタＰＴ３を含む。

この図１０に示すメモリセル電源制御の構成において、データ読出時の動作は、先の実施の形態２に示す書込補助回路を用いた構成のそれと同じであり、ワード線選択に従って、各ビット線対において電位差が生じるものの、その電位差は小さく、対応のビット線の電位は、ＮＡＮＤゲートＮＧ１により、Ｈレベルであると判定され、それぞれ分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３ＡおよびＶＤＭ０Ｂ−ＶＤＭ３Ｂは、ハイ側電源電圧ＶＤＤレベルに維持され、安定なデータの読出が行なわれる。列アドレス信号ＣＡに従って、２：１セレクタ４ｂ０および４ｂ１により、それぞれ２：１選択が行なわれ、対応の２対のビット線のうち１対のビット線が選択され、２ビットデータＤＯ０およびＤＯ１が読出される。

データ書込時においても、列アドレス信号ＣＡに従って２：１セレクタ４ｂ０および４ｂ１が２：１選択を行い、ライトドライバ回路５ａ０および５ａ１が、それぞれ並行に書込データビットＤＩ０およびＤＩ１に従って選択列のビット線を駆動する。

この場合、選択ワード線（たとえばワード線ＷＬ３）に接続されるメモリセルにおいて、放電が行なわれる。分割ＶＤＤソース線ＶＤＭ０Ｂ−ＶＤＭ３Ｂのうち選択列に対応する分割ＶＤＤソース線の電位が低下する（既に、選択列の書込補助回路において、データ書込時、ＭＯＳトランジスタＰＴ３は、すべてオフ状態にある）。非選択列の分割ＶＤＤソース線は、ビット線電位はＨレベルであると判定され、ＭＯＳトランジスタＰＴ３はオン状態にあり、ハイ側電源電圧ＶＤＤレベルに維持され、記憶データは安定に保持される。

一方、非選択ワード線に対して設けられる分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３Ａに対しては、対応のメモリセルは、すべて非選択状態であり、分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３Ａはフローティング状態であるものの、メモリセルにおいて、ハイ側電源ノードからロー側電源ノードへ電流が流れる経路は存在せず、分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３Ａは、電源電圧ＶＤＤレベルを維持する。

具体的に、ワード線ＷＬ選択時において、たとえば、ビット線ＢＬ０および／ＢＬ０が選択された場合、分割ＶＤＤソース線ＶＤＭ０Ｂの電圧レベルが降下し、対応のメモリセルＭＣの書込マージンが増大し、高速でビット線ＢＬ０および／ＢＬ０の書込データに応じたデータのメモリセルへの書込が行なわれる。このとき、ビット線ＢＬ１および／ＢＬ１は非選択状態であり、図示しないビット線負荷回路によりプリチャージされた電圧レベルから対応のメモリセルＭＣを介して電流が流れ、ビット線ＢＬ１および／ＢＬの一方の電位レベルが低下するものの、その電位低下量は、データ読出時と同様であり、書込補助回路ＰＣＫｂ１は、ＮＡＮＤゲートＮＧ１の出力信号がＬレベルであり、ＭＯＳトランジスタＰＴ３がオン状態であり、安定にハイ側電源電圧ＶＤＤがメモリセルに対して供給され、安定にデータを保持する。

上述の動作は、ビット線対ＢＬ２，／ＢＬ２およびＢＬ３，／ＢＬ３についても同様である。

この図１０に示す構成において、各メモリセル列に対応して設けられるＶＤＤソース線を分割し、分割ＶＤＤソース線ごとに、その電圧レベルを、対応のビット線の電位に応じて制御することにより、ＶＤＤソース線の配線容量が低減され、データ書込時、分割ＶＤＤソース線の電位降下が高速となり、高速の書込を行なうことができ、また、書込完了後、選択列の分割ＶＤＤソース線の電位を高速で元の電源電圧レベルＶＤＤレベルに復帰させることができ、書込時間を短縮することができる。分割ＶＤＤソース線の配線抵抗の影響は、先の実施の形態１におけるように、各列に１つの連続的に延在するＶＤＤソース線を設け、両端に書込補助回路を設ける構成の場合と同様である。

また、図１０に示す構成においては、メモリセルアレイにおいて、ＶＤＤソース線を２分割し、分割ＶＤＤソース線の境界領域に、書込補助回路ＰＣＫａ０−ＰＣＫａ３を配置している。しかしながら、書込補助回路ＰＣＫａ０−ＰＣＫａ３は、分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３Ａの他方端（２：１セレクタに近い端）に配置され、メモリセルアレイ両端に、書込補助回路ＰＣＫａ０−ＰＣＫａ３およびＰＣＫｂ０−ＰＣＫｂ３が対向して配置される構成が用いられてもよい。

また、各列ごとに、ＶＤＤソース線は２分割構造とされているものの、この分割数はさらに大きくされてもよい。分割ＶＤＤソース線の分割数を大きくすることにより、その配線長を短くすることができ、応じて配線容量を低減でき、その電圧変化を高速化することができ、書込動作を高速化することができる。

また、データビットそれぞれに対して２列のメモリセルが配置されているものの、データ１ビット当りに配列されるメモリセル列の数は２に限定されず、任意である。また、同時に入出力されるデータのビット数も８ビット、１６ビットなど、さらに広いビット幅のデータが用いられてもよい。

［実施の形態４］
図１１は、この発明の実施の形態４に従う書込補助回路の構成を示す図である。図１１においては、１つのビット線対ＢＬ，／ＢＬに対して設けられる書込補助回路ＰＣＫの構成を代表的に示す。メモリセルアレイにおける配置は、先の実施の形態１から３の構成のいずれが用いられてもよい。

書込補助回路ＰＣＫは、ビット線ＢＬおよび／ＢＬの電圧レベルに従って、ＶＤＤソース線ＶＤＭのインピーダンスを調整する電源制御部ＶＣＴと、電源制御部ＶＣＴからのビット線電圧検出信号に従ってワンショットのパルス信号を発生するワンショットパルス生成回路１０と、ワンショットパルス生成回路１０の出力信号に従ってＶＤＤソース線ＶＤＭをロー側電源電圧（ＶＳＳ；第２の電源電圧）レベルへ駆動するＮチャネルＭＯＳトランジスタＮＴ１を含む。

電源制御部ＶＣＴは、ビット線ＢＬおよび／ＢＬの電圧を受けるＮＡＮＤゲートＮＧ１と、ＮＡＮＤゲートＮＧ１の出力信号に従ってＶＤＤ供給ノードとＶＤＤソース線ＶＤＭとを結合するＰチャネルＭＯＳトランジスタＰＴ３を含む。したがって、電源制御部ＶＣＴは、先の実施の形態２および３における書込補助回路の構成に対応し、同様の構成を備える。

ワンショットパルス生成回路１０は、このＮＡＮＤゲートＮＧ１の出力信号を所定時間遅延しかつ反転する反転遅延回路１１と、反転遅延回路１１の出力信号とＮＡＮＤゲートＮＧ１の出力信号を受けるＡＮＤゲートＡＧ１を含む。ワンショットパルス生成回路１０は、ＮＡＮＤゲートＮＧ１の出力信号の立上がりに応答して、所定の時間幅を有するワンショットパルス信号を生成する。このワンショットパルス信号のＨレベル期間は、反転遅延回路１１の有する遅延時間により決定される。

図１２は、図１１に示す書込補助回路ＰＣＫのデータ書込時の動作を示す信号波形図である。以下、図１２を参照して、図１１に示す書込補助回路ＰＣＫの動作について説明する。

データ書込時、ビット線ＢＬまたは／ＢＬの電位が、書込データに応じてＨレベルからＬレベルに変化すると、ＮＡＮＤゲートＮＧ１の出力ノードＮＤＡの電圧レベルがＬレベルからＨレベルに変化する。応じて、ワンショットパルス生成回路１０から、所定期間Ｈレベルとなるワンショットのパルス信号が生成される。ＮＡＮＤゲートＮＧ１の出力信号がＨレベルとなると、ＭＯＳトランジスタＰＴ３がオフ状態となり、ＶＤＤソース線ＶＤＭが、ＶＤＤ供給ノードから分離される。このとき、また、ワンショットパルス生成回路１０からのワンショットパルス信号（ノードＮＤＢ上の信号）は、Ｈレベルとなり、応じて、ＭＯＳトランジスタＮＴ１がオン状態となる。ＶＤＤ供給ノードから分離されたＶＤＤソース線ＶＤＭが、ロー側電源ノードに結合され、その電圧レベルが低下する。

選択メモリセルにおいて、ストレージノード（ＮＤ１，ＮＤ２：図示せず）は、そのＶＤＤソース線ＶＤＭの電位降下に応じてデータ保持特性が急激に低下し、高速でその電位レベルが、ビット線ＢＬおよび／ＢＬの電位レベルに応じて変化する。これにより、データ書込に要する時間（ストレージノードＮＤ１およびＮＤ２の電位を、書込データに応じた電位レベルに設定するまでに要する時間）を短縮することができ、高速書込が実現される。

データ書込が完了すると、ワード線ＷＬが非選択状態となり、ビット線ＢＬおよび／ＢＬが列選択回路により内部データ線から分離されて、それらの電圧レベルが、再び、図示しないビット線負荷回路により、元のプリチャージ電圧レベルに復帰する。このときには、ワンショットパルス生成回路１０からのワンショットパルス信号は、既にＬレベルであり、ＭＯＳトランジスタＮＴ１はオフ状態である。このビット線ＢＬおよび／ＢＬのプリチャージ電位への復帰に従って、電源制御部ＶＣＴにおいてＮＡＮＤゲートＮＧ１の出力信号がＬレベルとなり、応じてＭＯＳトランジスタＰＴ３により、ＶＤＤソース線ＶＤＭの電圧レベルが元の電圧（ＶＤＤレベル）に復帰する。

この図１１に示すように、ビット線電位変化に応答して、所定期間ＶＤＤソース線の電圧レベルをロー側電源電圧ＶＳＳレベル方向へ駆動して、その電圧レベルを強制的に低下させることにより、メモリセルの書込マージンが増大し、高速の書込を実現することができる。

また、非選択メモリセルにおいては、実施の形態１から３と同様、データ書込モード時においても安定にデータを保持することができる。

［実施の形態５］
図１３は、この発明の実施の形態５に従う書込補助回路ＰＣＫの構成を示す図である。この図１３に示す電圧制御回路ＰＣＫにおいては、ＶＤＤソース線ＶＤＭを、ビット線ＢＬ，／ＢＬの電位変化時第２の電源電圧（ロー側電源電圧ＶＳＳ）レベルへ駆動するＰチャネルＭＯＳトランジスタＰＴ４が設けられる。このＭＯＳトランジスタＰＴ４のオン／オフ状態の制御は、ワンショットパルス生成回路１０により行なわれる。このワンショットパルス生成回路１０は、電源制御部ＶＣＴに含まれるＮＡＮＤゲートＮＧ１の出力信号の立上がりに応答して所定期間Ｌレベルとなるワンショットのパルス信号を生成して、ＰチャネルＭＯＳトランジスタＰＴ４のゲートへ与える。電源制御部ＶＣＴの構成は、先の図１１に示す電源制御部ＶＣＴの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

ワンショットパルス生成回路１０は、反転遅延回路１１と、反転遅延回路１１の出力信号と電源制御部ＶＣＴのＮＡＮＤゲートＮＧ１の出力信号を受けるＮＡＮＤゲートＮＧ２を含む。このワンショットパルス生成回路１０の生成するワンショットパルス信号のＬレベル期間は、反転遅延回路１１の有する遅延時間により決定される。

図１４は、図１３に示す書込補助回路ＰＣＫのデータ書込時の動作を示す信号波形図である。以下、図１４を参照して、図１３に示す書込補助回路ＰＣＫの動作について説明する。

データ書込時、選択列に対応するビット線ＢＬおよび／ＢＬの電圧レベルが、書込データに応じてＨレベルおよびＬレベルに駆動される。このビット線ＢＬおよび／ＢＬの電位変化に従って、電源制御部ＶＣＴからノードＮＤＡに出力される信号がＨレベルに立上がり、応じて、ワンショットパルス生成回路１０からノードＮＤＣへ与えられるワンショットパルス信号が所定期間Ｌレベルとなる。このノードＮＤＣのＬレベルの信号に応答して、ＭＯＳトランジスタＰＴ４がオン状態となり、ＶＤＤソース線ＶＤＭが、ロー側電源電圧方向へ駆動される。このとき、ＭＯＳトランジスタＰＴ３は、ＮＡＮＤゲートＮＧ１の出力信号によりオフ状態であり、ＶＤＤ供給ノードから分離されたＶＤＤソース線ＶＤＭが、高速で、その電圧レベルが低下される。したがって、先の図１１に示す実施の形態４に示される書込補助回路の構成と同様、書込マージンが増大し、選択メモリセルのストレージノード（ＮＤ１，ＮＤ２）の電位レベルを書込データに応じて高速で変化させることができる。

ビット線ＢＬおよび／ＢＬが非選択列のときまたはデータ読出モード時においては、ビット線ＢＬおよび／ＢＬ電位はハイレベルであり、ＮＡＮＤゲートＮＧ１の出力信号はＬレベルであり、ＭＯＳトランジスタＰＴ３がオン状態にある。ＮＡＮＤゲートＮＧ１の出力信号がＬレベルに固定されるため、ワンショットパルス生成回路１０の出力ノードＮＤＣはＨレベルを維持し、ＭＯＳトランジスタＰＴ４はオフ状態を維持する。したがって、非選択列のビット線およびデータ読出時のビット線は、ＶＤＤソース線ＶＤＭは確実に、ハイ側電源電圧ＶＤＤを供給されており、スタティック・ノイズ・マージンは確保されて安定にデータを保持する。

図１５は、図１３に示すＭＯＳトランジスタＰＴ３およびＰＴ４の断面構造を概略的に示す図である。ＭＯＳトランジスタＰＴ３およびＰＴ４は、Ｎウェル２０内に形成される。ＰチャネルＭＯＳトランジスタＰＴ３は、Ｎウェル２０の表面に間をおいて形成されるＰ型不純物領域２１ｃおよび２１ｄと、これらの不純物領域２１ｃおよび２１ｄの間のウェル領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極２２ｂを含む。

ＭＯＳトランジスタＰＴ４は、Ｎウェル２０の表面に間をおいて形成されるＰ型不純物領域２１ａおよび２１ｂと、これらの不純物領域２１ａおよび２１ｂの間のウェル領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極２２ａを含む。

不純物領域２１ａが、ロー側電源電圧ＶＳＳを受けるように結合され、不純物領域２１ｄが、ハイ側電源電圧ＶＤＤを受けるように結合される。ゲート電極２２ａおよび２２ｂは、それぞれ図１３に示すノードＮＤＣおよびＮＤＡに結合される。不純物領域２１ｂおよび２１ｃが、ＶＤＤソース線ＶＤＭに結合される。Ｎウェル２０は、ハイ側電源電圧ＶＤＤレベルにバイアスされる。

不純物領域２１ｂおよび２１ｃは、連続的に形成される不純物領域であってもよく、これらの間に、素子分離領域が形成されていてもよい。

ノードＮＤＡの電圧レベルが、Ｈレベル（電圧ＶＤＤレベル）のときには、ＭＯＳトランジスタＰＴ３はオフ状態であり、ＶＤＤ供給ノードとＶＤＤソース線ＶＤＭとは分離される。一方、ノードＮＤＣがＬレベルのときには、不純物領域２１ａおよび２１ｃの間にチャネルが形成され、ＶＤＤソース線ＶＤＭが、ロー側電源電圧ＶＳＳに結合される。

ＶＤＤソース線ＶＤＭの電圧レベルが低下した場合、不純物領域２１ｂとＮウェル２０の間のＰＮ接合が深い逆バイアス状態となり、ＭＯＳトランジスタＰＴ４のゲート−ソース間電圧の絶対値が相対的に小さくなり、電流駆動力が低下され、ＶＤＤソース線ＶＤＭの電圧レベルが低下しすぎるのを防止することができる（バックゲートバイアス効果による）。

従って、ＶＤＤソース線ＶＤＭの電圧レベルが低下しすぎ、非選択メモリセルのデータ保持特性が劣化して、選択列かつ選択行のメモリセルの保持データが破壊されるという状態が生じるのを防止することができる。

以上のように、この発明の実施の形態５に従えば、ＶＤＤソース線に対して、ＰチャネルＭＯＳトランジスタを用いてビット線電位変化時フローティング状態のＶＤＤソース線の電位レベルを強制的に低下させており、高速で、選択列のＶＤＤソース線の電圧レベルを低下させるとともに、その電圧レベルの過剰低下を防止することができ、選択列の非選択行のメモリセルの保持データが破壊されるのを防止することができる。また、過剰にＶＤＤソース線電圧が低下するのを防止することができ、応じて、書込完了時高速でＶＤＤソース線を下の電圧レベルに復帰させることができる。

［実施の形態６］
図１６は、この発明の実施の形態６に従う書込補助回路ＰＣＫの構成を示す図である。図１６に示す書込補助回路ＰＣＫにおいて、ＶＤＤソース線ＶＤＭに対し、ダイオード接続されるＰチャネルＭＯＳトランジスタＰＴ５が接続される。このダイオード接続されるＰチャネルＭＯＳトランジスタＰＴ５は、ゲートおよびドレインがＶＤＤソース線ＶＤＭに接続され、ソースがＶＤＤ供給ノードに結合される。

電源制御部ＶＣＴの構成は、先の実施の形態１から５の書込補助回路の構成と同じであり、ビット線ＢＬおよび／ＢＬの電圧を受けるＮＡＮＤゲートＮＧ１と、ＮＡＮＤゲートＮＧ１の出力信号に従ってＶＤＤソース線ＶＤＭとＶＤＤ供給ノードとを選択的に分離するＰチャネルＭＯＳトランジスタＰＴ３を含む。

図１７は、図１６に示す書込補助回路ＰＣＫのデータ書込時の動作を示す信号波形図である。以下、図１７を参照して、図１６に示す書込補助回路ＰＣＫの動作について説明する。

データ書込時、選択列において、ビット線ＢＬおよび／ＢＬの電圧レベルが、書込データに応じてＨレベルおよびＬレベルに変化する。ビット線ＢＬおよび／ＢＬの一方のビット線の電位降下に従って、ＮＡＮＤゲートＮＧ１の出力信号がＨレベルとなり、応じてＭＯＳトランジスタＰＴ３がオフ状態となる。ワード線ＷＬが選択状態へ駆動されると、選択メモリセルを介して電流が流れ、ＶＤＤソース線ＶＤＭの電圧レベルが低下する。このＶＤＤソース線ＶＤＭの電圧レベルが、電圧ＶＤＤ−Ｖｔｐ以上のときには、ＭＯＳトランジスタＰＴ５はオフ状態になる。ここで、Ｖｔｐは、ＭＯＳトランジスタＰＴ５のしきい値電圧の絶対値を示す。

ＶＤＤソース線ＶＤＭの電圧レベルが、電圧ＶＤＤ−Ｖｔｐ以下となると、ＭＯＳトランジスタＰＴ５がオン状態となり、ＶＤＤソース線ＶＤＭを、ＶＤＤ供給ノードに結合し、ＶＤＤソース線ＶＤＭの電位低下を防止する。したがって、ＶＤＤソース線ＶＤＭの電圧レベルは、ＶＤＤ−Ｖｔｐのレベルにクランプされる。

電源制御部ＶＣＴの動作は、先の実施の形態１から６に示す構成と同様であるものの、クランプトランジスタＰＴ５により、選択列のＶＤＤソース線ＶＤＭの電圧レベルの過剰降下を防止することができ、選択列かつ非選択行のメモリセルのデータ保持特性が劣化するのを抑制でき、保持データが破壊されるのを防止することができる。

なお、このＶＤＤソース線ＶＤＭの電圧レベルクランプ素子としては、ＰＮダイオードなどの別の素子が用いられてもよい。

以上のように、この発明の実施の形態６に従えば、ＶＤＤソース線の電圧レベルの低下を抑制するための電圧クランプ手段を設けており、選択列／非選択行のメモリセルの保持データの破壊を防止することができる（ハイ側電源電圧が低下しすぎるのを防止することができ、応じてデータ保持特性の低下を抑制できるため）。

［実施の形態７］
図１８は、この発明の実施の形態７に従う書込補助回路ＰＣＫの構成を示す図である。図１８に示す書込補助回路ＰＣＫは、以下の点で、図１６に示す書込補助回路の構成と異なる。すなわち、電源制御部ＶＣＴにおいて、ビット線ＢＬおよび／ＢＬの電圧を受けるＮＡＮＤゲートＮＧ１に代えて、冗長信号ＣＲＤ、ビット線ＢＬおよび／ＢＬの電圧を受けるＮＡＮＤゲートＮＧ３が設けられる。このＮＡＮＤゲートＮＧ３の出力信号に従って、ＭＯＳトランジスタＰＴ３が、ＶＤＤ供給ノードとＶＤＤソース線ＶＤＭとを選択的に結合する。

冗長信号ＣＲＤは、メモリセルアレイにおいて不良列を指定する信号であり、不良列のビット線は、常時非選択状態とされ、そのアドレスがスペアビット線対と置換される。この不良列のビット線をスペアビット線対と置換することにより、不良列アドレスを使用することが可能となり、不良列の救済が行なわれる。

図１８に示す電源制御回路ＰＣＫにおいては、また、ダイオード接続されるＰチャネルＭＯＳトランジスタＰＴ５とＶＤＤ供給ノードの間に、インバータＩＶ３の出力信号に従って選択的にオン状態となるＰチャネルＭＯＳトランジスタＰＴ６が接続される。このインバータＩＶ３へは、冗長信号ＣＲＤが与えられる。

この図１８に示す書込補助回路ＰＣＫの構成においては、ＶＤＤソース線ＶＤＭは、メモリセル列ごとに対応して配置され、各列でその電圧レベルが調整されるものの、さらに、不良列救済時において、不良列に対する電源制御を行なう。すなわち、不良列に対しては、冗長信号ＣＲＤがＬレベルに設定され、ＮＡＮＤゲートＮＧ３の出力信号はＨレベルに固定され、応じて、ＭＯＳトランジスタＰＴ３は常時オフ状態に設定される。また、インバータＩＶ３の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＴ６が常時オフ状態となり、ＶＤＤ供給ノードとＭＯＳトランジスタＰＴ５の間の電流経路は遮断される。したがって、不良列に対しては、ＶＤＤソース線ＶＤＭは、ＶＤＤ供給ノードから完全に分離され、不良列の不良メモリセルに起因するリーク電流の経路を遮断し、消費電力を低減する。

一方、不良メモリセルが存在しない正常列に対しては、冗長信号ＣＲＤはＨレベルに設定される。この場合、ＮＡＮＤゲートＮＧ３は、ビット線ＢＬおよび／ＢＬの電位に従って、その出力信号の論理レベルが決定され、また、インバータＩＶ３の出力信号はＬレベルに固定され、ＭＯＳトランジスタＰＴ６がオン状態となる。したがって、この場合には、先の図１６に示す書込補助回路ＰＣＫと同様の動作が実現される。

図１９は、この発明の実施の形態７に従う半導体記憶装置の要部の構成を概略的に示す図である。図１９において、メモリセルアレイは、正規メモリセルＭＣが行列状に配列される正規メモリセルアレイ１ｎと、不良列救済のためのスペアメモリセルＳＭＣが配列されるスペアメモリセルアレイ１ｓを含む。

冗長置換救済において、不良列を除いてビット線とコラムデコーダの出力との対応をずらせる、いわゆるシフトリダンダンシィ方式に従って不良列の救済が行なわれてもよい。しかしながら、ここでは、不良列の救済を示すために、単に正規メモリセルアレイの不良列をスペアビット線対で置換して不良列を救済する構成を示す。

正規メモリセルアレイ１ｎには、ビット線対ＢＬＰが配置され、各ビット線対ＢＬＰに対応して、ＶＤＤソース線ＶＤＭが配設され、ＶＤＤソース線ＶＤＭそれぞれに対応して、書込補助回路ＰＣＫが配置される。スペアメモリセルアレイ１ｓにおいても、スペアビット線対ＳＢＬがスペアメモリセル列ＳＭＣに対応して配置され、また、スペアビット線対ＳＢＬＰに対応して、スペアＶＤＤソース線ＳＶＤＭが配設される。このスペアメモリセルアレイ１ｓにおけるスペアビット線対ＳＢＬＰの数は、救済可能な不良列の数に応じて定められる。

列選択回路は、正規メモリセルアレイ１ｎに対応して配置される正規列選択回路４ｎと、メモリセルアレイ１ｓに対応して配置される冗長列選択回路４ｓを含む。

この正規列選択回路４ｎおよび冗長列選択回路４ｓの動作を制御するために、冗長列置換制御回路２０が設けられる。冗長列置換制御回路２０は、内部に不良列を特定する不良列アドレスを格納するプログラム回路を含み、列アドレス信号ＣＡとプログラムされた不良列アドレスとの一致／不一致に従って正規列選択イネーブル信号ＮＥおよびスペア列選択イネーブル信号ＮＥＺを生成する。

アドレス指定された選択列が、正常列の場合には、冗長列置換制御回路２０は、正規選択イネーブル信号ＮＥを活性化し、正規列選択回路４ｎが、アドレス指定された列に対応するビット線対ＢＬＰを選択する。冗長列選択回路４ｓは非活性状態にあり、スペア列は非選択状態に維持される。一方、列アドレス信号ＣＡが、不良列を指定する場合には、冗長列置換制御回路２０が、不良スペア列置換イネーブル信号ＮＥＺを活性化し、冗長列選択回路４ｓが、対応の冗長置換用のスペアビット線対ＳＢＬＰを選択する。その場合、正規列選択回路４ｎにおいては、列選択動作は停止される（信号ＮＥが非活性状態）。

書込補助回路ＰＣＫに対して、各列単位で書込補助回路ＰＣＫのイネーブル／ディスエーブルを制御するセル電源制御ユニット２２が設けられる。このセル電源制御ユニット２２は、不良列情報に従って、対応の書込補助回路ＰＣＫに対する冗長信号ＣＲＤを生成する。

図２０は、図１９に示すセル電源制御ユニット２２に含まれる１列のＶＤＤソース線に対する冗長信号を生成する回路の構成の一例を示す図である。図２０において、冗長信号生成部は、ハイ側電源ノードと内部ノードＮＤ１０の間に接続される溶断可能なリンク素子ＦＬと、内部ノードＮＤ１０に一端が接続される高抵抗抵抗素子Ｚと、内部ノードＮＤ１０の電圧信号を反転するインバータＩＶ１０と、インバータＩＶ１０の出力信号を反転して冗長信号ＣＲＤを生成するインバータＩＶ１１と、高抵抗抵抗素子Ｚとロー側電源ノードの間に接続されかつそのゲートにインバータＩＶ１０の出力信号を受けるＮチャネルＭＯＳトランジスタＮＴ１０と、高抵抗抵抗素子Ｚとロー側電源ノードの間に接続されかつそのゲートにリセット信号ＲＳＴを受けるＮチャネルＭＯＳトランジスタＮＴ１１を含む。

リセット信号ＲＳＴは、システムリセット時または電源投入時、所定期間Ｈレベルとなる。また、不良列に対するリンク素子ＦＬが溶断される。

リンク素子ＦＬが溶断されているときには、ノードＮＤは、ハイ側電源ノード（ＶＤＤ）から分離される。リセット信号ＲＳＴに従ってＭＯＳトランジスタＮＴ１１がオン状態となると、高抵抗抵抗素子Ｚを介して、内部ノードＮＤ１０がロー側電源ノードの電圧レベルに駆動される。応じて、インバータＩＶ１０の出力信号がＨレベルとなり、ＭＯＳトランジスタＮＴ１０がオン状態となる。リセット信号ＲＳＴがＬレベルとなり、ＭＯＳトランジスタＮＴ１１がオフ状態となっても、ノードＮＤ１０は、高抵抗抵抗素子ＺおよびＭＯＳトランジスタＮＴ１０により、ロー側電源ノードの電圧レベルに維持される。この状態においては、冗長信号ＣＲＤは、インバータＩＶ１１によりＬレベルに固定され、不良列に対するＶＤＤソース線の電源制御は停止され、対応のＶＤＤソース線は、常時フローティング状態に維持される。

一方、リンク素子ＦＬが非溶断状態の場合には、内部ノードＮＤ１０は、ハイ側電源ノード（ＶＤＤ）に結合される。リセット信号ＲＳＴに従ってＭＯＳトランジスタＮＴ１１がオン状態となっても、高抵抗抵抗素子Ｚの抵抗値により、ノードＮＤ１０は、Ｈレベル（電圧ＶＤＤレベル）を維持する。したがって、インバータＩＶ１０の出力信号はＬレベルとなり、ＭＯＳトランジスタＮＴ１０はオフ状態である。したがって、リセット信号ＲＳＴがＬレベルとなった後においては、内部ノードＮＤ１０は、電圧ＶＤＤレベルに維持され、応じて、冗長信号ＣＲＤがＨレベルに維持される。ＭＯＳトランジスタＮＴ１０は、インバータＩＶ１０の出力信号によりオフ状態であり、冗長信号生成部において貫通電流が流れる経路は遮断される。

セル電源ユニット２２の構成としては、不良列をスペア列と置換する構成に対するセル電源制御ユニットの構成が示されているものの、シフトリダンダンシ方式に従って不良列の救済が行われても良い。シフトリダンダンシィ方式で不良列を救済する場合、列デコーダからの列選択信号の列選択ゲートに対する伝播経路が切換えられる。この経路切換指定用の信号を用いて、セル電源制御ユニット２２において、冗長信号ＣＲＤが生成されても良い。すなわち、各列選択信号の列選択ゲートに対する伝播経路が、２つあり、１つの信号伝播経路が利用される場合、不良列の列選択ゲートに対しては列選択信号が伝播されないように経路が切り換えられる。従って、不良列において、列選択信号の伝播経路が切り換えられることなり、隣接列の列選択信号伝播経路を設定する信号と不良列の列選択信号の伝播経路を設定する信号とは論理レベルが異なる。従って、各列において、隣接列対の列選択信号伝播経路設定信号の論理が同じか異なるかを判定するゲート回路を利用することにより、各列に対して冗長信号を生成することができる。

以上のように、この発明の実施の形態７に従えば、不良列に対するＶＤＤソース線に対する電源制御を停止し、対応のＶＤＤソース線をフローティング状態に設定しており、不良列のメモリセルによりリーク電流が流れるのを防止することができ、応じて消費電流を低減することができる。

［実施の形態８］
図２１は、この発明の実施の形態８に従う書込補助回路ＰＣＫの構成を示す図である。図２１に示す書込補助回路ＰＣＫにおいては、電源制御部ＶＣＴのＮＡＮＤゲートＮＧ１の出力信号を受けるインバータＩＶ１３と、インバータＩＶ１３の出力信号に従って、ＶＤＤソース線ＶＤＭを、中間電圧供給ノードに結合するＰチャネルＭＯＳトランジスタＰＴ１３が設けられる。電源制御部ＶＣＴは、先の実施の形態１から７と同様、ＮＡＮＤゲートＮＧ１およびＰチャネルＭＯＳトランジスタＰＴ３を含む。ＭＯＳトランジスタＰＴ３は、通常の電源電圧ＶＤＤ１を受けるノード（ＶＤＤ供給ノード）に結合される。一方、ＭＯＳトランジスタＰＴ１３は、この通常の電源電圧ＶＤＤ１よりも低い電圧ＶＤＤ２を受ける中間電圧ノードに結合される。

図２２は、図２１に示す書込補助回路ＰＣＫの書込時の動作を示す信号波形図である。以下、図２２を参照して、この図２１に示す書込補助回路ＰＣＫのデータ書込時の動作について説明する。

データ書込時、ビット線ＢＬおよび／ＢＬには、書込データに応じた電圧が供給され、これらのビット線の電圧が、ＨレベルおよびＬレベルに駆動される。応じて、電源制御部ＶＣＴにおいて、ＮＡＮＤゲートＮＧ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＴ３がオフ状態となり、ＶＤＤソース線ＶＤＭは、電圧ＶＤＤ１を供給するノードから分離される。一方、インバータＩＶ１３の出力信号がＬレベルとなり、応じてＭＯＳトランジスタＰＴ１３がオン状態となり、ＶＤＤソース線ＶＤＭが中間電圧ＶＤＤ２を受ける。この電圧ＶＤＤ２は、電源電圧レベルの電圧ＶＤＤ１よりも低い電圧レベルである。データ書込時、確実に、ＶＤＤソース線ＶＤＭの電圧レベルを低下させ、メモリセルの書込マージンを増大させることができ、高速でデータの書込を行なうことができる。

この場合、中間電圧ＶＤＤ２を生成する回路から電圧ＶＤＤ２が発生されており、ダイオード接続されたＭＯＳトランジスタを用いる場合などのように、トランジスタパラメータによるしきい値電圧のばらつきの影響を受けることなく所望の電圧レベルに、ＶＤＤソース線ＶＤＭの電圧レベルを設定することができる。応じて、確実に、非選択列／選択行のメモリセルのスタティック・ノイズ・マージンを大きな状態に設定することができ、保持データの破壊を確実に防止することができる。

図２３は、図２１に示す２つの電圧ＶＤＤ１およびＶＤＤ２を発生する電源電圧発生部の構成を概略的に示す図である。図２３において、電源電圧発生部は、外部からの電源電圧ＶＤＤを受けて、ノイズ除去などの安定化処理を行なってセル電源電圧ＶＤＤ１を生成する電源回路２５と、電源回路２５の出力電圧ＶＤＤ１を降圧して中間電圧ＶＤＤ２を生成する降圧回路２６を含む。

電源回路２５は、単に、ノイズ除去などのフィルタ処理を行なって、外部からの電源電圧ＶＤＤと同一電圧レベルのセル電源電圧ＶＤＤ１を生成する。降圧回路２６については、基準電流発生回路の出力電流を電圧に変換する回路などの構成により、中間電圧ＶＤＤ２を生成してもよく、また、たとえばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などにおいて用いられ構成、すなわち、基準電圧と中間電圧ＶＤＤ２に対応する電圧とを比較し、比較結果に従って電源ノードからＶＤＤ２電源線へ電流を供給するフィードバック制御型の内部降圧回路（ＶＤＣ；ボルテージ・ダウン・コンバータ）が用いられてもよい。

図２３に示す電源電圧発生回路を利用することにより、外部からの電源電圧ＶＤＤから、所望の電圧レベルの安定なセル電源電圧ＶＤＤ１および中間電圧ＶＤＤ２を生成することができる。

この発明の実施の形態８に従えば、ＶＤＤソース線電圧を、ビット線電圧に従って、通常の電源電圧ＶＤＤ１とそれより低い中間電圧ＶＤＤ２の間に切換えており、データ書込時、確実に所望の電圧レベルに、ＶＤＤソース線電圧を選択列に対して設定することができ、安定にかつ高速でデータの書込を行なうことができる。

また、中間電圧を利用することにより、選択列のＶＤＤソース線電圧を所望の電圧レベルに設定することができ、非選択メモリセルのデータ保持特性が劣化するのを防止することができ、非選択メモリセルの保持データが破壊されるのを防止することができる。

［実施の形態９］
図２４は、この発明の実施の形態９に従う半導体記憶装置の要部の構成を示す図である。図２４においては、１列に整列されるメモリセルＭＣに対する書込補助回路の構成を示す。メモリセルＭＣは、４行１列に配列され、各行に対応してワード線ＷＬ０−ＷＬ３が配設される。メモリセル列に対応してビット線ＢＬおよび／ＢＬが配設される。メモリセル列それぞれに対応して、先の実施の形態１から８と同様、ＶＤＤソース線ＶＤＭが配設される。さらに、ＶＤＤソース線ＶＤＭと平行にメモリセル列それぞれに対応して、ダミーＶＳＳソース線ＤＶＳＭが配設される。メモリセルに対してロー側電源電圧ＶＳＳを供給するＶＳＳソース線は図においては示していないが、別途配置される。

書込補助回路ＰＣＫａおよびＰＣＫｂは、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの両端に対向して配置され、ダミーＶＳＳソース線ＤＶＳＭのプリチャージおよびＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの選択的結合を行なって、ダミーＶＳＳソース線の蓄積電荷を利用してＶＤＤソース線ＶＤＭの電圧レベルを調整する。

書込補助回路ＰＣＫａおよびＰＣＫｂは、同一の構成を有し、対応する部分には同一参照番号を付す。書込補助回路ＰＣＫａおよびＰＣＫｂの各々は、ビット線ＢＬおよび／ＢＬの電圧レベルの変化に従って、ＶＤＤソース線ＶＤＭのＶＤＤ供給ノードと分離する電源制御部ＶＣＴと、この電源制御部ＶＣＴに含まれるＮＡＮＤゲートＮＧ１の出力信号を反転するインバータＩＶ１５と、ＮＡＮＤゲートＮＧ１およびインバータＩＶ１５の出力信号に従って、ＶＤＤソース線ＶＤＭとダミーＶＳＳソース線ＤＶＳＭを選択的に接続するトランスミッションゲートＴＸと、インバータＩＶ１５の出力信号に従ってダミーＶＳＳソース線ＤＶＳＭをロー側電源ノード（ＶＳＳ供給ノード）に結合するＮチャネルＭＯＳトランジスタＮＴ１５を含む。

トランスミッションゲートＴＸは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの並列体からなるＣＭＯＳトランスミッションゲートで構成され、電圧信号を、しきい値電圧の損失を生じさせることなく伝達する。

図２５は、図２４に示す書込補助回路データ書込時の動作を示す信号波形図である。以下、図２５を参照して、図２４に示す書込補助回路ＰＣＫａおよびＰＣＫｂの動作について説明する。

スタンバイ状態時およびデータ読出時においては、ビット線ＢＬおよび／ＢＬの電圧レベルは論理ハイレベルであり、ＮＡＮＤゲートＮＧ１の出力信号（ノードＮＤＡの電位）は、Ｌレベルである。応じて、ＭＯＳトランジスタＰＴ３およびＮＴ１５がオン状態、また、トランスミッションゲートＴＸが非導通状態である。したがって、ＶＤＤソース線ＶＤＭがハイ側電源電圧ＶＤＤレベルに維持され、またダミーＶＳＳソース線ＤＶＳＭは、ロー側電源電圧（ＶＳＳ）レベルに維持される。

データ書込が始まり、選択列のビット線ＢＬおよび／ＢＬに書込データが伝達されると、ビット線ＢＬおよび／ＢＬの電圧レベルが書込データに応じて変化する。ビット線ＢＬおよび／ＢＬの電位変化に従って、電源制御部ＶＣＴにおいて、ＮＡＮＤゲートＮＧ１の出力信号（ノードＮＤＡの電圧）がＨレベルとなる。応じて、ＭＯＳトランジスタＰＴ３およびＮＴ１５がオフ状態となる。一方、トランスミッションゲートＴＸがオン状態となり、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭが電気的に結合される。これらのＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭはフローティング状態であり、これらのダミーＶＳＳソース線ＤＶＳＭとＶＤＤソース線の間で蓄積電荷の移動が生じる。ＶＤＤソース線ＶＤＭの容量がＣｄ、ダミーＶＳＳソース線の容量がＣｓとすると、トランスミッションゲートＴＸ導通後のソース線ＶＤＭおよびＤＶＳＭの電位Ｖは、次式で示すように、容量比Ｃｓ／Ｃｄで決定される電圧レベルとなる。

Ｖ＝Ｃｄ・ＶＤＤ／（Ｃｄ＋Ｃｓ）
ただし、ロー側電源電圧ＶＳＳは接地電圧（０Ｖ）とする。たとえば、容量比Ｃｄ：Ｃｓを１０：１に設計した場合、ＶＤＤソース線の電位は、トランスミッションゲートＴＸによるイコライズにより、ほぼ１０／１１倍の電圧レベルとなり、約１０％低下する。これにより、選択メモリセルＭＣにおいて、ハイ側電源ノードの電圧レベルが低下し、書込マージンが増大し、メモリセルの記憶データの反転を容易に行なうことができ、書込時間を短縮することができ、また確実に書込を行なうことができる。

非選択メモリセルにおいては、ストレージノードの電圧レベルは最大、読出時と同様の変化が生じるだけであり、安定に記憶データを保持することができる。

また、この電荷再分配の場合、ＶＤＤソース線ＶＤＭの電圧レベルが、メモリセルへの書込による放電により電圧レベルが低下する場合に比べて、より高速でＶＤＤソース線の電位が低下するため、より高速な書込動作を実現することができる。

書込完了後、図示しないビット線負荷回路により、ビット線ＢＬおよび／ＢＬの電圧レベルがそれぞれ元のＨレベル（電圧ＶＤＤレベル）となると、ＮＡＮＤゲートＮＧ１の出力信号がＬレベルとなり、応じて、トランスミッションゲートＴＸがオフ状態となり、ＭＯＳトランジスタＰＴ３およびＮＴ１５がオン状態となる。応じて、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの電圧レベルは、それぞれ、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳレベルに復帰する。

このダミーＶＳＳソース線ＤＶＳＭは、ＶＤＤソース線ＶＤＭと同一配線層または異なる配線層でありかつメモリセルＭＣ上を延在する配線を用いて配置する。これにより、各列ごとにＶＤＤソース線ＶＤＭおよびダミーソース線ＤＶＣＭを配置することができ、また、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの配線長さをメモリセルの行数が増大しても同一することができ、応じて、容量比Ｃｄ：Ｃｓも一定に維持することができる。従って、メモリセルアレイの行／列数が変更される場合においても、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭを列方向に直線的に延在させるだけであり、配線レイアウトにおいて再設計を行なう必要がなく、またメモリセルアレイのレイアウト変更を行なう必要がない。また、同一レイアウトの書込補助回路を利用することができ、メモリセルアレイ構成変更時のセル電源制御ユニット部の面積増大も抑制される（列の数に応じて書込補助回路の数が変更されるだけであり、列方向のメモリセルの数が増大しても書込補助回路の構成は変更する必要はない）。

なお、このＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの配線容量比については、ＶＤＤソース線ＶＤＭに、メモリセルＭＣのハイ側電源ノードＶＨが接続され、その寄生容量が存在する。ハイ側電源ノードＶＨの寄生容量を考慮して、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの容量比を設定することにより、ソース線ＶＤＭおよびＤＶＳＭの列方向の長さが延びる場合においても、同様、寄生容量を考慮した配線容量比は同じとなる。

以上のように、この発明の実施の形態９に従えば、データ書込時、ビット線電圧に従って、ダミーＶＳＳソース線およびＶＳＳソース線をフローティング状態とするとともに、これらは電気的に短絡しており、高速で、ＶＤＤソース線の電圧レベルを低下させることができ、選択メモリセルの書込マージンを増大させることができ、高速でデータの書込を行なうことができる。

［実施の形態１０］
図２６は、この発明の実施の形態１０に従うメモリセル回路の構成を示す図である。この図２６においては、１列に配設されるメモリセルに対する書込補助回路の構成を示す。メモリセルＭＣは、図２６においては、４行１列に配列され、各行に対応してワード線ＷＬ０−ＷＬ３が配設される。メモリセル列に対応して、ビット線ＢＬおよび／ＢＬが配設され、これらのビット線ＢＬおよび／ＢＬは、それぞれ列選択ゲートＣＳＧおよびビット線負荷回路９に結合される。この構成は先の実施の形態１から９までの構成と同じであり、また従来のメモリセルアレイの配置と同様である。

メモリセル列それぞれに対応して、ロー側電源電圧ＶＳＳを伝達するＶＳＳソース線ＶＳＭが配設される。この実施の形態１０においては、セル電源線ＰＶＬセル０−ＰＶＬｎとして、ＶＳＳソース線ＶＳＭが用いられる。ＶＳＳソース線ＶＳＭの電圧レベル（インピーダンス）を、対応の列のビット線ＢＬおよび／ＢＬの電圧レベルに従って制御する。

このＶＳＳソース線ＶＳＭの両端に、書込補助回路ＰＣＫｃおよびＰＣＫｄが配設される。これらの書込補助回路ＰＣＫｃおよびＰＣＫｄは、同一構成を有し、ロー側電源ノードとＶＳＳソース線ＶＳＭの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＴ２０およびＮＴ２１を含む。ＭＯＳトランジスタＮＴ２０およびＮＴ２１のゲートは、それぞれ対応の列のビット線ＢＬおよび／ＢＬに接続される。

ＶＳＳソース線ＶＳＭは、各列ごとに分離して配置される。
図２７は、図２６に示すメモリセルＭＣの内部接続を概略的に示す図である。図２７に示すように、ドライバトランジスタＮＱ１およびｎＱ２のソース側ノード、すなわちロー側電源ノードＶＬが共通にＶＳＳソース線ＶＳＭに結合される。負荷トランジスタＰＱ１およびＰＱ２のソースノード、すなわちハイ側電源ノードＶＨへは、常時、電源電圧ＶＤＤが供給される。ストレージノードＮＤ１およびＮＤ２は、それぞれ、アクセストランジスタＮＱ３およびＮＱ４を介してビット線ＢＬおよび／ＢＬに結合される。

図２８は、図２６に示すメモリセル回路の動作を示す信号波形図である。以下、図２８を参照して、図２６および図２７に示すメモリセル回路の動作について説明する。

データ読出時、ワード線ＷＬが選択状態へ駆動され、メモリセルＭＣはアクセストランジスタＮＱ３およびＮＱ４が導通する。応じて、ストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬに結合され、このストレージノードＮＤ１およびＮＤ２の保持データに応じてビット線ＢＬおよび／ＢＬの電位レベルが変化する。しかしながら、この場合、ビット線負荷回路９からのカラム電流により、ビット線ＢＬおよび／ＢＬの電位変化は小さく、その電圧レベルはともにＭＯＳトランジスタＮＴ２０およびＮＴ２１のしきい値電圧Ｖｔｈよりも十分高い電圧レベルである。したがって、ＭＯＳトランジスタＮＴ２０およびＮＴ２１はともにオン状態にあり、ＶＳＳソース線ＶＳＭは、ロー側電源ノードに結合され、安定に、ロー側電源電圧ＶＳＳレベルに維持される。したがって、カラム電流に応じてストレージノードＮＤ１またはＮＤ２の電圧レベルが上昇しても、ノイズ・マージンは十分に大きく、メモリセルＭＣは、安定にデータを保持する。

このデータ読出時においては、選択メモリセルおよび非選択メモリセルいずれにおいても、安定にロー側電源電圧ＶＳＭが、ロー側電源電圧ＶＳＳレベルに維持され、また、ハイ側電源ノードＶＨもハイ側電源電圧ＶＤＤに結合されて、スタティック・ノイズ・マージンは十分に確保され、安定に記憶データを保持する。

データ書込時、まず、ビット線ＢＬおよび／ＢＬの電圧レベルが、書込データに応じて変化する。この場合、Ｌレベルへ駆動されるビット線の電圧レベルが、ＭＯＳトランジスタＮＴ２０またはＮＴ２１のしきい値電圧Ｖｔｈよりも低下すると、ＭＯＳトランジスタＮＴ２０またはＮＴ２１がオフ状態となり、ＶＳＳソース線ＶＳＭがロー側電源ノードから分離され、ＶＳＳソース線ＶＳＭがフローティング状態となる。データ書込時に記憶データと逆論理レベルのデータが書込まれる状態を考える。ワード線ＷＬが選択状態へ駆動され、応じてアクセストランジスタＮＱ３およびＮＱ４がオン状態となると、ビット線ＢＬおよび／ＢＬとストレージノードＮＤ１およびＮＤ２の間に電流が流れ、ストレージノードＮＤ１およびＮＤ２の電圧レベルが変化する。この後、アクセストランジスタＮＱ３およびＮＱ４とドライバトランジスタＮＱ１およびＮＱ２のβ比に従って（インバータラッチのラッチ能力に応じて）、ストレージノードの電圧レベルが変化する。この電圧変化時において、メモリセルＭＣ内におけるハイ側電源ノードＶＨからロー側電源ノードＶＬへの貫通電流およびビット線からの書込電流により、メモリセルＭＣにおいてロー側電源ノードＶＬへ電流が流れ、ＶＳＳソース線ＶＳＭの電圧レベルが上昇する。

ＶＳＳソース線ＶＳＭの電圧レベルが上昇すると、メモリセルＭＣの書込マージンが増大し、ビット線ＢＬおよび／ＢＬの書込データに応じて、ストレージノードＮＤ１およびＮＤ２の電圧レベルが高速で変化し、正常にデータの書込を行なうことができる。

ストレージノードＮＤ１およびＮＤ２の電圧レベルが、それぞれハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳレベルに駆動されると、メモリセルＭＣにおいて貫通電流が流れる経路が遮断され、ＶＳＳソース線ＶＳＭの電圧レベルの上昇は停止する。

メモリセルへのデータの書込が完了すると、ビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧにより内部データ線から分離されるとともに、ビット線負荷回路９によりハイ側電源電圧ＶＤＤレベルに駆動される。ビット線ＢＬおよび／ＢＬの電位上昇に従って、オフ状態のＭＯＳトランジスタＮＴ２０またはＮＴ２１が、オン状態となり、ＶＳＳソース線ＶＳＭがロー側電源ノードに結合され、その電圧レベルがロー側電源電圧ＶＳＳレベルに復帰する。

選択行および選択列のメモリセルＭＣにおいては、対応のワード線が選択状態にあるため、ビット線ＢＬおよび／ＢＬがストレージノードＮＤ１およびＮＤ２に結合される。しかしながら、書込データは伝達されておらず、ビット線負荷回路９によりプリチャージされた電圧レベルにビット線ＢＬおよび／ＢＬが保持されており、データ読出と同様の微小電位変化が対応のビット線に生じるだけであり、この非選択列かつ選択行のメモリセルは、安定に記憶データを保持する（ＶＳＳソース線ＶＳＭは、ロー側電源電圧をＶＳＳレベルに維持されるため）。

以上のように、この発明の実施の形態１０に従えば、メモリセル電源線ＰＶＬとしてＶＳＳソース線を用い、データ書込時、ロー側セル電源電圧ＶＳＳをビット線電圧に応じて調整する場合においても、書込時の選択メモリセルのデータ保持特性を低下させて、高速で書込を行なうことができる。

［実施の形態１１］
図２９は、この発明の実施の形態１１に従うメモリセル回路の構成を示す図である。この図２９に示すメモリセル回路は、以下の点で、図２６に示すメモリセル回路とその構成が異なる。すなわち、書込補助回路ＰＣＫｃおよびＰＣＫｄ各々において、ビット線ＢＬおよび／ＢＬの電圧を受けるＡＮＤゲートＡＧ１０と、ＡＮＤゲートＡＧ１０の出力信号を受けるＮチャネルＭＯＳトランジスタＮＴ２２が設けられる。ＭＯＳトランジスタＮＴ２２は、ロー側電源ノードとＶＳＳソース線ＶＳＭの間に結合され、導通時、ロー側電源ノードとＶＳＳソース線ＶＳＭを結合する。

この図２９に示すメモリセル回路の他の構成は、図２６に示すメモリセル回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図２９に示すメモリ構成においては、実質的にその動作は、先の実施の形態１０に示すメモリセル回路の動作の同じである。しかしながら、データ書込時、ビット線ＢＬおよび／ＢＬの一方が、ＡＮＤゲートＡＧ１０の入力論理しきい値よりも低下すると、ＡＮＤゲートＡＧ１０の出力信号がＬレベルとなり、応じて、ＭＯＳトランジスタＮＴ２２がオフ状態となる。応じて、ＶＳＳソース線ＶＳＭがフローティング状態となり、その電圧レベルが、選択メモリセルにおける書込電流および貫通電流より上昇し、選択メモリセルの書込マージンが増大し、高速の書込が実現される。

選択行かつ非選択列のメモリセルにおいては、メモリセルのストレージノード（ＮＤ１，ＮＤ２）が、対応のビット線に接続されるものの、この場合、ビット線ＢＬおよび／ＢＬがビット線負荷回路９にもプリチャージされた電圧レベルからわずかに低下するだけであり、その電圧レベルはＡＮＤゲートＡＧ１０の入力論理しきい値よりも高い電圧レベルであり、安定に記憶データを保持する。

また、非選択行かつ選択列のメモリセルにおいては、ストレージノード（ＮＤ１，ＮＤ２）は、対応のビット線ＢＬおよび／ＢＬから分離されており、電流が流れる経路は存在せず、ストレージノードの電圧レベルは、安定に維持される。

したがって、この図２９に示す構成においても、これまでの実施の形態と同様に、非選択メモリセルの記憶データの破壊を生じさせることなく高速でデータの書込を行なうことができ、また、保持データ読出時においても、安定に保持データを保持することができる。

また、図２９に示す書込補助回路ＰＣＫｃおよびＰＣＫｄにおいては、ロー側電源ノードとＶＳＳソース線ＶＳＭの間に１つのＭＯＳトランジスタが配置されるだけである。したがって、ＶＳＳソース線ＶＳＭの配線抵抗をより低減することができ、メモリセルデータ読出時におけるカラム電流を、メモリセルを介してロー側電源ノードＶＳＳへ高速で放電することができ、高速の読出を実現することができる。

なお、この図２９に示す構成においても、ＶＳＳソース線ＶＳＭは、メモリセル列の所定数行のメモリセルごとに分割され、それぞれに、書込補助回路が配置されてもよい。

以上のように、この発明の実施の形態１１に従えば、ビット線電圧をＡＮＤゲートで受け、このＡＮＤゲートの出力信号に従ってＶＳＳソース線をロー側電源ノードに選択的に結合しており、メモリセルのデータの安定読出および高速書込を実現することができるとともに、ＶＳＳソース線の配線抵抗が等価的に低減され、高速の読出を行なうことができる。

ＶＳＳソース線の電圧レベルを制御する構成としては、先のＶＤＤソース線の電圧レベルを制御する構成、特に特定の電源電圧レベルに維持するクランプするまたは別の電圧源に結合するなどの構成をまた利用することができる。すなわち、たとえばＶＳＳソース線と接地ノードとの間に、ダイオード接続されたＭＯＳトランジスタで構成されるクランプ素子を設けることにより、ＶＤＤソース線ＶＳＭの電圧レベルが、このダイオード接続されるＭＯＳトランジスタのしきい値電圧以上に上昇するのを抑制することができる。また、ダミーＶＤＤソース線を用いて、ＶＳＳソース線とデータ書込時選択的に結合することにより、ＶＳＳソース線の電圧レベルを上昇させることができる。さらに、このＶＳＳソース線を、データ書込時選択列に対して、所定の中間電圧を供給する電源ノードに結合することにより、安定に所望の電圧レベルにＶＳＳソース線を選択列に対して決定することができ、高速確認を安定に行なうことができる。

［実施の形態１２］
図３０は、この発明の実施の形態１２に従う半導体記憶装置の要部の構成を概略的に示す図である。この図３０に示す半導体記憶装置においては、メモリセルアレイの基板領域３０に、ＰウェルおよびＮウェルが、ＰウェルがＮウェルに挟まれるように交互に配置される。このＰウェルＰＷと両側のＮウェルＮＷ１およびＮＷ２により、一列に整列するメモリセルＭＣを配置するメモリセル列形成領域ＭＦＲが構成される。

メモリセル列形成領域ＭＦＲにおいて、ＰウェルＰＷにメモリセルのＮチャネルＭＯＳトランジスタが形成され、Ｎウェルに負荷トランジスタを構成するＰチャネルＭＯＳトランジスタが形成される。

メモリセル列形成領域ＭＦＲに対応してビット線ＢＬおよび／ＢＬが配置される。また、メモリセル列形成領域ＭＦＲにそれぞれ対応して、書込補助回路ＰＣＫが配置される。この書込補助回路ＰＣＫは、対応のビット線ＢＬおよび／ＢＬの電位に従って、対応のＰウェルＰＷの電位を調整する。したがってこの実施の形態１２における書込補助回路ＰＣＫは、メモリセルのＮチャネルＭＯＳトランジスタのバックゲート電位をビット線ＢＬおよび／ＢＬの電圧に従って調整する。このため、各ＰウェルＰＷに対して個々に書込補助回路ＰＣＫからのバックゲート電圧ＶＳＢが供給される。

図３１は、図３０に示すメモリセルＭＣの配置を概略的に示す図である。メモリセルＭＣに対して、中央部にＰウェルＰＷが配置され、その両側にＮウェルＮＷ１およびＮＷ２が配置される。メモリセルＭＣにおいて、ロー側電源ノードＶＬとストレージノードＮＤ１の間に、ＮチャネルＭＯＳトランジスタＮＱ１が配置され、ストレージノードＮＤ１とビット線ＢＬの間にＮチャネルＭＯＳトランジスタＮＱ３が配置される。また、ロー側電源ノードＶＬとストレージノードＮＤ２の間に、ＮチャネルＭＯＳトランジスタＮＱ２が配置され、ストレージノードＮＤ２とビット線／ＢＬの間にＮチャネルＭＯＳトランジスタＮＱ４が配置される。ＭＯＳトランジスタＮＱ１およびＮＱ２のゲートが、それぞれ、ストレージノードＮＤ２およびＮＤ１に結合され、ＭＯＳトランジスタＮＱ３およびＮＱ４のゲートへワード線ＷＬが接続される。

これらのＭＯＳトランジスタＮＱ１−ＮＱ４が、ＰウェルＰＷ内に形成され、これらのＭＯＳトランジスタＮＱ１−ＮＱ４のバックゲートへは、共通に対応の書込補助回路からの基板電圧ＶＳＢが供給される。

メモリセルＭＣにおいては、さらに、ＮウェルＮＷ１およびＮＷ２に、それぞれＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が配置される。ＭＯＳトランジスタＰＱ１はハイ側電源ノードＶＨとストレージノードＮＤ１の間に接続されかつそのゲートはストレージノードＮＤ２に接続され、ＭＯＳトランジスタＰＱ２が、ハイ側電源ノードＶＨとストレージノードＮＤ２の間に接続されかつそのゲートが、ストレージノードＮＤ１に結合される。これらのＭＯＳトランジスタＰＱ１およびＰＱ２のバックゲートは特に示示していないが、対応のＮウェルＮＷ１およびＮＷ２のバイアス電圧によりバイアスされる。ＮウェルＮＷ１およびＮＷ２は、隣接列のメモリセルの負荷トランジスタを形成する領域と共有される。

なお、この図３１に示すメモリセルの配置は一例であり、メモリセル列ごとに、中央部に、Ｎウェルが配置され、負荷トランジスタが形成され、その両側にＰウェルが設けられて、アクセストランジスタおよびドライバトランジスタがそれぞれビット線ＢＬおよび／ＢＬ用に配置されてもよい。この場合、隣接列のメモリセルのウェル領域を分離するために、Ｐウェルが各列ごとに接合分離などの適当な分離構造を用いて分離される。

図３２は、図３０に示す書込補助回路ＰＣＫの構成およびウェルバイアス電圧ＶＳＢを発生する回路の構成の一例を示す図である。図３２において、書込補助回路ＰＣＫは、ビット線ＢＬおよび／ＢＬの電圧を受けるＡＮＤゲートＡＧ３０と、ロー側電源ノードとウェルバイアス電圧伝達線ＳＢＬの間に接続され、かつＡＮＤゲートＡＧ３０の出力信号に応答して選択的にオン状態となるＮチャネルＭＯＳトランジスタＮＴ３０と、ＡＮＤゲートＡＧ３０の出力信号を受けるインバータＩＶ３０と、インバータＩＶ３０の出力信号に従って選択的にオン状態となり、バイアス電圧発生回路３０のバイアス電圧を伝達するＮチャネルＭＯＳトランジスタＮ３２を含む。

バイアス電圧発生回路３０は、ハイ側電源ノードとノードＮＤＩの間に接続される高抵抗の抵抗素子３１と、ノードＮＤＩとロー側電源ノードの間に接続されかつそのゲートがノードＮＤＩに接続されるＮチャネルＭＯＳトランジスタ３２を含む。このＭＯＳトランジスタ３２は、ダイオードモードで動作し、ノードＮＤＩに、そのしきい値電圧Ｖｔｈｎの電圧を生成する。ＭＯＳトランジスタ３２のしきい値電圧Ｖｔｈｎは、ロー側電源電圧ＶＳＳよりも高い電圧レベルでありかつ、ＰウェルＰＷとＮチャネルＭＯＳトランジスタのＮ型不純物領域の間のＰＮ接合の順方向降下電圧Ｖｆよりも低い電圧レベルである。

図３３は、図３０から図３２に示す書込補助回路の動作を示す信号波形図である。以下、図３３を参照して、図３０から図３２に示す回路の動作について説明する。

ビット線ＢＬおよび／ＢＬの電圧レベルは、図示しないビット線負荷回路により、Ｈレベルにプリチャージされている。データ読出時においては、選択列においては、ビット線ＢＬおよび／ＢＬの電位振幅は小さく、それらの電圧レベルは、ＡＮＤゲートＡＧ３０の入力論理しきい値よりも高い状態にあり、ＡＮＤゲートＡＧ３０の出力信号はＨレベルである。応じて、ＭＯＳトランジスタＮＴ３０がオン状態、ＭＯＳトランジスタＮＴ３２はオフ状態であり、ＰウェルＰＷ（ＰＷ１、ＰＷ２）へのバイアス電圧ＶＳＢは、ロー側電源電圧ＶＳＳレベルに維持されて、安定にデータの読出が行なわれる。

一方、データ書込時において、ビット線ＢＬおよび／ＢＬの電圧レベルは書込データに応じて変化すると、ビット線ＢＬおよび／ＢＬの一方の電位降下に従って、ＡＮＤゲートＡＧ３０の出力信号がＨレベルからＬレベルに低下する。応じて、ＭＯＳトランジスタＮＴ３０がオフ状態となり、一方、ＭＯＳトランジスタＮＴ３２がオン状態となり、ウェルバイアス電圧伝達線ＳＢＬへは、バイアス電圧発生回路３０からのバイアス電圧がウェルバイアス電圧ＶＳＢとして伝達される。バイアス電圧発生回路３０の発生する電圧（Ｖｔｈｎ）は、ロー側電源電圧ＶＳＳよりも高い電圧レベルである。したがって、ＭＯＳトランジスタＮＱ１−ＮＱ４のバックゲート−ソース間が順方向にバイアスされ、そのしきい値電圧が低下し、応じて、これらのＭＯＳトランジスタＮＱ１−ＮＱ４の駆動するドレイン電流Ｉｄｓが増加する。これにより、ビット線ＢＬおよび／ＢＬへの書込データに応じて、ストレージノードＮＤ１およびＮＤ２の電圧レベルが変化し、ストレージノードＮＤ１およびＮＤ２が高速で、ビット線ＢＬ１および／ＢＬ１上の書込データに応じたＨレベルおよびＬレベルの電圧レベルに駆動される。

非選択列においては、Ｐウェル電位は、ロー側電源電圧ＶＳＳレベルであり、安定に記憶データが保持される。非選択行かつ選択列のメモリセルにおいては、このＰウェルＰＷの電圧ＶＳＢの電圧レベルが、ロー側電源電圧ＶＳＳよりも高い電圧レベルに駆動されるものの、ＭＯＳトランジスタＮＱ１−ＮＱ４に共通にバックゲートバイアス効果が作用し、そのしきい値電圧シフトは同じであり、アクセストランジスタとドライバトランジスタのβ比は変化せず、スタティック・ノイズ・マージンは劣化せず、また、ストレージノードは対応のビット線から分離されており、内部において電流が流れる経路は存在せず、安定に記憶データは保持される。

以上のように、この発明の実施の形態１２に従えば、メモリセル列ごとに、アクセストランジスタおよびドライバトランジスタが配置されるウェル領域のバイアス電圧をビット線電圧に従って調整しており、書込時、このＮチャネルＭＯＳトランジスタの基板バイアス効果を小さくして、等価的にゲート−ソース間電圧を大きくして駆動電流量を大きくしており、高速かつ安定にデータの書込を行なうことができる。

［実施の形態１３］
図３４は、この発明の実施の形態１３に従う半導体記憶装置の要部の構成を概略的に示す図である。図３４においては、１列のメモリセルに関連する部分の構成を示す。ビット線ＢＬおよび／ＢＬに接続されるメモリセルＭＣが、２つのメモリセルグループＭＧ１およびＭＧ２に分割される。これに対応して、ＶＤＤソース線ＶＤＭは、メモリセルグループＭＧ１に対応する分割ＶＤＤソース線ＶＤＭ１と、メモリセルグループＭＧ２に対応する分割ＶＤＤソース線ＶＤＭ２に分割される。これらの分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２には、それぞれ、ＰチャネルＭＯＳトランジスタＰＴ３５およびＰＴ３６が結合される。これらのＭＯＳトランジスタＰＴ３５およびＰＴ３６は、ビット線ＢＬおよび／ＢＬの電圧を受けるＮＡＮＤゲートＮＧ１の出力信号に従って選択的にオン状態／オフ状態となり、オン状態時、対応の分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２へ、ハイ側電源電圧ＶＤＤを供給する。

この図３４に示す書込補助回路の構成は、図１０に示す実施の形態３に示される分割ＶＤＤソース線の構成において、ＮＡＮＤゲートＮＧ１が、このメモリセルグループＭＧ１およびＭＧ２に共通に設けられる点を除いて同じであり、したがって、データ書込および読出時の動作は、先の図１１に示す実施の形態３に示す構成と同じであり、各ビット線対ごとに、対応のＶＤＤソース線ＶＤＭの電圧／インピーダンス制御が行なわれる。

この図３４に示す構成の場合、ビット線ＢＬおよび／ＢＬの一方端側に、ＮＡＮＤゲートＮＧ１が設けられてＭＯＳトランジスタＰＴ３５およびＰＴ３６を共通に制御しており、書込補助回路の占有面積を低減することができる。

［変更例］
図３５は、この発明の実施の形態１３の変更例の構成を概略的に示す図である。図３５に示す構成においては、ビット線ＢＬおよび／ＢＬの中央部に、書込補助回路ＰＣＫが配置される。この書込補助回路ＰＣＫが、メモリセルグループＭＧ１およびＭＧ２それぞれに設けられる分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２を、対応のビット線ＢＬおよび／ＢＬの電圧レベルに従って制御する。

書込補助回路ＰＣＫは、図３４に示すＮＡＮＤゲートＮＧ１と、ＰチャネルＭＯＳトランジスタＰＴ３５およびＰＴ３６とを含む。これらの分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２は、それぞれ、メモリセルグループＭＧ１およびＭＧ２のメモリセルＭＣのハイ側電源ノードＶＨに結合される。

図３５に示す構成の場合、書込補助回路ＰＣＫが、メモリセルアレイ中央部に配置される。書込補助回路ＰＣＫを構成するＮＡＮＤゲートＮＧ１およびＰチャネルＭＯＳトランジスタＰＴ３５およびＰＴ３６を、メモリセルＭＣを構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを用いて実現するこができ、アレイレイアウト面積の増大を抑制することができる。

図３６は、図３５に示す書込補助回路ＰＣＫおよびメモリセルＭＣの平面レイアウトを示す図である。図３６においては、活性領域からコンタクトの形成工程完了後の配線レイアウトを示す。

図３６において、メモリセル列配置領域の中央部に、ＮウェルＮＷが列方向に直線的に延在して配置され、ＮウェルＮＷ両側に、ＰウェルＰＷ１およびＰＷ２が、列方向に延在して配置される。ＮウェルＮＷおよびＰウェルＰＷ１およびＰＷ２において、行方向に延在する領域において、各々１ビットのメモリセルを形成するメモリセル領域ＭＣａおよびＭＣｂが配置される。これらのメモリセル領域ＭＣａおよびＭＣｂの間に、書込補助回路ＰＣＫを形成する領域ＰＧａおよびＰＧｂが配置される。これらの書込補助回路形成領域ＰＧａおよびＰＧｂは、それぞれ、メモリセル領域ＭＣａおよびＭＣｂと同じ列方向の長さを有する。

ＮウェルＮＷおよびＰウェルＰＷは、それぞれ同一半導体基板表面に形成されるＮ型領域およびＰ型領域であり、それぞれにおいて、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ（またはＰ型およびＮ型トランジスタ素子形成用活性領域）が形成され、これらのウェルＮＷおよびＰＷは、ＭＯＳトランジスタの基板領域（バックゲート）として作用する。すなわち、ＮウェルＮＷは、ＰチャネルＭＯＳトランジスタ形成領域であり、ＰウェルＰＷは、ＮチャネルＭＯＳトランジスタ形成領域である。

ＰウェルＰＷ１およびＰＷ２それぞれにおいて、列方向に連続的に延在する活性領域ＡＲ１およびＡＲ６が形成される。ＮウェルＮＷにおいて、活性領域ＡＲ２が、メモリセル領域ＭＣａに設けられ、また、活性領域ＡＲ３が、領域ＰＧｂおよびＭＣｂに渡って列方向に延在して形成される。また、領域ＭＣａおよびＰＧａ領域に渡って列方向に延在して活性領域ＡＲ４が形成され、メモリセル領域ＭＣｂにおいて列方向に延在して活性領域ＡＲ５が形成される。

メモリセルＭＣａ領域において、行方向に延在して、ポリシリコン配線ＰＬ１およびＰＬ２が形成される。ポリシリコン配線ＰＬ１は、ＰウェルＰＷ１およびＮウェルＮＷに渡って延在し、一方、ポリシリコン配線ＰＬ２は、ＰウェルＰＷ１領域においてのみ延在する。

ＰウェルＰＷ１において、活性領域ＡＲ１を横切るように、ポリシリコン配線ＰＬ３、ＰＬ４、ＰＬ５、ＰＬ６、ＰＬ７およびＰＬ８が行方向に延在して形成される。ポリシリコン配線ＰＬ３、ＰＬ８が、このＰウェルＰＷ１の領域内にのみ行方向に延在する。一方、ポリシリコン配線ＰＬ４およびＰＬ５は、ＰウェルＰＷ１、ＮウェルＮＷおよびＰウェルＰＷ２に渡って行方向に直線的に延在する。

ポリシリコン配線ＰＬ６およびＰＬ７は、それぞれＰウェルＰＷ１およびＮウェルＮＷに渡って行方向に延在しかつ活性領域ＡＲ１およびＡＲ３をそれぞれ横切るように配設される。

ポリシリコン配線ＰＬ１１は、ＮウェルＮＷおよびＰウェルＰＷ２内の活性領域ＡＲ５およびＡＲ６を横切るように行方向に延在して配設される。

ＰウェルＰＷ２においては、ＰウェルＰＷ２領域内においてのみ行方向に延在するようにポリシリコン配線ＰＬ１２、ＰＬ１３およびＰＬ１４が配置される。これらのポリシリコン配線ＰＬ１２−ＰＬ１４は、各々、活性領域ＡＲ６を横切るように配設される。

ポリシリコン配線ＰＬ２、ＰＬ３およびＰＬ８は、それぞれの一端側においてコンタクトＣＴ１、ＣＴ２およびＣＴ３が形成される。活性領域ＡＲ１においては、ポリシリコン配線ＰＬ４およびＰＬ５の間の領域を除いて、コンタクトＣＴ４−ＣＴ１１が各ポリシリコン配線の間に配設される。

ポリシリコン配線ＰＬ４に対しては、ＰウェルおよびＮウェルの境界領域においてコンタクトＣＴ１２が設けられる。

活性領域ＡＲ２において、ポリシリコン配線ＰＬ１に関して、一方側領域にコンタクトＣＴ１３が設けられ、他方側領域に共有コンタクトＳＴ１が設けられる。共有コンタクトＳＴ１は、活性領域ＡＲ２の対応の不純物領域とポリシリコン配線ＰＬ９とを直接接続する。したがって、この共有コンタクトＳＴ１は、素子分離用の絶縁膜上を渡って延在してポリシリＳ紺配線ＰＬ９上部にまで配置される。共有コンタクトを利用することにより、活性領域ＡＲ２とポリシリコン配線ＰＬ９を接続するための配線層の金属配線を用いるのを回避する。

活性領域ＡＲ３において、ポリシリコン配線ＰＬ５、ＰＬ６およびＰＬ７それぞれに対応してコンタクトＣＴ１５、ＣＴ１６およびＣＴ１７が設けられ、その他方端領域において、共有コンタクトＳＴ２が設けられる。この共有コンタクトＳＴ２により、活性領域ＡＲ３の下端の不純物領域が、ポリシリコン配線ＰＬ１１に接続される。

活性領域ＡＲ４においても、ポリシリコン配線ＰＬ１に対して、共有コンタクトＳＴ３が設けられ、また、ポリシリコン配線ＰＬ９、ＰＬ１０およびＰＬ４それぞれに対応してコンタクトＣＴ１７、ＣＴ１８およびＣＴ１９が設けられる。

活性領域ＡＲ５においても、共有コンタクトＳＴ３を介してポリシリコン配線ＰＬ７に接続され、他方側に、コンタクトＣＴ２１が設けられる。

活性領域ＡＲ６においても、各ポリシリコン配線に対応して、各不純物領域に対するコンタクトＣＴ２２−ＣＴ２９が設けられる。この活性領域ＡＲ６においても、活性領域ＡＲ１と同様、ポリシリコン配線ＰＬ４およびＰＬ５の間には、コンタクトは設けられない。

ポリシリコン配線ＰＬ１２、ＰＬ１３およびＰＬ１４に対して、それぞれ他方端に、コンタクトＣＴ３０、ＣＴ３１およびＣＴ３２が設けられる。

図３６に示す配線レイアウトに見られるように、メモリセル領域ＭＣａおよびＭＣｂのトランジスタのゲート配線と書込補助回路形成領域ＰＧａおよびＰＧｂのゲート配線の延在方向は同じであり、また、配線のレイアウトにおいても領域ＰＧａおよびＰＧｂの境界領域の中央部に関して点対称であり、配線レイアウトが簡略化されるとともに、メモリセルの配線パターンの規則性を維持することができる。

また、活性領域も列方向に直線的に延在しているだけであり、面積効率よくトランジスタを配置することができる。また、ＰウェルＰＷ１およびＰＷ２においては、連続的に活性領域ＡＲ１およびＡＲ６が直線状に配置されており、パターニングが容易となり、微細化にも確実に対応することができる。

図３７は、図３６に示す配線レイアウトの電気的等価回路を示す図である。図３７において、メモリセル領域ＭＣａについて、ＰウェルＰＷ１において、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３が直列に配置され、また、ＰウェルＰＷ２において、ＮチャネルＭＯＳトランジスタＮＱ４およびＮＱ２が、直列に配置される。これらのＭＯＳトランジスタＮＱ１−ＮＱ４は、先の図３１等において示すメモリセルＭＣのドライバトランジスタおよびアクセストランジスタに対応し、同一参照符号は、同一の素子を示す。

メモリセル領域ＭＣａについて、ＮウェルＮＷにおいては、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が行および列方向についての位置をずらせて配置される。これらのＭＯＳトランジスタＰＱ１およびＰＱ２は、先の図３１に示すメモリセルＭＣの構成における負荷トランジスタに対応し、同一参照符号は、同一の構成要素を示す。

ＭＯＳトランジスタＮＱ１の一方導通ノードがコンタクトＣＴ４に接続され、ＭＯＳトランジスタＮＱ３のゲートがコンタクトＣＴ１に接続される。ＭＯＳトランジスタＮＱ１およびＰＱ１のゲートが、共有コンタクトＳＴ３を介して、ＭＯＳトランジスタＰＱ２の一方導通ノード（ドレインノード）に接続される。ＭＯＳトランジスタＰＱ１の一方導通ノード（ドレインノード）が、ＭＯＳトランジスタＰＱ２およびＮＱ２のゲートに共有コンタクトＳＴ１を介して接続される。ＭＯＳトランジスタＮＱ４は、その一方導通ノードがコンタクトＣＴ２２に接続され、そのゲートがコンタクトＣＴ３０に接続される。

書込補助回路形成領域について、ＰウェルＰＷ１において、領域ＰＧａおよびＰＧｂそれぞれにＭＯＳトランジスタＮＴ６０、ＮＴ５０、およびＮＴ５２およびＮＴ７２が配置されて、導通ノード（ソース／ドレイン）が直列に接続される（活性領域ＡＲ１内に形成される）。また、ＰウェルＰＷ２においても、ＭＯＳトランジスタＮＴ７２、ＮＴ５４、ＮＴ５６およびＮＴ６２が直列に接続される。

領域ＰＧａにおいて、ＮウェルＮＷの領域において、ＰチャネルＭＯＳトランジスタＰＴ３５およびＰＴ５０が配置され、領域ＰＧｂについて、ＮウェルＮＷ内において、ＰチャネルＭＯＳトランジスタＰＴ５２およびＰＴ３６が直列に配置される。ＭＯＳトランジスタＰＴ３５およびＰＴ３６は、メモリセル電源のインピーダンスを制御するトランジスタであり、図３４に示すＭＯＳトランジスタＰＴ３５およびＰＴ３６に対応する。

ＭＯＳトランジスタＮＴ６０のゲートが、コンタクトＣＴ２に接続され、ＭＯＳトランジスタＮＴ５０、ＰＴ５０およびＮＴ５４のゲート、が共通の配線（ポリシリコン配線ＰＬ４）を介してコンタクトＣＴ１２に結合される。ＭＯＳトランジスタＮＴ５２、ＰＴ５２およびＮＴ５６のゲートが共通に接続され（ポリシリコン配線ＰＬ５により）かつコンタクトＣＴ３５に接続される。ＭＯＳトランジスタＰＴ５２の一方導通ノードがコンタクトＣＴ１５に結合され、ＭＯＳトランジスタＰＴ５０の一方導通ノードがコンタクトＣＴ１９に接続される。

また、ＭＯＳトランジスタＮＴ７０およびＰＴ３６のゲートが共通に（ポリシリコン配線ＰＬ６を介して）コンタクトＣＴ２０に結合され、ＭＯＳトランジスタＮＴ７２およびＰＴ３５のゲートが、共通に（ポリシリコン配線ＰＬ１０を介して）コンタクトＣＴ１４に結合される。

ＭＯＳトランジスタＮＴ６２のゲートはコンタクトＣＴ３１に接続される。メモリセル形成領域ＭＣｂにおいても、同様、ＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ４とＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が、メモリセル領域ＭＣａと同じレイアウトで配置される。ＭＯＳトランジスタＮＱ３のゲートがコンタクトＣＴ３に接続され、ＭＯＳトランジスタＮＱ３の一方導通ノードがコンタクトＣＴ１１に接続される。ＭＯＳトランジスタＰＱ２およびＮＱ４のゲートが共有コンタクトＳＴ２を介してＭＯＳトランジスタＰＱ１の一方導通ノードに接続されて、ＭＯＳトランジスタＮＱ１およびＰＱ１のゲートが、共有コンタクトＳＴ４を介してＭＯＳトランジスタＰＱ２の一方導通ノードに接続される。ＭＯＳトランジスタＰＱ２およびＮＱ４は、それぞれの一方導通ノードが、コンタクトＣＴ２２およびＣＴ２１に接続され、ＭＯＳトランジスタＮＱ２のゲートがコンタクトＣＴ３２に接続される。

書込補助回路の形成のために２つのメモリセル形成領域を利用することにより、両側のメモリセル領域ＭＣａおよびＭＣｂのメモリセルのレイアウトの規則性を維持することができ（列方向においてメモリセルが鏡映対象のレイアウトを有する）、書込補助回路を配置しても、メモリセルアレイのメモリセルに対するレイアウトを再設計する必要がない。

図３８は、図３６に示す配線レイアウトに対する上層配線のレイアウトを示す図であり、第１層金属配線と、この第１層金属配線に形成される第１ビアのレイアウトを示す。図３６においては、また、活性領域およびポリシリコン配線をその参照符号とともに併せて示す。

図３８において、メモリセル領域ＭＣａにおいて、活性領域ＡＲ１にコンタクトを介して接続される第１金属配線ＦＭＬ１と、ポリシリコン配線ＰＬ２にコンタクトを介して接続される第２金属配線ＦＭＬ４が配設される。第１金属配線ＦＭＬ４は、ワード線ＷＬｉ＋１の一部を構成し、第１金属配線ＦＭＬ１は、ロー側電源電圧ＶＳＳを伝達する金属配線の一部を構成する。また、第１ポリシリコン配線ＰＬ１およびＰＬ２の間に、活性領域ＡＲ１を活性領域ＡＲ２に結合しかつ第１ポリシリコン配線ＰＬ９に結合する第１金属配線ＦＭＬ５が設けられる。この第１金属配線ＦＭＬ５は、活性領域ＡＲ２において下部に形成される共有コンタクトを介して活性領域ＡＲ２に結合されかつ第１ポリシリコン配線ＰＬ９に結合される。

ポリシリコン配線ＰＬ１に関して第１金属配線ＦＭＬ５と反対の領域において、活性領域ＡＲ２にコンタクトを介して結合される第１金属配線ＦＭＬ２が形成される。この第１金属配線ＦＭＬ２は、最終的に分割ＶＤＤソース線ＶＤＭ２に結合される。また、メモリセル領域ＭＣａにおいて、活性領域ＡＲ４に共有コンタクトを介して結合されかつ第１ポリシリコン配線ＰＬ１に接続されかつさらに活性領域ＡＲ６にコンタクトを介して結合される第１金属配線ＦＭＬ６が設けられる。活性領域ＡＲ６の第１ポリシリコン配線ＰＬ１２に関して対応する領域には、第１金属配線ＦＭＬ３が配設される。第１金属配線ＦＭＬ３には、第１ビア（Ｖ）が形成され、最終的に補のビット線／ＢＬに結合される。

メモリセル領域ＭＣａのＰウェルＰＷ２において、行方向に長い矩形形状に第１金属配線ＦＭＬ７が形成される。この第１金属配線ＦＭＬ７は、第１ポリシリコン配線ＰＬ１２にコンタクトを介して結合され、ワード線ＷＬｉ＋１の一部を構成する。

メモリセル領域ＭＣａと書込補助回路形成領域ＰＧａの間の境界領域において、活性領域ＡＲ１、ＡＲ５およびＡＲ６それぞれに対して、行方向に長い矩形形状の第１金属配線ＦＭＬ８、ＦＭＬ９およびＦＭＬ１０が設けられる。これらの第１金属配線ＦＭＬ８−ＦＭＬ１０は、それぞれコンタクトを介して対応の活性領域に結合され、かつそれぞれの一部に、第１ビアが形成される。第１金属配線ＦＭＬ８は、ビット線ＢＬに最終的に結合され、第１金属配線ＦＭＬ９は、分割ＶＤＤソース線ＶＤＭ１に最終的に結合される。第１金属配線ＦＭＬ１０は、ロー側電源電圧ＶＳＳを伝達する電圧線の一部を構成する。

書込補助回路形成領域ＰＧａにおいて、第１ポリシリコン配線ＰＬ３に対して、コンタクトを介して接続される第１金属配線ＦＭＬ１１が設けられる。この第１金属配線ＦＭＬ１１は、行方向に長い矩形形状を有し、最終的に第１ビアを介してロー側電源電圧ＶＳＳを伝達する電源線に結合される。

第１ポリシリコン配線ＰＬ３およびＰＬ４の間に、行方向に延在しかつ列方向にＮウェルＮＷ領域において直線的に延在する第１金属配線ＦＭＬ１２が設けられる。この第１金属配線ＦＭＬ１２は、活性領域ＡＲ１に接続され、かつ第１ポリシリコン配線ＰＬ１０にコンタクトを介して接続される。この第１金属配線ＦＭＬ１２は、さらに、ＮウェルＮＷの領域において、第１ポリシリコン配線ＰＬ４を越えて列方向に延在し、かつ領域ＰＧａおよびＰＧｂの境界領域において行方向に延在し活性領域ＡＲ４にコンタクトを介して接続される。この第１金属配線ＦＭＬ１２は、行および列方向に直線的に延びる部分配線により階段状に形成され、ＮＡＮＤゲートＮＧ１の出力ノードを形成する。

この領域ＰＧａにおいて、さらに、活性領域ＡＲ４にコンタクトを介して結合される第１金属配線ＦＭＬ１３が、ポリシリコン配線ＰＬ１０およびＰＬ４の間に配設される。この第１金属配線ＦＭＬ１３は、ハイ側電源電圧ＶＤＤを伝達する電源線に第１ビアを介して結合される。ＰウェルＰＷ２の領域において、第１ポリシリコン配線ＰＬ１０およびＰＬ４の間に、第１金属配線ＦＭＬ１４が設けられる。この第１金属配線ＦＭＬ１４は、第１ビアを介してロー側電源電圧ＶＳＳを伝達するＶＳソース線に最終的に結合される。

領域ＰＧａおよびＰＧｂの境界領域において、ポリシリコン配線ＰＬ４にコンタクトを介して結合されかつ活性領域ＡＲ１にまで延在する第１金属配線ＦＭＬ１５が設けられ、また、活性領域ＡＲ６にまで延在しかつ第１ポリシリコン配線ＰＬ５に結合される第１金属配線ＦＭＬ１６が設けられる。これらの第１金属配線ＦＭＬ１５およびＦＭＬ１６は、活性領域ＡＲ１およびＡＲ６においては、コンタクトが設けられていないため、活性領域ＡＲ１およびＡＲ６とは分離される。配線レイアウトの規則性を維持するために、これらの第１金属配線ＦＭＬ１５およびＦＭＬ１６が、活性領域ＡＲ１およびＡＲ６上部にまで延在するように配置される。

領域ＰＧｂにおいて、ポリシリコン配線ＰＬ５およびＰＬ６の間に、活性領域ＡＲ１にコンタクトを介して接続される第１金属配線ＦＭＬ１７が設けられる。この第１金属配線ＦＭＬ１７は、ロー側電源電圧ＶＳＳを伝達する。ＮウェルＮＷにおいて活性領域ＡＲ３にコンタクトを介して接続される第１金属配線ＦＭＬ１８が設けられる。この第１金属配線ＦＭＬ１８は、ハイ側電源電圧ＶＤＤを伝達するＶＤＤソース線に結合される。

活性領域ＡＲ４に対しては、領域ＰＧａからの第１金属配線ＦＭＬ１２がコンタクトを介して結合され、この第１金属配線ＦＭＬ１２は、さらに、領域ＰＧｂ内においても連続的にＬ字形状に列方向および行方向に延在し、ポリシリコン配線ＰＬ６にコンタクトを介して結合される。この第１金属配線ＦＭＬ１２は、またさらに、ＰウェルＰＷ２内の活性領域ＡＲ６のポリシリコン配線ＰＬ５およびＰＬ１４の間の領域にコンタクトを介して結合される。

領域ＰＧｂにおいて、さらに、第１ポリシリコン配線ＰＬ１３が、コンタクトを介して行方向に長い矩形形状の第１金属配線ＦＭＬ１９に結合される。この第１金属配線ＦＭＬ１９は、隣接列のメモリセルとの境界領域に配置され、ロー側電源電圧ＶＳＳを伝達するＶＳＳソース線に最終的に結合される。

領域ＰＧｂおよびＭＣｂの境界領域において、活性領域ＡＲ１にコンタクトを介して接続される第１金属配線ＦＭＬ２０が設けられる。この第１金属配線ＦＭＬ２０は、ロー側電源電圧ＶＳＳを、ポリシリコン配線ＰＬ６およびＰＬ７の間の活性領域ＡＲ１に伝達する。ＮウェルＮＷにおいて、活性領域ＡＲ３に対してコンタクトを介して接続される第１金属配線ＦＭＬ２１が配置され、またＰウェルＰＷ２において活性領域ＡＲ６にコンタクトを介して接続される第１金属配線ＦＭＬ２２が設けられる。第１金属配線ＦＭＬ２０−ＦＭＬ２２には、さらに、上層配線との接続用の第１ビアが設けられる。第１金属配線ＦＭＬ２１は、分割ＶＤＤソース線ＶＤＭ２に最終的に結合され、第１金属配線ＦＭＬ２２が、補のビット線／ＢＬに結合される。

メモリセル領域ＭＣｂにおいても、同様、メモリセル領域ＭＣａと同様のレイアウトで、ＰウェルＰＷ１の領域において、第１ポリシリコン配線ＰＬ８に接続する第１金属配線ＦＭＬ２４が設けられ、また、活性領域ＡＲ１にコンタクトを介して接続する第１金属配線ＦＭＬ２５が設けられる。第１ポリシリコン配線ＰＬ７およびＰＬ８の間に、活性領域ＡＲ１およびＡＲ３に結合される第１金属配線ＦＭＬ２６が設けられる。第１金属配線ＦＭＬ２６は、活性領域ＡＲ１にコンタクトを介して接続され、かつ活性領域ＡＲ３に共有コンタクトを介して結合される。したがって、第１金属配線ＦＭＬ２６は、第１ポリシリコン配線ＰＬ１１と結合される。

また、メモリセル領域ＭＣｂにおいて、さらに、ＮウェルＮＷ内の活性領域ＡＲ５に共有コンタクトを介して結合されかつ第１ポリシリコン配線ＰＬ７に結合される第１金属配線ＦＭＬ２８が設けられる。第１金属配線ＦＭＬ２８は、さらに、ＰウェルＰＷ２にまで延在して、活性領域ＡＲ６のポリシリコン配線ＰＬ１４およびＰＬ１１の間の領域にコンタクトを介して結合される。

活性領域ＡＲ５の端部においては、また、コンタクトを介して活性領域ＡＲ５に結合される第１金属配線ＦＭＬ２７が設けられ、また、活性領域ＡＲ６において、コンタクトを介して結合される第１金属配線ＦＭＬ３０が設けられる。第１金属配線ＦＭＬ３０は、ロー側電源電圧ＶＳＳを伝達するＶＳＳソース線に、第１ビアを介して結合される。第１金属配線ＦＭＬ２７は、分割ＶＤＤソース線ＶＤＭ２に結合され、第１金属配線ＦＭＬ２０は、第１ビアを介してビット線ＢＬに結合される。

メモリセル領域ＭＣｂにおいて、さらに、ポリシリコン配線ＰＬ１４にコンタクトを介して結合される行方向に長い矩形形状の第１金属配線ＦＭＬ２９が設けられる。隣接列との境界領域に対向して配置される第１金属配線ＦＭＬ２４およびＦＭＬ２９が、共通のワード線ＷＬｉの一部を構成する。

この図３８に示すように、第１金属配線も、そのレイアウトは単に直線的に行方向または列方向に延在するだけであり、内部ノード接続の配線が最短距離で配置され、配線抵抗を小さくすることができる。

図３９は、図３８に示す配線レイアウトの電気的等価回路を示す図である。図３９において、ＭＯＳトランジスタＮＱ１およびＮＱ３の接続ノードが、ＭＯＳトランジスタＰＱ２およびＮＱ２のゲートに第１金属配線ＦＭＬ５を介して接続される。ＰチャネルＭＯＳトランジスタＰＱ１の一方導通ノード（ソースノード）が、第１金属配線ＦＭＬ２を介して分割ＶＤＤソース線ＶＤＭ１に結合される。ＭＯＳトランジスタＰＱ１およびＮＱ１のゲートが、第１金属配線ＦＭＬ６を介してＭＯＳトランジスタＮＱ４およびＮＱ２の間の接続ノードに結合される。ＭＯＳトランジスタＮＱ４は、その一方導通ノードが第１金属配線ＦＭＬ３を介して補のビット線／ＢＬの一部を構成するノードに結合され、そのゲートが、第１金属配線ＦＭＬ７を介してワード線ＷＬｉ＋１に結合される。

ＭＯＳトランジスタＮＱ３およびＮＴ６０の間の接続ノードが第１金属配線ＦＭＬ８を介してビット線ＢＬに結合される。また、ＭＯＳトランジスタＰＱ２およびＰＴ３５の間の接続ノードが、第１金属配線ＦＭＬ９を介して分割ＶＤＤソース線ＶＤＭ１に結合される。ＭＯＳトランジスタＮＱ２およびＮＴ７２の接続ノードが、第１金属配線ＦＭＬ１０を介してロー側電源電圧ＶＳＳを供給するノードに結合される。

領域ＰＧａにおいて、ＭＯＳトランジスタＮＴ６０のゲートが第１金属配線ＦＭＬ１１を介してロー側電源電圧ＶＳＳに結合され、また第１金属配線ＦＭＬ１２により、ＭＯＳトランジスタＮＴ６０およびＮＴ５０の間の接続ノードが、ＭＯＳトランジスタＰＴ３５およびＮＴ７２のゲートに接続され、ＭＯＳトランジスタＰＴ５２の一方導通ノードとＭＯＳトランジスタＮＴ７４およびＮＴ５４のゲートを共通に結合するポリシリコン配線が第１金属配線ＦＭＬ１５に結合される。この第１金属配線ＦＭＬ１５は、この配線工程完了時点においては、端部はフローティング状態である。また、ＭＯＳトランジスタＮＴ５２、ＰＴ５２およびＮＴ５１のゲートを共通接続するポリシリコン配線が第１金属配線ＦＭＬ１６に接続される。この第１金属配線ＦＭＬ１６は端部は原稿定款領事においては。フローティング状態であるが、最終的に補のビット線／ＢＬに結合される。

領域ＰＧｂにおいて、さらに、ＭＯＳトランジスタＮＴ５２およびＮＴ７０の間の接続ノードが、第１金属配線ＦＭＬ１７を介してロー側電源電圧ＶＳＳを供給するノードに結合される。ＭＯＳトランジスタＰＴ５２およびＰＴ３６の間の接続ノードが、第１金属配線ＦＭＬ１８を介してハイ側電源電圧ＶＤＤを供給するノードに結合される。ＭＯＳトランジスタＮＴ６２は、そのゲートが第１金属配線ＦＭＬ１９を介してロー側電源電圧ＶＳＳを供給するノードに結合される。

領域ＰＧｂおよびＭＣｂの間の境界領域において、ＭＯＳトランジスタＮＴ７０およびＮＱ１の間の接続ノードが、第１金属配線ＦＭＬ２０を介してロー側電源電圧ＶＳＳを供給するノードに結合される。ＭＯＳトランジスタＰＴ３６およびＰＱ１の間の接続ノードが、第１金属配線ＦＭＬ２１を介して、分割ＶＤＤソース線ＶＤＭ２に結合される。ＭＯＳトランジスタＮＴ６２およびＮＱ２の間の接続ノードが、第１金属配線ＦＭＬ２２を介して補のビット線／ＢＬに結合される。

メモリセル領域ＭＣｂにおいて、第１金属配線ＦＭＬ２８により、ＭＯＳトランジスタＮＱ２およびＮＱ４の間の接続ノードが、ＭＯＳトランジスタＰＱ１およびＮＱ１のゲートに接続され、また、第１金属配線ＦＭＬ２６により、ＭＯＳトランジスタＰＱ２およびＮＱ４のゲートが、ＭＯＳトランジスタＮＱ１およびＮＱ３の間の接続ノードに接続される。ＭＯＳトランジスタＮＱ３の一方導通ノードは、第１金属配線ＦＭＬ２５を介してビット線ＢＬに結合される。ＭＯＳトランジスタＰＱ２は、その一方導通ノードが、第１金属配線ＦＭＬ２７を介して、分割ＶＤＤソース線ＶＤＭ２に結合される。ＭＯＳトランジスタＮＱ４の一方導通ノードは、第１金属配線ＦＭＬ３０を介し、ロー側電源電圧ＶＳＳを供給するノードに結合される。これらのメモリセル領域ＭＣａおよびＭＣｂの配線レイアウトは同一である。メモリセル領域ＭＣａのＭＯＳトランジスタＮＱ４およびＮＱ３のゲートがワード線ＷＬｉ＋１に結合され、メモリセル領域ＭＣｂのＭＯＳトランジスタＮＱ４およびＮＱ３のゲートがワード線ＷＬｉに結合され、また、それぞれ分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２が、セルハイ側電源ノードに結合される点が異なるだけである。

図４０は、図３８に示す配線レイアウトの上層の第２金属配線のレイアウトを示す図である。図４０において、下層の第１金属配線については、図３８に示す配線レイアウトの対応する部分と同一参照番号を付し、その詳細説明は省略する。

図４０において、メモリセル領域ＭＣａのＰウェル領域ＰＷ１において、第１金属配線ＦＭＬ１に対し、第１ビアを介して、第２金属配線ＳＭＬ１が配置される。第２金属配線ＳＭＬ１は、ロー側電源電圧ＶＳＳを供給する。第１金属配線ＦＭＬ４に対応して、第２金属配線ＳＭＬ２が設けられ、ワード線ＷＬｉ＋１に結合される。また、領域ＭＣａのＰウェルＰＷ２においては、第１金属配線ＦＭＬ７が、第１ビアを介して、ワード線ＷＬｉ＋１の一部を構成する第２金属配線ＳＭＬ１１に結合される。

領域ＰＧａのＰウェルＰＷ１の領域において、第１金属配線ＦＭＬ１１に対しては、第１ビアを介して結合される第２金属配線ＳＭＬ３が設けられる。この第２金属配線ＳＭＬ３は、ロー側電源電圧ＶＳＳを供給する。

領域ＰＧａのＰウェルＰＷ２の領域において、第１金属配線ＦＭＬ１０およびＦＭＬ１４が、それぞれ第１コンタクトを介して第２金属配線ＳＭＬ１２により相互接続される。第２金属配線ＳＭＬ１２は、ロー側電源電圧ＶＳＳを供給する。

領域ＰＧａおよびＰＧｂに渡って延在する第１金属配線ＦＭＬ１２を横切るように、第２金属配線ＳＭＬ８が設けられる。この第２金属配線ＳＭＬ８は、第１ビアを介して第１金属配線ＦＭＬ１３およびＦＭＬ１８に結合され、それぞれハイ側電源電圧ＶＤＤを供給するノードを構成する。

領域ＰＧｂにおいて、第１金属配線ＦＭＬ１７およびＦＭＬ２０が、それぞれ第１ビアを介して第２金属配線ＳＭＬ４により相互接続される。第１金属配線ＦＭＬ１９が、第１ビアを介して第２金属配線ＳＭＬ１３に結合される。この第２金属配線ＳＭＬ１３が、ロー側電源電圧ＶＳＳを供給するノードを構成する。

メモリセルＭＣｂの領域において、第１金属配線ＦＭＬ２４が第１ビアを介して第２金属配線ＳＭＬ５に結合され、ワード線ＷＬｉの一部を構成する。第１金属配線ＦＭＬ３０は、第１ビアを介して第２金属配線ＳＭＬ１５に結合され、ロー側電源電圧ＶＳＳを伝達するノードの一部を構成する。また、対向端部の第１金属配線ＦＭＬ２９が、第１ビアを介して第２金属配線ＳＭＬ１４に結合される。第２金属配線ＳＭＬ１４がまたワード線ＷＬｉの一部を構成する。

ＰウェルＰＷ１の領域に、列方向に連続的に延在して、第２金属配線ＳＭＬ６が配設される。この第２金属配線ＳＭＬ６は、第１ビアを介して第１金属配線ＦＭＬ８、ＦＭＬ１５およびＦＭＬ２５各々に接続され、ビット線ＢＬを構成する。

ＮウェルＮＷにおいて、第２金属配線ＳＭＬ７が、列方向に延在してメモリセル領域ＭＣａ内に配置され、第１ビアを介して第１金属配線ＦＭＬ２およびＦＭＬ９に結合される。また、メモリセル領域ＭＣｂ内において、第２金属配線ＳＭＬ９が、列方向に延在して配置され、第１ビアを介して第１金属配線ＦＭＬ２１およびＦＭＬ２７に結合される。第２金属配線ＳＭＬ９が、分割ＶＤＤソース線ＶＤＭ２の一部を構成する。第２金属配線ＳＭＬ７が、分割ＶＤＤソース線ＶＤＭ１の一部を構成する。

ＰウェルＰＷ２において、列方向に連続的に直線的に延在して第２金属配線ＳＭＬ１０が配置される。第２金属配線ＳＭＬ１０は、第１ビアを介して、第１金属配線ＦＭＬ３、ＦＭＬ１６、およびＦＭＬ２２各々に結合され、補のビット線／ＢＬを構成する。

分割ＶＤＤソース線ＶＤＭ１は、図４０の列方向の上向きに連続的に延在し、一方、分割ＶＤＤソース線ＶＤＭ２が、列方向の下向き連続的に延在する。ビット線ＢＬおよび／ＢＬを構成する第２金属配線ＳＭＬ６およびＳＭＬ０は、列方向に沿って直線的に連続的に延在して、１列のメモリセルに結合する。第１金属配線ＦＭＬ１５およびＦＭＬ１６がＭＯＳトランジスタのゲートにのみ接続されており、ビット線ＢＬおよび／ＢＬが書込補助回路の内部ノードに結合されるのは回避される。

この第２金属配線のレイアウトにより、図３１に示す電気的等価回路において、同一のワード線またはビット線に結合されるノードが、相互接続される。

図４１は、図４０に示す配線レイアウトの上層の配線のレイアウトを示す図である。図４１において下層の第２金属配線のレイアウトを対応の参照符号とともに併せて示す。

図４１において、行方向に連続的に延在して、第３金属配線ＴＭＬ１ないしＴＭＬ７が間をおいて配置される。第３金属配線ＴＭＬ１は、第２金属配線ＳＭＬ１と第２ビアＶＶを介して結合され、ロー側電源電圧ＶＳＳを供給する。第３金属配線ＴＭＬ２は、第２ビアを介して第２金属配線ＳＭＬ２およびＳＭＬ１１に結合され、ワード線ＷＬｉ＋１を構成する。

第３金属配線ＴＭＬ３は、第２ビアを介して第２金属配線ＳＭＬ３およびＳＭＬ１２に結合され、同様、ロー側電源電圧ＶＳＳを伝達する。

第３金属配線ＴＭＬ４は、第２ビアを介して第２金属配線ＳＭＬ８に結合され、ハイ側電源電圧ＶＤＤを供給する。

第３金属配線ＴＭＬ５は、第２ビアを介して第２金属配線ＳＭＬ１３およびＳＭＬ４に結合されて、ロー側電源電圧ＶＳＳを伝達する。

第３金属配線ＴＭＬ６は、第２ビアを介してメモリセルＭＣｂの領域に配置され、第２ビアを介して第２金属配線ＳＭＬ５およびＳＭＬ１４に結合されて、ワード線ＷＬｉを形成する。

第３金属配線ＴＭＬ７が、第２ビアを介して第２金属配線ＳＭＬ１５に結合されて、ロー側電源電圧ＶＳＳを伝達する。

この図４１に示すように、ビット線ＢＬおよび／ＢＬをそれぞれ構成する第２金属配線ＳＭＬ６およびＳＭＬ１０の間に、分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２を構成する第２金属配線ＳＭＬ７およびＳＭＬ６を、これらのビット線ＢＬおよび／ＢＬを構成する第２金属敗戦ＳＭＬ６およびＳＭＬ１０と平行に配設する。これにより、メモリセル列単位で、各メモリセルのハイ側電源ノードの電圧をビット線ＢＬおよび／ＢＬの電圧レベルにおいて調整することができる。

なお、図４１に示す配線レイアウトにおいては、ロー側電源電圧ＶＳＳを伝達する配線が、行方向に連続的に延在しており、行方向に整列するメモリセル、すなわちメモリセル行単位でＶＳＳソース線の電圧レベルの調整が可能な配置となっている。しかしながら、各列単位でＶＳＳソース線の電圧を調整する構成を実現する場合には、第４金属配線を用いて列方向に整列するメモリセルに対して共有されるようにＶＳＳソース線が配置されてもよい。すなわち、図４１のレイアウトにおいて第３金属配線ＴＭＬ１、ＴＭＬ３、ＴＭＬ５およびＴＭＬ６をメモリセル領域内においてのみ行方向に配置し、列方向においてビット線と同一方向に並行に第４金属配線をＶＳＳソース線として配置してもよい。配線層の数が増大するものの、各列ごとにＶＳＳソース線の電圧を調整することができる。

図４２は、図４１に示す配線レイアウト完了後の書込補助回路ＰＣＫの内部接続を示す電気的等価回路図である。

図４２において、ＮＡＮＤゲートＮＧ１は、ＭＯＳトランジスタＮＴ５０、ＮＴ５２、ＮＴ５４、ＮＴ５６と、ＰチャネルＭＯＳトランジスタＰＴ５０およびＰＴ５２により形成される。ＭＯＳトランジスタＮＴ５０およびＮＴ５２が、出力ノードＮＧＯとロー側電源ノード（電圧ＶＳＳノード）の間に直列に接続されかつそれぞれのゲートがビット線ＢＬおよび／ＢＬに接続される。ＭＯＳトランジスタＮＴ５４およびＮＴ５６が、出力ノードＮＧＯとロー側電源ノードとの間に直列に接続され、それぞれのゲートがビット線ＢＬおよび／ＢＬに結合される。ＰチャネルＭＯＳトランジスタＰＴ５０が、電源ノードと出力ノードＮＤＯの間に接続されかつそのゲートがビット線ＢＬに結合される。ＰチャネルＭＯＳトランジスタＰＴ５２が、電源ノードと出力ノードＮＧＯとの間に接続されかつそのゲートが、補のビット線／ＢＬに結合される。

ＭＯＳトランジスタＮＴ７０およびＮＴ７２は、ＮＡＮＤゲートＮＤ１の出力ノードＮＧＯにそのゲートが接続される。これらのＭＯＳトランジスタＮＴ７０およびＮＴ７２は、ＮＡＮＤゲートＮＧ１の動作自体には影響せず、メモリセルアレイにおける配線パターンの繰返しの規則性を維持するために配置され、形状ダミートランジスタとして利用される。

ＭＯＳトランジスタＮＴ６０およびＮＴ６２各々は、そのゲートがロー側電源電圧ＶＳＳに結合されており、常時オフ状態に維持される。これにより、ＮＡＮＤゲートＮＧ１の出力ノードＮＧＯがビット線ＢＬおよび／ＢＬに結合されるのを防止する。これらのＭＯＳトランジスタＮＴ６０およびＮＴ６２を分離トランジスタとして作用させることにより、書込補助回路領域とメモリセル領域の間に素子分離用の領域を設ける必要がなくなる。すなわち、常時オフ状態となる分離用のトランジスタ（ＮＤ６０およびＮＴ）および形状ダミートランジスタ（ＮＴ７０およびＮＴ７２）を配置することにより、メモリセルのドライバまたはアクセストランジスタの活性領域と書込補助回路のトランジスタの活性領域が連続的に延在していても、メモリセル領域と書込補助回路の間は、確実に分離され、回路動作上の問題は何ら生じない。

これにより、ＰウェルＰＷ１およびＰＷ２において活性領域を連続的に列方向に延在させてトランジスタを形成することが可能となる。したがって、Ｐウェル内において、活性領域を列方向に沿って連続的に延在して配置することができ、この活性領域のレイアウトが簡略化され、パターン形成が容易となり、微細化に容易に対応することができる。すなわち、メモリセルを形成するウェル領域内に、メモリセルのレイアウトに影響を及ぼすことなく、メモリセルの行方向のピッチと最大同一ピッチで書込補助回路を形成することができ、また、列方向においても２つのメモリセル形成領域を利用することにより、メモリセルの鏡映対称配置に影響を及ぼすことなく書込補助回路を配置することができる。この書込補助回路ＰＣＫを構成する列方向の長さは、最大メモリセルのピッチの２倍であり、これより短くてもよい（メモリセルトランジスタのレイアウトを利用することができればよい）。

［変更例２］
図４３は、この発明の実施の形態１３の変更例の構成を示す図である。この図４３においては、ポリシリコン配線およびコンタクトの形成後の配線レイアウトを示す。この図４３に示す配線レイアウトは、図３６に示す配線レイアウトと以下の点で異なる。すなわち、ＮウェルＮＷ内において領域ＰＧａおよびＰＧｂの中央部に形成される活性領域ＡＲ２０が連続的に形成される。すなわち、図３６に示す活性領域ＡＲ３およびＡＲ４が、連続的にその不純物領域（活性領域）が延在する様に一体的に形成されて活性領域ＡＲ２０を構成する。具体的に、ＮウェルＮＷにおいて、活性領域ＡＲ２０は、ポリシリコン配線ＰＬ４およびＰＬ５と交差する領域ＡＲ２０ａにおいて行方向に連続的に形成される。したがって、活性領域ＡＲ２０は、活性領域ＡＲ２と列方向において整列する領域と、活性領域ＡＲ５と列方向において整列する領域と、２列の幅を有する中央領域ＡＲ２０ａとを有し、この中央領域ＡＲ２０ａに形成されるＭＯＳトランジスタチャネル幅（ゲート幅）が２倍以上に広くれる。図４３に示す配線レイアウトの活性領域ＡＲ１、ＡＲ２、ＡＲ５およびＡＲ６の配線レイアウトは図３６に示す配線レイアウトと同じであり、またコンタクトのレイアウトも同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。

図４３に示す配線レイアウトにおいては、活性領域ＡＲ２０の中央領域ＡＲ２０ａにおいて、ＮＡＮＤゲートのＭＯＳトランジスタＰＴ５０およびＰＴ５２が、それぞれ領域ＰＧａおよびＰＧｂ内において形成される。この場合、図３６に示す配線レイアウトに比べて、これらのＭＯＳトランジスタＰＴ５０およびＰＴ５２のチャネル幅（ゲート幅Ｗ）が広く（たとえば２倍以上に）され、ＮＡＮＤゲートがレシオレス回路となる。この場合、チャネル長Ｌは同じであり、ＰチャネルＭＯＳトランジスタＰＴ５０およびＰＴ５２の電流駆動力が大きくなり（Ｗ／Ｌが大きくなるため）、応じて、ＮＡＮＤゲートＮＧ１の入力論理しきい値が高くなり、ビット線ＢＬおよび／ＢＬの電位が中間電圧ＶＤＤ／２よりも高い電圧レベルでＰチャネルＭＯＳトランジスタがオン状態となり、その出力信号がＬレベルとなり、より高速で、分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２をフローティング状態または所望の電圧レベル（電圧切り換え時）に設定することができ、書込速度を早くすることができる。

上層配線のレイアウトとしては、図３８、図４０および図４１に示す配線レイアウトと同様の配線レイアウトを利用することができる。

以上のように、この発明の実施の形態１３に従えば、メモリセルアレイ内において、書込補助回路を設け、メモリセル群に対応して配置される分割ＶＤＤソース線の電圧レベルを対応のビット線電位に応じて調整しており、高速かつ安定な書込を実現することができる。

また、この書込補助回路は、メモリセル内のトランジスタ配置と同じトランジスタを用い、またゲート配線も、メモリセルトランジスタのゲート配線と同じ配線を利用しており、配線レイアウトおよび製造工程を複雑化させることなくまたメモリセルのレイアウトに影響を及ぼすことなく、メモリセルアレイ内に書込補助回路を配置することができる。

なお、この実施の形態１３においても、分割ＶＤＤソース線の電圧制御の構成として、各実施の形態を組み合わせて利用することができる。

また、書込補助回路は、メモリセルアレイの中央部、すなわち、各ビット線対の中央位置に配置されている。しかしながら、書込補助回路は、ビット線対の端部に配置され、各分割ＶＤＤソース線それぞれに対応して配置されてもよい。この場合においても、書込補助回路をメモリセルの配線レイアウトを利用して上述の実施の形態１３において説明した書込補助回路と同様のレイアウトで形成することができる。

また、書込補助回路は、ビット線負荷回路（９）との配置関係から、書込補助回路、ビット線負荷回路およびメモリセルの順でビット線周辺回路として各列に対して配置されてもよく、また、ビット線負荷回路、書込補助回路およびメモリセルの順で各列ごとにビット線周辺回路として配置されてもよい。これらのビット線周辺回路の配置順序は、書込補助回路の回路構成、ビット線の配線およびＶＤＤソース線ＶＤＭの配線の配置および配線層に応じて、最適な順序に定められる。このビット線周辺回路（書込補助回路及びビット線負荷回路）は、ビット線の中央部に配置されてもよく、また、ビット線の両端にそれぞれ配置されてもよく、また、ビット線の一端においてのみ配置されてもよい。また、ビット線負荷回路がビット線対の一端においてのみ配置され、書込補助回路が、ビット線対の両端、中央部および一方端に配置されていてもよい（この場合においても、近接して配置されるビット線負荷回路と書込補助回路の位置関係は上述の配置順序のいずれが用いられてもよい）。

［実施の形態１４］
図４４は、この発明の実施の形態１４に従うメモリセル回路の構成を概略的に示す図である。図４４においては、１列に配列されるメモリセルＭＣに関連する書込補助回路の構成を示す。図４４において、書込補助回路ＰＣＫは、ビット線ＢＬおよび／ＢＬそれぞれに対応して配置されるＶＤＤソース線ＶＤＭＬおよびＶＤＭＲを駆動する。すなわち、書込補助回路ＰＣＫは、ビット線ＢＬの電位を受けるインバータＩＶ４０と、インバータＩＶ４０の出力信号に従って選択的にオン状態となり、オン状態時、左側ＶＤＤソース線ＶＤＭＬへハイ側電源電圧ＶＤＤを供給するＰチャネルＭＯＳトランジスタＰＴ８０と、補のビット線／ＢＬの電圧を受けるインバータＩＶ４２と、インバータＩＶ４２の出力信号に従って選択的にオン状態となり、オン状態時、ハイ側電源電圧ＶＤＤを右側ＶＤＤソース線ＶＤＭＲへ伝達するＰチャネルＭＯＳトランジスタＰＴ８２を含む。

このＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、メモリセルＭＣのハイ側電源ノードＶＨＬおよびＶＨＲにそれぞれ結合される。ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、列方向においてメモリセルグループに対応して分割される分割ＶＤＤソース線構造とされてもよい。

図４５は、図４４に示すメモリセルの内部接続を概略的に示す図である。図４５に示すように、メモリセルＭＣにおいて、負荷トランジスタをＰＱ１およびＰＱ２のハイ側電源ノードＶＨＬおよびＶＨＲが、それぞれＶＤＤソース線ＶＤＭＬおよびＶＤＭＲに結合され、それぞれ、ビット線ＢＬおよび／ＢＬの電圧に応じて個々に駆動される。

図４６は、図４４に示す書込補助回路の動作を示す信号波形図である。以下、図４６を参照して、図４４および図４５に示すメモリセル回路の動作について説明する。

読出動作時においては、ビット線ＢＬおよび／ＢＬは、図４５に示すストレージノードＮＤ１およびＮＤ２の記憶データに応じて電圧レベルが変化する。この場合、ビット線ＢＬおよび／ＢＬの電位振幅は小さく（図４６においては、ビット線／ＢＬの電位レベルが低下する場合を示す。）、インバータＩＶ４０およびＩＶ４２は、ビット線ＢＬおよび／ＢＬの電位は入力論理しきい値よりも高いレベルであり、それらの出力信号をＬレベルに維持する。ＭＯＳトランジスタＰＴ８０およびＰＴ８２はスタンバイ時と同様オン状態を維持し、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、ハイ側電源電圧ＶＤＤレベルに維持される。したがって、データ読出時、ビット線カラム電流によりストレージノードＮＤ１またはＮＤ２の電圧レベルが上昇しても、データ保持特性は劣化せず、安定にデータを保持することができる。

データ書込時においては、ビット線ＢＬおよび／ＢＬの電位が書込データに応じて変化する。今、ストレージノードＮＤ１およびＮＤ２に、それぞれＨレベルおよびＬレベルのデータが保持されており、ビット線ＢＬおよび／ＢＬに逆論理レベルのＬレベルおよびＨレベルデータが書込む場合を考える。この場合、ビット線ＢＬの電位が低下すると、インバータＩＶ４０の出力信号がＨレベルとなり、応じて、ＭＯＳトランジスタＰＴ８０がオフ状態となり、左側ＶＤＤソース線ＶＤＭＬがフローティング状態となる。一方、ビット線／ＢＬは、Ｈレベルであり、インバータＩＶの出力信号はＬレベルである。ＭＯＳトランジスタＰＴ８２は、オン状態を維持し、右側ＶＤＤソース線ＶＤＭＲは、ハイ側電源電圧ＶＤＤレベルに維持される。

ワード線ＷＬが選択されて、ストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬにそれぞれ結合されると、ストレージノードＮＤ１およびＮＤ２の電位レベルが変化する。この場合、フローティング状態の左側ＶＤソース線ＶＤＭＬは、蓄積電荷の放出により、その電圧レベルが低下する。したがって、ＭＯＳトランジスタＰＱ１の電流駆動力が、ＭＯＳトランジスタＰＱ２の電流駆動力よりも小さくなり、このメモリセルＭＣにおけるインバータラッチのラッチ能力に非平衡が生じ、書込マージンが増大し、Ｈレベルデータが書込まれたビット線／ＢＬにより、ストレージノードＮＤ２の電圧レベルが高速でＨレベルへ上昇する。一方、このストレージノードＮＤ２の電圧レベル上昇により、導通状態とされたＭＯＳトランジスタＮＱ１の放電により、ストレージノードＮＤ１の電圧レベルが急速にロー側電源電圧ＶＳＳレベルに低下する。これにより、書込データに応じてメモリセルＭＣの記憶データを反転させることができ、正確なデータの書込を高速で行なうことができる。

このビット線ＢＬおよび／ＢＬに対してＶＤＤソース線ＶＤＭＬおよびＶＤＭＲが設け、それぞれ対応のビット線ＢＬおよび／ＢＬの電位に従って、これらのＶＤＤソース線ＶＤＭＬおよびＶＤＭＲの状態（インピーダンス状態）を制御することにより、書込データに応じて、メモリセルのインバータラッチのラッチ能力を非平衡状態とすることができ、書込マージンを増大させることができ、高速でデータの書込を行なうことができる。

また、メモリセルの負荷トランジスタ個々にＶＤＤソース線を設けており、これらの負荷トランジスタの電源ノード両者を共通のＶＤＤソース線により制御する場合に比べて、ＶＤＤソース線の容量を軽減することができ、より高速で電圧変化を生じさせることができる。

なお、ＶＤＤソース線をビット線ＢＬおよび／ＢＬに対応して個々に設ける構成の書込補助回路の構成においては、先の実施の形態２から１２に示すように、クランプ素子または電圧変換手段などが用いられてもよい。

［実施の形態１５］
図４７は、この発明の実施の形態１５に従う半導体基板の要部の構成を概略的に示す図である。ビット線は、グローバルビット線ＧＢＬおよび／ＧＢＬとローカルビット線ＬＢＬおよび／ＬＢＬの階層構造を有する。図４７においては、１つのローカルビット線ＬＢＬおよび／ＬＢＬに関連する部分の構成を代表的に示す。グローバルビット線ＧＢＬおよび／ＧＢＬには、列方向に沿って複数のローカルビット線対が配設される。

ローカルビット線ＬＢＬおよび／ＬＢＬそれぞれに対応して、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲが配置される。これらのＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、対応の列のメモリセルＭＣのハイ側電源ノードＶＨＬおよびＶＨＲにそれぞれ結合される。メモリセルＭＣの接続は、したがって図４５に示すメモリセルＭＣの接続と同じである。

書込補助回路ＰＣＫが、ローカルビット線ＬＢＬおよび／ＬＢＬに対応して配置され、グローバルビット線ＧＢＬおよび／ＧＢＬの電圧に従って、これらのＶＤＤソース線ＶＤＭＬおよびＶＤＭＲのインピーダンスを個々に調整する。

すなわち、書込補助回路ＰＣＫは、グローバルビット線ＧＢＬの電圧に従ってハイ側電源電圧ＶＤＤを左側ＶＤＤソース線ＶＤＭＬへ伝達するＰチャネルＭＯＳトランジスタＰＴ９０と、グローバルビット線／ＧＢＬの電圧に従って選択的にオン状態となり、ハイ側電源電圧ＶＤＤを右側ＶＤＤソース線ＶＤＭＲに伝達するＰチャネルＭＯＳトランジスタＰＴ９２と、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲの電圧レベルの下限値を、ＶＤＤ−Ｖｔｈｐの電圧レベルにクランプするＰチャネルＭＯＳトランジスタＰＴ９４およびＰＴ９６を含む。Ｖｔｈｐは、ＭＯＳトランジスタＰＴ９４およびＰＴ９６のしきい値電圧の絶対値を示す。ＭＯＳトランジスタＰＴ９４およびＰＴ９６は、ダイオード接続されてダイオードモードで動作する。

ローカルビット線ＬＢＬおよび／ＬＢＬに対してデータの書込／読出を行なうために、周辺回路ＰＨとして、ローカルビット線書込／読出回路が設けられる。このローカルビット線書込／読出回路は、プリチャージ指示信号ＰＣＧに従ってハイ側電源電圧ＶＤＤをローカルビット線ＬＢＬおよび／ＬＢＬに伝達するプリチャージ用ＰチャネルＭＯＳトランジスタＰＰＱ１およびＰＰＱ２と、グローバルビット線ＧＢＬおよび／ＧＢＬにそれぞれのゲートが接続される書込用ＮチャネルＭＯＳトランジスタＷＮＱ１およびＷＮＱ３と、プリチャージ指示信号ＰＣＧに従って選択的にオン状態となり、導通時、ＭＯＳトランジスタＷＮＱ１およびＷＮＱ３をロー側電源ノード（ＶＳＳ）に接続する書込用ＮチャネルＭＯＳトランジスタＷＮＱ２およびＷＮＱ４を含む。

ＭＯＳトランジスタＷＮＱ１およびＷＮＱ２が、グローバルビット線ＧＢＬの電圧に従ってローカルビット線ＬＢＬに対してデータを書込む書込回路９２ｌを構成し、ＭＯＳトランジスタＷＮＱ３およびＷＮＱ４が、グローバルビット線／ＧＢＬの電位に従ってローカルビット線／ＬＢＬへデータを書込む書込回路９２ｒを構成する。

データ読出部は、ローカルビット線ＬＢＬの電位に従って、ハイ側電源電圧ＶＤＤをグローバルビット線ＧＢＬに伝達するＰチャネルＭＯＳトランジスタＲＰＱ１と、ローカルビット線／ＬＢＬの電位に従って選択的にオン状態となり、グローバルビット線／ＧＢＬへハイ側電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタＲＰＱ２と、ローカルビット線ＬＢＬおよび／ＬＢＬの電圧レベルを保持する電位保持回路１００を含む。

電位保持回路１００は、ゲートおよびドレインが交差結合されるＰチャネルＭＯＳトランジスタＰＴ１００およびＰＴ１０２を含み、ローカルビット線ＬＢＬおよび／ＬＢＬのうちの高電位側のローカルビット線の電圧をハイ側電源電圧ＶＤＤレベルに維持する。

図４７に示す半導体記憶装置の構成において、スタンバイ状態時においては、プリチャージ指示信号ＰＣＧはＬレベルであり、ローカルビット線ＬＢＬおよび／ＬＢＬは、ＭＯＳトランジスタＰＰＱ１およびＰＰＱ２によりＨレベルに維持される。グローバルビット線ＧＢＬおよび／ＧＢＬは、Ｌレベルであり、書込補助回路ＰＣＫにおいてＭＯＳトランジスタＰＴ９２およびＰＴ９０は、オン状態であり、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、ハイ側電源電圧ＶＤＤレベルに維持される。

データ読出時、ローカルビット線ＬＢＬおよび／ＬＢＬに接続されるメモリセルが選択されるとき（ワード線が選択されるとき）、プリチャージ指示信号ＰＣＧがＨレベルとなり、プリチャージ用のＭＯＳトランジスタＰＰＱ１およびＰＰＱ２がオフ状態となり、ローカルビット線ＬＢＬおよび／ＬＢＬへのプリチャージ動作が停止する。続いて、ワード線の選択に従って、ローカルビット線ＬＢＬおよび／ＬＢＬに選択メモリセルの記憶データに応じた電圧変化が生じる。電位保持回路１００は、ローカルビット線ＬＢＬおよび／ＬＢＬのうち高電位側のローカルビット線をハイ側電源電圧ＶＤＤレベルに維持する。したがって、選択メモリセルを介した放電により、低電位側のローカルビット線電位が、次第に低下する。

このローカルビット線の電圧レベルの低下に応じて、読出用のＰチャネルＭＯＳトランジスタＲＰＱ１およびＲＰＱ２の一方がオン状態となり、グローバルビット線ＧＢＬまたは／ＧＢＬの電圧レベルが上昇する。このグローバルビット線ＧＢＬまたは／ＧＢＬの電圧レベルが上昇する。いま、説明を簡単にするために、グローバルビット線ＧＢＬの電圧レベルが上昇するとする。グローバルビット線／ＧＢＬは、ＭＯＳトランジスタＲＰＱ２がオフ状態に維持されるため、プリチャージ状態のＬレベルを維持する。この状態において、グローバルビット線ＧＢＬの電圧レベルが上昇すると、書込回路９２ｌにおいて、書込用のＭＯＳトランジスタＷＮＱ１がオン状態となり、ローカルビット線ＬＢＬの電圧レベルをロー側電源電圧方向へ駆動し、応じて、読出用のＭＯＳトランジスタＲＰＱ１が高速でオン状態となり、グローバルビット線ＧＢＬの電位レベルが高速で上昇する。

一方、書込回路９２ｒにおいては、グローバルビット線／ＧＢＬは、Ｌレベルであり、ＭＯＳトランジスタＷＮＱ３はオフ状態であり、ローカルビット線／ＬＢＬはＨレベルを維持する。グローバルビット線ＧＢＬの電圧レベル上昇時、データ読出時においては、グローバルビット線ＧＢＬの電圧上昇幅は小さい（ＭＯＳトランジスタＷＮＱ１のしきい値電圧よりも高い電圧レベル）。すなわち、グローバルビット線ＧＢＬは、配線容量が大きく、その電圧レベルは、電圧ＶＤＤレベルまでフルスイングせず、また、電圧ＶＤＤ−Ｖｔｈｐレベルまでも上昇しない。したがって、ＭＯＳトランジスタＰＴ９０は、オン状態を維持し、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、ともにハイ側電源電圧ＶＤＤレベルに維持され、データの破壊を伴うことのない安定かつ高速なデータの読出が行なわれる。

データ書込時においても、書込前の状態においては、グローバルビット線ＧＢＬおよび／ＧＢＬはＬレベルにプリチャージされ、書込補助回路ＰＣＫにより、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、ハイ側電源電圧ＶＤＤレベルにプリチャージされる。また、プリチャージ指示信号ＰＣＧにより、ローカルビット線ＬＢＬおよび／ＬＢＬはＨレベルにプリチャージされる。

データ書込時、グローバルビット線ＧＢＬおよび／ＧＢＬが、書込データに応じてＨレベルおよびＬレベルにフルスイングする。応じて、書込補助回路ＰＣＫにおいて、Ｈレベルデータが伝達されたグローバルビット線に対するＭＯＳトランジスタＰＴ９０またはＰＴ９２がオフ状態となる。いま、グローバルビット線ＧＢＬにＨレベルデータが伝達される場合を考える。この場合、ローカルビット線ＬＢＬがロー側電源電圧レベルにＭＯＳトランジスタＷＮＱ１およびＷＮＱ２を介して放電される。ローカルビット線／ＬＢＬは、書込回路９２ｒにおいてＭＯＳトランジスタＷＮＱ３がオフ状態であり、Ｈレベルを維持する。

書込補助回路ＰＣＫにおいてＭＯＳトランジスタＰＴ９０がオフ状態となり、ＶＤＤソース線ＶＤＭＬがフローティング状態となる。選択メモリセルＭＣに逆データ（論理レベルが保持データと逆のデータ）が書込まれる場合、メモリセル内の各インバータの貫通電流により、左側ＶＤＤソース線ＶＤＭＬの電圧レベルが低下する。この状態においては、電位保持回路１００によりローカルビット線／ＬＢＬがハイ側電源電圧ＶＤＤレベルに維持され、一方、ローカルビット線ＬＢＬがＬレベルに駆動される。この場合、ＶＤＤソース線ＶＤＭＬの電圧レベルの低下に応じて、メモリセル内のインバータラッチのラッチ能力が低下し、応じて書込マージンが増大し、選択メモリセルにおいて高速でデータの書込を行なうことができる。このデータ書込動作時においては、ハイ側電源ノードＶＨＲに接続される負荷トランジスタがローカルビット線ＬＢＬからのＬレベルデータに従って高速でオン状態となり、対応のストレージノードをＨレベルに駆動し、他方の負荷トランジスタをオフ状態として、各ストレージノードが高速で書込データに応じた電圧レベルに駆動される。

したがって、Ｌレベルデータが伝達されるローカルビット線に対応して配置されるＶＤＤソース線をフローティング状態としても、メモリセルＭＣにおいてインバータラッチは、そのラッチ能力が非平衡状態となり、Ｈレベルを駆動するインバータ側の電流駆動能力は大きくされるため、高速の書込を実現することができる。

また、ＭＯＳトランジスタＰＴ９４およびＰＴ９６は、データ書込に長時間を要し、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲの電圧レベルが低下し過ぎて選択列かつ非選択行のメモリセルのデータ保持特性が低下するのを抑制する。しかしながら、書込が高速に行なわれ、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲの電圧レベル低下が、選択列かつ非選択行のメモリセルの保持データに悪影響を及ぼさない場合には、特に、クランプ用のＭＯＳトランジスタＰＴ９４およびＰＴ９６が設ける必要はない。

また、このクランプ用のトランジスタＰＴ０４およびＰＴ９６に代えて、先の実施の形態において示したような電源電圧を切換える構成、また、ワンショットパルス駆動などの構成が用いられてもよい。

図４８は、この発明の実施の形態１５における半導体記憶装置のグローバルビット線対に関連する部分の構成を概略的に示す図である。グローバルビット線ＧＢＬおよび／ＧＢＬに対し、複数の行ブロックＭＢａ−ＭＢｍのメモリセルが配置される。行ブロックＭＢａ−ＭＢｍそれぞれにおいて、ワード線ＷＬ０−ＷＬｎが配設される。たとえば、行ブロックＭＢａ−ＭＢｍ各々において、１６行または３２行のメモリセルが配置される。ローカルビット線の負荷を軽減し、また、グローバルビット線に対してはメモリセルが接続しないため、グローバルビット線の負荷を軽減し、高速でデータの書込／読出を行なう。

行ブロックＭＢａ−ＭＢｍそれぞれに対応して、ローカルビット線ＬＢＬ０，／ＬＢＬ０−ＬＢＬｍ，／ＬＢＬｍが配設される。ローカルビット線対ＬＢＬ０，／ＬＢＬ０−ＬＢＬｍ，／ＬＢＬｍそれぞれに対応して、ＶＤＤソース線対ＶＤＭＬ０，ＶＤＭＲ０−ＶＤＭＬｍ，ＶＤＭＲｍが設けられる。

行ブロックＭＢａ−ＭＢｍそれぞれに対応して、書込補助回路ＰＣＫａ−ＰＣＫｍが設けられ、これらの書込補助回路ＰＣＫａ−ＰＣＫｍは、それぞれ、グローバルビット線ＧＢＬ，／ＧＢＬの電位レベルに従って、対応のＶＤＤソース線ＬＢＬ０，／ＬＢＬ０−ＬＢＬｍ，／ＬＢＬｍの電圧レベル（インピーダンス）を制御する。

また、さらに行ブロックＭＢａ−ＭＢｍそれぞれに対応して、内部データの書込／読出をグローバルビット線と対応のローカルビッ線との間で行なう周辺回路ＰＨａ−ＰＨｍが設けられる。これらの周辺回路ＰＨａ−ＰＨｍ各々は、図４７に示す周辺回路ＰＨの構成と同様の構成を備え、内部データの書込／読出を行なう。

周辺回路ＰＨａ−ＰＨｍへは、それぞれプリチャージ指示信号ＰＣＧａ−ＰＣＧｍが与えられる。プリチャージ指示信号ＰＣＧａ−ＰＣＧｍは、それぞれ、選択行を含む行ブロックを特定する行ブロック選択信号に基づいて活性／非活性が制御される。非選択行ブロックに対して、プリチャージ指示信号は非活性状態を維持し、対応のローカルビット線は、プリチャージ状態を維持する。したがって、書込補助回路ＰＣＫａ−ＰＣＫｍにおいて、グローバルビット線ＧＢＬおよび／ＧＢＬの電圧レベルの変化に従って、各行ブロックのＶＤＤソース線ＶＤＭＬまたはＶＤＭＲがフローティング状態とされても、対応のワード線は非選択状態であり、メモリセルＭＣにおいては、電流が流れる経路は遮断されており、非選択行ブロックかつ選択列のメモリセルにおいても、安定にデータは保持される。１つの選択行ブロック内の非選択メモリセルにおいても、先の実施の形態各々と同様安定にデータは保持される。すなわち、選択行／非選択列の書込補助回路においては、グローバルビット線ＧＢＬおよび／ＧＢＬはともにＬレベルであり、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲはハイ側電源電圧ＶＤＤレベルに維持される。

以上のように、この発明の実施の形態１５に従えば、ビット線がグローバルビット線およびローカルビット線の階層構造を有する場合においても、メモリセルのハイ側電源線をローカルビット線に応じて分割構造とし、各分割ＶＤＤソース線に書込補助回路を設けるとともに、メモリセルのハイ側電源ノードを個々に駆動することにより、ＶＤＤソース線ＶＤＭＬ，ＶＤＭＲの負荷が軽減され、高速でデータ書込時その電位を変化させることができ、高速書込が実現することができる。また、グローバルビット線電位に従って、ＶＤＤソース線電位を変化させており、早いタイミングで、ＶＤＤソース線の電圧レベルを変化させることができ、高速書込が実現される。また、電源線制御のタイミングはグローバルビット線の電圧に応じて設定されており、いわゆるセルフタイミングで動作制御が行われており、タイミング制御が簡略化される。

［実施の形態１６］
図４９は、この発明の実施の形態１６に従う半導体記憶装置の要部の構成を概略的に示す図である。図４９においては、ビット線ＢＬおよび／ＢＬに配置されるメモリセルＭＣに関連する構成を概略的に示す。ビット線ＢＬおよび／ＢＬに対して、セル電源線ＰＶＬが各列毎に分離して配置される。このセル電源線ＰＶＬ（ＶＤＤソース線またはＶＳＳソース線またはウェル）に対して、書込補助回路ＰＣＫが設けられる。この書込補助回路ＰＣＫは、内部データ線ＩＯＬおよび／ＩＯＬの電位と列選択信号ＣＳＬとに従って、選択列のセル電源線ＰＶＬの電圧レベル（インピーダンス）を制御する。

ビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧに従って内部データ線ＩＯＬおよび／ＩＯＬに結合される。書込時、内部データ線ＩＯＬおよび／ＩＯＬの電圧レベルが、ビット線ＢＬおよび／ＢＬよりも早いタイミングで変化する。したがって、列選択信号ＣＳＬに従って、選択列に対するセル電源線ＰＶＬの電圧レベル（インピーダンス）を調整することにより、早いタイミングで、書込時、メモリセルの書込マージンを増大させて、高速の書込を実現することができる。

データ読出時の動作は、これまでに説明した実施の形態のものと同様である。
但し、この図４９に示す構成の場合、列選択信号ＣＳＬを利用する必要があり、列選択信号ＣＳＬを発生する部分の駆動力を大きくすることが要求され、レイアウト面積および消費電力が少し大きくなる。しかしながら、セルフタイミングでセル電源線の電圧インピーダンス制御を行なっており、制御回路の構成が簡略化され、レイアウト面積および消費電力の大幅な増大は抑制される。

以上のように、この発明の実施の形態１６に従えば、内部データ線の電圧に従って、各列単位で、セル電源線の電圧レベルを調整しており、データ書込を高速で行なうことができる。

［実施の形態１７］
図５０は、この発明の実施の形態１７に従う半導体記憶装置の全体の構成を概略的に示す図である。この図５０に示す半導体記憶装置においては、セル電源制御ユニット２において、ビット線対ＢＬ０，／ＢＬ０，…，ＢＬｎ，／ＢＬｎそれぞれに対応して書込補助回路ＡＰＣＫ０，…，ＡＰＣＫｎが設けられる。これらの書込補助回路ＡＰＣＫ０−ＡＰＣＫｎの各々は、対応の列（ビット線対）に対して設けられるセル電源線対ＡＰＶＬ０−ＡＰＶＬｎの電圧レベルをデータ書込時、データ読出時と異なる電圧レベルに設定する。

これらのセル電源線ＡＰＶＬ０−ＡＰＶＬｎは、メモリセル列それぞれに対応して配置され、各々、セルハイ側電源電圧ＶＤＤおよびセルロー側電源電圧ＶＳＳを伝達するセル電源線（第１および第２セル電源線）を含む。

書込補助回路ＡＰＣＫ０−ＡＰＣＫｎは、それぞれ、対応のセル電源線対ＡＰＶＬ０−ＡＰＶＬｎを介して伝達されるセル電源電圧ＶＤＤおよびＶＳＳの電圧レベルを、データ書込時、電源電圧ＶＤＤおよびＶＳＳの間の中間電圧レベルに設定する。これにより、書込時、選択メモリセルＭＣを不安定状態として、書込を高速に実行する。

この図５０に示す半導体記憶装置の他の構成は、図１に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図５０に示す書込補助回路ＡＰＣＫ０−ＡＰＣＫｎにおいては、書込時、セル電源線対ＡＰＶＬ０−ＡＰＶＬｎ上の電源電圧ＶＤＤおよびＶＳＳをともに変更する。したがって、ＶＤＤソース線またはＶＳＳソース線の一方のみの電圧レベルを変更する場合に比べてより早く、メモリセルを不安定状態にすることができ（ノイズ・マージンを小さくすることができ、すなわち書込マージンを大きくすることができ）、書込を高速に行なうことができる。

図５１は、図５０に示すメモリセルＭＣの構成の一例を示す図である。図５１に示すメモリセルＭＣは、図２に示すメモリセルと以下の点でその構成が異なる。すなわち、メモリセルＭＣにおいて、ロー側電源ノードＶＬがＶＳＳソース線ＶＳＭに結合される。このロー側電源ノードＶＬは、データ記憶用のＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のソースに共通に接続される。図５１に示すメモリセルＭＣの他の構成は、図５に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

ハイ側電源ノードＶＨおよびロー側電源ノードＶＬが、それぞれ、セル電源線対ＡＰＣＫに含まれるＶＤＤセル電源線（ＶＤＤソース線）ＶＤＭおよびＶＳＳセル電源線（ＶＳＳソース線）ＶＳＭに結合される。メモリセルのハイ側電源ノードＶＨおよびロー側電源ノードＶＬが、データ書込時に、その電圧レベルがともに変更される。

図５２は、図５０に示す半導体記憶装置の動作を示す信号波形図である。図５２において、図５１に示すメモリセルＭＣにおいて記憶ノードＮＤ１にＨレベル、記憶ノードＮＤ２がＬレベルのデータが保持されている場合の動作を示す。

データ読出時において、ワード線ＷＬが選択状態へ駆動されると、メモリセルＭＣにおいてＭＯＳトランジスタＮＱ３およびＮＱ４が導通し、記憶ノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬに接続される。応じて、メモリセルＭＣの記憶データに応じてビット線ＢＬおよび／ＢＬの間に電位差が生じる。このビット線ＢＬおよび／ＢＬの電位差は、図１に示す書込補助回路ＡＰＣＫ０−ＡＰＣＫｎの電位変化動作を起動する電圧レベルＶＴよりもともに高い電圧レベルである。したがって、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルは、それぞれ、ハイ側電源電圧ＶＤＤおよびロー側電源圧ＶＳＳに維持される。

メモリセルＭＣにおいてＬレベルの記憶ノードＮＤ２の電圧レベルが、補のビット線／ＢＬとの接続によりその電圧レベルが上昇するものの、ハイ側電源ノードＶＨおよびロー側電源ノードＶＬの電圧レベルは、それぞれハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳレベルであり、安定にデータを保持して、データの読出を行なうことができる。

一方、データ書込動作時において、ワード線ＷＬが選択され、また、ビット線ＢＬおよび／ＢＬが書込データに応じて、それらの電圧レベルが、電源電圧ＶＤＤおよびＶＳＳレベルにフルスイングする。この書込時、ビット線ＢＬおよび／ＢＬの一方が、書込補助回路の入力論理しきい値電圧ＶＴよりも低くなると、図５０に示す書込補助回路ＡＰＣＫ０−ＡＰＣＫｎが起動され、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルを変更する。これにより、ＶＤＤソース線ＶＤＭの電圧レベルが電圧ΔＶＨ低下し、またＶＳＳソース線ＶＳＭの電圧レベルが電圧ΔＶＬ上昇する。したがって、メモリセルＭＣにおいて、ハイ側電源ノードＶＨとロー側電源ノードＶＬの電圧差が、電圧ΔＶＨ＋ΔＶＬだけ小さくなり、メモリセルＭＣの記憶ノードＮＤ１およびＮＤ２の電圧レベルが、ビット線ＢＬおよび／ＢＬに伝達された書込データに応じて高速で変化する（記憶ノードＮＤ１およびＮＤ２がそれぞれ、ＬレベルおよびＨレベルに駆動される）。

したがって、データ書込時、ハイ側メモリセルのハイ側電源ノードＶＨおよびロー側電源ノードＶＬの電圧レベルを変更して、それらの電圧差を小さくすることにより、スタティック・ノイズ・マージンが小さくなり、高速でデータの書込を行なうことができる。

また、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭは、各々対応の列のメモリセルの電源ノードに結合されており、それらの寄生容量はほぼ同一である。したがって、これらのソース線ＶＤＭおよびＶＳＭにおいて、ほぼ同じ大きさの電位変化を容易に生成することができる。

この構成の場合、メモリセル列に対応してソース線ＶＤＭおよびＶＳＭを配置し、これらのソース線ＶＤＭおよびＶＳＭの電圧レベルを変更する。したがって、ダミーの電源線を別途設ける必要がなく、配線面積が低減され、応じて、配線レイアウトが簡略される。

メモリセル列それぞれに対応して、ＶＤＤソース線およびＶＳＳソース線を配置する構成は、先の実施の形態ＶＤＤソース線およびダミーソース線を配置する構成と同様の構成を利用することができる。ダミーソース線ＤＶＳＭに代えてＶＳＳソース線が用いられれば良い。

［書込補助回路の具体的構成１］
図５３は、この発明の実施の形態１７に従う半導体記憶装置の書込補助回路の具体的構成を示す図である。図５３においては、１列に整列して配置されるメモリセルＭＣに関連する部分の構成を示す。各メモリセル列に対応して、図５３に示す書込補助回路ＡＰＣＫ（ＡＰＣＫａ，ＡＰＣＫｂ）が設けられる。図５３において、メモリセル列に対応して、ビット線の両端に対向して書込補助回路ＡＰＣＫａおよびＡＰＣＫｂが設けられる。これらの書込補助回路ＡＰＣＫａおよびＡＰＣＫｂは同一構成を有するため、対応する部分には同一参照番号を付す。

書込補助回路ＡＰＣＫａおよびＡＰＣＫｂの各々は、対応の列のビット線ＢＬおよび／ＢＬ上の電位に従って、セル電源線対ＡＰＶＬに対する電源供給を制御するセル電源制御部ＡＶＣＴと、セル電源制御部ＡＶＣＴの出力信号に従って、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを電気的に結合するＰチャネルＭＯＳトランジスタＰＴ１００を含む。

セル電源線対ＡＰＶＬに含まれるＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭは、それぞれメモリセル列毎に設けられ、それぞれ、対応の列のメモリセルＭＣのハイ側電源ノードＶＨおよびロー側電源ノードＶＬに結合される。

セル電源制御部ＡＶＣＴは、実質的に、図２４に示すセル電源制御部ＶＣＴの構成と同様の構成を備え、ビット線ＢＬおよび／ＢＬ上の電圧を受けるＮＡＮＤゲートＮＧ１と、ＮＡＮＤゲートＮＧ１の出力信号を受けるインバータＩＶ１５と、ＮＡＮＤゲートＮＧ１の出力信号に従って、選択的に、ＶＤＤソース線ＶＤＭと電源ノード（ＶＤＤ）とを分離するＰチャネルＭＯＳトランジスタＰＴ３と、インバータＩＶ１５の出力信号に従ってＶＳＳソース線ＶＳＭを接地ノードから選択的に分離するＮチャネルＭＯＳトランジスタＮＴ１００を含む。

ＰチャネルＭＯＳトランジスタＰＴ１００は、インバータＩＶ１５の出力信号に従って選択的に導通し、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを電気的に結合する。このＰチャネルＭＯＳトランジスタＰＴ１００は、そのオン抵抗が比較的高く設定され、ＰチャネルＭＯＳトランジスタＰＴ１００の導通時においても、これらのソース線ＶＤＭおよびＶＳＭにおける電荷の移動により電位変化を生じさせるものの、ソース線ＶＤＭおよびＶＳＭの電位は、同一電位とはされず、両者の間には有限時間内においては電位差が生じる。ＭＯＳトランジスタＰＴ１００のオン抵抗をＺ、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの配線容量をともにＣとすると、これらのソース線ＶＤＭおよびＶＳＭのそれぞれの電位変化速度は、（ＶＤＤ-ΔＶＨ-ΔＶＬ）／（Ｒ・Ｃ）に比例する。ソース線ＶＤＭおよびＶＳＭの電位差が大きい場合には電位変化速度が大きく、徐々に電位変化速度が低下する。従って、書込時において、最初に大きな電位変化をＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの間に生じさせることができ、書込時の動作マージンを大きくすることができる。また、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの配線容量がほぼ同じであり、電圧変化ΔＶＨおよびΔＶＬもほぼ同じ大きさとなる。従って、一方のセル電源線の電位変化を生じさせる場合に較べて、ほぼ２倍の電位変化をメモリセルの電源ノードＶＬおよびＶＨの間に生じさせることができ、高速でメモリセルを不安定化して書込マージンを大きくすることができる。

なお、図５３においては、４本のワード線ＷＬ０−ＷＬ３が代表的に示されるものの、１列に整列して配置されるメモリセル各々に対応してワード線が設けられる。

図５４は、図５３に示す構成のデータ書込時の動作を示す信号波形図である。以下、図５４を参照して、図５３に示す書込補助回路の動作について説明する。

データ書込前において、ビット線ＢＬおよび／ＢＬは、スタンバイ状態にあり、ビット線ＢＬおよび／ＢＬには、図示しないビット線負荷回路が設けられており、このビット線負荷回路によりスタンバイ時、ビット線ＢＬおよび／ＢＬは、電源電圧レベルにまたはそれに近い電圧レベルにプリチャージされ、Ｈレベルにある。この状態においては、ＮＡＮＤゲートＮＧ１の出力ノードＮＤＡはＬレベルであり、ＭＯＳトランジスタＰＴ３およびＮＴ１００は、ともにオン状態であり、ＶＤＤソース線ＶＤＭが電源ノードに結合され、ＶＳＳソース線ＶＳＭが、接地ノードに結合され、それぞれ電源電圧ＶＤＤおよびＶＳＳレベルにある。

データ書込時、書込データに従ってビット線ＢＬおよび／ＢＬの電位が変化する。このビット線ＢＬおよび／ＢＬの一方の電位が、ＮＡＮＤゲートＮＧ１の入力論理しきい値ＶＴを超えると、ＮＡＮＤゲートＮＧ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＴ３およびＮＴ１００がオフ状態となり、ソース線ＶＤＭおよびＶＳＭが、ハイ側電源ノードおよびロー側電源ノードから分離され、フローティング状態となる。これと並行して、ＰチャネルＭＯＳトランジスタＰＴ１００が導通し、ＶＤＤソース線ＶＤＭとＶＳＳソース線ＶＳＭが電気的に結合される。

ＰチャネルＭＯＳトランジスタＰＴ１００は、比較的そのオン抵抗（チャネル抵抗およびソース／ドレイン拡散抵抗）が大きくされており、このフローティング状態のソース線ＶＤＭおよびＶＳＭにおいて、ＶＤＤソース線ＶＤＭからＶＳＳソース線ＶＳＭへ電荷が移動しても、これらの両者の間の電位は、有限時間内においてはイコライズされない。すなわち、ＶＤＤソース線ＶＤＭの電圧レベルが、電源電圧ＶＤＤから少し低下し、また、ＶＳＳソース線ＶＳＭの電圧レベルがロー側電源電圧ＶＳＳよりも少し上昇する（電圧変化速度は、最初は大きく、徐々に小さくなる）。

このソース線ＶＤＭおよびＶＳＭの電圧レベルの変化により、メモリセルＭＣのラッチ能力が小さくなり、書込マージンが大きくなり、高速でデータの書込を行なうことができる。また、このソース線ＶＤＭおよびＶＳＭの電圧レベルの変化は、小さく、この選択レベル列の非選択メモリセルのスタティック・ノイズ・マージンは十分確保され、安定にデータを保持することができる。同様、非選択列の選択行のメモリセルにおいても、読出動作時と同じ状態にメモリセルが維持され、安定にデータを読出時と同様に保持することができる。

データ読出時およびスタンバイ時においては、ビット線ＢＬおよび／ＢＬの電圧レベルは、このＮＡＮＤゲートＮＧ１の入力論理しきい値ＶＴよりも高い電圧レベルであり、ＭＯＳトランジスタＰＴ３およびＮＴ１００はオン状態にあり、またＭＯＳトランジスタＰＴ１００は、オフ状態にある。したがって、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭは、それぞれ確実に、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳに維持され、安定にデータの保持および読出を行なうことができる。

以上のように、この実施の形態１７に従えば、メモリセル列それぞれに対応して配置されるＶＤＤソース線およびＶＳＳソース線を用いて、その電圧レベル両者をデータ書込時変化させており、先の図２４に示すようなダミーソース線が不要となり、配線レイアウト面積を低減することができ、また、１つのＭＯＳトランジスタがＣＭＯＳトランスミッションゲートに代えて用いられるだけであり、そのレイアウト面積を低減することができる。

なお、この発明の実施の形態１７におけるソース線ＶＤＭおよびＶＳＭの配線は、各メモリセル列ごとに、ＰウェルおよびＮウェルおよびＰウェルを設け、ＶＤＤソース線およびＶＳＳソース線を各ウェル領域に列方向に沿って配設することにより（たとえば第３メタル配線を用いて）、実現される。

また、セル電源制御部ＡＶＣＴにおいて、列方向に整列する２つのメモリセルと同一のトランジスタレイアウトを利用することにより、ＮＡＮＤゲートＮＧ１、インバータＩＶ１５、およびＭＯＳトランジスタＰＴ３、ＮＴ１００の回路構成を実現することができる。このレイアウトにおいて、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを電気的に結合するＰチャネルＭＯＳトランジスタＰＴ１００が、さらに必要とされるだけである。

［書込補助回路の構成２］
図５５は、この発明の実施の形態１７に従う書込補助回路の第２の構成を示す図である。図５５に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂは、以下の点で、その構成が図５３に示す書込補助回路の構成と異なる。すなわち、ＶＤＤソース線ＶＤＭとＶＳＳソース線ＶＳＭを電気的に結合するトランジスタ素子として、ノードＮＤＡ上の信号に従って選択的に導通するＮチャネルＭＯＳトランジスタＮＴ１０２が用いられる。この図５５に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂの他の構成は、図５３に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

また、メモリセルＭＣ、ワード線ＷＬ０−ＷＬ３、およびセル電源線対ＡＰＶＬの配置は、図５３に示す配置と同じである。すなわち、セル電源線対ＡＰＶＬ（ソース線ＶＤＭ，ＶＳＭ）が、各メモリセル列ごとに設けられる。

この図５５に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂにおいて、データ書込時、ビット線ＢＬおよび／ＢＬの一方の電位が、ＮＡＮＤゲートＮＧ１の入力論理しきい値ＶＴ（図５４参照）より低い電圧レベルとなる。ＮＡＮＤゲートＮＧ１の出力信号がＨレベルとなると、ＮチャネルＭＯＳトランジスタＮＴ１０２がオン状態となり、ＭＯＳトランジスタＰＴ３およびＮＴ１００がオフ状態となる。このＮチャネルＭＯＳトランジスタＮＴ１０２のオン抵抗も大きく、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの間の電荷の移動は抑制され、これらのソース線ＶＤＭおよびＶＳＭの電位のイコライズは行なわれず、電圧差が維持される。すなわち、先の図５４に示す信号波形図と同様、ＶＤＤソース線ＶＤＭの電位レベルが少し低下し、ＶＳＳソース線ＶＳＭの電圧レベルが少し上昇する。これにより、メモリセルＭＣを不安定状態として、書込マージンを大きくすることができる。

したがって、データ書込時にＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを電気的に結合する素子として、ＮチャネルＭＯＳトランジスタＮＴ１０２を用いても、先の図５３に示す書込補助回路の構成と同様、書込時の動作マージンを向上させることができ、図５３に示す構成と同様の効果を得ることができる。

この図５５に示す書込補助回路の構成の場合、２列のメモリセルと同様のレイアウトのトランジスタを利用して書込補助回路を実現することができる。すなわち、電気的に結合するＮチャネルＭＯＳトランジスタＮＴ１０２として、メモリセルのアクセストランジスタに対応するトランジスタを利用することができ、内部配線のレイアウトが異なるものの、トランジスタ形成領域を規則的に繰返し配置して、書込補助回路を配置することができる。

［書込補助回路の構成３］
図５６は、この発明の実施の形態１７に従う書込補助回路の第３の構成を示す図である。図５６に示す書込補助回路は、以下の点で、図５３および図５４に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂとその構成が異なる。すなわち、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの間に直列にＮチャネルＭＯＳトランジスタＮＴ１１０およびＰチャネルＭＯＳトランジスタＰＴ１１０が設けられる。ＮチャネルＭＯＳトランジスタＮＴ１１０のゲートがノードＮＤＡに結合され、ＭＯＳトランジスタＰＴ１１０は、ゲートにインバータＩＶ１５の出力信号を受ける。ＮチャネルＭＯＳトランジスタＮＴ１１０が、ＶＤＤソース線ＶＤＭに結合され、ＰチャネルＭＯＳトランジスタＰＴ１１０は、ＶＳＳソース線ＶＳＭに結合される。

この図５６に示す書込補助回路の他の構成およびメモリセルの配置は、図５３または図５５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図５７は、図５６に示す書込補助回路のデータ書込時の動作を示す信号波形図である。以下、図５７を参照して、この図５６に示す書込補助回路の動作について説明する。

データ書込時、ビット線ＢＬおよび／ＢＬの電位が書込データにおいて変化し、一方のビット線電位がＮＡＮＤゲートＮＧ１の入力論理しきい値ＶＴよりも低くなると、ノードＮＤＡの電圧レベルがＨレベルとなる。応じて、ＭＯＳトランジスタＰＴ３およびＮＴ１００がオフ状態となり、一方、ＭＯＳトランジスタＮＴ１１０およびＰＴ１１０がオン状態となる。これらのＭＯＳトランジスタＰＴ１１０およびＮＴ１１０を介して、フローティング状態とされたＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭが電気的に結合される。ＭＯＳトランジスタＰＴ１１０およびＮＴ１１０のオン抵抗の合成抵抗は、１つのＭＯＳトランジスタのオン抵抗に比べて十分大きく、したがって、フローティング状態のソース線ＶＤＭおよびＶＳＭの間での電荷の移動は抑制される。したがって、図５７に示すように、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電位変化は、１つのＭＯＳトランジスタが用いられる場合に比べて抑制される。

これにより、ＶＳＳソース線ＶＳＭの電位が過度に上昇するまたはＶＤＤソース線ＶＤＭの電位が過度に低下して、メモリセルのデータ保持特性が劣化し、データ破壊が生じるのを抑制する。これにより、より安全にデータ保持特性の低下を抑制しつつ書込動作マージンを大きくすることができる。

［変更例］
図５８は、書込補助回路の第３の構成の変更例の構成を示す図である。この図５８に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂにおいては、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの間に、ＰチャネルＭＯＳトランジスタＰＴ１１２およびＮチャネルＭＯＳトランジスタＮＴ１１２が直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ１１２はゲートに、インバータＩＶ１５の出力信号を受け、ＮチャネルＭＯＳトランジスタＮＴ１１２は、そのゲートがノードＮＤＡに結合される。ＰチャネルＭＯＳトランジスタＰＴ１１２が、ＶＤＤソース線ＶＤＭに結合され、ＮチャネルＭＯＳトランジスタＮＴ１１２が、ＶＳＳソース線ＶＳＭに結合される。

この図５８に示す書込補助回路の他の構成およびメモリセルの配置およびセル電源線の配置は、図５６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図５８に示す構成においては、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを電気的に結合するＭＯＳトランジスタの位置が、図５６に示す書込補助回路におけるトランジスタ素子の配置と交換される。したがって、この図５８に示す構成を用いても、図５６に示す書込補助回路の構成と同様の効果を得ることができ、ＶＤＤソース線およびＶＳＳソース線の電位変化量を抑制でき、メモリセルのデータ保持特性の劣化を抑制することができ、保持データを安定に保持することができる。

なお、上述の実施の形態１７の構成においては、ビット線の両端に書込補助回路が配置されている。しかしながら、この書込補助回路は、ビット線の中央部において設けられても良く、また、ビット線がローカル／グローバルビット線の階層構造の場合には、各ローカルビット線ごとに、この書込補助回路が設けられても良い。

また、上述の説明においては、セル電源対ＡＰＶＬ０−ＡＰＶＬｎ（ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭ）、それぞれ、メモリセル列に対応して個々に配設されている。しかしながら、このセルのＶＤＤソース線およびＶＳＳソース線は、メモリアレイブロックに共通に設けられ、このハイ側電源電圧およびロー側電源電圧が、アレイブロック単位で調整されてもよい。

以上のように、この発明の実施の形態１７に従えば、メモリセルアレイ内を配設されるハイ側電源線（ＶＤＤソース線）およびロー側電源線（ＶＳＳソース線）を電気的にデータ書込時結合しており、メモリセルの電源ノード間の電圧をデータ書込時、より確実に小さくすることができ、書込時の動作マージンを大きくすることができる。また、セル電源線は電源ノードから分離されており、ＶＤＤソース線とＶＳＳソース線との間で電荷が移動するだけであり、ハイ側およびロー側電源ノードの間で貫通電流が流れるのを防止することができ、消費電流を低減することができる。

［実施の形態１８］
図５９は、この発明の実施の形態１８に従う半導体記憶装置の要部の構成を概略的に示す図である。この図５９に示す半導体記憶装置は、以下の点が、図５０に示す半導体記憶装置とその構成が異なる。

すなわち、セル電源制御回路１５０は、ビット線対に対応して配置されるセル電源線対ＡＰＶＬ０−ＡＰＶＬｎそれぞれに対応して設けられる書込補助回路ＢＰＣＫ０−ＢＰＣＫｎを含む。これらの書込補助回路ＢＰＣＫ０−ＢＰＣＫｎは、各々、列選択回路４からの列選択信号ＣＳＬ０−ＣＳＬｎと主制御回路７からの書込指示信号ＷＥＮとに従って、選択列に対応して配置されるセル電源線対の電圧レベルを変更する。

列選択回路４からの列選択信号ＣＳＬ０−ＣＳＬｎは、図８に示すように、列デコーダ（４ａ）からの列選択信号（ＣＳＬ）に相当し、列アドレス信号ＣＡに従って生成される。書込指示信号ＷＥＮは、主制御回路７から、外部からのライトイネーブル信号ＷＥおよびチップイネーブル信号ＣＥに従って生成され、書込動作時、活性化される。

セル電源線対ＡＰＶＬ０−ＡＰＶＬｎの、セル電源制御回路１５０と対向する端部に、電位保持回路１６０が設けられる。この電位保持回路１６０は、セル電源線対ＡＰＶＬ０−ＡＰＶＬｎそれぞれに対応して設けられるキーパー回路ＫＰ０−ＫＰｎを含む。キーパー回路ＫＰ０−ＫＰｎは、各々、対応のセル電源線対ＡＰＶＬ０−ＡＰＶＬｎのハイ側電源電圧ＶＤＤの下限値およびロー側電源電圧ＶＳＳの上限値を所定電圧レベルにクランプする。これにより、データ書込時、このセル電源線対ＡＰＶＬ０−ＡＰＶＬｎの電位が過剰に変化するのを抑制する。

この図５９に示す半導体記憶装置の他の構成は、図５０に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図５９に示す構成においては、書込補助回路ＢＰＣＫ０−ＢＰＣＫｎが、書込指示信号ＷＥＮと列選択信号ＣＳＬ０−ＣＳＬｎに従って対応のセル電源線対ＡＰＶＬ０−ＡＰＶＬｎの電圧レベルを調整する。したがって、ビット線電位が変化する前に、セル電源線対ＡＰＶＬ０−ＡＰＶＬｎの電圧レベルを調整することができ、早いタイミングで、書込動作を完了することができる。

また、このセル電源制御回路１５０を列選択回路の近傍に配置することにより、列選択信号線の配線長が増大するのを抑制して、各書込補助回路に対して列選択信号を伝達することができる。また、書込補助回路ＢＰＣＫ０−ＢＰＣＫｎＨが、各々、対応のビット線対の電位に従ってセル電源線（ＶＤＤソース線ＶＤＭおよびＶＳＭソース線ＶＳＭ）の電位を調整するだけであり、基板領域（ウェル領域）の電位制御に較べて、負荷は小さく、トランジスタサイズは小さくても良く、回路レイアウト面積の増大を抑制することができる。

図６０は、図５９に示すキーパー回路ＫＰ０−ＫＰｎおよび書込補助回路ＢＰＣＫ０−ＢＰＣＫｎの具体的構成の一例を示す図である。図６０においては、１列のメモリセルに関連する部分の構成を代表的に示す。メモリセルＭＣそれぞれ２対応してワード線ＷＬ０−ＷＬ３が配置される。１列に整列して配置されるメモリセルの数は、さらに多くても良い。この図６０に示す構成が、各メモリセル列に対応して設けられる。

ビット線対ＢＬ，／ＢＬの一端には、ビット線電位を電源電圧またはそれより低い所定電圧レベルにプリチャージするとともにビット線にカラム電流を供給するビット線負荷回路９と、列選択信号ＣＳＬに従って導通し、対応のビット線ＢＬおよび／ＢＬを内部データ線対ＩＯに結合する列選択ゲートＣＳＧが設けられる。

書込補助回路ＢＰＣＫは、列選択信号ＣＳＬと書込指示信号ＷＥＮを受けるＮＡＮＤゲートＮＧ１０と、ＮＡＮＤゲートＮＧ１０の出力信号を反転するインバータＩＶ２０と、インバータＩＶ２０の出力信号に従ってＶＤＤソース線ＶＤＭをハイ側電源ノード（ＶＤＤノード）に結合するＰチャネルＭＯＳトランジスタＰＰＱ１と、ＮＡＮＤゲートＮＧ１０の出力信号に従ってＶＳＳソース線ＶＳＭをロー側電源ノード（ＶＳＳノード）に結合するＮチャネルＭＯＳトランジスタＮＮＱ１と、ＮＡＮＤゲートＮＧ１０の出力信号に従ってソース線ＶＤＭおよびＶＳＭを電気的に結合するＰチャネルＭＯＳトランジスタＰＰＱ２を含む。

書込指示信号ＷＥＮは、活性化時（データ書込動作時）Ｈレベルに設定される。列選択信号ＣＳＬは、選択時Ｈレベルである。したがって、ＮＡＮＤゲートＮＧ１０は、対応の列が列選択信号ＣＳＬにより指定されたときに、Ｌレベルの信号を出力する。

キーパー回路ＫＰは、ＶＤＤソース線ＶＤＭとハイ側電源ノード（ＶＤＤノード）の間に接続される、ダイオード接続されたＰチャネルＭＯＳトランジスタＰＰＱ３と、ＶＳＳソース線ＶＳＭとロー側電源ノード（ＶＳＳノード）の間に接続されるダイオード接続されるＮチャネルＭＯＳトランジスタＮＮＱ２を含む。

ＭＯＳトランジスタＰＰＱ３は、ゲートがＶＤＤソース線ＶＤＭに結合されており、このＶＤＤソース線ＶＤＭの電圧の下限値を、電圧ＶＤＤ−Ｖｔｈｐの電圧レベルにクランプする。ＭＯＳトランジスタＮＮＱ２は、ゲートがロー側電源ノードに結合されており、ＶＳＳソース線ＶＳＭの電圧の上限値を、電圧Ｖｔｈｎ＋ＶＳＳのレベルにクランプする。ここで、ＶｔｈｐおよびＶｔｈｎは、ＭＯＳトランジスタＰＰＱ３およびＮＮＱ２のしきい値電圧の絶対値をそれぞれ示す。

図６１は、図６０に示す構成のデータ書込時の動作を示す信号波形図である。以下、図６１を参照して、図６０に示す書込補助回路の動作について説明する。

スタンバイ状態時およびデータ読出時においては、書込指示信号ＷＥＮは、Ｌレベルであり、ＮＡＮＤゲートＮＧ１０の出力信号はＨレベルであり、インバータＩＶ２０の出力信号がＬレベルである。したがって、この状態においては、ＭＯＳトランジスタＰＰＱ１およびＮＮＱ１がともにオン状態となり、一方、ＭＯＳトランジスタＰＰＱ２はオフ状態である。したがって、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭは、それぞれ、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳレベルに維持される。この状態においては、キーパ回路ＫＰのクランプ用のＭＯＳトランジスタＰＰＱ３およびＮＮＱ３は、逆バイアス状態であり、ともにオフ状態である。

データ書込時、書込指示信号ＷＥＮが、ライトイネーブル信号ＷＥに従って活性化される。このとき、列選択信号ＣＳＬが選択状態にあり、Ｈレベルのときには、ＮＡＮＤゲートＮＧ１０の出力信号はＬレベルとなり、応じて、インバータＩＶ２０の出力信号がＨレベルとなる。この状態においては、ＭＯＳトランジスタＰＰＱ１およびＮＮＱ１がオフ状態となり、一方、ＭＯＳトランジスタＰＰＱ２がオン状態となる。これにより、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭが、対応の電源ノードから分離されるとともに、ＭＯＳトランジスタＰＰＱ２を介して電気的に結合され、その電圧レベルが変化する。ＭＯＳトランジスタＰＰＱ２のオン抵抗が小さく、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルが大きく変化する場合には、キーパー回路ＫＰのＭＯＳトランジスタＰＰＱ３およびＮＮＱ２により、それぞれの電圧レベルがクランプされ、このＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭが、それぞれ電圧ＶＤＤ−ＶｔｈｐおよびＶＳＳ＋Ｖｔｈｎを超えて変化するのが防止される。これにより、メモリセルの電源電圧ＶＨおよびＶＬが大きく変化してデータ保持特性が劣化するのを防止することができる。

したがって、この場合、ビット線ＢＬおよび／ＢＬに、書込データに応じて電位変化が生じる前に、書込指示信号ＷＥＮに従ってＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルを変更することができ、選択列のメモリセルのノイズマージンを小さくした状態で書込データに従って書込を行なうことができ、高速の書込を実現することができる。

一方、このデータ書込時、非選択列のメモリセルに対しては、列選択信号ＣＳＬが非選択状態でありＬレベルである。したがって、ＮＡＮＤゲートＮＧ１０の出力信号がＨレベルとなり、読出時またはスタンバイ時と同じ状態に、これらのＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルは、それぞれ、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳレベルに維持される。データ書込を行なうメモリセル列に対してのみ、メモリセル電源電圧のレベルを調整しており、非選択列のメモリセルの誤書込は確実に防止される。

また、選択列の非選択行のメモリセルに対しても、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルの電位変化量は小さくされており、データ保持特性の劣化は抑制されており、確実にデータを保持することができる。また、非選択列のセル電源線ＶＤＭおよびＶＳＭの電位は変化せず、選択列においてのみセル電源線の電位変化が生じ、セル電源線の電圧復帰時においては選択列が非選択列となったときに実行することが溶融され、全列のセル電源線の電圧復帰を行なう必要がなく、消費電流が低減される。

なお、図６０に示す書込補助回路ＢＰＣＫの構成において、ソース線ＶＤＭおよびＶＳＭを電気的に結合するＰチャネルＭＯＳトランジスタＰＰＱ２に代えて、ＮチャネルＭＯＳトランジスタが用いられてもよい。この場合、インバータＩＶ２０の出力信号を、この電位変化促進用のＮチャネルＭＯＳトランジスタのゲートへ与える。

［変更例］
図６２は、この発明の実施の形態１８に従う書込補助回路の変更例の構成を示す図である。この図６２に示す書込補助回路ＢＰＣＫにおいては、ＶＤＤソース線ＶＤＭとＶＳＳソース線ＶＳＭの間に直列に、ＮチャネルＭＯＳトランジスタＮＮＱ３およびＰチャネルＭＯＳトランジスタＰＰＱ４が設けられる。ＭＯＳトランジスタＮＮＱ３のゲートはノードＮＤＢに結合され、ＭＯＳトランジスタＰＰＱ４のゲートは、ＮＡＮＤゲートＮＧ１０の出力に結合される。

この図６２に示す書込補助回路の他の構成、メモリセルの配置およびキーパー回路ＫＰの構成は、図６０に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

ＭＯＳトランジスタＮＮＱ３およびＰＰＱ４の直列体により、１つのスイッチングトランジスタ（トランスファーゲート）が設けられる場合に比べて、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを大きなオン抵抗を介して電気的に結合することができる。したがって、データ書込時の選択列に対応して配置されるＶＤＤソース線ＶＤＭおよびＶＳＳソース線の電位変化量をより小さくすることができ、確実に、書込動作マージンを大きくし、また非選択メモリセルの保持データ破壊を抑制することができる。

なお、この図６２に示す構成においては、ＮチャネルＭＯＳトランジスタＮＮＱ３およびＰＰＱ４の位置が交換されてもよい。また、ＭＯＳトランジスタＮＮＱ３およびＰＰＱ４のオン抵抗が十分な値に設定され、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電位変化量が小さい場合には、キーパー回路ＫＰは特に設ける必要はない。

以上のように、この発明の実施の形態１８に従えば、書込時、選択列に対して設けられるセル電源線の電圧レベルは調整しており、書込動作マージンを大きくして、高速でデータの書込を行なうことができる。

また、電位変化時、単にフローティング状態とされたＶＤＤソース線およびＶＳＳソース線を電気的に結合するだけであり、書込サイクルが長くなる場合においても、セル電源線間において、電荷の移動が生じても、電源ノードと接地ノードの間の直流電流（貫通電流）が流れるのを防止することができる。この書込サイクルが長くなる場合においてＤＣ電流を抑制する効果は、また、実施の形態１７においても実現される。

また、実施の形態１８においても、ビット線がローカル／グローバルビット線の階層ビット線構成とされていても良い。各書込補助回路をローカルビット線に対応して配置する。

また、書込補助回路ＢＰＣＫは、実施の形態１７の場合と同様、ＮＡＮＤゲートＮＧ１０、インバータ２０、ＭＯＳトランジスタＰＰＱ１およびＮＮＱ１を、２つのメモリセルと同様のトランジスタのレイアウトを有するトランジスタ形成領域を利用して、配置配線することが可能である。

この発明はスタティック半導体記憶装置に適用することにより、低電源電圧下においても、書込特性を改善することができ、書込および読出の下限特性を与える電源電圧値を、利用することが可能となり、低減電源電圧動作が可能となる。したがって、特にシステム・オン・チップ（ＳＯＣ）などの高集積化された半導体装置において混載メモリとして利用することにより、低消費電力で安定に高速で動作する半導体記憶装置を実現することができる。

この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。 図１に示すメモリセルの構成を示す図である。 図２に示すメモリセルの伝達特性を示す図である。 この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。 図４に示すメモリセルの内部接続を示す図である。 図４に示すメモリ回路の動作を概略的に示す信号波形図である。 図４に示すメモリセル回路の動作をより詳細に示す信号波形図である。 この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。 図８に示すメモリセル回路の動作を示す信号波形図である。 この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態４に従う半導体記憶装置の書込補助回路の構成を示す図である。 図１１に示す書込補助回路の動作を示す信号波形図である。 この発明の実施の形態５に従う書込補助回路の構成を示す図である。 図１３に示す書込補助回路の動作を示す信号波形図である。 図１３に示す電源制御トランジスタの断面構造を概略的に示す図である。 この発明の実施の形態６に従う書込補助回路の構成を示す図である。 図１６に示す書込補助回路の動作を示す信号波形図である。 この発明の実施の形態７に従う書込補助回路の構成を示す図である。 この発明の実施の形態７に従う半導体記憶装置の要部の構成を概略的に示す図である。 図１８に示す冗長信号を発生する部分の構成の一例を示す図である。 この発明の実施の形態８に従う書込補助回路の構成を示す図である。 図２１に示す書込補助回路の動作を示す信号波形図である。 図２１に示す電源電圧を発生する部分の構成の一例を示す図である。 この発明の実施の形態９に従う半導体記憶装置の要部の構成を示す図である。 図２４に示す回路の動作を示す信号波形図である。 この発明の実施の形態１０に従う半導体記憶装置の要部の構成を示す図である。 図２６に示すメモリセルの内部接続を示す図である。 図２６に示す回路の動作を示す信号波形図である。 この発明の実施の形態１１に従う半導体記憶装置の要部の構成を示す図である。 この発明の実施の形態１２に従う半導体記憶装置の要部の構成を概略的に示す図である。 図３０に示すメモリセルの内部接続を概略的に示す図である。 図３０に示す書込補助回路の構成の一例を示す図である。 図３０〜図３２に示す回路の動作を示す信号波形図である。 この発明の実施の形態１３に従う半導体記憶装置の要部の構成を示す図である。 この発明の実施の形態１３に従う半導体記憶装置の変更例の構成を示す図である。 図３５に示す書込補助回路のメモリセルの平面レイアウトを示す図である。 図３６に示す配線レイアウトの電気的等価回路を示す図である。 図３８に示す平面レイアウトの上層配線のレイアウトを示す図である。 図３８に示す配線レイアウトの電気的等価回路を示す図である。 図３８に示す配線レイアウトのさらに上層の配線レイアウトを示す図である。 図４０に示す配線レイアウトのさらに上層の配線レイアウトを示す図である。 図４１に示す配線の電気的等価回路を示す図である。 この発明の実施の形態１３の変更例２の書込補助回路の平面レイアウトを概略的に示す図である。 この発明の実施の形態１４に従う半導体記憶装置の要部の構成を概略的に示す図である。 図４４に示すメモリセルの内部配線接続を示す図である。 図４４に示すメモリセル回路の動作を示す信号波形図である。 この発明の実施の形態１５に従う半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態１５に従う半導体記憶装置の１つのグローバルビット線に関連する部分の構成を概略的に示す図である。 この発明の実施の形態１６に従う半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態１７に従う半導体記憶装置の要部の構成を概略的に示す図である。 図５０に示すメモリセルの構成の一例を示す図である。 図５０に示す半導体記憶装置の動作を示す信号波形図である。 この発明の実施の形態１７に従う書込補助回路の第１の構成を示す図である。 図５３に示す書込補助回路の動作を示す信号波形図である。 この発明の実施の形態１７に従う書込補助回路の第２の構成を示す図である。 この発明の実施の形態１７に従う書込補助回路の第３の構成を示す図である。 図５６に示す書込補助回路の動作を示す信号波形図である。 この発明の実施の形態１７に従う書込補助回路の第４の構成を示す図である。 この発明の実施の形態１８に従う半導体記憶装置の要部の構成を概略的に示す図である。 図５９に示す書込補助回路および電位保持回路の構成の一例を示す図である。 図６０に示す回路の動作を示す信号波形図である。 この発明の実施の形態１８に従う書込補助回路の他の構成を示す図である。

符号の説明

１ メモリセルアレイ、２ セル電源制御ユニット、ＰＣＫ，ＰＣＫａ−ＰＣＫｄ，ＰＣＫ０−ＰＣＫｎ 書込補助回路、ＭＣ メモリセル、ＶＤＭ ＶＤＤソース線、ＶＳＭ ＶＳＳソース線、ＶＤＭ０Ａ−ＶＤＭ３Ａ，ＶＤＭＯＢ−ＶＤＭ３Ｂ 分割ＶＤＤソース線、ＶＣＴ 電源制御部、１０ ワンショットパルス生成回路、ＰＴ，ＰＴ ＰＴ６ ＰチャネルＭＯＳトランジスタ、ＴＸ トランスミッションゲート、ＰＷ，ＰＷ１，ＰＷ２ Ｐウェル、ＮＷ，ＮＷ１，ＮＷ２ Ｎウェル、ＬＥＢＬ０，／ＬＢＬ０−ＬＢＬｍ，／ＬＢＬｎ ローカルビット線、ＧＢＬ，／ＧＢＬ グローバルビット線、ＡＰＣＫ０−ＡＰＣＫｎ 書込補助回路、ＡＰＶＬ−ＡＰＶＬｎ セル電源線対、ＡＶＣＴ セル電源制御ユニット、ＮＴ１００，ＮＴ１０２，ＮＴ１１２，ＮＮＱ１，ＮＮＱ２，ＮＮＱ３ ＮチャネルＭＯＳトランジスタ、ＰＴ１１０，ＰＴ１１２，ＰＰＱ１−ＰＰＱ４ ＰチャネルＭＯＳトランジスタ、ＢＰＣＫ０−ＢＰＣＫｎ 書込保持回路、１５０ セル電源制御回路、１６０ 電位保持回路。

Claims (21)

1. 行列状に配列される複数のメモリセル、
   メモリセル列各々に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、
   前記メモリセル列各々に対応して配置され、各々が対応の列のメモリセルに第１の電源電圧を供給する複数のセル電源線、および
   各メモリセル列に対応して配置され、各々が少なくとも、対応の列のビット線の電圧に従って選択的に対応のセル電源線の前記第１の電源電圧の供給を遮断する複数の書込補助回路を備える、半導体記憶装置。
2. 各前記セル電源線は、列方向に沿って複数のサブ電源線に分割され、
   各前記書込補助回路は、対応の列のサブ電源線それぞれに対して設けられ、対応の列のビット線の電圧に従って対応のサブ電源線の電源電圧供給を制御する複数のサブ回路を備える、請求項１記載の半導体記憶装置。
3. 各前記書込補助回路は、
   対応のビット線の電位変化に応答してワンショットのパルス信号を生成するワンショットパルス発生回路と、
   前記ワンショットパルス信号に応答して対応のセル電源線の電位を前記第１の電源電圧から第２の電源電圧の方向に駆動する電位調整回路をさらに備える、請求項１記載の半導体記憶装置。
4. 前記電位調整回路は、対応のセル電源線と前記第２の電源電圧の供給ノードとの間に結合され、前記ワンショットパルス信号に応答して選択的に導通するトランジスタ素子を備える、請求項３記載の半導体記憶装置。
5. 各前記書込補助回路は、対応のセル電源線の電圧を前記第１の電源電圧と第２の電源電圧との間の電圧レベルにクランプするクランプ素子をさらに備える、請求項１記載の半導体記憶装置。
6. 各前記書込補助回路は、さらに、不良ビット指示信号に従って、対応のビット線電位に係らず対応のセル電源線に対する前記第１の電源電圧の供給経路を遮断する手段をさらに備える、請求項１記載の半導体記憶装置。
7. 各前記書込補助回路は、さらに、対応の前記ビット線の電圧に応答して、前記第１の電源電圧の対応のセル電源線への供給停止時に、前記第１の電源電圧と第２の電源電圧との間の中間電圧を対応のセル電源線に供給する電圧切換回路を備える、請求項１記載の半導体記憶装置。
8. 行列状に配列される複数のメモリセル、
   各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線、
   各メモリセル列に対応して配置され、各々が対応の列のメモリセルに第１の電源電圧を供給する複数のセル電源線、
   各々が前記第１の電源電圧と異なる電圧レベルのソース電圧を供給するダミーソース線、および
   各前記メモリセル列に対応して配置され、各々が対応の列のビット線の電圧に応答して対応の列のセル電源線への電源電圧供給および前記ダミーソース線へのソース電圧の供給を遮断しかつ対応のセル電源線を前記ダミーソース線に結合する書込補助回路を備える、半導体記憶装置。
9. 前記ダミーソース線は、各メモリセル列に対応して配置される、請求項８記載の半導体記憶装置。
10. 前記第１の電源電圧は、論理ハイレベルに対応する電圧レベルである、請求項１または８記載の半導体記憶装置。
11. 前記第１の電源電圧は、論理ローレベルに対応する電圧レベルである、請求項１または８記載の半導体記憶装置。
12. 前記書込補助回路は、各メモリセル列において対応のセル電源線の複数箇所に配置される、請求項１または８記載の半導体記憶装置。
13. 各メモリセルは、各々が前記第１の電源電圧を供給する第１および第２の電源ノードにそれぞれ結合される第１および第２のインバータで構成されるインバータラッチを備え、
    前記セル電源線は、前記第１および第２の電源ノードそれぞれに対応して配置される第１および第２の電源線を備える、請求項１記載の半導体記憶装置。
14. 各前記セル電源線は、複数のサブ電源線に分割され、
    前記書込補助回路は、対応のビット線の電圧に従って前記複数のサブ電源線の電圧供給を共通に制御する、請求項１記載の半導体記憶装置。
15. 前記複数のメモリセルは、列方向に複数のブロックに分割され、
    各前記書込補助回路は、
    対応のビット線の電位に応じた信号を出力するゲート回路と、
    前記ゲート回路の出力信号に従って前記第１の電源電圧の供給ノードと対応のセル電源線とを分離するトランジスタ素子とを含み、
    前記ゲート回路および前記トランジスタ素子は、対応のメモリセル列のメモリセルを構成するトランジスタ素子の形成領域と同様に配置されるトランジスタ素子形成用活性領域を用いて配線接続が行われて形成され、
    各前記トランジスタ素子形成用活性領域は、列方向に延在して行方向に交互に配設される第１導電型トランジスタ形成領域および第２導電型トランジスタ形成領域に配置される、請求項１記載の半導体記憶装置。
16. 各メモリセル列において、前記書込補助回路および前記メモリセルの第１の導電型のトランジスタは、前記第１導電型トランジスタ形成領域内に列方向において連続的に延在して形成される活性領域内に形成される、請求項１５記載の半導体記憶装置。
17. 各々が行列状に配列される複数のメモリセルを有する複数のメモリブロック、
    各メモリブロック内において各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のローカルビット線、
    各メモリブロック内において、各メモリセル列に対応して配置され、各々が対応のメモリセルへ電源電圧を供給する複数のセル電源線、
    前記複数のメモリブロックに共通に、各メモリセル列に対応して配置される複数のグローバルビット線、および
    各前記セル電源線に対応して配置され、各々が対応の列のグローバルビット線の電圧に従って対応のセル電源線への前記電源電圧の供給を遮断する複数の書込補助回路を備える、半導体記憶装置。
18. 各セル電源線に対応して配置され、各々が対応のセル電源線の電圧レベルをクランプするクランプ素子をさらに備える、請求項１７記載の半導体記憶装置。
19. 行列状に配列される複数のメモリセル、
    各メモリセル列に対応して列方向に延在して配置され、各々に対応の列のメモリセルトランジスタが形成されるウェル領域、
    各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、
    各ビット線に対応して配置され、各々が対応のビット線の電圧に従って対応の列のウェル領域に対する電圧供給を制御する書込補助回路を備える、半導体記憶装置。
20. 行列状に配列される複数メモリセル、
    各前記メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、
    各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルに第１の電源電圧を伝達する複数の第１セル電源線、
    各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルに第２の電源電圧を伝達する複数の第２セル電源線、および
    各前記メモリセル列に対応して配置され、各々が対応の列のビット線の電位に従って対応の列の第１および第２セル電源線の電圧差を低減するように前記第１および第２セル電源線の電圧レベルを設定する複数の書込補助回路を備える、半導体記憶装置。
21. 各前記書込補助回路は、対応の列のビット線の電位に従って対応の列の第１および第２セル電源線に対する前記第１および第２の電源電圧の供給を停止するとともに前記対応の列の第１および第２のセル電源線を電気的に結合する、請求項２０記載の半導体記憶装置。

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