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KR101799482B1 - 기입 어시스트 회로를 포함하는 정적 메모리 장치 - Google Patents

기입 어시스트 회로를 포함하는 정적 메모리 장치 Download PDF

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KR101799482B1
KR101799482B1 KR1020100137975A KR20100137975A KR101799482B1 KR 101799482 B1 KR101799482 B1 KR 101799482B1 KR 1020100137975 A KR1020100137975 A KR 1020100137975A KR 20100137975 A KR20100137975 A KR 20100137975A KR 101799482 B1 KR101799482 B1 KR 101799482B1
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최재승
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삼성전자주식회사
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Abstract

본 발명의 일 실시예에 따른 정적 메모리 장치는 내부 전압 라인에 연결된 적어도 하나의 비트 셀; 상기 내부 전압 라인에 연결되고, 적어도 하나의 제어 신호에 따라 상기 적어도 하나의 비트 셀에 대한 기입 어시스트 기능을 수행하는 파워 제어 회로; 및 상기 내부 전압 라인에 연결되고 상기 파워 제어 회로의 기입 어시스트 기능을 돕기 위한 보상 회로를 포함할 수 있다.

Description

기입 어시스트 회로를 포함하는 정적 메모리 장치{STATIC RANDOM ACCESS MEMORY DEVICE INCLUDING WRITE ASSIST CIRCUIT}
본 발명은 정적 메모리 장치에 관한 것으로, 보다 구체적으로는 기입 어시스트 회로를 포함하는 정적 메모리 장치에 관한 것이다.
고속 동작이 요구되는 반도체 메모리 장치에서 동작 사이클 시간에 영향을 주는 것은 기입 동작이다. 따라서, 메모리 비트 셀(bit cell)에 새로운 데이터를 기입하는 경우, 보다 쉽게 기입하기 위하여 데이터 기입 어시스트에 대한 기술이 요구된다.
이를 위해 기입 어시스트 회로(write assist circuit)가 추가될 수 있다.
하지만, 종래의 기입 어시스트 회로는 고속 메모리(high speed memory)에서 사용하기 어려운 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적인 과제는 고속 메모리(high speed memory)에서 사용 가능한 기입 어시스트 회로를 포함하는 정적 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 정적 메모리 장치는 내부 전압 라인에 연결된 적어도 하나의 비트 셀; 상기 내부 전압 라인에 연결되고, 적어도 하나의 제어 신호에 따라 상기 적어도 하나의 비트 셀에 대하여 전압을 공급하거나 차단하는 파워 제어 회로; 및 상기 내부 전압 라인에 연결되고 상기 파워 제어 회로의 공급 전압의 레벨을 조절하는 보상 회로를 포함할 수 있다.
또한, 상기 보상 회로는 일측 단자가 상기 내부 전압 라인에 연결되는 피모스 트랜지스터; 일측 단자가 상기 피모스 트랜지스터의 타측 단자에 연결되고, 타측 단자가 비트 라인에 연결되며, 게이트 단자가 비트바 라인에 연결되는 제1 엔모스 트랜지스터; 및 일측 단자가 상기 피모스 트랜지스터의 타측 단자에 연결되고, 타측 단자가 비트바 라인에 연결되며, 게이트 단자가 비트 라인에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다.
또한, 상기 적어도 하나의 제어 신호는 파워 다운 신호, 기입 어시스트 신호 및 슬립 모드 신호를 포함할 수 있다.
또한, 상기 피모스 트랜지스터의 게이트 단자로 상기 기입 어시스트 신호가 인가될 수 있다.
또한, 상기 적어도 하나의 제어 신호는 파워 다운 신호, 기입 어시스트 신호 및 슬립 모드 신호를 포함할 수 있다.
또한, 상기 파워 제어 회로는 상기 기입 어시스트 신화 및 상기 슬립 모드 신호를 입력받는 낸드 게이트; 일측 단자가 상기 내부 전압 라인에 연결되고, 타측 단자가 전원 전압에 연결되며, 게이트 단자가 상기 낸드 게이트의 출력 신호를 입력받는 제1 피모스 트랜지스터; 게이트 단자로 상기 파워 다운 신호를 입력받고, 일측 단자가 전원 전압에 연결되는 제2 피모스 트랜지스터; 및 게이트 단자 및 일측 단자가 상기 내부 전압 라인에 연결되고, 타측 단자가 상기 제2 피모스 트랜지스터의 타측 단자와 연결되는 제3 피모스 트랜지스터를 포함할 수 있다.
또한, 상기 비트 라인에는 접지 전압이 인가되고, 상기 비트바 라인에는 특정 전압이 인가될 수 있다.
또한, 상기 적어도 하나의 비트 셀은 메모리 셀; 일측 단자가 비트 라인에 연결되고, 타측 단자가 상기 메모리 셀에 연결되며, 게이트 단자가 워드 라인에 연결되는 제3 엔모스 트랜지스터; 및 일측 단자가 비트바 라인에 연결되고, 타측 단자가 상기 메모리 셀에 연결되며, 게이트 단자가 워드 라인에 연결되는 제4 엔모스 트랜지스터를 포함할 수 있다.
또한, 상기 기입 어시스트 신호가 로우 레벨일 경우, 기입 동작이 수행될 수 있다.
또한, 기입 동작시, 상기 제1 엔모스 트랜지스터는 턴 온되고, 상기 제2 엔모스 트랜지스터는 턴 오프될 수 있다.
또한, 상기 워드 라인이 턴 온 되어 있는 동안에 기입 동작시, 상기 제1 엔모스 트랜지스터는 턴 온되고, 상기 제2 엔모스 트랜지스터는 턴 오프되어, 상기 내부 전압 라인의 전압 레벨이 특정 레벨까지 떨어질 수 있다.
또한, 상기 워드 라인이 턴 온 되어 있는 동안에 상기 적어도 하나의 제어 신호를 이용하여 상기 특정 레벨로 떨어진 상기 내부 전압 라인의 전압 레벨을 전원 전압 레벨로 차징할 수 있다.
본 발명의 일 실시예에 따른 메모리 컨트롤러는 상기 메모리 컨트롤러를 통제하는 CPU; 및 정적 메모리 장치를 포함할 수 있으며, 상기 정적 메모리 장치는 내부 전압 라인에 연결된 적어도 하나의 비트 셀; 상기 내부 전압 라인에 연결되고, 적어도 하나의 제어 신호에 따라 상기 적어도 하나의 비트 셀에 대하여 전압을 공급하거나 차단하는 파워 제어 회로; 및 상기 내부 전압 라인에 연결되고 상기 파워 제어 회로의 공급 전압의 레벨을 조절하는 보상 회로를 포함할 수 있다.
본 발명에 따른 전자 시스템은 상기 메모리 컨트롤러; 및 상기 메모리 컨트롤러에 의하여 제어되는 메모리를 포함할 수 있다.
또한, 상기 메모리는 낸드 플래시 메모리를 포함할 수 있다.
본 발명에 따른 정적 메모리 장치는 기입 동작을 용이하게 수행할 수 있으며, 속도 성능이 좋아질 수 있다.
도 1은 본 발명의 일 실시예에 따른 정적 메모리 장치를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 기입 어시스트 회로를 나타내는 도면이다.
도 3은 도 2의 비트 셀을 나타내는 도면이다.
도 4a는 도 2의 기입 어시스트 회로의 타이밍도를 나타내는 도면이다.
도 4b는 도 3의 비트 셀 내부 제1 노드(N1) 및 제2 노드(N2)의 전압 트랜지션을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기구성 요소들은 상기용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 정적 메모리 장치(SRAM; Static Random Access Memory Device, 10)를 나타내는 도면이다.
도 1을 참조하면, 상기 정적 메모리 장치(10)는 복수의 워드 라인들(WL1, WL2,...,WLM), 복수의 비트 라인 쌍들(BL1, BLB1,...,BLN, BLBN), 비트 셀 어레이(20), 로우 디코더(30), 칼럼 선택 스위치(column selection switch, 40), 칼럼 디코더(column decoder, 50), 기입 버퍼(write buffer, 60), 센스 앰프/기입 드라이버(sense amp/write driver, 70) 및 복수의 기입 어시스트 회로(write assist circuit, 200)를 포함한다.
각각의 비트 라인쌍들(BL1, BLB1,...,BLN, BLBN)은 복수의 워드 라인들(WL1, WL2,...,WLM)과 교차하고, 비트 라인들(BL1, BL2,..., BLN) 및 비트바 라인들(BLB1, BLB2,...,BLBN)을 구비한다.
로우 디코더(30)는 외부로부터 인가되는 로우 어드레스 신호에 응답하여 복수의 워드 라인들(WL1, WL2,...,WLM)중에 하나의 워드 라인을 선택한다.
칼럼 디코더(50)는 외부로부터 인가되는 칼럼 어드레스 신호에 응답하여 복수의 비트라인쌍들(BL1, BLB1,...,BLN, BLBN)중에 하나의 비트 라인쌍을 선택하기 위한 칼럼 선택 신호를 발생하여 칼럼 선택 스위치(40)로 출력한다. 칼럼 선택 스위치(40)는 칼럼 선택 신호를 입력 받아 복수의 비트 라인쌍들(BBL1, BLB1,...,BLN, BLBN)중에 하나의 비트 라인쌍을 선택한다.
칼럼 선택 스위치(40)는 복수개의 트랜지스터들로 구성될 수 있다. 기입 버퍼(60)는 외부로부터 입력 데이터를 인가받아 선택된 비트 셀에 대해 기입 동작시 입력 데이터를 비트 셀에 기록한다.
센스 앰프(70)는 선택된 비트 셀에 대해 리드 동작시 선택된 셀과 연결된 비트 라인 및 비트바 라인의 전압차를 증폭하여 출력 데이터를 발생한다.
비트 셀 어레이(20)는 복수개의 비트 셀(BC, 300)들을 구비한다. 각각의 비트 셀들(BC, 300)은 워드 라인들(WL1, WL2,...,WLM) 각각에 접속되고, 각각의 비트 라인들(BL1, BL2,..., BLN) 및 비트바 라인(BLB1, BLB2,...,BLBN)들 사이에 접속되어 셀 데이터를 저장한다.
정적 메모리 장치(10)는 하나의 칼럼(100)에 포함되는 비트 셀들(BC)당 하나의 기입 어시스트 회로(200)를 포함할 수 있다. 상기 기입 어시스트 회로(200)는 선택된 비트 셀에 제어 신호에 따라서 전압을 공급한다. 이때, 상기 제어 신호는 기입 어시스트 신호, 슬립 모드 신호 및 파워 다운 신호를 선택적으로 포함할 수 있으며, 상기 기입 어시스트 회로(200)에 대해서는 도 2에서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 기입 어시스트 회로(write assist circuit)을 나타내는 도면이고, 도 3은 도 2의 비트 셀을 나타내는 도면이다. 도 2를 참고하면, 상기 기입 어시스트 회로(200)는 파워 제어 회로(210) 및 보상 회로(220)를 포함한다. 상기 기입 어시스트 회로(200)는 비트 셀(300)과 연결되어 있다.
상기 파워 제어 회로(210)는 전원 전압(VDDA)과 내부 전압 라인(211) 사이에 연결되고, 파워 다운 신호(PD), 기입 어시스트 신호(WA) 및 슬립 모드 신호(SL)에 기초하여 비트 셀(300)로 전압을 공급하거나 차단한다.
상기 보상 회로(220)는 상기 파워 제어 회로(210)가 상기 비트 셀(300)로 공급하는 전압 레벨을 조절한다. 예컨대, 상기 보상 회로(220)는 내부 전압 라인(211)의 전압 레벨(VDA)을 다운시킬 수 있다. 이에 대한 구체적인 설명은 도 3 설명에서 하기로 한다.
상기 파워 공급 제어 회로(210)는 낸드 게이트(212), 제1 피모스 트랜지스터(213), 제2 피모스 트랜지스터(214) 및 제3 피모스 트랜지스터(215)를 포함하고, 보상 회로(220)는 제4 피모스 트랜지스터(221), 제1 엔모스 트랜지스터(222) 및 제2 엔모스 트랜지스터(223)를 포함한다.
상기 낸드 게이트(212)는 기입 어시시트 신호(WA) 및 슬립 모드 신호(SL)를 인가받는다. 제1 피모스 트랜지스터(213)는 소스 단자가 전원 전압(VDDA)에 연결되고, 드레인은 내부 전압 라인(211)에 연결되며, 게이트에는 낸드 게이트(212)의 출력 신호가 인가된다.
상기 제2 피모스 트랜지스터(214)의 소스는 전원 전압(VDDA)에 연결되고, 게이트에는 파워 다운 신호(PD)가 인가된다.
상기 제3 피모스 트랜지스터(215)의 소스는 제2 피모스 트랜지스터(214)의 드레인에 연결되고 상기 제3 피모스 트랜지스터(215)의 게이트와 드레인은 내부 전압 라인(211)에 연결된다.
파워 다운 신호(PD)가 하이 레벨이고 슬립 모드 신호(SL)가 로우 레벨이면 기입 어시시트 신호(WA)에 상관없이 제1 피모스 트랜지스터(213)와 제2 피모스 트랜지스터(214)가 턴 오프되어 비트 셀(300)로의 전압 공급이 차단된다.
파워 다운 신호(PD)가 로우 레벨이면 제2 피모스 트랜지스터(214)가 턴 온되고, 슬립 모드 신호(SL)가 하이 레벨이고 기입 어시시트 신호(WA)가 하이 레벨이면 제1 피모스 트랜지스터(213)가 턴 온 된다. 내부 전압 라인(110)의 전압은 전원 전압(VDDA)이 되고, 비트 셀(130)에 전원 전압(VDDA)이 공급된다.
파워 다운 신호(PD)가 로우 레벨이고, 슬립 모드 신호(SL)가 로우 레벨이면 기입 어시스트 신호(WA)에 상관없이 상기 제1 피모스 트랜지스터(213)는 턴 오프되고, 제2 피모스 트랜지스터(214)는 턴 온 되며, 제3 피모스 트랜지스터(215)는 게이트와 드레인이 연결되어 다이오드처럼 동작한다. 내부 전압 라인(211)의 전압 레벨은 플로팅 상태가 되며, 비트 셀(300)에 플로팅 상태의 전압이 공급된다.
비트 셀(300)은 메모리 셀(MC), 제3 엔모스 트랜지스터(301) 및 제4 엔모스 트랜지스터(302)를 포함한다.
상기 보상 회로(220)는 상기 내부 전압 라인(211)에 연결되며, 제4 피모스 트랜지스터(221), 제1 엔모스 트랜지스터(222) 및 제2 엔모스 트랜지스터(223)를 포함하며, 상기 파워 제어 회로(210)가 공급하는 전압 레벨을 조절한다.
상기 제4 피모스 트랜지스터(221)의 소스가 상기 내부 전압 라인(211)에 접속되고, 상기 제4 피모스 트랜지스터(221)의 게이트에 기입 어시스트 신호(WA)가 인가되며, 상기 제4 피모스 트랜지스터(221)의 드레인은 제1 엔모스 트랜지스터(221) 및 제2 엔모스 트랜지스터(223)의 일측 단자에 접속된다.
상기 제1 엔모스 트랜지스터(222)의 타측 단자는 비트 라인(BL)에 접속되고, 상기 제1 엔모스 트랜지스터(222)의 게이트는 비트바 라인(BLB)에 접속된다.
상기 제2 엔모스 트랜지스터(223)의 타측 단자는 비트바 라인(BLB)에 접속되고, 상기 제2 엔모스 트랜지스터(223)의 게이트는 비트 라인(BL)에 접속된다.
도 3을 참고하면, 상기 비트 셀(300)은 워드 라인(WL) 및 워드 라인(WL)과 직교하는 비트 라인 쌍(BL, BLB)에 접속되어 셀 데이터를 저장한다.
비트 셀(300)은 제3 엔모스 트랜지스터(301), 제4 엔모스 트랜지스터(302) 및 메모리 셀(MC)를 포함한다.
상기 제3 엔모스 트랜지스터(301)는 게이트 단자가 워드 라인(WL)에 접속되고, 일측 단자가 비트 라인(BL)에 접속된다. 제4 엔모스 트랜지스터(302)는 게이트 단자가 워드 라인(WL)에 접속되고, 일측 단자가 비트바 라인(BLB)에 접속된다.
상기 메모리 셀(MC)은 제3 엔모스 트랜지스터(301)의 타측 단자 및 상기 제4 엔모스 트랜지스터(302)의 타측 단자 사이에 접속되어 셀 데이터를 저장한다.
상기 메모리 셀(MC)은 제5 피모스 트랜지스터(310), 제6 피모스 트랜지스터(320), 제5 엔모스 트랜지스터(330) 및 제6 엔모스 트랜지스터(340)를 포함한다.
상기 제5 피모스 트랜지스터(310)의 일측 단자는 내부 전압 라인(211)에 접속된다.
상기 제5 엔모스 트랜지스터(330)의 일측 단자는 제5 피모스 트랜지스터(310)의 타측 단자 및 제3 엔모스 트랜지스터(301)의 타측 단자와 접속되고, 제5 엔모스 트랜지스터(330)의 타측 단자는 접지 전압(GND)에 접속되며, 제5 엔모스 트랜지스터(330)의 게이트 단자는 제5 피모스 트랜지스터(310)의 게이트 단자 및 제4 엔모스 트랜지스터(302)의 타측 단자에 접속된다.
제6 피모스 트랜지스터(320)의 일측 단자는 내부 전압 라인(211)에 접속된다.
제6 엔모스 트랜지스터(340)의 일측 단자는 제6 피모스 트랜지스터(320)의 타측 단자 및 제4 엔모스 트랜지스터(302)의 타측 단자와 접속되고, 제6 엔모스 트랜지스터(340)의 타측 단자는 접지 전압(GND)에 접속되며, 제6 엔모스 트랜지스터(340)의 게이트 단자는 제6 피모스 트랜지스터(320)의 게이트 단자 및 상기 제3 엔모스 트랜지스터(301)의 타측 단자에 접속된다.
상기 비트 셀(300)은 제1 노드(N1)와 제2 노드(N2)에서 서로 반대되는 셀 데이터를 저장한다.
비트 라인 쌍(BL, BLB)은 각각 센스 앰프/기입 드라이버(70)에 연결되며, 상기 센스 앰프/기입 드라이버(70)에 의해 비트 라인(BL)에는 접지 전압(GND)이, 비트바 라인(BLB)에는 특정 전압 레벨(예컨대, VDD)이 인가된다.
상기 비트 셀(300)에 대한 기입 동작이 용이하기 위해서는 제3 엔모스 트랜지스터(301)의 구동 능력(drivability)이 제5 피모스 트랜지스터(310)의 구동 능력(drivability)보다 상대적으로 일정 비율(감마 ratio라 함, 예컨대, 3의 값)이상으로 커야한다. 이를 위하여 상기 제5 피모스 트랜지스터(310)의 구동 능력(drivability)을 감소시켜 이를 만족하도록 할 수 있다.
도 2 및 도 3을 참고하면, 비트 라인(BL)에 접지 전압(GND)이 인가되면, 제2 엔모스 트랜지스터(223)는 턴 오프 되고, 비트바 라인(BLB)에는 특정 전압 레벨(예컨대, VDD)이 인가되면, 제1 엔모스 트랜지스터(222)는 턴 온 된다.
기입 동작시, 즉, 파워 다운 신호(PD)가 로우 레벨이고, 슬립 모드 신호(SL)가 로우 레벨이며, 기입 어시시트 신호(WA)가 로우 레벨이면, 제4 피모스 트랜지스터(221)는 턴 온 된다. 이 시점은 워드 라인(WL)은 인에이블 되기 이전 시점에 해당할 수 있다.
상기 제2 엔모스 트랜지스터(223)는 턴 오프 되고, 제1 엔모스 트랜지스터(222)는 턴 온 되므로, 전원 전압(VDDA)과 다이오드 커넥션된 내부 전압 라인(211)의 전압(VDA)은 제4 피모스 트랜지스터(221) 및 제1 엔모스 트랜지스터(222)에 의한 전류 패스(current path)로 인하여, 급격히 하강한다.
이로써, 본 발명의 일 실시예에 따른 기입 어시스트 회로(200)를 이용하면, 제5 피모스 트랜지스터(310)의 구동 능력(drivability)을 급격히 감소시켜 기입 동작을 용이하게 할 수 있다.
또한, 제1 노드(N1) 및 제2 노드(N2)의 트랜지션(transition) 이후, 워드 라인(WL)이 인에이블 되고 있는 동안에 내부 전압 라인(211)의 전압(VDA)을 전원 전압(VDDA) 레벨로 차징(charging)하여 제5 피모스 트랜지스터(310)의 구동 능력(drivability)을 회복시킬 수 있으며, 제1 노드(N1) 또는 제2 노드(N2)의 전압 레벨을 전원 전압(VDDA) 레벨로 빠르게 회복시킬 수 있다. 이에 대한 구체적인 설명은 도 4a 및 도 4b에서 하기로 한다.
이로써, 본 발명의 일 실시예에 따른 기입 어시스트 회로(200)는 고속 메모리(high speed memory)에서도 동작이 가능하다.
도 3에서는 일 실시예로, 비트 라인(BL)에 접지 전압(GND)이 인가되고, 비트바 라인(BLB)에는 특정 전압 레벨(예컨대, VDD)이 인가되는 경우를 예시하였으나, 본 발명의 범위는 이에 한정되는 것은 아니며, 비트 라인(BL)에 특정 전압 레벨(예컨대, VDD)이 인가되고, 비트바 라인(BLB)에는 접지 전압(GND)이 인가되는 경우를 포함할 수 있다. 이 경우의 동작은 상기 설명된 기본 동작 개념과 반대에 해당한다.
도 4a는 도 2의 기입 어시스트 회로의 동작 타이밍도를 나타내는 도면이고, 도 4b는 도 3의 비트 셀 내부 제1 노드(N1) 및 제2 노드(N2)의 전압 트랜지션을 나타내는 도면이다.
도 2 및 도 4a를 참고하면, 예컨대, 기입 동작시, 낸드 게이트(212) 및 제4 피모스 트랜지스터(221)에 인가되는 기입 어시스트 신호(WA)가 로우 레벨이고, 기입바 어시스트 신호(WAB)가 하이 레벨이다.
기입 동작시, 내부 전압 라인(211)의 전압 레벨은 전원 전압(VDDA) 레벨로부터 특정 레벨(예컨대, VDDA-ΔV)까지 전압이 떨어진다. 도 2의 보상 회로(220)에 의하여 내부 전압 라인(211)의 전압 레벨이 빠르게 떨어질 수 있어, 트립 포인트(TP)를 보다 빠른 시간(예컨대, 그래프 상의 좌측 방향으로) 내에 가져갈 수 있다.
워드 라인(WL)이 인에이블 되어 있는 동안, 내부 전압 라인(211)의 전압 레벨을 전원 전압(VDDA) 레벨로 차징(charging)하여 제5 피모스 트랜지스터(310)의 구동 능력(drivability)을 회복시킬 수 있다.
워드 라인(WL)이 인에이블 되고 있는 동안에 내부 전압 라인(211)의 전압 레벨이 전원 전압(VDDA) 레벨로부터 특정 레벨(예컨대, VDDA-ΔV)까지 떨어졌다가 다시 전원 전압(VDDA) 레벨로 차징(charging)되면, 도 4b와 같이 제2 노드(N2)의 전압 레벨을 전원 전압(VDDA) 레벨로 빠르게 회복시킬 수 있다. 예컨대, 상기 파워 공급 제어 회로(210)에 공급되는 파워 다운 신호(PD), 슬립 모드 신호(SL) 및 기입 어시시트 신호(WA)를 제어하여 상기 내부 전압 라인(211)의 전압 레벨을 전원 전압(VDDA) 레벨로 차징할 수 있다.
이로써, 본 발명의 일 실시예에 따르면 데이터의 라이트-백(write-back) 현상을 방지할 수 있고, 워드 라인(WL)의 턴 오프가 빨리 이루어질 수 있기 때문에 본 발명의 일 실시예에 따른 기입 어시스트 회로는 고속 메모리에서도 사용이 가능하다.
만일, 워드 라인(WL)이 인에이블 되고 있는 동안, 내부 전압 라인(211)의 전압 레벨이 전원 전압(VDDA) 레벨로 차징(charging)되지 않는다면, 워드 라인(WL)의 인에이블 시간 내에 제2 노드(N2)의 전압 레벨이 빠르게 회복되지 않으므로, 제2 노드(N2)의 전압 레벨이 적정 전압 레벨(예컨대, 전원 전압(VDDA) 레벨)이 되지 않아 본 발명의 일 실시예에 따른 기입 어시스트 회로는 고속 메모리에서의 사용이 어려운 문제점이 있다.
도 5은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 도면이다. 도 5를 참고하면, 상기 전자 시스템(600)은 메모리 컨트롤러(610), 메모리(620), 대용량 저장장치(640), I/O 인터페이스(650) 및 CPU(660)를 포함하며, 이들은 버스(630)를 통해 서로 연결될 수 있다. 상기 메모리 컨트롤러(610)는 도 1의 SRAM(10)을 포함할 수 있다.
상기 메모리(620)는 플래시 메모리, PRAM 및 MRAM을 포함하며, 상기 대용량 저장장치(720)는 SSD, HDD 및 NAS 등을 포함한다.
상기 I/O 인터페이스(650)는 네트워크에 접속할 수 있는 네트워크 포트 또는 네트워크에 직접 연결될 수 있다.
상기 전자 시스템(600)의 동작 동안, CPU(660)가 메모리 컨트롤러(610) 및 메모리(620)를 통제할 수 있다. 상기 메모리 컨트롤러(610)는 메모리(620)를 통제한다.
여기서, 상기 전자 시스템(600) 내의 특정 컴포넌트들이 변경될 수 있다. 예를 들어, CPU(660)는 다양한 타입의 CPU 중 어느 하나일 수 있고, 메모리(620)는 다른 타입의 메모리를 포함하는 다양한 타입의 메모리 중 임의의 메모리일 수 있다.
또한, 상기 전자 시스템(600)의 실시예들은 또한 도 5에 도시된 장치들에 한정되지 않으며, 추가 장치들을 포함할 수 있다.
도 5에 도시된 SRAM(10)을 포함하는 전자 시스템은 상기 SRAM(10) 사용의 일실시예에 해당될 뿐이며, 상기 SRAM(10)은 SRAM을 필요로 하는 모든 전자 시스템에 포함될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 정적 메모리 장치
20: 비트 셀 어레이
30: 로우 디코더
40: 칼럼 선택 스위치
50: 칼럼 디코더
60: 기입 버퍼
70: 센스 앰프
100: 하나의 컬럼
200: 복수의 기입 어시스트 회로
210: 파워 공급 제어 회로
211: 내부 전압 라인
212: 낸드 게이트
213: 제1 피모스 트랜지스터
214: 제2 피모스 트랜지스터
215: 제3 피모스 트랜지스터
220: 보상 회로
221: 제4 피모스 트랜지스터
222: 제1 엔모스 트랜지스터
223: 제2 엔모스 트랜지스터
300: 비트 셀
301: 제3 엔모스 트랜지스터
302: 제4 엔모스 트랜지스터
310: 제5 피모스 트랜지스터
320: 제6 피모스 트랜지스터
330: 제5 엔모스 트랜지스터
340: 제6 엔모스 트랜지스터

Claims (10)

  1. 내부 전압 라인 및 워드 라인에 연결되고, 비트 라인과 비트바 라인 사이에 접속된 적어도 하나의 비트 셀;
    상기 내부 전압 라인에 연결되고, 적어도 하나의 제어 신호에 따라 상기 적어도 하나의 비트 셀에 대하여 전압을 공급하거나 차단하는 파워 제어 회로; 및
    상기 내부 전압 라인에 연결되고, 상기 내부 전압의 레벨을 조절하는 보상 회로를 포함하며,
    상기 비트 셀에 대한 기입 동작 동안, 상기 제어 신호에 응답하여 상기 비트 셀에 인가되는 상기 내부 전압의 레벨을 전원 전압 레벨로부터 소정 레벨로 감소시킨 후에, 상기 제어 신호에 응답하여 상기 내부 전압의 레벨을 상기 소정 레벨로부터 상기 전원 전압 레벨로 증가시키는 정적 메모리 장치.
  2. 제1항에 있어서, 상기 보상 회로는
    일측 단자가 상기 내부 전압 라인에 연결되는 피모스 트랜지스터;
    일측 단자가 상기 피모스 트랜지스터의 타측 단자에 연결되고, 타측 단자가 비트 라인에 연결되며, 게이트 단자가 비트바 라인에 연결되는 제1 엔모스 트랜지스터; 및
    일측 단자가 상기 피모스 트랜지스터의 타측 단자에 연결되고, 타측 단자가 비트바 라인에 연결되며, 게이트 단자가 비트 라인에 연결되는 제2 엔모스 트랜지스터를 포함하는 정적 메모리 장치.
  3. 제2항에 있어서,
    상기 적어도 하나의 제어 신호는 파워 다운 신호, 기입 어시스트 신호 및 슬립 모드 신호를 포함하는 정적 메모리 장치.
  4. 제3항에 있어서,
    상기 피모스 트랜지스터의 게이트 단자로 상기 기입 어시스트 신호가 인가되는 정적 메모리 장치.
  5. 제1항에 있어서,
    상기 적어도 하나의 제어 신호는 파워 다운 신호, 기입 어시스트 신호 및 슬립 모드 신호를 포함하고,
    상기 파워 제어 회로는
    상기 기입 어시스트 신호 및 상기 슬립 모드 신호를 입력받는 낸드 게이트;
    일측 단자가 상기 내부 전압 라인에 연결되고, 타측 단자가 전원 전압에 연결되며, 게이트 단자가 상기 낸드 게이트의 출력 신호를 입력받는 제1 피모스 트랜지스터;
    게이트 단자로 상기 파워 다운 신호를 입력받고, 일측 단자가 전원 전압에 연결되는 제2 피모스 트랜지스터;
    게이트 단자 및 일측 단자가 상기 내부 전압 라인에 연결되고, 타측 단자가 상기 제2 피모스 트랜지스터의 타측 단자와 연결되는 제3 피모스 트랜지스터를 포함하는 정적 메모리 장치.
  6. 제2항에 있어서,
    상기 비트 라인에는 접지 전압이 인가되고, 상기 비트바 라인에는 특정 전압이 인가되는 정적 메모리 장치.
  7. 제2항에 있어서, 상기 적어도 하나의 비트 셀은
    메모리 셀;
    일측 단자가 비트 라인에 연결되고, 타측 단자가 상기 메모리 셀에 연결되며, 게이트 단자가 워드 라인에 연결되는 제3 엔모스 트랜지스터; 및
    일측 단자가 비트바 라인에 연결되고, 타측 단자가 상기 메모리 셀에 연결되며, 게이트 단자가 워드 라인에 연결되는 제4 엔모스 트랜지스터를 포함하는 정적 메모리 장치.
  8. 제4항에 있어서,
    상기 기입 어시스트 신호가 로우 레벨일 경우, 기입 동작이 수행되는 정적 메모리 장치.
  9. 제2항에 있어서,
    기입 동작시, 상기 제1 엔모스 트랜지스터는 턴 온되고, 상기 제2 엔모스 트랜지스터는 턴 오프되는 정적 메모리 장치.
  10. 제7항에 있어서,
    상기 워드 라인이 턴 온 되어 있는 동안에
    기입 동작시, 상기 제1 엔모스 트랜지스터는 턴 온되고, 상기 제2 엔모스 트랜지스터는 턴 오프되어, 상기 내부 전압 라인의 전압 레벨이 특정 레벨까지 떨어지는 정적 메모리 장치.
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