JP2004247026A - 半導体集積回路及びｉｃカード - Google Patents

Abstract

【課題】 メモリのデータ読出し動作速度を遅くすることなく、スタンバイ状態でのメモリで無駄に消費される電力を低減する。
【解決手段】 アクティブ状態又はスタンバイ状態を採り得るメモリを有し、メモリはメモリセルが接続されるビット線（ＢＬ１，ＢＬ２）とソース線（ＳＬ）に対する電位形成回路（２０，２１）を有する。電位形成回路は、アクティブ状態からスタンバイ状態への指示に応答して前記ビット線とソース線の電位を等しくし、スタンバイ状態からアクティブ状態への指示に応答して前記ビット線とソース線との間に電位差を形成する。スタンバイ状態においてビット線とソース線の電位が等しいから、メモリセルにソース・ドレイン間のサブスレッショルドリークを生じない。アクティブ状態ではソース線電位を変化させないからデータ読出し動作速度も遅くならない。
【選択図】 図３

Description

本発明は、メモリを備えた半導体集積回路、特にスタンバイ状態のような低消費電力状態におけるメモリセルのリーク電流を低減する技術に関し、例えば大容量のＲＯＭを備えたマイクロコンピュータに適用して有効な技術に関する。

ＤＲＡＭのアクティブ時とスタンバイ時で周辺回路の基板バイアス電圧を相違させることにより、メモリ周辺回路におけるスタンバイ時のサブスレッショルドリークを抑制して消費電力を低減しつつアクセス遅延の増大を防止する技術がある（特許文献１参照）。

また、メモリのアクティブ時におけるアクセス非選択に係るメモリセルのビット線とソース線をビット線電位とすることにより、アクセス非選択に係るメモリセルのサブスレッショルドリークを抑制する技術がある（特許文献２参照）。

特開平８−８３４８７号公報

特開平４−７４３９５号公報

本発明者はスタンバイ状態でメモリアレイに生ずるリーク電流について検討した。例えばマスクＲＯＭはメモリセルとビット線のコンタクトの有無、或はメモリセルトランジスタの拡散層の有無等により情報が記憶されている。記憶情報の読み出し動作ではプリチャージされているビット線の電荷がメモリセルを介してソース線に引き抜かれるか否かを判定する。回路素子の微細化と動作電源の低電圧化によりゲート非選択のＭＯＳトランジスタであってもドレイン・ソース間にサブスレッショルドリーク電流を生ずる。したがってスタンバイ状態であってもビット線プリチャージによりメモリセルのドレイン・ソース間に電位差が形成されていればサブスレッショルドリークによる無駄な電力消費を生ずる。マイクロコンピュータの用途によっては大半スタンバイ状態で処理待ち状態にされるものがある。送受信データや転送データに対するデータ処理を引き受けるような機器制御用途である。このような用途なども考慮すれば、オンチップの大容量メモリに対しスタンバイ状態でもサブスレッショルドリーク電流を抑制することの重要性が本発明者によって認識された。

特許文献１はスタンバイ状態におけるサブスレッショルドリークの抑制という観点に立っているが、チップ面積の大部分を占めるメモリセルアレイではなく周辺回路に対するものであり、低消費電力化を企図する対象が相違する。しかも、特許文献１の技術は閾値電圧制御であり、基準電圧発生回路、基板バイアス発生回路、及び電源端子と基板バイアス端子とを選択的に接続するトランジスタなど、比較的多くの付帯回路を必要とする。

特許文献２の技術は、メモリのアクティブ時におけるアクセス非選択に係るメモリセルのビット線とソース線をビット線電位とすることにより、アクティブ時における無駄な電力消費を低減できるが、アクセス速度が遅くなる虞がある。要するに、アクセス非選択から選択になるソース線に対して読出し動作の開始前にディスチャージしなければならず、当該ディスチャージ動作の完了を待つ分だけ読出し動作サイクルが長くなってしまう。

本発明の目的は、回路を複雑化することなく、スタンバイ状態においてメモリで無駄に消費される電力を低減できる半導体集積回路を提供することにある。

本発明の別の目的は、メモリのデータ読出し動作速度を遅くすることなく、スタンバイ時にメモリで無駄に消費される電力を低減できる半導体集積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明の第１の観点による半導体集積回路は、アクティブ状態又はスタンバイ状態を採り得るメモリを有し、前記メモリはメモリセルが接続されるビット線とソース線に対する電位形成回路（１９，２０，２１，２２）を有する。前記電位形成回路は、前記アクティブ状態からスタンバイ状態への指示に応答して前記ビット線とソース線の電位を等しくし、前記スタンバイ状態からアクティブ状態への指示に応答して前記ビット線とソース線との間に電位差を形成する。

上記手段によれば、スタンバイ状態において前記ビット線とソース線の電位が等しくされるから、メモリセルにはソース・ドレイン間のサブスレッショルドリークを一切生じない。アクティブ状態では前記ビット線とソース線との間に電位差が形成され、メモリセルの選択・非選択に応じて前記ビット線とソース線との間に電位差を形成するような制御手法を採用しないからメモリのデータ読出し動作速度も遅くならない。

第１の観点による本発明の具体的な形態として、前記電位形成回路は前記アクティブ状態からスタンバイ状態への指示に応答して前記ソース線の電位をビット線のプリチャージ電位に等しくする。ソース線はアクティブ状態においてディスチャージレベルにされていればよく、途中で電位を変更する必要もないから、スタンバイ時にソース線をビット線のプリチャージ電位に等しくする回路を設けてもアクティブ状態における動作に与える影響はほとんど無く、その回路構成は簡素で済む。換言すれば、従来回路に本発明を適用する場合に、ビット線周りに新たな回路を追加することを要しないため、ビット線周りに負荷変動を生ぜず、再設計の手間を少なくすることができる。

第１の観点による本発明の具体的な別の形態として、前記電位形成回路は前記アクティブ状態からスタンバイ状態への指示に応答して前記ビット線の電位をソース線のディスチャージ電位に等しくする。スタンバイ状態においてソース線及びビット線がソース線のディスチャージ電位に等しくなれば、このとき、メモリセルの選択端子に接続するワード線もソース線ディスチャージ電位のような非選択レベルにされるのでゲート・ドレイン又はゲート・ソース間のリーク電流も生じない。但し、ビット線周りに、スタンバイ状態でビット線ディスチャージの回路構成が付加されるため、従来回路にこれを適用する場合には、ビット線周りの負荷変動を小さく抑える工夫や、動作タイミングマージンの見直しなどが必要になると予想され、スタンバイ時にソース線をビット線プリチャージレベルにチャージする構成に比べて再設計の手間が多くなると予想される。

上記スタンバイ時にソース線をビット線のプリチャージ電位に等しくする電位形成回路を採用する場合、前記電位形成回路は、前記スタンバイ状態からアクティブ状態への指示に応答してソース線をディスチャージし、段階的にディスチャージ速度が速くなるようにその電流供給能力が変化されるようにするのが望ましい。本来ソース線にはアクティブ状態で選択されたメモリセルに流れる電流を引き込む能力があれば十分であるから、そのようなソース線に一度に多くのメモリセルから電流が集中的に流れないようにするためである。比較的大きなノイズの発生を防止することができる。

〔２〕本発明の第２の観点による半導体集積回路は、中央処理装置と前記中央処理装置によりアクセス可能なメモリとを有し、アクティブ状態又はスタンバイ状態を採り得る。前記メモリは、ビット線とソース線に接続されたメモリセルを有し、前記スタンバイ状態において前記ビット線とソース線の電位を等しくし、前記アクティブ状態において前記ビット線とソース線に電位差を形成可能にされる。

上記手段によれば、スタンバイ状態において前記ビット線とソース線の電位が等しくされるから、メモリセルにはソース・ドレイン間のサブスレッショルドリークを生じない。アクティブ状態では前記ビット線とソース線との間に電位差が形成され、メモリセルの選択・非選択に応じて前記ビット線とソース線との間に電位差を形成するような手法を採用しないからメモリのデータ読出し動作速度も遅くならない。

第２の観点による本発明の具体的な形態として、前記スタンバイ状態において前記中央処理装置は命令実行を停止し、メモリはアクセス動作を停止する。

第２の観点による本発明の具体的な別の形態として、前記前記アクティブ状態からスタンバイ状態への指示と、スタンバイ状態からアクティブ状態への指示は外部制御信号によって与えられる。また、前記アクティブ状態からスタンバイ状態への指示は中央処理装置による所定の命令実行に基いて与えられ、前記スタンバイ状態からアクティブ状態への指示は割込みにより与えられるようにしてもよい。

〔３〕本発明の第３の観点による半導体集積回路は、アクティブ状態又はスタンバイ状態を採り得るメモリと、前記メモリをアクセス可能な中央処理装置とを有する。前記メモリは、ビット線とソース線に接続されたメモリセルを有し、前記スタンバイ状態において前記ソース線をビット線のプリチャージ電位に等しくし、前記アクティブ状態においてソース線をディスチャージ電位にする。スタンバイ状態において前記ビット線とソース線の電位がビット線プリチャージ電位に等しくされるから、メモリセルにはソース・ドレイン間のサブスレッショルドリークを一切生じない。アクティブ状態では前記ビット線とソース線との間に電位差が形成され、メモリセルの選択・非選択に応じて前記ビット線とソース線との間に電位差を形成するような制御手法を採用しないからメモリのデータ読出し動作速度も遅くならない。ソース線はアクティブ状態においてディスチャージレベルにされていればよく、途中で電位を変更する必要もないから、スタンバイ時にソース線をビット線のプリチャージ電位に等しくする回路を設けてもアクティブ状態における動作に与える影響はほとんど無く、その回路構成は簡素で済む。

本発明の第４の観点による半導体集積回路は、アクティブ状態又はスタンバイ状態を採り得るメモリと、前記メモリをアクセス可能な中央処理装置とを有する。前記メモリは、ビット線とソース線に接続されたメモリセルを有し、前記スタンバイ状態において前記ビット線をソース線のディスチャージ電位に等しくし、前記アクティブ状態においてビット線をプリチャージ電位にする。スタンバイ状態において前記ビット線とソース線の電位がソース線ディスチャージ電位に等しくされるから、メモリセルにはソース・ドレイン間のサブスレッショルドリークを一切生じない。アクティブ状態では前記ビット線とソース線との間に電位差が形成され、メモリセルの選択・非選択に応じて前記ビット線とソース線との間に電位差を形成するような制御手法を採用しないからメモリのデータ読出し動作速度も遅くならない。スタンバイ状態においてソース線及びビット線がソース線のディスチャージ電位に等しくなれば、このとき、メモリセルの選択端子に接続するワード線もソース線ディスチャージ電位のような非選択レベルにされるのでゲート・ドレイン又はゲート・ソース間のリーク電流も生じない。

上記第３の観点及び第４の観点による本発明の具体的な形態として、前記メモリのスタンバイ状態に並行して前記中央処理装置は命令実行を停止する状態にされ、前記スタンバイ状態と前記命令実行を停止する状態は割込み又は外部制御信号に基いて解除可能にされる。

〔４〕本発明の第５の観点による半導体集積回路は、中央処理装置と前記中央処理装置によりアクセス可能なメモリとを有する。前記メモリは、第１回路が接続されたビット線と、第２回路が接続されたソース線と、前記ビット線とソース線に接続され選択端子がワード線に接続されたメモリセルとを有する。前記半導体集積回路は前記メモリのアクセス動作と中央処理装置のデータ処理動作とを可能とする第１状態と、前記メモリのアクセス動作と中央処理装置のデータ処理動作とを不可能とする第２状態とを選択可能である。第１状態において前記第１回路はビット線をチャージし第２回路はソース線をディスチャージし、前記第２状態において前記第１回路はビット線をチャージし第２回路はソース線をチャージする。

本発明の第６の観点による半導体集積回路は、中央処理装置と前記中央処理装置によりアクセス可能なメモリとを有する。前記メモリは、第１回路が接続されたビット線と、第２回路が接続されたソース線と、前記ビット線とソース線に接続され選択端子がワード線に接続されたメモリセルとを有する。前記半導体集積回路は前記メモリのアクセス動作と中央処理装置のデータ処理動作とを可能とする第１状態と、前記メモリのアクセス動作と中央処理装置データ処理動作とを不可能とする第２状態とを選択可能である。第１状態において前記第１回路はビット線をチャージし第２回路はソース線をディスチャージし、前記第２状態において前記第１回路はビット線をディスチャージし第２回路はソース線をディスチャージする。

例えば前記第１状態は半導体集積回路のアクティブ状態、第２状態は半導体集積回路のスタンバイ状態である。

上記第５の観点及び第６の観点による本発明の具体的な形態として、前記ディスチャージの到達レベルは回路の接地電位であり、前記ワード線の非選択レベルは回路の接地電位である。

上記第５の観点及び第６の観点による本発明の具体的な形態として、前記第１状態において前記第１回路は読み出し対象にされるビット線のチャージ動作を停止する。

〔５〕本発明のＩＣカードは、カード基板に半導体集積回路と前記半導体集積回路に接続された外部インタフェース部とを搭載する。前記半導体集積回路は、中央処理装置と前記中央処理装置によりアクセス可能なメモリとを有する。前記メモリは、ビット線とソース線に接続されたメモリセルを有し、前記半導体集積回路の低消費電力状態において前記ビット線とソース線の電位を等しくする。前記メモリは例えばマスクＲＯＭである。

〔６〕本発明のさらに別の観点によるＩＣカードは、カード基板に半導体集積回路と外部接続電極とを有し、前記半導体集積回路は、選択的にスタンバイ状態又はアクティブ状態にされ、中央処理装置及びメモリを有する。前記メモリは、ビット線とソース線に接続されたメモリセルを有し、前記アクティブ状態において前記ビット線とソース線との間に所定の電位差を形成し、スタンバイ状態において前記ビット線とソース線との間の電位差は前記アクティブ状態における電位差よりも小さい電位差とされる。前記所定の電位差は、例えばビット線に対する電源電圧レベルとソース線に対する回路の接地電圧レベルとによる電位差とされる。前記アクティブ状態における電位差よりも小さい電位差は、例えばビット線に対する電源電圧レベルとソース線に対する電源電圧レベルとによる電位差とされる。

具体的な形態として、前記中央処理装置は、アクティブ状態においてスリープ命令を実行して前記スタンバイ状態に遷移する。スタンバイ状態における低消費電力を更に進めるには、外部クロックから内部クロックを生成するクロックパルスジェネレータを有し、クロックパルスジェネレータはアクティブ状態において内部クロックを出力し、スタンバイ状態において内部クロックの出力を停止する。また、外部電源電圧から内部電源電圧を生成するレギュレータを有し、レギュレータはスタンバイ状態において内部電源電圧をアクティブ状態のときよりも低くする。

〔７〕本発明のさらに別の観点によるＩＣカードは、カード基板に半導体集積回路と外部接続電極とを有し、前記半導体集積回路は、選択的にスタンバイ状態又はアクティブ状態にされ、中央処理装置及びメモリを有し、前記メモリは、ビット線とソース線に接続されたメモリセルを有する。前記半導体集積回路は外部からのリセット指示に応答して初期化処理を行ない、初期化処理完了を外部に通知してアクティブ状態に遷移し、アクティブ状態において、メモリの前記ビット線とソース線との間に所定の電位差を形成し外部からの指示に応答して中央処理装置によるデータ処理を行ない、中央処理装置によるスリープ命令実行でスタンバイ状態に遷移し、スタンバイ状態において前記メモリの前記ビット線とソース線との間の電位差をアクティブ状態における前記電位差よりも小さい電位差とし、スタンバイ解除信号に応答してアクティブ状態に遷移し、その遷移過程では、ソース線ディスチャージにより前記ビット線とソース線との間に所定の電位差を形成し、そのディスチャージ速度を段階的に速くする。

〔８〕本発明のさらに別の観点による半導体集積回路は、ビット線とソース線に接続されたメモリセルと、ビット線とソース線に対する電位形成回路とを有し、選択的にスタンバイ状態又はアクティブ状態にされる。前記電位形成回路は、前記アクティブ状態において前記ビット線とソース線との間に所定の電位差を形成し、スタンバイ状態において前記メモリの前記ビット線とソース線との間の電位差をアクティブ状態における前記電位差よりも小さい電位差とする。具体的な形態として、前記電位形成回路は、半導体集積回路がスタンバイ状態からアクティブ状態に遷移する過程において、ソース線ディスチャージにより前記ビット線とソース線との間に前記所定の電位差を形成し、そのディスチャージ速度を段階的に速くする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、スタンバイ状態においてビット線とソース線の電位を等しくするから、メモリセルにはソース・ドレイン間のサブスレッショルドリークを一切生じない。アクティブ状態では前記ビット線とソース線との間に電位差が形成され、メモリセルの選択・非選択に応じて前記ビット線とソース線との間に電位差を形成するよう制御手法を採用しないからメモリのデータ読出し動作速度も遅くならない。

スタンバイ時にソース線をビット線のプリチャージ電位に等しくする場合、スタンバイ状態からアクティブ状態への指示に応答してソース線をディスチャージし、段階的にディスチャージ速度が速くなるようにその電流供給能力を変化させれば、ソース線に一度に多くのメモリセルから電流が集中的に流れる事態を防止でき、比較的大きなノイズの発生を防止することができる。

図１には本発明に係る半導体集積回路の一例としてマイクロコンピュータが示される。同図に示されるマイクロコンピュータ１は、例えばＣＭＯＳ集積回路製造技術により単結晶シリコンのような１個の半導体基板（半導体チップ）に形成される。マイクロコンピュータ１は動作電源として電源電圧ＶＣＣと回路の接地電圧ＶＳＳを受ける。

マイクロコンピュータ１は、中央処理装置（ＣＰＵ）２、ＣＰＵ２の動作プログラムなどを保有するリードオンリメモリ（ＲＯＭ）３、前記ＣＰＵ２のワーク領域などに利用されるランダムアクセスメモリ（ＲＡＭ）４、外部バスなどに接続されるＩ／Ｏポート５、タイマ等の周辺回路６、バスコントローラ（ＳＳＣ）７、クロック発生回路（ＣＰＧ）８、及びシステムコントローラ９を有する。

前記ＣＰＵ２は例えばＲＯＭ３からフェッチした命令を解読して命令実行を制御する命令制御部と、命令制御部の制御にしたがってオペランドアクセスや演算等を行う演算部から成る。前記バスコントローラ７はＣＰＵ２のアクセスアドレスにしたがってアクセスサイクル数や並列データビット数等のバス制御を行う。前記システムコントローラ９はリセット信号ＲＥＳ、スタンバイ信号ＳＴＢ、割込み信号ＩＲＱ等を入力して動作モードの制御や割込み制御を行う。クロックパルスジェネレータ８は外部クロック信号ＣＬＫを受けて内部クロック信号ＣＫを生成する。マイクロコンピュータ９１は内部クロック信号ＣＫに同期動作される。マイクロコンピュータ９１はリセット信号ＲＥＳによってリセット動作が指示されると内部が初期化され、リセット解除によりＣＰＵ２はＲＯＭ３のプログラムの先頭番地から命令実行を開始する。

前記マイクロコンピュータ１は、スタンバイ状態とアクティブ状態を有する。アクティブ状態とはクロック信号ＣＫに同期してＣＰＵ２がデータ処理可能であってＲＯＭ３及びＲＡＭ４がＣＰＵ２などによりアクセス動作可能にされる状態である。特に制限されないが、マイクロコンピュータ１はリセット解除後はアクティブ状態にされる。前記スタンバイ状態は、特に制限されないが、外部制御信号であるスタンバイ信号ＳＴＢによって指示される。或はＣＰＵ２がシステムコントローラ９のスタンバイフラグ（図示せず）をセットすることによって指示される。前記スタンバイ状態は前記ＣＰＵ２及びＲＯＭ３等の動作が停止される状態、要するに、ＣＰＵ２がデータ処理不可能であってＲＯＭ３等がＣＰＵ２によりアクセス動作不可能にされる状態である。スタンバイ状態は待機状態若しくは低消費電力状態とも称され、更に詳細には、例えば、ＣＰＧ８のクロック発生動作停止、ＣＰＵ２の動作停止（内部レジスタの内容は保持）、ＲＡＭ４の記憶情報保持、周辺回路６の動作停止、ＲＯＭ３の動作停止の状態とされる。マイクロコンピュータ１のスタンバイ状態（チップスタンバイ状態とも称する）はＲＯＭ３の動作停止状態、即ち、ＲＯＭ３のスタンバイ状態でもある。

前記ＲＯＭ３は前記ＣＰＵ２の動作プログラム及びデータテーブルなどを保有する大容量を有し、マスクＲＯＭによって構成される。よって、マイクロコンピュータ１のスタンバイ状態における低消費電力を考えたとき、動作停止状態にされるＲＯＭ３で無駄に消費される電力、例えばリーク電流による電力消費を減らすことが重要になる。この観点にしたがって前記ＲＯＭ、特にＲＯＭ３の動作停止状態について詳述する。スタンバイ信号ＳＴＢ或は図示を省略するスタンバイフラグによりマイクロコンピュータ１がスタンバイ状態にされるとき、システムコントローラ９はＲＯＭ３の動作を停止し、制御信号ｓｔｂ１、ｓｔｂ２によりＲＯＭ３の状態を制御する。ＲＯＭ３の動作停止は、クロック信号ＣＫの停止、ＲＯＭのモジュール非選択により実現される。制御信号ｓｔｂ１、ｓｔｂ２は後述するリーク電流抑制に利用される。ＲＯＭ３のモジュール選択はＣＰＵ２の命令実行に基いて行なわれる。例えばバスコントローラ７がＣＰＵ２の出力アドレスをデコードしてＲＯＭ３にモジュール選択信号を出力する。マイクロコンピュータ１のスタンバイ状態においてＣＰＵ２が動作を停止すればＲＯＭ３はモジュール非選択状態にされる。

図２には前記ＲＯＭ３の一例が示される。メモリアレイ１１は情報記憶を行う多数のメモリセルを有する。特に制限されないが、メモリセルＭＣｉ，ＭＣｊはｎチャンネル型ＭＯＳトランジスタで構成され、ドレインとビット線のコンタクトの有無、即ちコンタクトホールによりドレインがビット線に接続されているか否かで記憶情報の論理値“１”、“０”が決定される。特に図示はしないが、ソース・ドレインの拡散領域の有無によって情報記憶を行う記憶形式のメモリセルであってもよい。代表的に示されたメモリセルＭＣｉはコンタクトを有し、代表的に示されたメモリセルＭＣｊはコンタクトを有しない。メモリセルＭＣｉ，ＭＣｊのソースはソース線ＳＬに接続され、選択端子であるゲートはワード線ＷＬに接続される。ロウデコーダ１３はロウアドレス信号ＲＡＤＲをデコードしてワード線選択信号を形成する。ビット線ＢＬはカラムスイッチ回路１５を介してグローバルビット線（共通データ線とも称する）ＧＢＬに接続される。カラムデコーダ１４はカラムアドレス信号ＣＡＤＲをデコードしてカラムスイッチ回路１５によるビット線選択信号を生成する。カラムスイッチ回路１５により選択されたビット線ＢＬはグローバルビット線ＧＢＬに導通される。グローバルビット線ＧＢＬにはセンスアンプ１６が設けられ、グローバルビット線ＧＢＬに出力される記憶情報を検出して増幅する。センスアンプ１６の出力は出力ラッチ１７にラッチされ、外部に出力される。外部出力データはＤＡＴとして図示される。タイミングコントローラ１８はクロック信号ＣＫ及びＲＯＭ３のモジュール選択信号ＢＳを入力し内部タイミング信号を生成する。モジュール選択信号ＢＳは、特に制限されないが、バスコントローラ７が出力する。電位形成回路１９はビット線ＢＬ及びソース線ＳＬに対するプリチャージ及びディスチャージを行う回路である。

図３にはメモリアレイ１１と電位形成回路１９の詳細として、グローバルビット線ＧＢＬ１ビット分の構成を部分的に例示する。

同図では代表的に示されたビット線ＢＬ１，ＢＬ２及びソース線ＳＬがＸ方向に敷設され、Ｙ方向に代表的に示されたワード線ＷＬ１，ＷＬ２が設けられる。ビット線ＢＬ１には代表的に示されたメモリセルＭＣｉのドレインが接続され、そのソースが対応するソース線ＳＬに接続される。代表的に示されたメモリセルＭＣｊのドレインはビット線ＢＬ２には接続されず、そのソースが対応するソース線ＳＬに接続される。ビット線ＢＬ１はカラムスイッチＣＳＷ１を介してグローバルビット線ＧＢＬに、ビット線ＢＬ２はカラムスイッチＣＳＷ２を介してグローバルビット線ＧＢＬに導通可能にされる。代表的に示されたビット線選択信号ＹＳ１はカラムスイッチＣＳＷ１をスイッチ制御し、代表的に示されたビット線選択信号ＹＳ２はカラムスイッチＣＳＷ２をスイッチ制御する。ビット線選択信号ＹＳ１，ＹＳ２１は、カラムアドレス信号で指定さるビット線に対応するものが論理値“１”にされる。前記カラムスイッチＣＳＷ１、ＣＳＷ２はｎチャンネル型ＭＯＳトランジスタで構成されるが、これをＣＭＯＳトランスファゲートで構成しても差し支えない。代表的に示されたカラムスイッチＣＳＷ１、ＣＳＷ２は前記カラムスイッチ回路１５を構成する。

前記電位形成回路１９は、プリチャージ回路２０とチャージ・ディスチャージ回路２１によって構成される。プリチャージ回路２０はＢＬ１，ＢＬ２で代表されるビット線毎に設けられ、ｐチャンネル型のプリチャージＭＯＳトランジスタＭＰ１を有し、ビット線選択信号ＹＳ１（ＹＳ２）によってスイッチ制御される前記プリチャージＭＯＳトランジスタＭＰ１により選択的にビット線ＢＬ１（ＢＬ２）を電源電圧ＶＣＣにプリチャージ可能にされる。これにより、プリチャージ回路２０はビット線選択信号によるビット線非選択状態（ビット線選択信号ＹＳ１，ＹＳ２＝０（ローレベル））のときにプリチャージを行い、ビット線選択信号によるビット線選択状態（ビット線選択信号ＹＳ１，ＹＳ２＝１（ハイレベル））ではプリチャージ動作を停止する。

前記チャージ・ディスチャージ回路２１は、直列２段のｐチャンネル型ＭＯＳトランジスタＭＰ２，ＭＰ３と並列２段のｎチャンネル型ＭＯＳトランジスタＭＮ１，ＭＮ２によって構成され、内部スタンバイ信号ｓｔｂ１，ｓｔｂ２の２入力に対してソース線ＳＬ，ＧＳＬをＮＯＲ（ノア）論理で駆動する。前記チャージ・ディスチャージ回路２１は、特に制限されないが８本毎にソース線が共通接続されるソース線ＧＳＬ毎に１個配置される。

前記内部スタンバイ信号ｓｔｂ１，ｓｔｂ２は、マイクロコンピュータ１のスタンバイ状態においてローレベルにされ、マイクロコンピュータ１がスタンバイ状態からアクティブ状態に変化されるとき、最初に内部スタンバイ信号ｓｔｂ１がハイレベルにされ、その後に内部スタンバイ信号ｓｔｂ２がハイレベルにされる。

内部スタンバイ信号ｓｔｂ１、ｓｔｂ２をゲートに受ける前記ＭＯＳトランジスタＭＰ２，ＮＰ３はマイクロコンピュータ１がスタンバイ状態に遷移するとき、ソース線を電源電圧ＶＣＣにチャージする。これにより、マイクロコンピュータ１のスタンバイ状態においてＢＬ１，ＢＬ２で代表される全てのビット線とＳＬ，ＧＳＬで代表される全てのソース線が電源電圧ＶＣＣにされる。これによりメモリセルＭＣｉのソース・ドレイン間に電位差が形成されず、その間のサブスレッショルドリークを生じない。

内部スタンバイ信号ｓｔｂ１をゲートに受ける前記ＭＯＳトランジスタＭＮ１は相対的にゲート長が長くオン抵抗の比較的大きなトランジスタとされる。これに対し、内部スタンバイ信号ｓｔｂ２をゲートに受ける前記ＭＯＳトランジスタＭＮ２はＭＯＳトランジスタＭＮ１よりもゲート長の短いその他大多数のｎチャンネル型ＭＯＳトランジスタと同じトランジスタとされる。これにより、マイクロコンピュータ１がアクティブ状態に遷移するとき、ソース線のディスチャージ速度は最初遅く、後から速くされる。これにより、一度に全てのソース線から接地電圧配線に電流が流れ込まないようにされ、接地電圧配線のマイグレーションによる断線や大きな電源ノイズの発生を抑止することができる。

図４にはＲＯＭの動作タイミングが例示される。図４においてマイクロコンピュータ１のスタンバイ状態（チップスタンバイ状態）はその確定状態からスタンバイ解除遷移状態を経てアクティブ状態に遷移する。マイクロコンピュータ１のスタンバイ状態においてクロック信号ＣＫは停止され、ＲＯＭ３に対するモジュール選択信号ＢＳは非選択状態にされ、内部スタンバイ信号ｓｔｂ１，ｓｔｂ２はローレベルにされている。これにより、ＲＯＭ３の動作は停止され、ビット線ＢＬ１，ＢＬ２とソース線ＳＬは共に電源電圧ＶＣＣにチャージされ、ＲＯＭ３のメモリアレイ１１においてメモリセルのドレイン・ソース間のサブスレッショルドリークの発生が阻止されている。

時刻ｔ１にスタンバイ信号ＳＴＢによりマイクロコンピュータ１のスタンバイ状態に対する解除が指示される。これによりＣＰＧ８の動作は再開され、ＲＯＭ３に供給される内部スタンバイ信号ｓｔｂ１がハイレベルに変化され、その後例えばクロック信号ＣＫの数サイクル遅れで内部スタンバイ信号ｓｔｂ２がハイレベルに変化される。これにより、ソース線ＳＬの電位は時刻ｔ１〜ｔ２までは比較的緩やかな速度でディスチャージされ、その後の時刻ｔ２以降は比較的速くディスチャージされる。チップスタンバイ解除遷移状態を過ぎると、ソース線ＳＬは接地電位ＶＳＳ、ビット線ＢＬ１，ＢＬ２は電源電圧ＶＣＣのチャージ状態を採る。この後、モジュール選択信号ＢＳによりＲＯＭ３のモジュール選択が行われてアドレス信号が与えられると、例えばワード線ＷＬ１が選択され、ビット線選択信号ＹＳ１によりビット線ＢＬ１が選択され、選択されたビット線ＢＬ１とワード線ＷＬ１に接続するメモリセルがドレインコンタクトを持つ場合にはビット線ＢＬ１から当該メモリセルトランジスタを介してチャージ電流が接地電圧ＶＳＳに引き込まれる。次に、ワード線ＷＬ２が選択され、ビット線選択信号ＹＳ２によりビット線ＢＬ２が選択され、選択されたビット線ＢＬ２とワード線ＷＬ２に接続するメモリセルがドレインコンタクトを持たない場合にはビット線ＢＬ２のプリチャージ電荷が維持される。

マイクロコンピュータ１のスタンバイ状態においてビット線とソース線は共に電源電圧ＶＣＣにチャージされ、ＲＯＭ３のメモリアレイ１１においてメモリセルのドレイン・ソース間のサブスレッショルドリークの発生が阻止されている。これに対し、アクティブ状態では非選択のビット線とソース線の間には電源電圧ＶＣＣに相当する電位差が形成されているのでスタンバイ状態に比べてサブスレッショルドリーク電流が多くなる。但し、送受信データや転送データに対するデータ処理を引き受けるような機器制御用途等、マイクロコンピュータの用途によっては大半スタンバイ状態で処理待ち状態にされるものがあり、このような用途なども考慮すれば、オンチップの大容量メモリであるＲＯＭ３に対し、スタンバイ状態でもサブスレッショルドリーク電流を抑制することがシステム全体としての低消費電力を実現する上で重要であり、電力消費の低減効果は極めて大きい。

図５にはチップスタンバイ状態においてメモリセルで生ずるリーク電流が例示される。ビット線ＢＬとソース線ＳＬが共に電源電圧ＶＣＣにされるのでソース・ドレイン間のサブスレッショルドリークは生じない。ゲート・ドレイン間と、ゲート・ソース間のゲートリーク電流（Ｉｇ）と、基板へのリーク電流（Ｉｓｂ）は僅かながら生ずるが、ソース・ドレイン間のサブスレッショルドリークに比べれば極めて少ない。

図６には本発明の比較例に係るメモリアレイの部分回路を例示する。ソース線ＳＬは常時回路の接地電圧ＶＳＳに接続しており、スタンバイ状態においてもビット線ＢＬとソース線ＳＬには電源電圧ＶＣＣの電位差が形成され、メモリアレイではスタンバイ状態及びアクティブ状態の双方でサブスレッショルドリーク電流を生ずる。図７には図６のメモリアレイにおけるリーク電流が示される。ドレイン・ソース間のサブスレッショルドリーク電流Ｉｄｓを生じている。但し、アクセス動作速度は図３とほぼ同じである。図８には図６の比較例における動作タイミングが例示される。メモリアレイではスタンバイ状態及びアクティブ状態の双方で常時Ｉｄｓ等のリーク電流を生じ、低消費電力の実現は不可能である。

図９には本発明の別の比較例に係るメモリアレイの部分回路を例示する。ソース線ＳＬはマイクロコンピュータのアクティブ状態において対応するビット線がビット線選択信号で選択されるのに並行して個別的にディスチャージされる。従って、対応するビット線の選択以外にソース線はビット線と同じレベルにプリチャージされているから、メモリアレイにおけるリーク電流は常時少ない。図５と同様にドレイン・ソース間のサブスレッショルドリークを殆ど生じない。しかしながら、ソース線のディスチャージを待ってワード線を選択して読み出し動作を行うから、図１０の動作タイミングで例示されるように、読み出し動作サイクルが図３、図６の例に比べて長くなる。要するにＲＯＭの高速アクセスが不可能である。

図１１には図３の本発明の場合と図６の比較例の場合のスタンバイ時リーク電流削減効果が例示的に示される。本発明の場合にはスタンバイ時のリーク電流が大幅に削減されている。

図１２には図３の本発明の場合と図９の比較例の場合の動作速度の違いが例示的に示される。本発明の場合にはアクティブ時にビット線及びソース線電位を可変しないので図９の場合に比べて高速アクセス動作可能になる。

図１３にはソース線のチャージ・ディスチャージ回路の別の例が示される。同図に示されるチャージ・ディスチャージ回路２１Ａは内部スタンバイ信号ｓｔｂ１で制御されるＣＭＯＳインバータにより構成される。ｐチャンネル型ＭＯＳトランジスタＭＰ４は比較的長いゲート長を有し、比較的大きなオン抵抗を有する。ｎチャンネル型ＭＯＳトランジスタＭＮ３は比較的大きなゲート幅を有し、比較的小さなオン抵抗を有する。このチャージ・ディスチャージ回路２１Ａによれば、図１４のタイミングチャートに例示されるように、スタンバイ解除遷移状態の期間を短縮できる。但し、ディスチャージのとき回路の接地電圧ＶＳＳに過電流が流れるので、それに耐え得る接地電位配線とノイズ対策を特別に施すことが必要である。動作上アクティブ状態からスタンバイ状態への遷移には高速性を要しないからソース線ＳＬに対して低速チャージを行っても充分であり、その分、電源系に対してはチャージ時の過電流対策を要しない。

図１５にはメモリアレイにおける電位形成回路の別の例が示される。同図において前記電位形成回路１９は、チャージ・ディスチャージ回路２２によって構成される。チャージ・ディスチャージ回路２２はＢＬ１，ＢＬ２で代表されるビット線毎に配置される。ソース線ＳＬは夫々回路の接地電圧ＶＳＳに常時接続される。図示はしないが複数本のビット線単位でチャージ・ディスチャージ回路２２を設けるようにしてもよい。

チャージ・ディスチャージ回路２２はｎチャンネル型ＭＯＳトランジスタＭＮ４、ｐチャンネル型ＭＯＳトランジスタＭＰ５及び２入力論理和（オアー）ゲートＯＲによって構成される。前記ＭＯＳトランジスタＭＮ４は内部スタンバイ信号ｓｔｂ１の反転信号によってスイッチ制御され、スタンバイ状態においてビット線を回路の接地電圧ＶＳＳにディスチャージする。アクティブ状態において前記ＭＯＳトランジスタＭＮ４はオフ状態にされる。論理和ゲートＯＲは対応するビット線選択信号と内部スタンバイ信号ｓｔｂ１の反転信号を入力し、アクティブ状態（ｓｔｂ１＝１）において対応するビット線選択信号が非選択レベル（ローレベル）のとき対応するＭＯＳトランジスタＭＰ５をオン動作させてビット線のプリチャージを行い、ビット線選択信号がビット線選択レベル（ハイレベル）のときはＭＯＳトランジスタＭＰ５をカットオフにしてプリチャージ動作を停止させる。スタンバイ状態（ｓｔｂ１＝０）において論理和ゲートＯＲは常にＭＯＳトランジスタＭＰ５をカットオフとし、ビット線プリチャージを抑制する。

したがって、チャージ・ディスチャージ回路２２はスタンバイ状態においてＢＬ１，ＢＬ２で代表される全てのビット線をソース線ＳＬと同じ接地電圧にディスチャージする。これによりメモリセルＭＣｉのソース・ドレイン間に電位差が形成されず、その間のサブスレッショルドリークを生じない。特にスタンバイ状態においてワード線は回路の接地電圧ＶＳＳに等しい非選択レベルにされる。よってドレイン・ゲート間のリーク電流の発生も阻止することができる。

図３と図１５を比べると、図１５の場合にはビット線毎に論理和ゲートが必要であるから、電位形成回路１９の論理規模が大きくなる。プリチャージ回路２２０とチャージ・ディスチャージ回路２１で構成される図３の電位形成回路１９は全体として小さな論理規模で実現することが可能である。この点について更に詳述する。図３の構成ではソース線はアクティブ状態においてディスチャージレベルにされていればよく、途中で電位を変更する必要もないから、スタンバイ時にソース線をビット線のプリチャージ電位に等しくする回路を設けてもアクティブ状態における動作に与える影響はほとんど無く、その回路構成は簡素で済む。換言すれば、従来回路に本発明を適用する場合に、ビット線周りに新たな回路を追加することを要しないため、ビット線周りに負荷変動を生ぜず、再設計の手間を少なくすることができる。一方、図１５の場合には、ビット線周りに、スタンバイ状態でビット線ディスチャージの回路構成が付加されるため、従来回路にこれを適用する場合には、ビット線周りの負荷変動を小さく抑える工夫や、動作タイミングマージンの見直しなどが必要になると予想され、スタンバイ時にソース線をビット線プリチャージレベルにチャージする構成に比べて再設計の手間が多くなると予想される。要するに、従来回路に本発明を適用するときに設計変更の手間と追加の論理規模を最小限にするには図３の構成が優れる。

図１６にはマイクロコンピュータの別の例が示される。同図に示されるマイクロコンピュータ３１は、特に制限されないが、所謂ＩＣカードマイコンと称されるＩＣカード用のマイクロコンピュータである。同図に示されるマイクロコンピュータ３１は、例えばＣＭＯＳ半導体集積回路製造技術によって単結晶シリコンなどの１個の半導体基板若しくは半導体チップに形成される。

マイクロコンピュータ３１は、ＣＰＵ３２、ワークＲＡＭとしてのＲＡＭ（ランダム・アクセス・メモリ）３４、タイマ３５、ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）３６、コプロセッサユニット３７、クロック生成回路（ＣＰＧ）３９、マスクＲＯＭ（リード・オンリ・メモリ）４０、システムコントローラ４１、入出力ポート（Ｉ／Ｏポート）４２、データバス４３、及びアドレスバス４４を有する。

前記マスクＲＯＭ４０はＣＰＵ３２の動作プログラム（暗号化プログラム、復号プログラム、インタフェース制御プログラム等）及びデータを格納するのに利用され、図２で説明した構成を備える。前記ＲＡＭ３４はＣＰＵ３２のワーク領域又はデータの一時記憶領域とされ、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）若しくはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）から成る。前記ＣＰＵ３２は、マスクＲＯＭ４０から命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。コプロセッサユニット３７はＣＰＵ３２の制御に従ってＲＳＡや楕円曲線暗号演算における剰余演算処理などを行う。Ｉ／Ｏポート４２は２ビットの入出力端子Ｉ／Ｏ１，Ｉ／Ｏ２を有し、データの入出力と外部割り込み信号の入力に兼用される。Ｉ／Ｏポート４２はデータバス４３に結合され、データバス４３には前記ＣＰＵ３２、ＲＡＭ３４、タイマ３５、ＥＥＰＲＯＭ３６、及びコプロセッサユニット３７等が接続される。マイクロコンピュータ３１においてＣＰＵ３２がバスマスタモジュールとされ、前記ＲＡＭ３４、タイマ３５、ＥＥＰＲＯＭ３６、マスクＲＯＭ４０及びコプロセッサユニット３７に接続されるアドレスバス４４にアドレス信号を出力可能にされる。システムコントローラ４１はマイクロコンピュータ３１の動作モードの制御及び割り込み制御を行い、更に暗号鍵の生成に利用する乱数発生ロジックを有する。ＲＥＳはマイクロコンピュータ３１に対するリセット信号である。マイクロコンピュータ３１はリセット信号ＲＥＳによってリセット動作が指示されると、内部が初期化され、ＣＰＵ３２はマスクＲＯＭ４０のプログラムの先頭番地から命令実行を開始する。クロック生成回路３９は外部クロック信号ＣＬＫを受けて内部クロック信号ＣＫを生成する。マイクロコンピュータ９３１は内部クロック信号ＣＫに同期動作される。

前記ＥＥＰＲＯＭ３６は、電気的に消去処理及び書込み処理が可能にされ、個人を特定するために用いられるＩＤ情報などのデータを格納する領域として用いられる。ＥＥＰＲＰＭ３６に代えてフラッシュメモリ或は高誘電体メモリなどを採用してもよい。

システムコントローラ４１の制御論理としてスタンバイ制御ロジックが例示される。マイクロコンピュータ３１のスタンバイ状態はＣＰＵ３２がレジスタ操作命令等の所定の命令を実行してスタンバイフラグＦＬＧをセットすることによって指示され、スタンバイフラグＦＬＧをクリアすることによってスタンバイ状態の解除が指示される。スタンバイフラグＦＬＧは代表的に示されたロジック回路ＬＯＧの他に、所定のタイミングでＣＰＧ３９やＣＰＵ３２などにも供給され、ＣＰＧ３９のクロック発生動作の停止やＣＰＵ３２の命令実行停止の制御の利用される。

前記ロジック回路ＬＯＧはクロック信号ＣＫに同期して内部スタンバイ信号ｓｔｂ１、ｓｔｂ２を生成する。内部スタンバイ信号ｓｔｂ１、ｓｔｂ２は図４のタイミングで示されるように変化され、前述と同様に、マスクＲＯＭ４０のメモリアレイ１１におけるサブスレッショルドリーク電流低減の制御に利用される。

図１７にはＩＣカード用マイクロコンピュータ３１を用いた接触インタフェース形式のＩＣカード５０の外観が例示される。合成樹脂から成るカード基板５１には、特に制限されないが、電極パターンによって形成されたインタフェース端子５２が表面に露出され、前記図１６のマイクロコンピュータ３１が埋め込まれている。前記インタフェース端子５２の電極パターンにはマイクロコンピュータ３１の対応する外部端子が結合される。

図１８には本発明に係るＩＣカードの別の例が示される。同図に示されるＩＣカード６０は所謂ＳＩＭ（subscriber identity module）カードと称されるカードデバイスとされる。ＳＩＭカードはＧＳＭ移動体通信システム（ＧＳＭ携帯電話機）における加入者の承認・管理に関する情報や課金情報と共に通信プロトコルのための通信制御プログラムを格納し、携帯電話機に着脱可能に装着されて、移動体通信に利用される。

ＩＣカード６０はカード基板６１にＩＣカード用マイクロコンピュータ（ＩＣカードマイコンとも記す）６２、レギュレータ６３及び外部接続電極としての外部端子Ｔ１〜Ｔ５を有する。

ＩＣカードマイコン６２は、ＣＰＵ６５、システムコントローラ（ＣＴＲＬ）６６、ＲＯＭ６７、ＲＡＭ６８、ＥＥＰＲＯＭ６９、Ｉ／Ｏポート７０、ＰＬＬ（phase locked loop）からなるクロックパルスジェネレータ７１、及び内部バス７２によって構成され、図１６と同様の回路構成を有し、夫々についての詳細な説明は省略する。ＣＰＧ７１には外部端子Ｔ１からクロックＣＬＫが供給され、内部クロックｃｌｋｉを出力する。リセット信号ＲＥＳは外部端子Ｔ２からＣＴＲＬ６６に入力される。Ｉ／Ｏポート７０は外部端子Ｔ３を介して外部とシリアル入出力を行なう。外部端子Ｔ４にが電源電圧ＶＣＣが印加され、外部端子Ｔ５には回路の接地電圧が印加される。レギュレータ６３は電源電圧ＶＣＣから内部電圧ｖｃｃｉを生成する。ＩＣカードマイコン６１は内部電圧ｖｃｃｉを動作電源とする。

ＣＴＲＬ６６は前述のスタンバイ信号ｓｔｂ１、ｓｔｂ２を出力する。スタンバイ信号ｓｔｂ１，ｓｔｂ２はスタンバイ状態においてローレベルにされ、スタンバイ状態からアクティブ状態に変化するときは前述の通りｓｔｂ１が先にハイレベルにされ、遅延してｓｔｂ２はハイレベルにされる。スタンバイ信号ｓｔｂ１、ｓｔｂ２によるＲＯＭ６７の制御は前述と同じであり、スタンバイ状態ではビット線とソース線を電源電圧レベルにさせ、アクティブ状態ではビット線を電源電圧に、ソース線を回路の接地電圧にさせる。スタンバイ状態からあきてぃ部状態に遷移するときは前述と同様にソース線のディスチャージ速度は先の遅く、後に速くなるように、２段階で切り換え制御される。ビット線及びソース線のチャージ・ディスチャージ経路における不所望な抵抗成分などの影響を勘案すれば、図３等の構成によるアクティブ状態におけるビット線とソース線の電位差は電源電圧レベルが最大となり、スタンバイ状態におけるビット線とソース線の電位差はゼロが最小となる、として把握してもよい。さらに、スタンバイ状態におけるビット線とソース線の電位差を、アクティブ状態におけるビット線とソース線の電位差よりも小さくする、という観点で図３に代表されるような電位形成回路を構成することが可能である。例えばスタンバイ状態におけるビット線とソース線の電位差を電源電圧ＶＣＣの半分とすることも可能である。これによってもスタンバイ時の低消費電力は可能である。こすることにより、スタンバイ状態からアクティブ状態への遷移におけるソース線ディスチャージ動作を速く確定することができる。

前記ＣＰＵ６５は、アクティブ状態においてスリープ命令を実行して前記スタンバイ状態に遷移する。スタンバイ状態における低消費電力を更に進めるために、ＣＰＧ７１はスタンバイ信号ｓｔｂ１を入力し、アクティブ状態において内部クロックｃｌｋｉを出力し、スタンバイ状態において内部クロックｃｌｋｉの出力を停止する。また、レギュレータ６３はスタンバイ信号ｓｔｂ１を入力し、スタンバイ状態において内部電源電圧をアクティブ状態のときよりも低くする。

図１９にはＩＣカードの電源投入からアクティブ状態を経てスタンバイ状態に至る動作フローが示される。ＩＣカード６０のカードホストはＩＣカード６０の電源電圧ＶＣＣを投入し（Ｓ１）、リセット信号ＲＥＳをハイレベルに変化させる（Ｓ２）。これによってＩＣカードマイコン６１は初期化処理を行ない（Ｓ３）、初期化処理の完了後（Ｓ４）、Ｉ／Ｏポートからリセット応答信号（ＡＴＲ）をカードホストに返す（Ｓ５）。これによってＩＣカードマイコン６２はアクティブ状態に遷移される。アクティブ状態においてＣＰＵ６５はカードホストからの要求に応答してカードデータ処理を行なう（Ｓ７）。ＣＰＵ６５はカードデータ処理を行なっていないとき（Ｓ８）、所定のタイミングでスリープ命令を実行し（Ｓ９）、ＣＴＲＬ６６からスタンバイ信号ｓｔｂ１、ｓｔｂ２をアサートさせる（Ｓ１０）。これにより、Ｉ／Ｏポートはカードホストが出力するハイレベル信号を入力し、ローレベルへの変化を待つ（Ｓ１１）。ＲＯＭ６７が前述のスタンバイ状態にされ、メモリセルのサブスレッショルドリークによる電力消費が抑制される（Ｓ１２）。レギュレータ６３に出力電位ｖｃｃｉのレベルが低下される（Ｓ１３）。ＣＰＧ７１による内部クロックｃｌｋｉの発生動作が停止される（Ｓ１４）。これによってＩＣカードはスタンバイ状態にされる。

図２０にはＩＣカードのスタンバイ状態からアクティブ状態に遷移するときの動作フローが示される。Ｉ／Ｏポート７０がローレベルに変化されるまでスタンバイ状態を継続する（Ｓ１６）。Ｉ／Ｏポート７０がローレベルに変化されると、ＣＴＲＬ６６は先ずスタンバイ信号ｓｔｂ１をネゲートする（Ｓ１７）。これにより、ＲＯＭ６７はチャージされているソース線を徐々にディスチャージする（Ｓ１８）。レギュレータ６３は内部電圧ｖｃｃｉの電位を正規の電源電位まで引き上げる（Ｓ１９）。ＣＰＧ７１はナイブクロックｃｌｋｉの出力動作を再開する（Ｓ２０）。その後、ＣＴＲＬ６６はスタンバイ信号ｓｔｂ２をネゲートし（Ｓ２１）、ＲＯＭ６７はディスチャージ途中のソース線から一気にチャージを引き抜く（Ｓ２２）。これによってＩＣカード６０はアクティブ状態にされる。この後は、図１９のステップＳ７以降の処理が行なわれる。

図２１にはＩＣカード６０を適用した携帯電話機が示される。携帯電話機７０は、アンテナ７１、高周波部７２、ベースバンド処理部７３及びアプリケーションプロセッサ部７４を有し、ＩＣカード６０はアプリケーションプロセッサ７４をカードホストとして着脱可能に装着される。

図２２には携帯電話機に装着されたＩＣカードの動作タイミングチャートである。通話時及び非通話時における待ち受け処理時はアクティブ状態にされる。非通話時の待ち受け処理は例えば３０秒に一度行なわれる。Ｉｃｃはレギュレータ６３の出力電流である。スタンバイ時のＲＯＭ６７に対するサブスレッショルドリークの抑制（Ｓ１２）、レギュレータ出力電圧ｖｃｃｉの降圧（Ｓ１３）、及び内部クロックｃｌｋｉの停止（Ｓ１４）により、スタンバイ時の電流Ｉｃｃは小さくされる。スタンバイ状態からアクティブ状態に変化されるときは、ＲＯＭのソース線に対するディスチャージ速度を段階的に速くする制御を行なうから（Ｓ１８，Ｓ２２）、接地電位ＶＳＳのラッシュカレント（接地電位に急激に流れ込む電流）が著しく大きくなって無視し得ないグランドノイズになる事態を抑制することができる。

上記マスクＲＯＭ３、４０、６７について説明したところの、スタンバイ時におけるメモリセルのサブスレッショルドリーク抑制技術が適用されるメモリのメモリセルは、図２３に例示されるように一対のメモリセルに対してソース線を共通化してもよい。また、上記サブスレッショルドリーク抑制技術が適用されるメモリはマスクＲＯＭに限らずフラッシュメモリなどの電気的に書換え可能なメモリであってもよい。フラッシュメモリの場合、そのメモリアレイは、図２４に例示されるようにビット線を共有する一対の不揮発性メモリセル毎にソース線を共通化したＮＯＲ（ノア）型メモリアレイ構成、図２５に例示されるＮＡＮＤ（ナンド）型のメモリセルアレイ構成、図２６に例示されるにＡＮＤ（アンド）型のメモリセルアレイ構成としてよい。フラッシュメモリの場合は、例えば書き込み状態のメモリセルはエンハンスメント型、書込みされていない消去状態のメモリセルはデプレッション型とされる。ＮＡＮＤ型メモリセルアレイにおける読み出し動作では読み出し対象メモリセルのワード線は０Ｖのような非選択レベル、それ以外のワード線は電源電圧のような選択レベルにされる。

スタンバイ時におけるメモリセルのサブスレッショルドリーク抑制技術が適用されたフラッシュメモリはフラッシュメモリカードなどのカードデバイスとして、或いは回路基板直付けのフラッシュメモリチップとして、例えば図２７に例示されるようなデジタルカメラ用ストレージとして適用することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、スタンバイ状態はスタンバイ信号などの外部信号が特定の状態にされているときＣＰＵがスリープ命令等の特定の命令を実行することによって指示されるようにしてもよい。また、プリチャージ回路、チャージ・ディスチャージ回路の具体的な構成は上記に限定されず適宜変更可能である。また、チャージレベルは必ずしも外部電源電圧と等しくなくてもよい。外部電源電圧を降圧して動作電源とする半導体集積回路、複数の分圧電圧を内部動作電源に利用する半導体集積回路にあっては、その様な降圧電圧や分圧電圧をチャージレベルにすることも可能である。また、本発明でサブスレッショルドリーク電流抑止の対象とされるメモリはマスクＲＯＭに限定されない。フラッシュメモリやＥＥＰＲＯＭなどの電気的に書換え可能な不揮発性メモリ、更にはその他の記憶形式のメモリにも適用可能である。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータ及びＩＣカードマイコンに適用した場合について説明したが、本発明はそれに限定されず、通信制御ＬＳＩ、特定用途向けのシステムＬＳＩなど、種々の半導体集積回路に広く適用することができる。

本発明に係る半導体集積回路のマイクロコンピュータを例示するブロック図である。 マイクロコンピュータに搭載されたＲＯＭの詳細を例示するブロック図である。 メモリアレイと電位形成回路の詳細としてグローバルビット線１ビット分の構成を部分的に例示する回路図である。 図２のＲＯＭの動作タイミングを例示するタイミングチャートである。 スタンバイ状態においてメモリセルで生ずるリーク電流を例示する説明図である。 本発明の比較例に係るメモリアレイの一部を例示する回路図である。 図６のメモリアレイにおけるリーク電流を示す説明図である。 図６の比較例における動作タイミングを例示するタイミングチャートである。 本発明の別の比較例に係るメモリアレイの一部を例示する回路図である。 図１０の動作タイミングを例示するタイミングチャートである。 図３の本発明の場合と図６の比較例の場合のスタンバイ時リーク電流削減効果を例示的に示す説明図である。 図３の本発明の場合と図９の比較例の場合の動作速度の違いを例示的に示す説明図である。 ソース線のチャージ・ディスチャージ回路の別の例を示す回路図である。 図１４の動作タイミングを例示するタイミングチャートである。 メモリアレイにおける電位形成回路の別の例を示す回路図である。 マイクロコンピュータの別の例であるＩＣカードマイコンを示すブロック図である。 ＩＣカード用マイクロコンピュータを用いた接触インタフェース形式のＩＣカードの外観を例示する平面図である。 本発明に係るＩＣカードの別の例を示すブロック図である。 ＩＣカードの電源投入からアクティブ状態を経てスタンバイ状態に至る動作フローを示すフローチャートである。 ＩＣカードのスタンバイ状態からアクティブ状態に遷移するときの動作フローを示すフローチャートである。 ＩＣカードを適用した携帯電話機を示すブロック図である。 携帯電話機に装着されたＩＣカードの動作タイミングチャートである。 スタンバイ時におけるメモリセルのサブスレッショルドリーク抑制技術が適用されるマスクＲＯＭにおける別のメモリアレイ構成の一部を示す回路図である。 スタンバイ時におけるメモリセルのサブスレッショルドリーク抑制技術が適用されるフラッシュメモリにおけるＮＯＲ型メモリアレイ構成の一部を示す回路図である。 スタンバイ時におけるメモリセルのサブスレッショルドリーク抑制技術が適用されるフラッシュメモリにおけるＮＡＮＤ型メモリアレイ構成の一部を示す回路図である。 スタンバイ時におけるメモリセルのサブスレッショルドリーク抑制技術が適用されるフラッシュメモリにおけるＡＮＤ型メモリアレイ構成の一部を示す回路図である。 スタンバイ時におけるメモリセルのサブスレッショルドリーク抑制技術が適用されたフラッシュメモリをストレージデバイスとして採用するデジタルカメラのブロック図である。

符号の説明

１ マイクロコンピュータ
２ ＣＰＵ
３ ＲＯＭ
４ ＲＡＭ
８ クロック発生回路
９ システムコントローラ
ＳＴＢ 外部スタンバイ信号
ｓｔｂ１，ｓｔｂ２ 内部スタンバイ信号
１１ メモリアレイ
１９ 電位形成回路
ＢＳ ＲＯＭのモジュール選択信号
ＭＣｉ，ＭＣｊ メモリセル
ＢＬ、ＢＬ１，ＢＬ２ ビット線
ＧＢＬ グローバルビット線
ＳＬ，ＳＬ１，ＳＬ２ ソース線
ＷＬ ワード線
２０ プリチャージ回路
２１ チャージ・ディスチャージ回路
ＧＢＬ グローバルビット線
ＹＳ１，ＹＳ２ ビット線選択信号
２２ チャージ・ディスチャージ回路
３１ マイクロコンピュータ
３２ ＣＰＵ
４０ マスクＲＯＭ
４１ システムコントローラ
ＦＬＧ スタンバイフラグ
ＬＯＧ ロジック回路
５０ ＩＣカード
５１ カード基板
５２ インタフェース端子
６０ ＩＣカード
６１ 回路基板
６２ ＩＣカードマイコン
６３ レギュレータ
６５ ＣＰＵ
６７ ＲＯＭ
７１ クロックパルスジェネレータ

Claims (24)

1. アクティブ状態又はスタンバイ状態を採り得るメモリを有し、
   前記メモリはメモリセルが接続されるビット線とソース線に対する電位形成回路を有し、
   前記電位形成回路は、前記アクティブ状態からスタンバイ状態への指示に応答して前記ビット線とソース線の電位を等しくし、前記スタンバイ状態からアクティブ状態への指示に応答して前記ビット線とソース線との間に電位差を形成することを特徴とする半導体集積回路。
2. 前記電位形成回路は前記アクティブ状態からスタンバイ状態への指示に応答して前記ソース線の電位をビット線のプリチャージ電位に等しくすることを特徴とする請求項１記載の半導体集積回路。
3. 前記電位形成回路は前記アクティブ状態からスタンバイ状態への指示に応答して前記ビット線の電位をソース線のディスチャージ電位に等しくすることを特徴とする請求項１記載の半導体集積回路。
4. 前記電位形成回路は、前記スタンバイ状態からアクティブ状態への指示に応答してソース線をディスチャージし、段階的にディスチャージ速度が速くなるようにその電流供給能力が変化されることを特徴とする請求項２記載の半導体集積回路。
5. 中央処理装置と前記中央処理装置によりアクセス可能なメモリとを有し、アクティブ状態又はスタンバイ状態を採り得る半導体集積回路であって、
   前記メモリは、ビット線とソース線に接続されたメモリセルを有し、前記スタンバイ状態において前記ビット線とソース線の電位を等しくし、前記アクティブ状態において前記ビット線とソース線に電位差を形成可能になることを特徴とする半導体集積回路。
6. 前記スタンバイ状態において前記中央処理装置は命令実行を停止し、メモリはアクセス動作を停止することを特徴とする請求項５記載の半導体集積回路。
7. 前記前記アクティブ状態からスタンバイ状態への指示と、スタンバイ状態からアクティブ状態への指示は外部制御信号によって与えられることを特徴とする請求項６記載の半導体集積回路。
8. 前記アクティブ状態からスタンバイ状態への指示は中央処理装置による所定の命令実行に基いて与えられ、前記スタンバイ状態からアクティブ状態への指示は割込みにより与えられることを特徴とする請求項６記載の半導体集積回路。
9. アクティブ状態又はスタンバイ状態を採り得るメモリと、前記メモリをアクセス可能な中央処理装置とを有する半導体集積回路であって、
   前記メモリは、ビット線とソース線に接続されたメモリセルを有し、前記スタンバイ状態において前記ソース線をビット線のプリチャージ電位に等しくし、前記アクティブ状態においてソース線をディスチャージ電位にすることを特徴とする半導体集積回路。
10. アクティブ状態又はスタンバイ状態を採り得るメモリと、前記メモリをアクセス可能な中央処理装置とを有する半導体集積回路であって、
    前記メモリは、ビット線とソース線に接続されたメモリセルを有し、前記スタンバイ状態において前記ビット線をソース線のディスチャージ電位に等しくし、前記アクティブ状態においてビット線をプリチャージ電位にすることを特徴とする半導体集積回路。
11. 前記メモリのスタンバイ状態に並行して前記中央処理装置は命令実行を停止する状態にされ、前記スタンバイ状態と前記命令実行を停止する状態は割込み又は外部制御信号に基いて解除可能にされることを特徴とする請求項９又は１０記載の半導体集積回路。
12. 中央処理装置と前記中央処理装置によりアクセス可能なメモリとを有する半導体集積回路であって、
    前記メモリは、第１回路が接続されたビット線と、第２回路が接続されたソース線と、前記ビット線とソース線に接続され選択端子がワード線に接続されたメモリセルとを有し、
    前記半導体集積回路は前記メモリのアクセス動作と中央処理装置のデータ処理動作とを可能とする第１状態と、前記メモリのアクセス動作と中央処理装置のデータ処理動作とを不可能とする第２状態とを選択可能であり、
    第１状態において前記第１回路はビット線をチャージし第２回路はソース線をディスチャージし、前記第２状態において前記第１回路はビット線をチャージし第２回路はソース線をチャージすることを特徴とする半導体集積回路。
13. 中央処理装置と前記中央処理装置によりアクセス可能なメモリとを有する半導体集積回路であって、
    前記メモリは、第１回路が接続されたビット線と、第２回路が接続されたソース線と、前記ビット線とソース線に接続され選択端子がワード線に接続されたメモリセルとを有し、
    前記半導体集積回路は前記メモリのアクセス動作と中央処理装置のデータ処理動作とを可能とする第１状態と、前記メモリのアクセス動作と中央処理装置データ処理動作とを不可能とする第２状態とを選択可能であり、
    第１状態において前記第１回路はビット線をチャージし第２回路はソース線をディスチャージし、前記第２状態において前記第１回路はビット線をディスチャージし第２回路はソース線をディスチャージすることを特徴とする半導体集積回路。
14. 前記ディスチャージの到達レベルは回路の接地電位であり、前記ワード線の非選択レベルは回路の接地電位であることを特徴とする請求項１２又は１３記載の半導体集積回路。
15. 前記第１状態において前記第１回路は読み出し対象にされるビット線のチャージ動作を停止することを特徴とする請求項１２又は１３記載の半導体集積回路。
16. カード基板に半導体集積回路と前記半導体集積回路に接続された外部インタフェース部とを搭載したＩＣカードであって、
    前記半導体集積回路は、中央処理装置と前記中央処理装置によりアクセス可能なメモリとを有し、
    前記メモリは、ビット線とソース線に接続されたメモリセルを有し、前記半導体集積回路の低消費電力状態において前記ビット線とソース線の電位を等しくすることを特徴とするＩＣカード。
17. 前記メモリはマスクＲＯＭであることを特徴とする請求項１６記載のＩＣカード。
18. カード基板に半導体集積回路と外部接続電極とを有するＩＣカードであって、
    前記半導体集積回路は、選択的にスタンバイ状態又はアクティブ状態にされ、中央処理装置及びメモリを有し、
    前記メモリは、ビット線とソース線に接続されたメモリセルを有し、前記アクティブ状態において前記ビット線とソース線との間に所定の電位差を形成し、スタンバイ状態において前記ビット線とソース線との間の電位差は前記アクティブ状態における電位差よりも小さい電位差とされることを特徴とするＩＣカード。
19. 前記中央処理装置は、アクティブ状態においてスリープ命令を実行して前記スタンバイ状態に遷移することを特徴とする請求項１８記載のＩＣカード。
20. 外部クロックから内部クロックを生成するクロックパルスジェネレータを有し、クロックパルスジェネレータはアクティブ状態において内部クロックを出力し、スタンバイ状態において内部クロックの出力を停止することを特徴とする請求項１９記載のＩＣカード。
21. 外部電源電圧から内部電源電圧を生成するレギュレータを有し、レギュレータはスタンバイ状態において内部電源電圧をアクティブ状態のときよりも低くすることを特徴とする請求項２０記載のＩＣカード。
22. カード基板に半導体集積回路と外部接続電極とを有するＩＣカードであって、
    前記半導体集積回路は、選択的にスタンバイ状態又はアクティブ状態にされ、中央処理装置及びメモリを有し、
    前記メモリは、ビット線とソース線に接続されたメモリセルを有し、
    前記半導体集積回路は外部からのリセット指示に応答して初期化処理を行ない、
    初期化処理完了を外部に通知して、アクティブ状態に遷移し、
    アクティブ状態において、メモリの前記ビット線とソース線との間に所定の電位差を形成し、外部からの指示に応答して中央処理装置によるデータ処理を行ない、
    中央処理装置によるスリープ命令実行でスタンバイ状態に遷移し、
    スタンバイ状態において前記メモリの前記ビット線とソース線との間の電位差をアクティブ状態における前記電位差よりも小さい電位差とし、
    スタンバイ解除信号に応答してアクティブ状態に遷移し、その遷移過程では、ソース線ディスチャージにより前記ビット線とソース線との間に所定の電位差を形成し、そのディスチャージ速度を段階的に速くすることを特徴とするＩＣカード。
23. ビット線とソース線に接続されたメモリセルと、ビット線とソース線に対する電位形成回路とを有し、選択的にスタンバイ状態又はアクティブ状態にされる半導体集積回路であって、
    前記電位形成回路は、前記アクティブ状態において前記ビット線とソース線との間に所定の電位差を形成し、スタンバイ状態において前記メモリの前記ビット線とソース線との間の電位差をアクティブ状態における前記電位差よりも小さい電位差とすることを特徴とする半導体集積回路。
24. 前記電位形成回路は、半導体集積回路がスタンバイ状態からアクティブ状態に遷移する過程において、ソース線ディスチャージにより前記ビット線とソース線との間に前記所定の電位差を形成し、そのディスチャージ速度を段階的に速くすることを特徴とする請求項２３記載の半導体集積回路。
    

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