[go: up one dir, main page]

JP6797010B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6797010B2
JP6797010B2 JP2016234222A JP2016234222A JP6797010B2 JP 6797010 B2 JP6797010 B2 JP 6797010B2 JP 2016234222 A JP2016234222 A JP 2016234222A JP 2016234222 A JP2016234222 A JP 2016234222A JP 6797010 B2 JP6797010 B2 JP 6797010B2
Authority
JP
Japan
Prior art keywords
circuit
power supply
supply voltage
word line
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016234222A
Other languages
English (en)
Other versions
JP2018092694A (ja
Inventor
田中　信二
信二 田中
誠 藪内
誠 藪内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016234222A priority Critical patent/JP6797010B2/ja
Priority to US15/812,538 priority patent/US10490264B2/en
Priority to CN201711239759.5A priority patent/CN108133726B/zh
Publication of JP2018092694A publication Critical patent/JP2018092694A/ja
Application granted granted Critical
Publication of JP6797010B2 publication Critical patent/JP6797010B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Multimedia (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)

Description

本開示は半導体装置に関し、特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）等の記憶装置を備える半導体集積回路装置に適用可能である。
特開２００３−２７３７１２号公報（特許文献１）は、供給される電源電圧に依存しない定電圧を昇圧電圧（ＶBOOST）として入力し、選択されたワード線を前記定電圧で駆動するワード線駆動回路を有する半導体記憶装置を開示する。
特開２００１−５２４８５号公報（特許文献２）は、階層ワード線方式のスタティック型ＲＡＭを開示し、上記ワード線はメインワード線及びサブワード線からなる。
特開２００３−２７３７１２号公報 特開２００１−５２４８５号公報
特許文献１の開示を、スタティックランダムアクセスメモリのワード線へ適用した場合、スタティックノイズマージン（ＳＮＭ）によるメモリセルのデータ破壊に留意する必要がある。
特許文献２の開示の階層ワード線方式は、グローバルワード線とローカルワード線の接続が必要となり、回路面積の増加に留意する必要がある。
本開示の課題は、配線の寄生抵抗ないし負荷容量の影響による信号の波形の鈍りを低減可能な半導体装置を、提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は、駆動信号により駆動される配線の遠端部分に、昇圧電圧を供給する供給回路を備える。その供給回路は、前記配線の遠端部分に、その入力が結合されたインバータ回路と前記インバータ回路の出力信号により制御されるスイッチ素子と、を備える。該スイッチ素子は前記昇圧電圧を前記配線の遠端部分へ接続する。
上記半導体装置によれば、信号の波形の鈍りを低減可能な半導体装置を提供することが可能となる。
実施形態１に係る半導体装置を説明するための図である。 実施形態２に係る半導体装置を説明するための図である。 実施例１に係る記憶装置のブロック図である。 半導体装置の全体構成を示す模式図である。 図２のメモリセルＭＣの構成を示す図である。 図２の制御回路ＣＮＴＣの構成を示す図である。 図５のプリデコーダＰＲＩＤＥＣの構成を示す図である。 図２の行選択駆動回路ＲＤＥＣＤの構成を示す図である。 図７のアンド回路の構成を示す図である。 図２の列選択回路と入出力制御回路との構成を示す図である。 図１Ａ、図１Ｂ、図２の昇圧回路の構成を示す図である。 図２の記憶装置の概略的な動作例の波形を示す図である。 ワード線ＷＬ０の遠端部分Ｂの電位を説明する波形図を示す。 図１０の容量素子ＣＡＰ１とＣＡＰ２の設定例を示す図である。 図２の記憶装置の概略的なレイアウト配置を示す図である。 実施例２に係る記憶装置のブロック図である。 図６のＡＮＤ回路１２の構成を示す図である。 図６のＡＮＤ回路１３の構成を示す図である。 実施例３に係る記憶装置のブロック図である。 デュアルポート型メモリセルの構成を示す図である。 図１７の行選択駆動回路ＲＤＥＣＤの構成を示す図である。 図１７の記憶装置の概略的な動作例の波形を示す図である。
半導体装置に形成される絶縁ゲート型電界効果トランジスタ、すなわち、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）は、製造プロセスの微細化と共にプロセス改善を行ない、供給電流があまり低下しない場合が多い。それに対して、信号を伝達する金属よりなる信号配線の寄生抵抗は微細化が進んでもそれほど変わらない。そのため、相対的に動作速度に対して信号配線の寄生抵抗の成分が影響する割合が高くなる傾向にある。また、半導体装置の世代(製造プロセスの微細化)が進むと共に、その動作周波数のターゲットもより高くなっているため、信号配線の寄生抵抗の影響を考慮した高速化回路技術が必要となっているという課題がある。
以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
＜実施形態１＞
図１は実施形態に係る半導体装置を説明するための図である。半導体装置１は１つの半導体チップに形成された半導体集積回路装置である。半導体装置１は、駆動回路ＤＶ１と、駆動回路ＤＶ１により駆動され金属よりなる信号配線ＬＮと、昇圧電位供給回路ＢＳＶＳと、昇圧回路ＢＳＴＣと、昇圧電位ノード配線ＶＬＵＰと、を備える。
駆動回路ＤＶ１は、特に制限されないが、第1の入力信号ＩＮ１をその入力に受ける第1のＣＭＯＳインバータ回路ＩＮＶ１を含む。インバータ回路ＩＮＶ１は、第1電源電圧ＶＤＤと第1電源電圧ＶＤＤより低い電位とされる第２電源電圧（接地電位）ＶＳＳとの間に、そのソース・ドレイン経路が直接に接続されたＰチャネルＭＯＳＦＥＴ ＰＴ１およびＮチャネルＭＯＳＦＥＴ ＮＴ１とを含む。ＰチャネルＭＯＳＦＥＴ ＰＴ１およびＮチャネルＭＯＳＦＥＴ ＮＴ１は、入力端子とされるそのゲート電極に、入力信号ＩＮ１を受けて、出力端子とされる共通ドレイン電極から出力信号を出力する。この出力信号は、信号配線ＬＮの駆動に利用される。
信号配線ＬＮは、近端部分(一端部)Ａと遠端部分(他端部)Ｂとを含む。また、信号配線ＬＮは、寄生抵抗Ｒｓを有するとともに、複数の負荷容量ＬＣ１−ＬＣｎに結合される。信号配線ＬＮの近端部分Ａとは、駆動回路ＤＶ１の出力端子、すなわち、図１では、インバータ回路ＩＮＶ１の出力端子（より具体的には、ＭＯＳＦＥＴ ＰＴ1またはＮＴ１のドレイン領域）に結合された部分、または、その近傍に位置する信号配線ＬＮの部分を表現している。一方、信号配線ＬＮの遠端部分Ｂとは、すなわち、図１では、信号配線ＬＮが昇圧電位供給回路ＢＳＶＳの入力端子（より具体的には、後述される、ＭＯＳＦＥＴ ＰＴ２またはＮＴ２のゲート電極、または、ＭＯＳＦＥＴ ＰＴ３のソース領域）に接続される部分、または、その近傍に位置する信号配線ＬＮの部分を表現している。
昇圧回路ＢＳＴＣは、容量結合方式の電圧昇圧回路とされ、昇圧用に設けられたブート容量素子ＣＡＰを含む。昇圧回路ＢＳＴＣは、第１の入力信号ＩＮ１に同期する第２の入力信号ＩＮ２を受け、第２の入力信号ＩＮ２に基づいて、ブート容量素子ＣＡＰにより、昇圧電位ＢＴＶを生成する。昇圧電位ＢＴＶは、第1電源電圧ＶＤＤ以上の電位であり、昇圧電位ノード配線ＶＬＵＰへ供給される。ただし、昇圧電位ＢＴＶは、第1電源電圧ＶＤＤ以上の電位ではあるものの、それほど高い電位ではない。
昇圧電位供給回路ＢＳＶＳは、信号配線ＬＮの遠端部分Ｂに、その入力が結合された第２のＣＭＯＳインバータ回路ＩＮＶ２と、インバータ回路ＩＮＶ２の出力信号によって制御され、昇圧電位ノード配線ＶＬＵＰに供給された昇圧電位ＢＴＶを信号配線ＬＮの遠端部分Ｂへ接続するスイッチ素子ＳＷを含む。
インバータ回路ＩＮＶ２は、第1電源電圧ＶＤＤおよび第２電源電圧（接地電位）ＶＳＳとの間に、そのソース・ドレイン経路が直接に接続されたＰチャネルＭＯＳＦＥＴ ＰＴ２およびＮチャネルＭＯＳＦＥＴ ＮＴ２とを含む。ＰチャネルＭＯＳＦＥＴ ＰＴ２およびＮチャネルＭＯＳＦＥＴ ＮＴ２は、入力端子とされるそのゲート電極に、入力信号ＩＮ２を受けて、出力端子とされる共通ドレイン電極から出力信号を出力する。この出力信号は、スイッチ素子ＳＷを制御する。
スイッチ素子ＳＷは、ＭＯＳスイッチ素子とされ、特に制限されないが、ＰチャネルＭＯＳＦＥＴ ＰＴ３を含む。ＰチャネルＭＯＳＦＥＴ ＰＴ３は、インバータ回路ＩＮＶ２の出力端子に結合されるゲート電極と、昇圧電位ノード配線ＶＬＵＰに供給された昇圧電位ＢＴＶを信号配線ＬＮの遠端部分Ｂへ接続するソース・ドレイン経路とを含む。
次に、動作を説明する。駆動回路ＤＶ１が、入力信号ＩＮ１に基づいて、信号配線ＬＮを、ＶＳＳのようなローレベルからＶＤＤのようなハイレベルへ駆動する場合の動作を説明する。
信号配線ＬＮの近端部分Ａが、入力信号ＩＮ１に基づいて駆動回路ＤＶ１により、ローレベルからハイレベルへ変化する。昇圧回路ＢＳＴＣは、第１の入力信号ＩＮ１に同期する第２の入力信号ＩＮ２を受け、第２の入力信号ＩＮ２に基づいて昇圧電位ＢＴＶを生成する。信号配線ＬＮの近端部分Ａと遠端部分Ｂとの間には、寄生抵抗Ｒｓおよび複数の負荷容量ＬＣ１−ＬＣｎが有るため、信号配線ＬＮの近端部分Ａの信号レベルの変化の遠端部分Ｂへの伝搬は遅くなる。信号配線ＬＮの遠端部分Ｂの信号レベルがローレベルとハイレベルとの中間の信号レベルとなった時、すなわち、遠端部分Ｂの信号レベルがインバータ回路ＩＮＶ２の論理閾値を超えた時、インバータ回路ＩＮＶ２の出力信号レベルがハイレベルからローレベルへ変化する。
スイッチ素子ＳＷとされるＰチャネルＭＯＳＦＥＴ ＰＴ３のゲート電極がローレベルとされるので、ＰチャネルＭＯＳＦＥＴ ＰＴ３がＯＮ状態となり、昇圧電位ノード配線ＶＬＵＰの昇圧電位ＢＴＶがＰチャネルＭＯＳＦＥＴ ＰＴ３のソース・ドレイン経路を介して、信号配線ＬＮの遠端部分Ｂへ接続および供給される。その結果、信号配線ＬＮの遠端部分Ｂの信号レベルが、昇圧電位ＢＴＶにより、ハイレベルへ引き上げられる。
なお、信号配線ＬＮの遠端部分Ｂのハイレベルの信号レベルは、インバータ回路ＩＮＶ１の第1電源電圧ＶＤＤのようなハイレベルにされる。これは、インバータ回路ＩＮＶ１が電源電圧ＶＤＤに接続されているため、信号配線ＬＮの遠端部分Ｂのハイレベルの電位レベルは、昇圧電位ＢＴＶまで上昇することはなく、電源電圧ＶＤＤの電位レベルに維持される。例えば、信号配線ＬＮの遠端部分Ｂの信号レベルがＶＤＤ以上の電位となる場合も想定されるが、インバータ回路ＩＮＶ１のＰチャネルＭＯＳＦＥＴ ＰＴ１がＯＮ状態となっているため、電源電圧ＶＤＤ以上の電位は、低インピーダンス電源である第1電源電圧ＶＤＤ側へ吸収されることとなる。
実施形態１の半導体装置によれば、配線の寄生抵抗ないし負荷容量の影響による信号の波形の鈍りを、昇圧電位供給回路ＢＳＶＳと昇圧回路ＢＳＴＣとの構成により、軽減ないし低減することが出来る。その結果、回路面積の増加を回避しながら、高速な動作速度の半導体装置が得られる。
＜実施形態２＞
図１Ｂは、実施形態２に係る半導体装置を説明するための図である。実施形態２は、図１Ａを半導体装置１に内蔵された記憶装置、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）へ適用したものである。図１Ａと異なる部分を説明する。
信号配線ＬＮの近端部分Ａと遠端部分Ｂとの間に、メモリアレイＭＡＲＹが設けられる。図１Ｂでは、図１Ａの複数の負荷容量ＬＣ１−ＬＣｎは、負荷ＭＯＳＦＥＴ ＬＭ１、ＬＭ２、ＬＭ３、ＬＭ４、・・・、ＬＭｎ−１、ＬＭｎへ変更されており、それらのＭＯＳＦＥＴ ＬＭ１、ＬＭ２、ＬＭ３，ＬＭ４，ＬＭｎ−１、ＬＭｎのゲート電極が信号配線ＬＮに接続されている。また、ＭＯＳＦＥＴ ＬＭ１、ＬＭ２は回路ＬＣＫ１に含まれ、ＭＯＳＦＥＴ ＬＭ３，ＬＭ４は回路ＬＣＫ２に含まれ、ＭＯＳＦＥＴ ＬＭｎ−１、ＬＭｎは回路ＬＣＫｎに含まれる。
まず、信号配線ＬＮがワード線（後述される図２では、ワード線ＷＬ［０］−ＷＬ［７］）の場合を説明する。回路ＬＣＫ１、ＬＣＫ２、・・・、ＬＣＫｎは、それぞれメモリセルＭＣとされ、負荷ＭＯＳＦＥＴ ＬＭ１、ＬＭ２、ＬＭ３、ＬＭ４、・・・、ＬＭｎ−１、ＬＭｎはそれぞれメモリセルＭＣ内の選択ＭＯＳＦＥＴ（後述される図４では、ＮＴＭ１，ＮＴＭ２）とされる。そして、駆動回路ＤＶ１は、行選択駆動回路（後述される図２では、ワード線ドライバ）とされる。入力信号ＩＮ１は、行線選択信号であり、入力信号ＩＮ２は、ワード線選択信号に同期する読み出し制御信号（ＲＤＥ）ないし書込み制御信号（ＷＴＥ）とされる。
次に、信号配線ＬＮが列選択線（後述される図９、図１５では、カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］）の場合を説明する。回路ＬＣＫ１、ＬＣＫ２、・・・、ＬＣＫｎは、それぞれ行選択回路（後述される、列選択回路ＣＳＥＬＣ１，ＣＳＥＬＣ２）とされる。負荷ＭＯＳＦＥＴ ＬＭ１、ＬＭ２、ＬＭ３、ＬＭ４、・・・、ＬＭｎ−１、ＬＭｎはそれぞれカラム選択ＭＯＳＦＥＴ（後述される、図９のＮＱ１１、ＮＱ１２，ＰＱ１４，ＰＱ１５）、プリチャージ回路およびイコライズ回路（図９のＰＱ１１、ＰＱ１２、ＰＱ１３，ＩＮＶ１１）とされる。そして、駆動回路ＤＶ１は、列選択線の駆動回路（後述される図１６Ａ、図１６Ｂのカラム線ドライバ）とされる。入力信号ＩＮ１は、列選択信号であり、入力信号ＩＮ２は、列選択信号に同期する読み出し制御信号（ＲＤＥ）ないし書込み制御信号（ＷＴＥ）とされる。
半導体装置１に内蔵されたスタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリアレイＭＡＲＹは、複数のメモリセルＭＣが行列状に配置されて構成されており、ワード線や列選択線は、比較的長い配線とされ、その寄生抵抗および負荷容量も比較的大きい値とされる。
配線ＬＮがワード線の場合、寄生抵抗および負荷容量により、配線ＬＮの近端部分（一端部）Ａの信号レベルの変化の遠端部分(他端部)Ｂへの伝搬は遅くなる。実施形態１で説明された様に、昇圧電位供給回路ＢＳＶＳと昇圧回路ＢＳＴＣとの構成により、配線ＬＮの遠端部分Ｂの信号レベルが昇圧電位ＢＴＶにより、ハイレベルへ引き上げられる。その結果、ワード線の選択動作を高速化できる。昇圧電位ＢＴＶによる遠端部分Ｂのハイレベルの電位レベルは、昇圧電位ＢＴＶまで上昇することはなく、電源電圧ＶＤＤの電位レベルに維持される。そのため、スタティックノイズマージン（ＳＮＭ）によるメモリセルのデータ破壊は防止される。
同様に、配線ＬＮが列選択線の場合、昇圧電位供給回路ＢＳＶＳと昇圧回路ＢＳＴＣとの構成により、配線ＬＮの遠端部分Ｂの信号レベルが昇圧電位ＢＴＶにより、ハイレベルへ引き上げられるので、行選択回路の選択動作を高速化できる。
図２は、実施例１に係る記憶装置のブロック図である。
図３は、半導体装置の全体構成を示す模式図である。
まず、図３が説明される。図３には、単結晶シリコンのような１個の半導体チップに、各種ロジック回路と記憶装置が形成されたＳＯＣ（System On a Chip）等と呼ばれる半導体装置または半導体集積回路装置（ＬＳＩ）１が示されている。半導体装置１は、例えば、自動車制御用ＬＳＩであり、２個のプロセッサユニットＣＰＵ１，ＣＰＵ２と、記憶装置ＭＥＭと、プログラムメモリＰＲＯＭと、各種ロジック回路（周辺ロジック回路）ＰＩＰ、入出力ユニットＩＯＵを備える。この内、記憶装置ＭＥＭに、図２の構成例が適用される。
ＣＰＵ１，ＣＰＵ２は、プログラムメモリＰＲＯＭに格納されたプログラムに基づく所定の演算処理を行う。ＰＩＰは、センサーから受けた信号の処理、アクチュエータを制御するための信号の生成、車載ネットワーク（ＣＡＮ，ＬＩＮ）との信号の送受信などを担う。ＩＯＵは外部との間の入出力インタフェースを担う。記憶装置ＭＥＭは、このような各回路ブロックの処理に伴い適宜アクセスされ、データの一次格納領域とされる。ＳＯＣ等の半導体装置１において、記憶装置ＭＥＭは、例えばメモリＩＰ（Intellectual Property）等と呼ばれる設計データを用いてメモリコンパイラ等と呼ばれる自動設計ツールで設計されることが多い。
図２に示される記憶装置ＭＥＭは、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。図２は、図面の簡素化のために、模式的に示されており、メモリセルＭＣの数、ワード線ＷＬの数、相補データ線対（／ＢＬ．ＢＬ）の数は、種々変更可能である。
記憶装置ＭＥＭは、複数のメモリセルＭＣが行列状に配置されたメモリアレイＭＡＲＹを有する。メモリアレイＭＡＲＹは、特に制限されないが、メモリマットＭＡＴ１およびメモリマットＭＡＴ２を含む。メモリマットＭＡＴ２内のメモリセルＭＣは、複雑化を避けるため、記載されていないが、メモリマットＭＡＴ１と、同一の構成とされる。
メモリマットＭＡＴ１において、各行に配置されたメモリセルＭＣの各々は、第１方向に延伸するワード線ＷＬ［０］、ＷＬ［１］、ＷＬ［２］、・・・、ＷＬ［７］の内の対応する１つワード線に接続される。各列に配置されたメモリセルＭＣの各々は、第１方向と交差する第２方向に延伸する相補ビット線対／ＢＬ［０］，ＢＬ［０］，／ＢＬ［１］，ＢＬ［１］の内の対応する１対の相補ビット線対に接続される。
行選択駆動回路ＲＤＥＣＤは、内部行アドレス信号ＲＡ［０］，ＲＡ［１］，ＲＡ［２］、ＲＡ［３］，ＲＧＡ［０］、ＲＧＡ［１］にしたがって、ワード線ＷＬ［０］、ＷＬ［１］、ＷＬ［２］、・・・、ＷＬ［７］の内の対応する１つのワード線を選択する。
列選択回路ＣＳＥＬＣ１は、内部列アドレス信号ＣＡ［０］、ＣＡ［１］にしたがって, 相補ビット線対／ＢＬ［０］，ＢＬ［０］，／ＢＬ［１］，ＢＬ［１］の内の対応する１対の相補ビット線対を選択するために設けられる。列選択回路ＣＳＥＬＣ２は、列選択回路ＣＳＥＬＣ１と同様な機能を有しており、メモリマットＭＡＴ２のために設けられる。
入出力制御回路ＩＯＣ１は、行選択駆動回路ＲＤＥＣＤによって選択された１つのワード線と列選択回路ＣＳＥＬＣ１によって選択された１対の相補ビット線対とに結合されたメモリセルＭＣに対するデータの書込みおよびデータの読み出しを制御する。入出力制御回路ＩＯＣ１は、内部書込み制御信号(書き込みパルス信号)とされる内部ライトイネーブル信号ＷＴＥ、内部読み出し制御信号（読み出しパルス信号）とされる内部リードイネーブル信号ＲＤＥ、および、内部センスアンプ活性化信号（センスアンプ起動信号）とされる内部センスアンプイネーブル信号ＳＡＥを制御回路ＣＮＴＣから受ける。選択されメモリセルへ書き込まれるべきデータＤｉｎ０はデータ入力端子Ｄ［０］から入力され、選択されメモリセルからの読み出しデータＤｏｕｔ０はデータ出力端子Ｑ［０］から出力される。入出力制御回路ＩＯＣ２は、入出力制御回路ＩＯＣ１と同様な機能を有しており、メモリマットＭＡＴ２のために設けられ、データ入力端子Ｄ［１］およびデータ出力端子Ｑ［１］を有する。
制御回路ＣＮＴＣは、クロック信号ＣＬＫ，４ビットのアドレス信号ＡＤ［３：０］、チップイネーブル信号ＣＥＮ、ライトイネーブル信号ＷＥＮを受ける。そして、制御回路ＣＮＴＣは、内部行アドレス信号ＲＡ［０］，ＲＡ［１］，ＲＡ［２］，ＲＡ［３］，ＲＧＡ［０］、ＲＧＡ［１］、内部列アドレス信号ＣＡ［０］、ＣＡ［１］、内部ライトイネーブル信号ＷＴＥ、内部リードイネーブル信号ＲＤＥおよび内部センスアンプイネーブル信号ＳＡＥを生成する。内部列アドレス信号ＣＡ［０］、ＣＡ［１］は、列選択線（カラム選択線）ＣＡＬＮ［０］、ＣＡＬＮ［１］へそれぞれ供給される。
図２の記憶装置ＭＥＭ（ＳＲＡＭ）は、いわゆる、コンパイルドメモリの設計手法により構成されている。図２において、メモリマットＭＡＴ１、列選択回路ＣＳＥＬＣ１および入出力制御回路ＩＯＣ１は１単位とされており、この１単位を繰り返して配置することにより、メモリマットＭＡＴ２，列選択回路ＣＳＥＬＣ２および入出力制御回路ＩＯＣ２が設けられる。この場合、２単位であるため、２ビットのデータ入力および出力が行われる。データのビット数を８ビット、１６ビット、３２ビットの様に設定する場合、上記単位が、８，１６，３２と繰り返されて設けされる。また、メモリマットＭＡＴ１、列選択回路ＣＳＥＬＣ１および入出力制御回路ＩＯＣ１は１単位において、ワード線の数、相補データ線対の数は所望に変更可能であることは言うまでもない。
図２の記憶装置ＭＥＭ（ＳＲＡＭ）は、さらに、昇圧回路ＢＳＴＣ、昇圧電位ノード配線ＷＬＵＰ、昇圧電位供給回路アレイＢＳＶＳＡ、を含む。昇圧回路ＢＳＴＣは、内部ライトイネーブル信号ＷＴＥ、内部リードイネーブル信号ＲＤＥを受けて、昇圧電位ＢＴＶを昇圧電位ノード配線ＷＬＵＰへ供給する。昇圧電位供給回路アレイＢＳＶＳＡは、複数の昇圧電位供給回路（第１供給回路）ＢＳＶＳ０−ＢＳＶＳ７を含む。昇圧電位供給回路ＢＳＶＳ０−ＢＳＶＳ７は、ワード線ＷＬ［０］−ＷＬ［７］の遠端部分Ｂに、それぞれ結合されている。なお、昇圧電位供給回路ＢＳＶＳ０−ＢＳＶＳ７の各々は、図１Ａおよび図１Ｂの昇圧電位供給回路ＢＳＶＳの回路構成と同じであるため、説明は省略される。
昇圧回路ＢＳＴＣ、昇圧電位ノード配線ＷＬＵＰ、昇圧電位供給回路アレイＢＳＶＳＡの配置位置は、行選択駆動回路ＲＤＥＣＤ、制御回路ＣＮＴＣの配置位置から見た場合、メモリアレイＭＡＲＹ、列選択回路ＣＳＥＬＣ１、ＣＳＥＬＣ２および入出力制御回路ＩＯＣ１、ＩＯＣ２の配置位置より、遠方に、配置されている。すなわち、行選択駆動回路ＲＤＥＣＤ、制御回路ＣＮＴＣの配置位置と、昇圧回路ＢＳＴＣ、昇圧電位ノード配線ＷＬＵＰ、昇圧電位供給回路アレイＢＳＶＳＡの配置位置との間に、メモリアレイＭＡＲＹ、列選択回路ＣＳＥＬＣ１、ＣＳＥＬＣ２および入出力制御回路ＩＯＣ１、ＩＯＣ２が配置される。
図２において、行選択駆動回路ＲＤＥＣＤ内に、例示的に示される、複数のインバータ回路ＩＮＶ１の各々は、図１Ｂに示されるインバータ回路ＩＮＶ１に対応するものであり、ワード線ドライバの最終段回路と見做される。ワード線ＷＬ［０］−ＷＬ［７］の近端部分Ａは、インバータ回路ＩＮＶ１の出力端子に結合された部分、あるいは、行選択駆動回路ＲＤＥＣＤとメモリアレイＭＡＲＹの間の部分に位置するワード線ＷＬ［０］−ＷＬ［７］の部分と見做すことが出来る。すなわち、メモリアレイＭＡＲＹは、ワード線ＷＬ［０］−ＷＬ［７］の近端部分Ａとワード線ＷＬ［０］−ＷＬ［７］の遠端部分Ｂとの間に配置される。
次に、各回路の構成に関し、図面を用いて説明する。
＜メモリセルＭＣの構成＞
図４は、図２のメモリセルＭＣの構成を示す。メモリセルＭＣの各々は、ＣＭＯＳ型の６つのトランジスタを含むシングルポートのスタティック型メモリセルとされている。
メモリセルＭＣは、ＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２およびＮチャネルＭＯＳトランジスタＮＤ１、ＮＤ２、ＮＴＭ１、ＮＴＭ２を含む。負荷トランジスタとされるＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２のソース・ドレイン経路は、それぞれ電源電圧ＶＤＤのラインと第１および第２記憶ノードＭＢ，ＭＴとの間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ，ＭＢに接続される。駆動トランジスタとされるＮチャネルＭＯＳトランジスタＮＤ１，ＮＤ２のソース・ドレイン経路は、それぞれ第１および第２記憶ノードＭＢ，ＭＴと接地電位ＶＳＳのラインとの間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ，ＭＢに接続される。転送トランジスタとされるＮチャネルＭＯＳトランジスタＮＴＭ１，ＮＴＭ２のソース・ドレイン経路は、それぞれ記憶ノードＭＢ，ＭＴとビット線／ＢＬ，ＢＬとの間に接続され、それらのゲートはともにワード線ＷＬに接続される。
ＭＯＳトランジスタＰＭ１，ＮＤ１は、第２記憶ノードＭＴの信号の反転信号を第１記憶ノードＭＢに与える第１のインバータを構成する。ＭＯＳトランジスタＰＭ２，ＮＤ２は、第２記憶ノードＭＢの信号の反転信号を第１記憶ノードＭＴに与える第２のインバータを構成する。２つのインバータは、第１および第２記憶ノードＭＢ，ＭＴの間に逆並列に接続されており、ラッチ回路を構成している。
ワード線ＷＬが選択レベルのハイレベルにされると、ＮチャネルＭＯＳトランジスタＮＴＭ１，ＮＴＭ２が導通する。書込データ信号に応じてビット線対ＢＬ，／ＢＬのうちの一方のビット線（たとえばＢＬ）をハイレベルにするとともに他方のビット線（この場合は／ＢＬ）をローレベルにすると、ＭＯＳトランジスタＰＭ２，ＮＤ１が導通するとともにＭＯＳトランジスタＰＭ１，ＮＤ２が非導通になり、記憶ノードＭＢ，ＭＴのレベルがラッチされる。ワード線ＷＬを非選択レベルのローレベルにすると、ＮチャネルＭＯＳトランジスタＮＴＭ１、ＮＴＭ２が非導通になり、メモリセルＭＣにデータ信号が記憶される。
読出動作時は、ビット線対ＢＬ，／ＢＬをハイレベルにプリチャージした後、ワード線ＷＬを選択レベルのハイレベルにする。これにより、ビット線（この場合は／ＢＬ）からＮチャネルＭＯＳトランジスタＮＴＭ１，ＮＴＭ２を介して接地電位ＶＳＳのラインに電流が流出し、ビット線／ＢＬの電位が低下する。ビット線ＢＬと／ＢＬの電位をセンスアンプＳＡにより比較することにより、メモリセルＭＣの記憶データを読出すことができる。
メモリセルＭＣが、ハイレベルのデータ“１”を記憶している場合、第１および第２記憶ノードＭＢ，ＭＴのレベルは、それぞれ“０”、“１”とされる。メモリセルＭＣが、ローレベルのデータ“０”を記憶している場合、第１および第２記憶ノードＭＢ，ＭＴのレベルは、それぞれ“１”、“０”とされる。
＜制御回路ＣＮＴＣ＞
図５は、図２の制御回路ＣＮＴＣの構成を示す。
制御回路ＣＮＴＣは、フリップフロップＦＦ１、フリップフロップＦＦ２、アンド回路ＡＮ１−ＡＮ５，遅延回路ＤＬ、プリデコーダＰＲＩＤＥＣを含む。ＷＥＮは読み出し命令と書き込み命令を識別する書込み制御信号とされるライトイネーブル信号であり、ＣＬＫは読み書き動作の基準となるクロック信号であり、ＣＥＮはクロック信号の有効・無効を制御するチップイネーブル信号である。
フリップフロップＦＦ１は、４ビットのアドレス信号ＡＤ［３：０］をクロック信号ＣＬＫに基づいて取り込み、内部アドレス信号ＡＤＬ［３：０］を生成する。フリップフロップＦＦ２は、ライトイネーブル信号ＷＥＮをクロック信号ＣＬＫに基づいて取り込み、内部ライトイネーブル信号ＷＥＮＬを生成する。アンド回路ＡＮ１は、チップイネーブル信号ＣＥＮとクロック信号ＣＬＫとにより、内部動作クロック信号ＣＫ１を生成する。ＡＮＤ回路ＡＮ２は、一方の入力端子に、内部動作クロック信号ＣＫ１を受けて、プリデコーダＰＲＩＤＥＣの起動トリガー信号とされるデコード起動信号ＴＤＥＣを生成する。ＡＮＤ回路ＡＮ２は、また、他方の入力端子に、デコード起動信号ＴＤＥＣが遅延回路ＤＬにより遅延されたタイミング調整用信号ＢＡＣＫの反転信号を受けて、デコード起動信号ＴＤＥＣのレベルを変化させる。タイミング調整用信号ＢＡＣＫは、センスアンプイネーブル信号ＳＡＥのタイミングを調整する。ＡＮＤ回路ＡＮ３は、デコード起動信号ＴＤＥＣおよび内部ライトイネーブル信号ＷＥＮＬを受けて、リードパルスとされる内部リードイネーブル信号ＲＤＥを生成する。ＡＮＤ回路ＡＮ４は、デコード起動信号ＴＤＥＣおよび内部ライトイネーブル信号ＷＥＮＬの反転信号を受けて、ライトパルスとされる内部ライトイネーブル信号ＷＴＥを生成する。ＡＮＤ回路ＡＮ５は、内部ライトイネーブル信号ＷＥＮＬおよびタイミング調整用信号ＢＡＣＫを受けて、センスアンプイネーブル信号ＳＡＥを生成する。
プリデコーダＰＲＩＤＥＣは、デコード起動信号ＴＤＥＣを受け、内部アドレス信号ＡＤＬ［３：０］をデコードし、４ビットの上位内部行アドレス信号ＲＡ［３：０］、２ビットの下位内部行アドレス信号ＲＧＡ［１：０］、および、２ビットの内部列アドレス信号ＣＡ［１：０］を生成する。
＜プリデコーダＰＲＩＤＥＣ＞
図６は、図５のプリデコーダＰＲＩＤＥＣの構成を示す。
プリデコーダＰＲＩＤＥＣは、４ビットの上位内部行アドレス信号ＲＡ［３］、「２」、「１」、［０］を生成する４つのＡＮＤ回路ＡＮ６−ＡＮ９と、２ビットの下位内部行アドレス信号ＲＧＡ「１」、［０］を生成する２つのＡＮＤ回路ＡＮ１０−ＡＮ１１と、２ビットの内部列アドレス信号ＣＡ「１」、［０］を生成するＡＮＤ回路ＡＮ１２−ＡＮ１３を有する。
ＡＮＤ回路ＡＮ６−ＡＮ９のそれぞれは、内部アドレス信号ＡＤＬ［３］、［２］とデコード起動信号ＴＤＥＣとを受ける様にされ、デコード起動信号ＴＤＥＣの活性化により、内部アドレス信号ＡＤＬ［３］、［２］のデコードを行う。そのため、ＡＮＤ回路ＡＮ６は内部アドレス信号ＡＤＬ［３］の反転信号を受けるようにされ、ＡＮＤ回路ＡＮ７は内部アドレス信号ＡＤＬ［３］、および［２］の反転信号を受けるようにされ、ＡＮＤ回路ＡＮ９は内部アドレス信号ＡＤＬ［２］の反転信号を受けるようにされる。
ＡＮＤ回路ＡＮ１０−ＡＮ１１のそれぞれは、内部アドレス信号ＡＤＬ［１］とデコード起動信号ＴＤＥＣとを受ける様にされ、デコード起動信号ＴＤＥＣの活性化により、内部アドレス信号ＡＤＬ［１］のデコードを行う。ＡＮＤ回路ＡＮ１０は内部アドレス信号ＡＤＬ［１］の反転信号を受けるようにされる。
ＡＮＤ回路ＡＮ１２−ＡＮ１３のそれぞれは、内部アドレス信号ＡＤＬ［０］とデコード起動信号ＴＤＥＣとを受ける様にされ、デコード起動信号ＴＤＥＣの活性化により、内部アドレス信号ＡＤＬ［０］のデコードを行いう。ＡＮＤ回路ＡＮ１２は内部アドレス信号ＡＤＬ［０］の反転信号を受けるようにされる。
＜行選択駆動回路ＲＤＥＣＤ＞
図７は、図２の行選択駆動回路ＲＤＥＣＤの構成を示す。
行選択駆動回路ＲＤＥＣＤは、４ビットの上位内部行アドレス信号ＲＡ［３］、「２」、「１」、［０］と２ビットの下位内部行アドレス信号ＲＧＡ「１」、［０］との組み合わせにより、ワード線ＷＬ［０］、ＷＬ［１］、ＷＬ［２］、・・・、ＷＬ［７］の内の１つのワード線を選択する構成とされており、ＡＮＤ回路ＡＮ２０−２７を含む。ＡＮＤ回路ＡＮ２０−２７のそれぞれは、ワード線駆動回路（ワード線ドライバ）として機能する。
ＡＮＤ回路ＡＮ２０は、内部行アドレス信号ＲＡ［０］と内部行アドレス信号ＲＧＡ「０」とを受けて、ワード線ＷＬ［０］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２１は、内部行アドレス信号ＲＡ［０］と内部行アドレス信号ＲＧＡ「１」とを受けて、ワード線ＷＬ［１］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２２は、内部行アドレス信号ＲＡ［１］と内部行アドレス信号ＲＧＡ「０」とを受けて、ワード線ＷＬ［２］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２３は、内部行アドレス信号ＲＡ［１］と内部行アドレス信号ＲＧＡ「１」とを受けて、ワード線ＷＬ［３］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２４は、内部行アドレス信号ＲＡ［２］と内部行アドレス信号ＲＧＡ「０」とを受けて、ワード線ＷＬ［４］の選択・非選択を制御する。
ＡＮＤ回路ＡＮ２５は、内部行アドレス信号ＲＡ［２］と内部行アドレス信号ＲＧＡ「１」とをうけて、ワード線ＷＬ［５］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２６は、内部行アドレス信号ＲＡ［３］と内部行アドレス信号ＲＧＡ「０」とを受けて、ワード線ＷＬ［６］の選択・非選択を制御する。ＡＮＤ回路ＡＮ２７は、内部行アドレス信号ＲＡ［３］と内部行アドレス信号ＲＧＡ「１」とを受けて、ワード線ＷＬ［７］の選択・非選択を制御する。
図８は、図７のＡＮＤ回路の構成を示す。
ＡＮＤ回路ＡＮＣＫＴ０は、ワード線駆動回路（ワード線ドライバ）として機能するＡＮＤ回路ＡＮ２０−２７の構成例を示す。
ＡＮＤ回路ＡＮＤＣＫＴ０は、内部行アドレス信号ＲＡ及びＲＧＡを受けるＮＡＮＤ回路ＮＡ１と、ＮＡＮＤ回路ＮＡ１の出力ＯＵＴに結合されたインバータ回路ＩＮＶ１とにより構成される。ＮＡ１は、ＰチャネルＭＯＳＦＥＴ ＰＱ１，ＰＱ２とＮチャネルＭＯＳＦＥＴ ＮＱ１，ＮＱ２とを含む。ＰチャネルＭＯＳＦＥＴ ＰＱ１，ＰＱ２のそれぞれは、第１電源電圧ＶＤＤに結合されたソースと、出力ＯＵＴに結合されたドレインと、を有する。ＰチャネルＭＯＳＦＥＴ ＰＱ１，ＰＱ２のゲートは、ＲＡを受ける入力ＩＮ１、ＲＧＡを受ける入力ＩＮ２に、それぞれ結合される。ＮチャネルＭＯＳＦＥＴ ＮＱ１，ＮＱ２のゲートは、ＲＡを受ける入力ＩＮ１、ＲＧＡを受ける入力ＩＮ２に、それぞれ結合される。ＮチャネルＭＯＳＦＥＴ ＮＱ１，ＮＱ２のソース・ドレイン経路は、出力ＯＵＴと第２電源電圧ＶＳＳとの間に、直列に、結合されている。
図８において、このインバータ回路ＩＮＶ１の出力は対応するワード線ＷＬに接続され、ワード線駆動回路（ワード線ドライバ）の最終段回路を構成する。このインバータ回路ＩＮＶ１は、図１Ｂに示したインバータ回路ＩＮＶ１に対応しており、インバータ回路ＩＮＶ１の出力とワード線ＷＬとの接続部分がワード線ＷＬの近端部分Ａに対応する。
＜列選択回路ＣＳＥＬＣ１および入出力制御回路ＩＯＣ１＞
図９は、図２の列選択回路と入出力制御回路とを示す。
列選択回路ＣＳＥＬＣ１は、相補ビット線対（／ＢＬ、ＢＬ）の列選択スイッチＹＳＷと、相補ビット線（／ＢＬ、ＢＬ）のプリチャージ回路およびイコライズ回路を含む。
プリチャージ回路は、相補ビット線対／ＢＬ［０］、ＢＬ［０］を、例えば、電源電圧ＶＤＤのようなプリチャージ電位とするために設けられ、ＰチャネルＭＯＳＦＥＴ ＰＱ１１，ＰＱ１２を含む。ＰチャネルＭＯＳＦＥＴＰ Ｑ１１，ＰＱ１２のソース・ドレイン経路のそれぞれは、電源電圧ＶＤＤと相補ビット線対／ＢＬ［０］、ＢＬ［０］との間に接続される。ＰチャネルＭＯＳＦＥＴ ＰＱ１１，ＰＱ１２のゲートのそれぞれは、内部列アドレス信号ＣＡ「０」を受けるようにカラム選択線ＣＡＬＮ［０］に結合される。
イコライズ回路は、相補ビット線対／ＢＬ［０］、ＢＬ［０］のレベルを均一化するために設けられ、ＰチャネルＭＯＳＦＥＴ ＰＱ１３を含む。ＰチャネルＭＯＳＦＥＴ ＰＱ１３は、そのソース・ドレイン経路が相補ビット線対／ＢＬ［０］、ＢＬ［０］の間に結合され、そのゲートは内部列アドレス信号ＣＡ［０］を受けるようにカラム選択線ＣＡＬＮ［０］に結合される。
列選択スイッチ回路ＹＳＷは、相補ビット線対／ＢＬ［０］、ＢＬ［０］と共有ビット線対ＣＢＲ，ＣＴＲとを選択的に結合するために設けられる。選択スイッチ回路ＹＳＷは、ＮチャネルＭＯＳＦＥＴ ＮＱ１１とＰチャネルＭＯＳＦＥＴ ＰＱ１４およびＮチャネルＭＯＳＦＥＴ ＮＱ１２とＰチャネルＭＯＳＦＥＴ ＰＱ１５を含む。ＮチャネルＭＯＳＦＥＴ ＮＱ１１とＰチャネルＭＯＳＦＥＴ ＰＱ１４のソース・ドレイン経路は、相補ビット線／ＢＬ［０］と共有ビット線ＣＢＲとの間に設けられる。ＮチャネルＭＯＳＦＥＴ ＮＱ１２とＰチャネルＭＯＳＦＥＴ ＰＱ１５のソース・ドレイン経路は、相補ビット線ＢＬ［０］と共有ビット線ＣＴＲとの間に設けられる。ＮチャネルＭＯＳＦＥＴ ＮＱ１１とＰチャネルＭＯＳＦＥＴ ＰＱ１４およびＮチャネルＭＯＳＦＥＴ ＮＱ１２とＰチャネルＭＯＳＦＥＴ ＰＱ１５とは、それぞれＣＭＯＳスイッチとされている。ＮチャネルＭＯＳＦＥＴ ＮＱ１１とＮチャネルＭＯＳＦＥＴ ＮＱ１２のゲートのそれぞれは、内部列アドレス信号ＣＡ「０」を受けるようにカラム選択線ＣＡＬＮ［０］に結合される。ＰチャネルＭＯＳＦＥＴ ＰＱ１４とＰチャネルＭＯＳＦＥＴ ＰＱ１５のゲートのそれぞれは、インバータ回路ＩＮＶ１１を介して内部列アドレス信号ＣＡ「０」の反転信号を受けるように結合される。
列選択回路ＣＳＥＬＣ２には、列選択回路ＣＳＥＬＣ１と同様に、相補ビット線対／ＢＬ［１］、ＢＬ［１］と共有ビット線対ＣＢＲ，ＣＴＲとを選択的に結合するための列選択スイッチＹＳＷ、および、相補ビット線対（／ＢＬ［１］、ＢＬ［１］）のプリチャージ回路およびイコライズ回路を含む。これら列選択スイッチＹＳＷ、プリチャージ回路およびイコライズ回路は、カラム選択線ＣＡＬＮ［１］に供給される内部列アドレス信号ＣＡ「１」により制御される。ここでは、その構成およびその動作の説明は、列選択回路ＣＳＥＬＣ１と同様であり、当業者には容易に理解されるので、省略される。
入出力制御回路ＩＯＣ１は、内部書込み制御信号とされる内部ライトイネーブル信号ＷＴＥ、内部読み出し制御信号とされる内部リードイネーブル信号ＲＤＥ、および、内部センスアンプ活性化信号とされる内部センスアンプイネーブル信号ＳＡＥにより制御される。入出力制御回路ＩＯＣ１は、共有ビット線対ＣＢＲ，ＣＴＲのプリチャージ回路およびイコライズ回路と、データ書き込み回路と、データ出力回路と、を含む。
データ書き込み回路は、データ入力端子Ｄ［０］に供給された書込みデータを選択されたメモリセルへ書き込むために設けられる。データ出力回路は、選択されたメモリセルに格納されたデータを読み出して、データ出力端子Ｑ［０］へ出力するために設けられる。
共有ビット線対ＣＢＲ，ＣＴＲのプリチャージ回路は、ＰチャネルＭＯＳＦＥＴ ＰＱ２１、ＰＱ２２である。ＰチャネルＭＯＳＦＥＴ ＰＱ２１、ＰＱ２２のソース・ドレイン経路のそれぞれは、電源電圧ＶＤＤと共有ビット線対ＣＢＲ，ＣＴＲとの間に接続される。共有ビット線対ＣＢＲ，ＣＴＲのイコライズ回路は、ＰチャネルＭＯＳＦＥＴ ＰＱ２３であり、そのソース・ドレイン経路は共有ビット線対ＣＢＲ，ＣＴＲとの間に結合される。ＰチャネルＭＯＳＦＥＴ ＰＱ２１、ＰＱ２２、ＰＱ２３のゲートは、内部ライトイネーブル信号ＷＴＥ、内部リードイネーブル信号ＲＤＥ、および、内部センスアンプイネーブル信号ＳＡＥを入力とするＯＲ回路ＯＲ１０の出力信号ＩＯＥＱＮにより制御される。
データ書き込み回路は、アンド回路ＡＮ３０，ＡＮＤ３１、書込み選択スイッチ回路ＷＳＷを含む。アンド回路ＡＮ３０は、内部ライトイネーブル信号ＷＴＥと、インバータ回路ＩＮＶ２２を介してデータ入力端子Ｄ［０］のデータと、を受ける。一方、アンド回路ＡＮ３１は、内部ライトイネーブル信号ＷＴＥとデータ入力端子Ｄ［０］のデータを受ける。
書込み選択スイッチ回路ＷＳＷは、アンド回路ＡＮ３０，ＡＮＤ３１の出力と共有ビット線対ＣＢＲ，ＣＴＲとを選択的に結合するために設けられる。書込み選択スイッチ回路ＷＳＷは、ＮチャネルＭＯＳＦＥＴ ＮＱ２１とＰチャネルＭＯＳＦＥＴ ＰＱ２４と、ＮチャネルＭＯＳＦＥＴ ＮＱ２２とＰチャネルＭＯＳＦＥＴ ＰＱ２５とを含む。ＮチャネルＭＯＳＦＥＴ ＮＱ２１とＰチャネルＭＯＳＦＥＴ ＰＱ２４のソース・ドレイン経路は、共有ビット線ＣＢＲとアンド回路ＡＮ３０の出力との間に設けられる。ＮチャネルＭＯＳＦＥＴ ＮＱ２２とＰチャネルＭＯＳＦＥＴ ＰＱ２５のソース・ドレイン経路は、共有ビット線ＣＴＲとアンド回路ＡＮ３１の出力との間に設けられる。ＮチャネルＭＯＳＦＥＴ ＮＱ２１とＰチャネルＭＯＳＦＥＴ ＰＱ２４およびＮチャネルＭＯＳＦＥＴ ＮＱ２２とＰチャネルＭＯＳＦＥＴ ＰＱ２５とは、それぞれＣＭＯＳスイッチとされている。ＮチャネルＭＯＳＦＥＴ ＮＱ２１とＮチャネルＭＯＳＦＥＴ ＮＱ２２のゲートのそれぞれは、内部ライトイネーブル信号ＷＴＥを受けるように結合される。ＰチャネルＭＯＳＦＥＴ ＰＱ２４とＰチャネルＭＯＳＦＥＴ ＰＱ２５のゲートのそれぞれは、インバータ回路ＩＮＶ２１を介して内部ライトイネーブル信号ＷＴＥの反転信号を受けるように結合される。
データ出力回路は、選択されたメモリセルに格納されたデータを読み出して、データ出力端子Ｑ［０］へ出力するために設けられる。データ出力回路は、共有ビット線対ＣＢＲ，ＣＴＲに結合されたセンスアンプＳＡと、センスアンプＳＡの動作を制御するＮチャネルＭＯＳＦＥＴ ＮＱ３３と、ラッチ回路ＬＴ１と、ラッチ回路ＬＴ１の出力をデータ出力端子Ｑ［０］に供給するバッファ回路ＢＦ１と、を含む。センスアンプＳＡは、ＰチャネルＭＯＳＦＥＴ ＰＱ３１とＮチャネルＭＯＳＦＥＴ ＮＱ３１とにより構成された第1インバータ回路と、ＰチャネルＭＯＳＦＥＴ ＰＱ３２とＮチャネルＭＯＳＦＥＴ ＮＱ３２とにより構成された第２インバータ回路とを有する。センスアンプＳＡの第1インバータ回路と第２インバータ回路とは、その入出力とが交差結合されて、フリップフロップ回路を構成する。
ＰチャネルＭＯＳＦＥＴ ＰＱ３１とＮチャネルＭＯＳＦＥＴ ＮＱ３１のソース・ドレイン経路は、第1電源電圧ＶＤＤとＮチャネルＭＯＳＦＥＴ ＮＱ３３のドレインとの間に、直列に接続されている。ＰチャネルＭＯＳＦＥＴ ＰＱ３１とＮチャネルＭＯＳＦＥＴ ＮＱ３１のゲートは共有ビット線ＣＴＲに結合され、ＰチャネルＭＯＳＦＥＴ ＰＱ３１とＮチャネルＭＯＳＦＥＴ ＮＱ３１のドレインは共有ビット線ＣＢＲに結合される。
同様に、ＰチャネルＭＯＳＦＥＴ ＰＱ３２とＮチャネルＭＯＳＦＥＴ ＮＱ３２とのソース・ドレイン経路は、第1電源電圧ＶＤＤとＮチャネルＭＯＳＦＥＴ ＮＱ３３のドレインとの間に、直列に接続されている。ＰチャネルＭＯＳＦＥＴ ＰＱ３２とＮチャネルＭＯＳＦＥＴ ＮＱ３２のゲートは共有ビット線ＣＢＲに結合され、ＰチャネルＭＯＳＦＥＴ ＰＱ３２とＮチャネルＭＯＳＦＥＴ ＮＱ３２のドレインは共有ビット線ＣＴＲに結合される。
ＮチャネルＭＯＳＦＥＴ ＮＱ３３のゲートは、内部センスアンプイネーブル信号ＳＡＥを受ける様に結合される。ＮチャネルＭＯＳＦＥＴ ＮＱ３３は内部センスアンプイネーブル信号ＳＡＥの活性化により、ＯＮ状態とされて、センスアンプＳＡへ動作電流を供給する。
ラッチ回路ＬＴ１は、共有ビット線ＣＴＲに結合された入力と、バッファ回路ＢＦ１に結合された出力と、内部センスアンプイネーブル信号ＳＡＥの反転信号を受ける制御端子とを有する。ラッチ回路ＬＴ１は、内部センスアンプイネーブル信号ＳＡＥの非活性化により、センスアンプにより増幅された共有ビット線ＣＴＲの信号レベルを、選択されたメモリセルの読み出しデータとして取り込む。ラッチ回路ＬＴ１に取り込まれた読み出しデータは、バッファ回路ＢＦ１を介してデータ出力端子Ｑ［０］へ出力される。
＜昇圧回路ＢＳＴＣ＞
図１０は、図１Ａ、図１Ｂ、図２の昇圧回路の構成を示す。
昇圧回路ＢＳＴＣは、図１Ａ、図１Ｂで説明された様に、容量結合方式の昇圧回路とされる。昇圧回路ＢＳＴＣは、内部ライトイネーブル信号ＷＴＥ、内部リードイネーブル信号ＲＤＥを入力とするＯＲ回路ＯＲ２０と、ＯＲ回路ＯＲ２０により制御されるＰチャネルＭＯＳＦＥＴ ＰＱ１００と、昇圧用に設けられたブートストラップ容量素子とされるブート容量素子ＣＡＰと、昇圧電位ＢＴＶを供給される昇圧電位ノード配線ＷＬＵＰと、を含む。昇圧電位ノード配線ＷＬＵＰには、昇圧電位供給回路ＢＳＶＳ（ＢＳＶＳ０−７）が接続される。内部ライトイネーブル信号ＷＴＥ、内部リードイネーブル信号ＲＤＥは、図１Ａ、図１Ｂの第２の入力信号ＩＮ２に対応する。昇圧電位ノード配線ＷＬＵＰは、図１Ａ、図１Ｂの昇圧電位ノード配線ＶＬＵＰに対応する。
ＰチャネルＭＯＳＦＥＴ ＰＱ１００は、ＯＲ回路ＯＲ２０の出力に結合されたゲートと、第1電源電圧ＶＤＤに結合されたソースと、昇圧電位ノード配線ＷＬＵＰに結合されたドレインと、を有する。ブート容量素子ＣＡＰは、第１容量素子ＣＡＰ１と第２容量素子ＣＡＰ２とを含む。第１容量素子ＣＡＰ１は、昇圧電位ノード配線ＷＬＵＰに結合された第１端子と、遅延素子ＤＬ３０を介してＯＲ回路ＯＲ２０の出力に結合された第２端子と、を含む。第２容量素子ＣＡＰ２は、昇圧電位ノード配線ＷＬＵＰに結合された第１端子と、第２電源電圧ＶＳＳの様な参照電位（固定電位）に結合された第２端子と、を含む。
初期状態において、ＯＲ回路ＯＲ２０は、ＶＳＳの様なローレベルのプリチャージ制御信号ＰＣＧＮを、ＰチャネルＭＯＳＦＥＴ ＰＱ１００のゲートへ出力しており、昇圧起動信号ＢＳＴもＶＳＳの様なローレベルとされている。そのため、第１容量素子ＣＡＰ１と第２容量素子ＣＡＰ２は、第1電源電圧ＶＤＤと第２電源電圧ＶＳＳとの間に結合されて充電ないしプリチャージされる。
ＯＲ回路ＯＲ２０は、内部ライトイネーブル信号ＷＴＥ、または、内部リードイネーブル信号ＲＤＥをトリガーとして、プリチャージ制御信号ＰＣＧＮを、ローレベルからＶＤＤの様なハイレベルへ変化させる。これにより、ＰチャネルＭＯＳＦＥＴ ＰＱ１００はＯＦＦ状態にされる。その後、昇圧起動信号ＢＳＴがローレベルからＶＤＤの様なハイレベルへ変化し、第1容量素子ＣＡＰ１の第２端子がＶＤＤの様なハイレベルとされる。これにより、昇圧電位ＢＴＶが、第１容量素子ＣＡＰ１の第１端子に生成され、昇圧電位ノード配線ＷＬＵＰへ供給される。
昇圧電位ＢＴＶの電位は、第１容量素子ＣＡＰ１の容量値と、昇圧電位ノード配線ＷＬＵＰの寄生容量の容量値との総容量により決定される電位まで昇圧される。第２容量素子ＣＡＰ２は、昇圧電位ノード配線ＷＬＵＰの寄生容量の容量値が比較的小さい場合、昇圧電位ＢＴＶの最大電位が高くなりすぎない様に、調整可能とするために設けられる。すなわち、第２容量素子ＣＡＰ２により、ワード線の選択レベル（ハイレベル）の電位レベルが調整できるので、スタティックノイズマージン（ＳＮＭ）によるメモリセルのデータ破壊は防止される。
＜記憶装置ＭＥＭの概略的な動作例＞
図１１は、図２の記憶装置の概略的な動作例の波形図を示す。
図１１の例では、クロック信号ＣＬＫが立ち上がった際、チップイネーブル信号ＣＥＮが‘Ｌ’レベル(ローレベル)かつライトイネーブル信号ＷＥＮが‘Ｌ’レベルの場合には書き込み（ライト）サイクル（Ｔ０）が実行され、ＣＥＮが‘Ｌ’レベルかつＷＥＮが‘Ｈ’レベル（ハイレベル）の場合には読み出し（リード）サイクル（Ｔ１）が実行される。
ライトサイクル（Ｔ０）においては、まず、制御回路ＣＮＴＣが、クロック信号ＣＬＫの立ち上がりを受けてデコード起動信号ＴＤＥＣを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。また、制御回路ＣＮＴＣは、内部ライトイネーブル信号ＷＴＥとして‘Ｈ’レベルを出力し、内部リードイネーブル信号ＲＤＥを“Ｌ”レベルにする。プリデコーダＰＲＩＤＥＣは、ＴＤＥＣの‘Ｈ’レベルへの遷移を受けて行選択信号(行アドレス信号)ＲＡ［０］，ＲＧＡ［０］および列選択信号(列アドレス信号)ＣＡ［０］を生成し、行選択駆動回路ＲＤＥＣＤは、ＲＡ［０］，ＲＧＡ［０］に応じたワード線（ここではＷＬ［０］）を立ち上げる。一方、これと並行して、外部端子Ｄ［０］からのデータ入力信号Ｄiｎが入出力制御回路ＩＯＣ１に入力されている。入出力制御回路ＩＯＣ１は、前述したＷＴＥの‘Ｈ’レベルを受けてＩＯＣ１からの入力信号を増幅し、列選択回路ＣＳＥＬＣ１は、入出力制御回路ＩＯＣ１の出力をＣＡ［０］に応じたビット線対（ここでは／ＢＬ［０］，ＢＬ［０］）に接続する。これによって、選択されたメモリセルＭＣにＤｉｎの情報が書き込まれる。その後、立ち上げられているワード線ＷＬ［０］は、デコード起動信号ＴＤＥＣの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて立ち下げられる。
リードサイクル（Ｔ１）においては、まず、制御回路ＣＮＴＣが、クロック信号ＣＬＫの立ち上がりを受けてデコード起動信号ＴＤＥＣを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。また、制御回路ＣＮＴＣは、内部ライトイネーブル信号ＷＴＥとして‘Ｌ’レベルとし、内部リードイネーブル信号ＲＤＥを“Ｈ”レベルにする。プリデコーダＰＲＩＤＥＣは、ＴＤＥＣの‘Ｈ’レベルへの遷移を受けて、行選択信号ＲＡ［０］，ＲＧＡ［０］および列選択信号ＣＡ［０］を生成する。この例では、行選択信号ＲＡ［０］，ＲＧＡ［０］ワード線ＷＬ０が選択され、列選択信号ＣＡ０によってビット線対（／ＢＬ［０］，ＢＬ［０］）が選択されるものとする。行選択駆動回路ＲＤＥＣＤは、ＲＡ［０］，ＲＧＡ［０］に応じたワード線ＷＬ［０］を立ち上げ、これに応じてＷＬ［０］に接続された各メモリセルＭＣの記憶データが対応するビット線対に読み出される。ここでは、その内の／ＢＬ［０］，ＢＬ［０］における読み出し信号が列選択回路ＣＳＥＬＣを介してセンスアンプに伝送される。
一方、これと並行して、デコード起動信号ＴＤＥＣの‘Ｈ’レベルへの遷移を受け、センスアンプイネーブル信号ＳＡＥを有効状態（‘Ｈ’レベル）に遷移させる。センスアンプは、このＳＡＥの‘Ｈ’レベルをトリガーとして、前述した列選択回路ＣＳＥＬＣを介して伝送された／ＢＬ［０］，ＢＬ［０］の読み出し信号を増幅する。そして、この増幅された信号が、入出力制御回路ＩＯＣ１を介してデータ出力信号Ｄｏｕｔとして外部端子Ｑ［０］に出力される。また、立ち上げられているワード線ＷＬ［０］は、デコード起動信号ＴＤＥＣの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて立ち下げられる。
図１１には、ワード線ＷＬ０の近端部分Ａ（ＷＬ［０］Ａ）、実施例１に係るワード線ＷＬ０の遠端部分Ｂ（ＷＬ［０］Ｂ）、および、比較例に係るワード線ＷＬ０の遠端部分Ｂ（ＣＯＭＰ ＷＬ［０］Ｂ‘）と、の波形が示される。
ワード線（ここではＷＬ［０］）の立ち上げにおいて、昇圧回路ＢＳＴＣおよび昇圧電位供給回路ＢＳＶＳは、以下の動作を実行する。
昇圧回路ＢＳＴＣは、ライトサイクルＴ０では内部ライトイネーブル信号ＷＴＥのＬ’レベルから‘Ｈ’レベルへの遷移に同期して、または、リードサイクルＴ１では内部ライトイネーブル信号ＲＤＥのＬ’レベルから‘Ｈ’レベルへの遷移に同期して、ＰＣＧＮを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。所定の時間経過後、昇圧起動信号ＢＳＴが‘Ｌ’レベルから‘Ｈ’レベルに遷移し、昇圧電圧ＢＴＶが生成され、昇圧電圧ＢＴＶが昇圧電位ノード配線ＷＬＵＰへ供給される。昇圧電位供給回路ＢＳＶＳ０において、ワード線ＷＬ［０］の遠端部分Ｂの電位がインバータ回路ＩＮＶ２の論理閾値レベルに達すると、インバータ回路ＩＮＶ２の出力が‘Ｈ’レベルから‘Ｌ’レベルに遷移し、ＰチャネルＭＯＳＦＥＴ ＰＴ３がＯＮ状態にされる。これにより、昇圧電位ノード配線ＷＬＵＰの昇圧電圧ＢＴＶがワード線ＷＬ［０］の遠端部分Ｂに供給され始め、ワード線ＷＬ［０］の遠端部分Ｂの電位をＶＤＤのような‘Ｈ’レベルへ引き上げる。
昇圧電位ＢＴＶによる遠端部分Ｂのハイレベルの電位レベルは、昇圧電位ＢＴＶまで上昇することはなく、電源電圧ＶＤＤの電位レベルに維持される。ワード線ＷＬ［０］の遠端部分Ｂの信号レベルがＶＤＤ以上の電位となる場合も想定されるが、ワード線ＷＬ［０］の近端部分Ａを駆動する図８のインバータ回路ＩＮＶ１のＰチャネルＭＯＳＦＥＴ ＰＴ１がＯＮ状態となっているため、電源電圧ＶＤＤ以上の電位は、低インピーダンス電源である第１電源電圧ＶＤＤ側へ吸収されることとなる。そのため、ワード線の電位が過剰な高電圧とされないので、スタティックノイズマージン（ＳＮＭ）によるメモリセルのデータ破壊は防止される。
また、昇圧電位ノード配線ＷＬＵＰに供給される昇圧電圧ＢＴＶは、直流的な固定電位を持たない、容量結合方式（ブートストラップ方式）により生成されている。そのため、ワード線の非選択への遷移時、すなわち、ワード線の遠端部分Ｂの電位の‘Ｈ’レベルから‘Ｌ’レベルの遷移に対し、その動作を阻害することはない。
ワード線ＷＬ［０］の近端部分Ａは、比較的早い段階に‘Ｌ’レベルから‘Ｈ’レベルへ遷移する。一方、ワード線ＷＬ［０］の遠端部分Ｂの‘Ｌ’レベルから‘Ｈ’レベルへの遷移は、ワード線ＷＬ０の寄生抵抗および負荷容量により、ワード線ＷＬ［０］の近端部分Ａの‘Ｌ’レベルから‘Ｈ’レベルへの遷移より、遅れてしまうものの、ワード線ＷＬ［０］の遠端部分Ｂは‘Ｈ’レベルにされる。
一方、比較例に係るワード線ＷＬ０の遠端部分Ｂ（ＣＯＭＰ ＷＬ［０］Ｂ‘）は、昇圧回路および昇圧電位供給回路を有さない場合の波形を示す。ＣＯＭＰ ＷＬ［０］Ｂ‘に示される様に、‘Ｌ’レベルから‘Ｈ’レベルへ遷移において、ワード線ＷＬ０の寄生抵抗および負荷容量により波形に鈍りが発生する。そのため、ＷＬ［０］Ｂの波形と比較して、‘Ｈ’レベルへの遷移が遅れる。以下で、図面を用いてさらに詳細に説明する。
＜ワード線ＷＬ０の遠端部分Ｂの電位＞
図１２は、ワード線ＷＬ０の遠端部分Ｂの電位を説明する波形図である。図１２には、ワード線ＷＬ０の遠端部分Ｂの電位と昇圧電位ノード配線ＷＬＵＰの電位とが示される。
時刻ｔ１でワード線ＷＬ０の遠端部分Ａの電位が‘Ｌ’レベルから‘Ｈ’レベルへ遷移したものとする。時刻ｔ２にて、ワード線ＷＬ０の遠端部分Ｂの電位がＬ’レベル（ＶＳＳ）から上昇し始める。時刻ｔ３では、昇圧起動信号ＢＳＴが‘Ｌ’レベルから‘Ｈ’レベルに遷移し、昇圧電圧ＢＴＶが生成される。昇圧電圧ＢＴＶの電位は、ＶＤＤ＋ΔＶ（Ｂｏｏｓｔ）として示される。時刻ｔ４で、ワード線ＷＬ０の遠端部分Ｂの電位がＶＤＤ／２となると、昇圧電位供給回路ＢＳＶＳのインバータ回路ＩＮＶ２の論理閾値レベルに達する。そのため、インバータ回路ＩＮＶ２の出力が‘Ｈ’レベルから‘Ｌ’レベルの遷移し、昇圧電位供給回路ＢＳＶＳのＰチャネルＭＯＳＦＥＴ ＰＴ３がＯＮ状態にされる。これにより、昇圧電位ノード配線ＷＬＵＰの昇圧電圧ＢＴＶがワード線ＷＬ［０］の遠端部分Ｂに供給され始め、太線Ｌｂで示される様に、ワード線ＷＬ［０］の遠端部分Ｂの電位レベルをＶＤＤのような‘Ｈ’レベルへ引き上げる。時刻ｔ５で、昇圧回路ＢＳＴＣのブート容量ＣＡＰ１，ＣＡＰ２に充電された電荷がワード線ＷＬ［０］の遠端部分Ｂへ放電され、ワード線ＷＬ［０］の遠端部分Ｂの電位レベルがＶＤＤのような‘Ｈ’レベルに維持される。
なお、図１２において、点線Ｌａは、昇圧回路ＢＳＴＣおよび昇圧電位供給回路ＢＳＶＳを有さない場合の比較例に係るワード線ＷＬ０の遠端部分Ｂ（ＣＯＭＰ ＷＬ［０］Ｂ‘）の電位の遷移を示している。
＜容量素子ＣＡＰ１とＣＡＰ２の設定例＞
図１３は、図１０の容量素子ＣＡＰ１とＣＡＰ２の設定例を示す。
図１３は、メモリアレイ構成と第1容量素子ＣＡＰ１、第２容量素子ＣＡＰ２の値との例が示される。メモリアレイの高さ（Ｈ）はワード線の配線長とほぼ同一であり、または、データ線対の数と比例する。メモリアレイの幅（Ｗ）は、データ線の配線長、昇圧電位ノード配線ＷＬＵＰの配線長とほぼ同一であり、または、ワード線の数に比例する。
アレイ１は、ワード線数がＮ本、データ線対数がＭ対の場合を示し、メモリアレイの高さＨおよび幅Ｗは、Ｈ１およびＷ１とされる。この場合、第1容量素子ＣＡＰ１、第２容量素子ＣＡＰ２のそれぞれの値は、例えば、Ｃ１１，Ｃ２１とする。
アレイ２は、ワード線数がＮ本、データ線対数がＭ対より少ないＩ対（Ｉ＜Ｍ）の場合を示し、メモリアレイの高さＨおよび幅Ｗは、Ｈ１およびＷ１より狭いＷ２（Ｗ２＜Ｗ１）とされる。この場合、第1容量素子ＣＡＰ１、第２容量素子ＣＡＰ２のそれぞれの値は、Ｃ１１より少ないＣ１２（＜Ｃ１１），Ｃ２１とされる。
アレイ３は、ワード線数がＮ本より少ないＫ本（Ｋ＜Ｎ）、データ線対数がＭ対の場合を示し、メモリアレイの高さＨおよび幅Ｗは、Ｈ１より低いＨ２（＜Ｈ１）およびＷ１とされる。この場合、第1容量素子ＣＡＰ１、第２容量素子ＣＡＰ２のそれぞれの値は、Ｃ１１，Ｃ２１より大きいＣ２２（＞Ｃ２１）とされる。
なお、図１３には記載されないが、ワード線数がＮ本より少ないＫ本（Ｋ＜Ｎ）、かつ、データ線対数がＭ対より少ないＩ対（Ｉ＜Ｍ）のアレイの場合、メモリアレイの高さＨおよび幅Ｗは、Ｈ１より低いＨ２（＜Ｈ１）、Ｗ１より狭いＷ２（Ｗ２＜Ｗ１）とされる。この場合、第1容量素子ＣＡＰ１、第２容量素子ＣＡＰ２のそれぞれの値は、Ｃ１１より少ないＣ１２（＜Ｃ１１），Ｃ２１より大きいＣ２２（＞Ｃ２１）とされる。
すなわち、第1容量素子ＣＡＰ１、第２容量素子ＣＡＰ２の値は、メモリアレイ高さ（Ｈ）と幅（Ｗ）との関係でその値が設定されている。
したがって、半導体装置１に、複数の記憶装置ＭＥＭが設けられ、それらのメモリセルアレイのメモリアレイの高さＨおよび幅Ｗが異なる場合、第1容量素子ＣＡＰ１、第２容量素子ＣＡＰ２の値も異なる。
＜記憶装置の概略的なレイアウト配置＞
図１４は、図２の記憶装置の概略的なレイアウト配置を示す。
なお、図１４には、例示的に、ワード線ドライバ（ＩＮＶ１）、メモリセル（ＭＣ）、ワード線（ＷＬ）、相補ビット線対（／ＢＬ、ＢＬ）および、昇圧電位供給回路（ＢＳＶＳ）が示されているが、実際には、図２に示されるような構成とされている。
記憶装置ＭＥＭは、ほぼ四角形のメモリマクロＩＰとして半導体チップ上に形成される。行選択駆動回路ＲＤＥＣＤは、紙面において、四角形のメモリマクロＩＰの左上側に、配置される。制御回路ＣＮＴＣは、紙面において、行選択駆動回路ＲＤＥＣＤの下側に配置される。行選択駆動回路ＲＤＥＣＤの右側には、ほぼ四角形のメモリアレイＭＡＲＹ、昇圧電位供給回路アレイＢＳＶＳＡ、昇圧電位ノード配線ＷＬＵＰが順次配置される。制御回路ＣＮＴＣの右側には、列選択回路ＣＳＥＬＣ（ＣＳＥＬＣ１、ＣＳＥＬＣ２）および入出力制御回路ＩＯＣ（ＩＯＣ１，ＩＯＣ２）、昇圧回路ＢＳＴＣが順次配置される。
言い換えれば、記憶装置ＭＥＭは、第１辺ＳＤ１と、第１辺ＳＤ１に対向する第２辺ＳＤ２と、第１辺ＳＤ１と第２辺ＳＤ２との間に設けられた第３辺ＳＤ３と、第３辺ＳＤ３に対向する第４辺ＳＤ４とからなる四角形の外形とされている。第１辺ＳＤ１に沿うように、行選択駆動回路ＲＤＥＣＤおよび制御回路ＣＮＴＣが配置される。第２辺ＳＤ２に沿うように、昇圧電位供給回路アレイＢＳＶＳＡ、昇圧電位ノード配線ＷＬＵＰおよび昇圧回路ＢＳＴＣが配置される。行選択駆動回路ＲＤＥＣＤと昇圧電位供給回路アレイＢＳＶＳＡとの間に、メモリアレイＭＡＲＹが配置される。メモリアレイＭＡＲＹと第４辺ＳＤ４との間に、列選択回路ＣＳＥＬＣおよび入出力制御回路ＩＯＣが配置される。列選択回路ＣＳＥＬＣは、メモリアレイＭＡＲＹと入出力制御回路ＩＯＣとの間に配置される。昇圧回路ＢＳＴＣは、入出力制御回路ＩＯＣと第２辺ＳＤ２との間に配置される。昇圧電位ノード配線ＷＬＵＰは、昇圧電位供給回路アレイＢＳＶＳＡと第２辺ＳＤ２の間に配置される。
また、メモリアレイＭＡＲＹから見た場合、メモリアレイＭＡＲＹは、第１辺ＭＳＤ１と、第１辺ＭＳＤ１に対向する第２辺ＭＳＤ２と、第１辺ＭＳＤ１と第２辺ＭＳＤ２との間に設けされた第３辺ＭＳＤ３と、第３辺ＭＳＤ３に対向する第４辺ＭＳＤ４とからなるほぼ四角形の外形とされている。行選択駆動回路ＲＤＥＣＤは、第１辺ＭＳＤ１に沿うように配置される。昇圧電位供給回路アレイＢＳＶＳＡは第２辺ＭＳＤ２に沿うように配置される。列選択回路ＣＳＥＬＣは第３辺ＭＳＤ３に沿うように配置される。入出力制御回路ＩＯＣは、列選択回路ＣＳＥＬＣに沿うように、かつ、列選択回路ＣＳＥＬＣが第３辺ＭＳＤ３と入出力制御回路ＩＯＣとの間に配置される様に、配置される。昇圧電位ノード配線ＷＬＵＰは、昇圧電位供給回路アレイＢＳＶＳＡに沿うように、かつ、昇圧電位供給回路アレイＢＳＶＳＡが第２辺ＭＳＤ２と昇圧電位ノード配線ＷＬＵＰとの間に配置される様に、配置される。制御回路ＣＮＴＣは、列選択回路ＣＳＥＬＣの下側で、かつ、入出力制御回路ＩＯＣおよび列選択回路ＣＳＥＬＣの右側に配置される。昇圧回路ＢＳＴＣは、入出力制御回路ＩＯＣが制御回路ＣＮＴＣと昇圧回路ＢＳＴＣとの間に配置されるように、入出力制御回路ＩＯＣの右側に配置される。
このように、昇圧電位供給回路アレイＢＳＶＳＡ、昇圧電位ノード配線ＷＬＵＰおよび昇圧回路ＢＳＴＣは、紙面において、ほぼ四角形のメモリマクロＩＰの右側に、すなわち、ワード線ドライバ（ＩＮＶ１）の接続されるワード線（ＷＬ）の一端の部分（近端部分Ａ）とは反対側のワード線の他端の部分（遠端部分Ｂ）の側に、まとめて配置される。これにより、ワード線の他端の部分（遠端部分Ｂ）の電位を速やかに上昇させることが出来ると共に、面積の増加も比較的少なく出来る。
図１５は、実施例２に係る記憶装置ＭＥＭのブロック図である。
図１５は、図２の記憶装置ＭＥＭの他の実施例であり、図２と異なる部分を説明する。図１５の記憶装置ＭＥＭには、図２の記憶装置ＭＥＭに対して、さらに、昇圧電位供給回路（第２供給回路）ＢＳＶＳ１０、ＢＳＶＳ１１、昇圧電位ノード配線ＣＡＵＰおよび昇圧回路（第２昇圧回路）ＢＳＴＣ２が設けられる。昇圧電位供給回路ＢＳＶＳ１０、ＢＳＶＳ１１、昇圧電位ノード配線ＣＡＵＰおよび昇圧回路ＢＳＴＣ２は、内部列アドレス信号ＣＡ「０」、内部列アドレス信号ＣＡ「１」が供給されるカラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の遠端部分ＢＢの電位を持ち上げるために設けられる。なお、カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の近端部分はＡＡとして示される。カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］は、図１Ｂに示される、金属からなる信号配線ＬＮに対応する。
図１５において、昇圧電位供給回路ＢＳＶＳ１０はカラム選択線ＣＡＬＮ［０］の遠端部分Ｂと昇圧電位ノード配線ＣＡＵＰとの間に結合される。同様に、昇圧電位供給回路ＢＳＶＳ１１はカラム選択線ＣＡＬＮ［１］の遠端部分ＢＢと昇圧電位ノード配線ＣＡＵＰとの間に結合される。昇圧電位ノード配線ＣＡＵＰは、昇圧回路ＢＳＴＣ２に結合され、昇圧回路ＢＳＴＣ２から昇圧電圧を受ける様にされている。
昇圧電位供給回路ＢＳＶＳ１０、ＢＳＶＳ１１の各々は、図１Ｂの昇圧電位供給回路ＢＳＶＳと同じ構成を利用でき、インバータ回路ＩＮＶ２とＰチャネルＭＯＳＦＥＴ ＰＴ３とを含む。また、昇圧回路ＢＳＴＣ２は、図１０の昇圧回路ＢＳＴＣの構成を利用でき、内部ライトイネーブル信号ＷＴＥおよび内部リードイネーブル信号ＲＤＥを受けるＯＲ２０，ＤＬ３０，ＰＱ３１、ＣＡＰ１、ＣＡＰ２を含む。
図１５の制御回路ＣＮＴＣは、図６のプリデコーダＰＲＩＤＥＣを含み、内部列アドレス信号ＣＡ［０］、ＣＡ［１］はＡＮＤ回路１２およびＡＮＤ回路１３により生成される。ＡＮＤ回路１２およびＡＮＤ回路１３の構成を説明する。ＡＮＤ回路１２およびＡＮＤ回路１３の出力とカラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］との接続部分ないしその近傍がカラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の近端部分ＡＡと見做される。
図１６Ａは、図６のＡＮＤ回路１２の構成を示す。ＡＮＤ回路ＡＮ１２は、列選択線ないしカラム選択線ＣＡＬＮ［０］の駆動回路（カラム線ドライバ）として機能するＡＮＤ回路である。
ＡＮＤ回路ＡＮ１２は、ＡＤＬ［０］を受けるインバータ回路ＩＮＶ４０と、インバータ回路ＩＮＶ４０の出力ＯＵＴ４０とＴＤＥＣを受けるＮＡＮＤ回路ＮＡ４０と、ＮＡＮＤ回路ＮＡ４０の出力ＯＵＴ４１に結合されたインバータ回路ＩＮＶ１とにより構成される。
ＩＮＶ４０は、ＰチャネルＭＯＳＦＥＴ ＰＱ４１とＮチャネルＭＯＳＦＥＴ ＮＱ４１とを含む。ＰチャネルＭＯＳＦＥＴ ＰＱ４１とＮチャネルＭＯＳＦＥＴ ＮＱ４１のゲートは、ＡＤＬ［０］を受ける入力ＩＮ１に結合され、それらのソース・ドレイン経路は、第１電源電圧ＶＤＤと第２電源電圧ＶＳＳとの間に、直列に、結合されている。
ＮＡＮＤ回路ＮＡ４０は、ＰチャネルＭＯＳＦＥＴ ＰＱ４２，ＰＱ４３とＮチャネルＭＯＳＦＥＴ ＮＱ４２，ＮＱ４３とを含む。ＰチャネルＭＯＳＦＥＴ ＰＱ４２，ＰＱ４３のそれぞれは、第１電源電圧ＶＤＤに結合されたソースと、出力ＯＵＴ４１に結合されたドレインと、を有する。ＰチャネルＭＯＳＦＥＴ ＰＱ４２，ＰＱ４３のゲートは、インバータ回路ＩＮＶ４０の出力ＯＵＴ４０とＴＤＥＣを受ける入力ＩＮ２に、それぞれ結合される。ＮチャネルＭＯＳＦＥＴ ＮＱ４２，ＮＱ４３のゲートは、インバータ回路ＩＮＶ４０の出力ＯＵＴ４０とＴＤＥＣを受ける入力ＩＮ２に、それぞれ結合される。ＮチャネルＭＯＳＦＥＴ ＮＱ４２，ＮＱ４３のソース・ドレイン経路は、出力ＯＵＴ４１と第２電源電圧ＶＳＳとの間に、直列に、結合されている。
図１６Ａにおいて、このインバータ回路ＩＮＶ１の出力はカラム選択線ＣＡＬＮ［０］に接続され、カラム選択線ＣＡＬＮ［０］の駆動回路（カラム線ドライバ）の最終段を構成する。このインバータ回路ＩＮＶ１は、図１Ｂに示したインバータ回路ＩＮＶ１に対応しており、インバータ回路ＩＮＶ１の出力とカラム選択線ＣＡＬＮ［０］との接続部分がカラム選択線ＣＡＬＮ［０］の近端部分ＡＡに対応する
図１６Ｂは、図６のＡＮＤ回路１３の構成を示す。
ＡＮＤ回路ＡＮ１３は、列選択線ないしカラム選択線ＣＡＬＮ［１］の駆動回路（カラム線ドライバ）として機能するＡＮＤ回路である。
ＡＮＤ回路ＡＮ１３は、ＡＤＬ［０］及びＴＤＥＣを受けるＮＡＮＤ回路ＮＡ５０と、ＮＡＮＤ回路ＮＡ５０の出力ＯＵＴ５０に結合されたインバータ回路ＩＮＶ１とにより構成される。ＮＡＮＤ回路ＮＡ５０は、ＰチャネルＭＯＳＦＥＴ ＰＱ５１，ＰＱ５２とＮチャネルＭＯＳＦＥＴ ＮＱ５１，ＮＱ５２とを含む。ＰチャネルＭＯＳＦＥＴ ＰＱ５１，ＰＱ５２のそれぞれは、第１電源電圧ＶＤＤに結合されたソースと、出力ＯＵＴ５０に結合されたドレインと、を有する。ＰチャネルＭＯＳＦＥＴ ＰＱ５１，ＰＱ５２のゲートは、ＡＤＬ［０］を受ける入力ＩＮ１、ＴＤＥＣを受ける入力ＩＮ２に、それぞれ結合される。ＮチャネルＭＯＳＦＥＴ ＮＱ５１，ＮＱ５２のゲートは、ＡＤＬ［０］を受ける入力ＩＮ１、ＴＤＥＣを受ける入力ＩＮ２に、それぞれ結合される。ＮチャネルＭＯＳＦＥＴ ＮＱ５１，ＮＱ５２のソース・ドレイン経路は、出力ＯＵＴ５０と第２電源電圧ＶＳＳとの間に、直列に、結合されている。
図１６Ｂにおいて、このインバータ回路ＩＮＶ１の出力は、カラム選択線ＣＡＬＮ［１］に接続され、カラム選択線ＣＡＬＮ［１］の駆動回路（カラム線ドライバ）の最終段を構成する。このインバータ回路ＩＮＶ１は、図１Ｂに示したインバータ回路ＩＮＶ１に対応しており、インバータ回路ＩＮＶ１の出力とカラム選択線ＣＡＬＮ［１］との接続部分がカラム選択線ＣＡＬＮ［１］の近端部分ＡＡに対応する。
カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］には、図９で説明された様に、行選択回路ＣＳＥＬＣ１、ＣＳＥＬＣ２のカラム選択ＭＯＳＦＥＴ（図９のＮＱ１１、ＮＱ１２，ＰＱ１４，ＰＱ１５等）、プリチャージ回路およびイコライズ回路（図９のＰＱ１１、ＰＱ１２、ＰＱ１３，ＩＮＶ１１等）が接続される。メモリアレイＭＡＲＹ内に設けられるＭＡＴの数が多くなる場合、および、ＭＡＴ内の設けられる相補データ線対の数が多くされる場合、カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］は比較的長い距離で配線されるので、カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の配線の寄生抵抗は大きくなる。
図１５に示されるように、ワード線ＷＬのために設けられた昇圧電位供給回路ＢＳＶＳ０−７、昇圧電位ノード配線ＷＬＵＰおよび昇圧回路ＢＳＴＣに加え、カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］のために、昇圧電位供給回路ＢＳＶＳ１０、ＢＳＶＳ１１、昇圧電位ノード配線ＣＡＵＰおよび昇圧回路ＢＳＴＣ２が設けられる。したがって、実施例１で説明された効果と、さらに、下記の効果も得られる。
すなわち、昇圧回路ＢＳＴＣ２から生成された昇圧電位ＢＴＶによるカラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の遠端部分ＢＢのハイレベルＨの電位レベルは、昇圧電位ＢＴＶまで上昇することはなく、電源電圧ＶＤＤの電位レベルに維持される。カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の遠端部分ＢＢの信号レベルがＶＤＤ以上の電位となる場合も想定されるが、カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の近端部分ＡＡを駆動する図１６Ａ、図１６Ｂのインバータ回路ＩＮＶ１のＰチャネルＭＯＳＦＥＴ ＰＴ１がＯＮ状態となっている。そのため、電源電圧ＶＤＤ以上の電位は、低インピーダンス電源である第1電源電圧ＶＤＤ側へ吸収されることとなる。カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の遠端部分ＢＢの‘Ｌ’レベルから‘Ｈ’レベルへの遷移は、カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の寄生抵抗および負荷容量により、カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の近端部分ＡＡの‘Ｌ’レベルから‘Ｈ’レベルへの遷移より、遅れてしまう。しかし、カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の遠端部分ＢＢは高速に‘Ｈ’レベルにされる。
したがって、カラム選択線ＣＡＬＮ［０］、ＣＡＬＮ［１］の選択レベルへの遷移動作は速くされるので、行選択回路ＣＳＥＬＣ１、ＣＳＥＬＣ２のカラム選択ＭＯＳＦＥＴ（図９のＮＱ１１、ＮＱ１２，ＰＱ１４，ＰＱ１５等）、プリチャージ回路およびイコライズ回路（図９のＰＱ１１、ＰＱ１２、ＰＱ１３，ＩＮＶ１１等）の動作が早くされる。
これにより、記憶装置ＭＥＭのメモリセルの選択動作は、ワード線の選択動作の高速化とカラム選択ＭＯＳＦＥＴの選択動作の高速化とにより、高速化される。
図１７は、実施例３に係る記憶装置のブロック図である。
図１７は、メモリセルＭＣとしてデュアルポート型メモリセル（２ポート型メモリセル）を用いた記憶装置（ＳＲＡＭ）の模式的なブロック図である。図１８は、デュアルポート型メモリセルの構成を示す。デュアルポート型メモリセルにおいて、第１ポートはポートＡ、第２ポートはポートＢとして以下説明される。
まず、図１８の説明がされ、その後、図１７の説明がされる。
＜デュアルポート型メモリセル＞
図１８は、８つのトランジスタで構成されるデュアルポート型メモリセル８Ｔ ＤＰ−ＳＲＡＭセルの構成を示している。図１８に図示されているように、８Ｔ ＤＰ−ＳＲＡＭセルは、ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＤ１，ＮＤ２，ＮＴＭ１−ＭＴＭ４と、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＭ１、ＰＭ２とで構成される。
ＮＭＯＳトランジスタＮＤ１、ＮＤ２及びＰＭＯＳトランジスタＰＭ１、ＰＭ２は、クロスカップルされた２つのインバータを構成している。ＮＭＯＳトランジスタＮＤ１、ＮＤ２は、それぞれ、ドレインが記憶ノードＭＢ、ＭＴに接続されており、ソースが共通に接地されている。ＰＭＯＳトランジスタＰＭ１、ＰＭ２は、それぞれ、ドレインが記憶ノードＭＢ、ＭＴに接続されており、ソースが共通に電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＮＤ１、ＰＭＯＳトランジスタＰＭ１のゲートは、記憶ノードＭＴに共通に接続されており、ＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ２のゲートは、記憶ノードＭＢに共通に接続されている。
ＮＭＯＳトランジスタＮＴＭ１，ＭＴＭ２は、記憶ノードＭＢ，ＭＴと、ポートＡ側ビット線対／ＡＢＬ、ＡＢＬ、の間に設けられた選択トランジスタである。ＮＭＯＳトランジスタＮＴＭ１は、記憶ノードＭＢとポートＡ側ビット線／ＡＢＬの間に接続され、ＮＭＯＳトランジスタＮＴＭ２は、記憶ノードＭＴとポートＡ側ビット線ＡＢＬの間に接続されている。ＮＭＯＳトランジスタＮＴＭ１，ＮＴＭ２のゲートは、ポートＡ側ワード線ＡＷＬに共通に接続されている。
ＮＭＯＳトランジスタＮＴＭ３、ＮＴＭ４は、記憶ノードＭＢ、ＭＴと、ポートＢ側ビット線対／ＢＢＬ、ＢＢＬの間に設けられた選択トランジスタである。ＮＭＯＳトランジスタＮＴＭ３は、記憶ノードＭＢとポートＢ側ビット線／ＢＢＬの間に接続され、ＮＭＯＳトランジスタＮＴＭ４は、記憶ノードＭＴとポートＢ側ビット線ＢＢＬの間に接続されている。ＮＭＯＳトランジスタＮＴＭＴ３、ＮＴＭ４のゲートは、ポートＢ側ワード線ＢＷＬに共通に接続されている。
＜デュアルポート型メモリセルを用いた記憶装置の構成＞
図１７には、ポートＡ側のため、ポートＡ用制御回路ＣＮＴＣＡ、ポートＡ用列選択回路ＣＳＥＬＣＡ１，ＣＳＥＬＣＡ２，ポートＡ用入出力回路ＩＯＣＡ１、ＩＯＣＡ２、ポートＡ用昇圧回路ＢＳＴＣＡ，ポートＡ用昇圧電位ノード配線ＡＷＬＵＰが設けられる。ポートＡ用制御回路ＣＮＴＣＡは、ポートＡ用のクロック信号ＣＬＫＡ，ポートＡ用のアドレス信号ＲＡ［３：０］、ポートＡ用のチップ選択信号（チップイネーブル信号）ＣＥＮＡ，ポートＡ用のライトイネーブル信号ＷＥＮＡを受ける。ポートＡ用制御回路ＣＮＴＣＡは、ポートＡ用行アドレス信号ＲＡ［０］，ＲＡ［１］，ＲＡ［３］，ＲＧＡ［０］、ＲＧＡ［１］を行選択駆動回路ＲＤＥＣＤへ出力し、ポートＡ用列アドレス信号ＣＡ［０］，ＣＡ［１］をポートＡ用列選択回路ＣＳＥＬＣＡ１，ＣＳＥＬＣＡ２へ出力する。また、ポートＡ用制御回路ＣＮＴＣＡは、ポートＡ用読み出し制御信号ＡＲＤＥ、ポートＡ用書込み制御信号（内部ライトイネーブル信号）ＡＷＴＥおよびポートＡ用センスアンプ活性化信号（センスアンプイネーブル信号）ＡＳＡＥを、ポートＡ用入出力回路ＩＯＣＡ１、ＩＯＣＡ２およびポートＡ用昇圧回路ＢＳＴＣＡへ出力する。
ポートＡ用昇圧回路ＢＳＴＣＡは、ポートＡ用昇圧電位ノード配線ＡＷＬＵＰに結合され、昇圧電位をポートＡ用昇圧電位ノード配線ＡＷＬＵＰへ供給する。ポートＡ用昇圧電位ノード配線ＡＷＬＵＰとポートＡ側ワード線ＡＷＬ［０］−ＡＷＬ［７］との間には、昇圧電位供給回路ＢＳＶＳＡ０−ＢＳＶＳＡ７が設けられる。
また、ポートＢ側のため、ポートＢ用制御回路ＣＮＴＣＢ、ポートＢ用列選択回路ＣＳＥＬＣＢ１，ＣＳＥＬＣＢ２，ポートＢ用入出力回路ＩＯＣＢ１、ＩＯＣＢ２、ポートＢ用昇圧回路ＢＳＴＣＢ，ポートＢ用昇圧電位ノード配線ＢＷＬＵＰが設けられる。ポートＢ用制御回路ＣＮＴＣＡは、ポート用Ｂクロック信号ＣＬＫＢ，ポートＢ用アドレス信号ＲＢ［３：０］、ポートＢ用チップ選択信号（チップイネーブル信号）ＣＥＮＢ，Ｂポート用ライトイネーブル信号ＷＥＮＢを受ける。Ｂポート用制御回路ＣＮＴＣＢは、ポートＢ用行アドレス信号ＲＢ［０］，ＲＢ［１］，ＲＢ［３］，ＲＧＢ［０］、ＲＧＢ［１］を行選択駆動回路ＲＤＥＣＤへ出力し、ポートＢ用列アドレス信号ＣＢ［０］，ＣＢ［１］をポートＢ用列選択回路ＣＳＥＬＣＢ１，ＣＳＥＬＣＢ２へ出力する。また、ポートＢ用制御回路ＣＮＴＣＢは、ポートＢ用読み出し制御信号ＢＲＤＥ、ポートＢ用書込み制御信号（内部ライトイネーブル信号）ＢＷＴＥおよびポートＢ用センスアンプ活性化信号（センスアンプイネーブル信号）ＢＳＡＥを、ポートＢ用入出力回路ＩＯＣＢ１、ＩＯＣＢ２およびポートＢ用昇圧回路ＢＳＴＣＢへ出力する。
ポートＢ用昇圧回路ＢＳＴＣＢは、ポートＢ用昇圧電位ノード配線ＢＷＬＵＰに結合され、昇圧電位ＢＴＶをポートＢ用昇圧電位ノード配線ＢＷＬＵＰへ供給する。ポートＢ用昇圧電位ノード配線ＢＷＬＵＰとポートＢ側ワード線ＢＷＬ［０］−ＢＷＬ［７］との間には、昇圧電位供給回路ＢＳＶＳＢ０−ＢＳＶＳＢ７が設けられる。
昇圧回路ＢＳＴＣＡ、ＢＳＴＣＢ、昇圧電位供給回路ＢＳＶＳＡ０−ＢＳＶＳＡ７、ＢＳＶＳＢ０−ＢＳＶＳＢ７の構成及び動作は、昇圧電圧の発生のタイミングを除いて、実施態様２の昇圧回路ＢＳＴＣ、昇圧電位供給回路ＢＳＶＳ、および、実施例１で説明された昇圧回路ＢＳＴＣ、昇圧電位供給回路ＢＳＶＳ０−ＢＳＶＳ７と同じである。
＜図１７の行選択駆動回路ＲＤＥＣＤの構成＞
図１９は、図１７の行選択駆動回路ＲＤＥＣＤの構成を示す。
行選択駆動回路ＲＤＥＣＤのポートＡ用行選択駆動回路ＲＤＥＣＤＡと、ポートＢ用行選択駆動回路ＲＤＥＣＤＢと、を含む。
ポートＡ用行選択駆動回路ＲＤＥＣＤＡは、４ビットの上位内部行アドレス信号ＲＡ［３］、「２」、「１」、［０］と２ビットの下位内部行アドレス信号ＲＧＡ「１」、［０］との組み合わせにより、ポートＡ側のワード線ＡＷＬ［０］、ＡＷＬ［１］、ＡＷＬ［２］、・・・、ＡＷＬ［７］の内の１つのワード線を選択する構成とされ、ＡＮＤ回路ＡＮ６０−６７を含む。ＡＮＤ回路ＡＮ６０−６７のそれぞれは、ワード線駆動回路（ワード線ドライバ）として機能する。
ＡＮＤ回路ＡＮ６０は、内部行アドレス信号ＲＡ［０］と内部行アドレス信号ＲＧＡ「０」とを受けて、ワード線ＡＷＬ［０］の選択・非選択を制御する。ＡＮＤ回路ＡＮ６１は、内部行アドレス信号ＲＡ［０］と内部行アドレス信号ＲＧＡ「１」とを受けて、ワード線ＡＷＬ［１］の選択・非選択を制御する。ＡＮＤ回路ＡＮ６２は、内部行アドレス信号ＲＡ［１］と内部行アドレス信号ＲＧＡ「０」とを受けて、ワード線ＡＷＬ［２］の選択・非選択を制御する。ＡＮＤ回路ＡＮ６３は、内部行アドレス信号ＲＡ［１］と内部行アドレス信号ＲＧＡ「１」とを受けて、ワード線ＡＷＬ［３］の選択・非選択を制御する。ＡＮＤ回路ＡＮ６４は、内部行アドレス信号ＲＡ［２］と内部行アドレス信号ＲＧＡ「０」とを受けて、ワード線ＡＷＬ［４］の選択・非選択を制御する。ＡＮＤ回路ＡＮ６５は、内部行アドレス信号ＲＡ［２］と内部行アドレス信号ＲＧＡ「１」とを受けて、ワード線ＡＷＬ［５］の選択・非選択を制御する。ＡＮＤ回路ＡＮ６６は、内部行アドレス信号ＲＡ［３］と内部行アドレス信号ＲＧＡ「０」とを受けて、ワード線ＡＷＬ［６］の選択・非選択を制御する。ＡＮＤ回路ＡＮ６７は、内部行アドレス信号ＲＡ［３］と内部行アドレス信号ＲＧＡ「１」とを受けて、ワード線ＡＷＬ［７］の選択・非選択を制御する。
ポートＢ用行選択駆動回路ＲＤＥＣＤＢは、４ビットの上位内部行アドレス信号ＲＢ［３］、「２」、「１」、［０］と２ビットの下位内部行アドレス信号ＲＧＢ「１」、［０］との組み合わせにより、ポートＢ側のワード線ＢＷＬ［０］、ＢＷＬ［１］、ＢＷＬ［２］、・・・、ＢＷＬ［７］の内の１つのワード線を選択する構成とされ、ＡＮＤ回路ＡＮ７０−７７を含む。ＡＮＤ回路ＡＮ７０−７７のそれぞれは、ワード線駆動回路（ワード線ドライバ）として機能する。
ＡＮＤ回路ＡＮ７０は、内部行アドレス信号ＲＢ［０］と内部行アドレス信号ＲＧＢ「０」とを受けて、ワード線ＢＷＬ［０］の選択・非選択を制御する。ＡＮＤ回路ＡＮ７１は、内部行アドレス信号ＲＢ［０］と内部行アドレス信号ＲＧＢ「１」とを受けて、ワード線ＢＷＬ［１］の選択・非選択を制御する。ＡＮＤ回路ＡＮ７２は、内部行アドレス信号ＲＢ［１］と内部行アドレス信号ＲＧＢ「０」とを受けて、ワード線ＢＷＬ［２］の選択・非選択を制御する。ＡＮＤ回路ＡＮ７３は、内部行アドレス信号ＲＢ［１］と内部行アドレス信号ＲＧＢ「１」とを受けて、ワード線ＢＷＬ［３］の選択・非選択を制御する。ＡＮＤ回路ＡＮ７４は、内部行アドレス信号ＲＢ［２］と内部行アドレス信号ＲＧＢ「０」とを受けて、ワード線ＢＷＬ［４］の選択・非選択を制御する。ＡＮＤ回路ＡＮ７５は、内部行アドレス信号ＲＢ［２］と内部行アドレス信号ＲＧＢ「１」とを受けて、ワード線ＢＷＬ［５］の選択・非選択を制御する。ＡＮＤ回路ＡＮ７６は、内部行アドレス信号ＲＢ［３］と内部行アドレス信号ＲＧＢ「０」とを受けて、ワード線ＢＷＬ［６］の選択・非選択を制御する。ＡＮＤ回路ＡＮ７７は、内部行アドレス信号ＲＢ［３］と内部行アドレス信号ＲＧＢ「１」とを受けて、ワード線ＢＷＬ［７］の選択・非選択を制御する。ＡＮＤ回路ＡＮ６０−６７、７０−７７の具体的構成は、図８と同じである。
＜記憶装置ＭＥＭの概略的な動作例＞
図２０は、図１７の記憶装置の概略的な動作例の波形図を示す。
図２０の例では、クロック信号ＣＬＫＢが立ち上がった際、チップイネーブル信号ＣＥＮＢが‘Ｌ’レベル（ローレベル）かつライトイネーブル信号ＷＥＮＢが‘Ｌ’レベルの場合、ポートＢ側の書き込み（ライト）サイクルＴ０が実行される。ＣＥＮＢが‘Ｌ’レベルかつＷＥＮＢが‘Ｈ’レベル（ハイレベル）の場合、ポートＢ側の読み出し（リード）サイクルＴ２が実行される。
同様に、クロック信号ＣＬＫＡが立ち上がった際に、チップイネーブル信号ＣＥＮＡが‘Ｌ’レベルかつライトイネーブル信号ＷＥＮＡが‘Ｌ’レベルの場合、ポートＡ側の書き込み（ライト）サイクルＴ１が実行される。ＣＥＮＡが‘Ｌ’レベルかつＷＥＮＡが‘Ｈ’レベルの場合、ポートＡ側の読み出し（リード）サイクルＴ３が実行される。
この例では、サイクルＴ０およびＴ２において、ポートＢ側のワード線ＷＬＢ０が選択され、サイクルＴ１およびＴ３において、ポートＡ側のワード線ＷＬＡ０が選択される。ただし、サイクルＴ０およびＴ２において選択されるメモリセルと、サイクルＴ１およびＴ３において選択されるメモリセルとは異なるメモリセルとされる。
ポートＢ側の書き込み（ライト）サイクルＴ０（Ｔ０：ＷＲ＿Ｂ）では、制御回路ＣＮＴＣＢが、クロック信号ＣＬＫＢの立ち上がりを受けてデコード起動信号ＢＴＤＥＣを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。また、制御回路ＣＮＴＣＢは、内部ライトイネーブル信号ＢＷＴＥを‘Ｈ’レベルとし、内部リードイネーブル信号ＢＲＤＥを‘Ｌ’レベルにする。プリデコーダＰＲＩＤＥＣは、ＢＴＤＥＣの‘Ｈ’レベルへの遷移を受けて行選択信号ＲＢ［０］，ＲＧＢ［０］および列選択信号ＣＢ［０］を生成し、行選択駆動回路ＲＤＥＣＤは、ＲＢ［０］，ＲＧＢ［０］に応じたワード線（ここではＢＷＬ［０］）を立ち上げる。一方、これと並行して、外部端子ＤＢ［０］からのデータ入力信号ＢＤiｎが入出力制御回路ＩＯＣＢ１に入力されている。入出力制御回路ＩＯＣＢ１は、前述したＢＷＴＥの‘Ｈ’レベルを受けてＩＯＣＢ１からの入力信号を増幅し、列選択回路ＣＳＥＬＣＢ１は、入出力制御回路ＩＯＣＢ１の出力をＣＢ［０］に応じたビット線対（ここでは／ＢＢＬ［０］，ＢＢＬ［０］）に接続する。これによって、選択されたメモリセルＭＣにＢＤｉｎの情報が書き込まれる。その後、立ち上げられているワード線ＷＬ［０］は、デコード起動信号ＢＴＤＥＣの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて立ち下げられる。
なお、ポートＢ側の書き込み（ライト）サイクルＴ０では、実施例１と同様に、ポートＢ側のワード線ＢＷＬ０の近端部分（ＢＷＬ［０］Ａで示す）が‘Ｈ’レベルにされる。その後、図示されていないが、実施形態２および実施例１に記載の様に、所定の遅延時間後、昇圧回路ＢＳＴＣＢおよび昇圧電位供給回路ＢＳＶＳＢ０の動作により、ポートＢ側のワード線ＷＬＢ０の遠端部分（ＢＷＬ［０］Ｂで示す）がＨレベルへ遷移する。そして、選択されたメモリセルに、データ端子ＤＢ［０］に供給されたデータＢＤｉｎが書き込まれる。
続いて、ポートＡ側の書き込み（ライト）サイクルＴ１（Ｔ１：ＷＲ＿Ａ）では、制御回路ＣＮＴＣＡが、クロック信号ＣＬＫＡの立ち上がりを受けてデコード起動信号ＡＴＤＥＣを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。また、制御回路ＣＮＴＣＡは、内部ライトイネーブル信号ＡＷＴＥを‘Ｈ’レベルとし、内部リードイネーブル信号ＡＲＤＥを“Ｌ”レベルにする。プリデコーダＰＲＩＤＥＣは、ＡＴＤＥＣの‘Ｈ’レベルへの遷移を受けて行選択信号ＲＡ［０］，ＲＧＡ［０］および列選択信号ＣＡ［０］を生成し、行選択駆動回路ＲＤＥＣＤは、ＲＡ［０］，ＲＧＡ［０］に応じたワード線（ここではＡＷＬ［０］）を立ち上げる。一方、これと並行して、外部端子ＤＡ［０］からのデータ入力信号ＡＤiｎが入出力制御回路ＩＯＣＡ１に入力されている。入出力制御回路ＩＯＣＡ１は、前述したＡＷＴＥの‘Ｈ’レベルを受けてＩＯＣＡ１からの入力信号を増幅し、列選択回路ＣＳＥＬＣＡ１は、入出力制御回路ＩＯＣＡ１の出力をＣＡ［０］に応じたビット線対（ここでは／ＡＢＬ［１］，ＡＢＬ［１］）に接続する。これによって、選択されたメモリセルＭＣにＡＤｉｎの情報が書き込まれる。その後、立ち上げられているワード線ＡＷＬ［０］は、デコード起動信号ＡＴＤＥＣの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて立ち下げられる。
続いて、ポートＢ側のリードサイクルＴ２（Ｔ２：ＲＤ＿Ｂ）においては、まず、制御回路ＣＮＴＣＢが、クロック信号ＣＬＫＢの立ち上がりを受けてデコード起動信号ＢＴＤＥＣを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。また、制御回路ＣＮＴＣＢは、内部ライトイネーブル信号ＢＷＴＥを‘Ｌ’レベルとし、内部リードイネーブル信号ＢＲＤＥを“Ｈ”レベルにする。プリデコーダＰＲＩＤＥＣは、ＢＴＤＥＣの‘Ｈ’レベルへの遷移を受けて、行選択信号ＲＢ［０］，ＲＧＢ［０］および列選択信号ＣＢ［０］を生成する。この例では、行選択信号ＲＢ［０］，ＲＧＢ［０］ワード線ＢＷＬ０が選択され、列選択信号ＣＢ０によってビット線対（／ＢＢＬ［１］，ＢＢＬ［１］）が選択されるものとする。行選択駆動回路ＲＤＥＣＤは、ＲＢ［０］，ＲＧＢ［０］に応じたワード線ＢＷＬ［０］を立ち上げ、これに応じてＢＷＬ［０］に接続された各メモリセルＭＣの記憶データが対応するビット線対に読み出される。ここでは、その内の／ＢＢＬ［１］，ＢＢＬ［１］における読み出し信号が列選択回路ＣＳＥＬＣＢ１を介してセンスアンプに伝送される。
一方、これと並行して、デコード起動信号ＢＴＤＥＣの‘Ｈ’レベルへの遷移を受け、センスアンプイネーブル信号ＢＳＡＥを有効状態（‘Ｈ’レベル）に遷移させる。センスアンプは、このＢＳＡＥの‘Ｈ’レベルをトリガーとして、前述した列選択回路ＣＳＥＬＣＢ１を介して伝送された／ＢＢＬ［１］，ＢＢＬ［１］の読み出し信号を増幅する。そして、この増幅された信号が、入出力制御回路ＩＯＣＢ１を介してデータ出力信号ＢＤｏｕｔとして外部端子ＱＢ［０］に出力される。また、立ち上げられているワード線ＢＷＬ［０］は、デコード起動信号ＢＴＤＥＣの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて立ち下げられる。
続いて、ポートＡ側のリードサイクルＴ３（Ｔ３：ＲＤ＿Ａ）においては、まず、制御回路ＣＮＴＣＡが、クロック信号ＣＬＫＡの立ち上がりを受けてデコード起動信号ＡＴＤＥＣを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。また、制御回路ＣＮＴＣＡは、内部ライトイネーブル信号ＡＷＴＥを‘Ｌ’レベルとし、内部リードイネーブル信号ＡＲＤＥを‘Ｈ’レベルにする。プリデコーダＰＲＩＤＥＣは、ＡＴＤＥＣの‘Ｈ’レベルへの遷移を受けて、行選択信号ＲＡ［０］，ＲＧＡ［０］および列選択信号ＣＡ［０］を生成する。この例では、行選択信号ＲＡ［０］，ＲＧＡ［０］ワード線ＡＷＬ０が選択され、列選択信号ＣＡ０によってビット線対（／ＡＢＬ［０］，ＡＢＬ［０］）が選択されるものとする。行選択駆動回路ＲＤＥＣＤは、ＲＡ［０］，ＲＧＡ［０］に応じたワード線ＡＷＬ［０］を立ち上げ、これに応じてＡＷＬ［０］に接続された各メモリセルＭＣの記憶データが対応するビット線対に読み出される。ここでは、その内の／ＡＢＬ［０］，ＡＢＬ［０］における読み出し信号が列選択回路ＣＳＥＬＣＡ１を介してセンスアンプに伝送される。
一方、これと並行して、デコード起動信号ＡＴＤＥＣの‘Ｈ’レベルへの遷移を受け、センスアンプイネーブル信号ＡＳＡＥを有効状態（‘Ｈ’レベル）に遷移させる。センスアンプは、このＡＳＡＥの‘Ｈ’レベルをトリガーとして、前述した列選択回路ＣＳＥＬＣＡ１を介して伝送された／ＡＢＬ［０］，ＡＢＬ［０］の読み出し信号を増幅する。そして、この増幅された信号が、入出力制御回路ＩＯＣＡ１を介してデータ出力信号ＡＤｏｕｔとして外部端子ＱＡ［０］に出力される。また、立ち上げられているワード線ＡＷＬ［０］は、デコード起動信号ＡＴＤＥＣの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて立ち下げられる。
Ａポート側のワード線（ここでは、ＡＷＬ［０］）の立ち上げにおいて、昇圧回路ＢＳＴＣＡおよび昇圧電位供給回路ＢＳＶＳＡ０は、以下の動作を実行する。
昇圧回路ＢＳＴＣＡは、ライトサイクルＴ１では内部ライトイネーブル信号ＡＷＴＥの‘Ｌ’レベルから‘Ｈ’レベルへの遷移に同期して、または、リードサイクルＴ３では内部ライトイネーブル信号ＡＲＤＥの‘Ｌ’レベルから‘Ｈ’レベルへの遷移に同期して、ＰＣＧＮを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。所定の時間経過後、昇圧起動信号ＢＳＴが‘Ｌ’レベルから‘Ｈ’レベルに遷移し、昇圧電圧ＢＴＶが生成され、昇圧電圧ＢＴＶが昇圧電位ノード配線ＡＷＬＵＰへ供給される。昇圧電位供給回路ＢＳＶＳＡ０において、ワード線ＷＬ［０］の遠端部分Ｂの電位がインバータ回路ＩＮＶ２の論理閾値レベルに達すると、インバータ回路ＩＮＶ２の出力が‘Ｈ’レベルから‘Ｌ’レベルに遷移し、ＰチャネルＭＯＳＦＥＴ ＰＴ３がＯＮ状態にされる。これにより、昇圧電位ノード配線ＡＷＬＵＰの昇圧電圧ＢＴＶがワード線ＷＬ［０］の遠端部分Ｂに供給され始め、ワード線ＷＬ［０］の遠端部分Ｂの電位をＶＤＤのような‘Ｈ’レベルへ引き上げる。
なお、図２０には図示されないが、Ｂポート側のワード線（ここでは、ＢＷＬ［０］）の立ち上げにおいて、昇圧回路ＢＳＴＣＢおよび昇圧電位供給回路ＢＳＶＳＢ０は、昇圧回路ＢＳＴＣＡおよび昇圧電位供給回路ＢＳＶＳＡ０と同様な動作を実行する。
したがって、昇圧電位ＢＴＶによる遠端部分Ｂのハイレベルの電位レベルは、昇圧電位ＢＴＶまで上昇することはなく、電源電圧ＶＤＤの電位レベルに維持される。ワード線ＡＷＬ［０］の遠端部分Ｂの信号レベルがＶＤＤ以上の電位となる場合も想定されるが、ワード線ＡＷＬ［０］の近端部分Ａを駆動する図８のインバータ回路ＩＮＶ１のＰチャネルＭＯＳＦＥＴ ＰＴ１がＯＮ状態となっているため、電源電圧ＶＤＤ以上の電位は、低インピーダンス電源である第１電源電圧ＶＤＤ側へ吸収されることとなる。そのため、ワード線の電位が過剰な高電圧とされないので、スタティックノイズマージン（ＳＮＭ）によるメモリセルのデータ破壊は防止される。
図２０に示されるように、ポートＡ側の書き込み（ライト）サイクルＴ１では、実施例１と同様に、ポートＡ側のワード線ＡＷＬ０の近端部分（ＡＷＬ［０］Ａで示す）が‘Ｈ’レベルにされる。その後、所定の遅延時間後、昇圧回路ＢＳＴＣＡおよび昇圧電位供給回路ＢＳＶＳＡ０の動作により、ポートＡ側のワード線ＡＷＬ０の遠端部分（ＡＷＬ［０］Ｂで示す）が‘Ｈ’レベルへ遷移する。並行して、ワード線ＢＷＬ０の近端部分（ＢＷＬ［０］Ａで示す）が‘Ｌ’レベルにされる。この時、ワード線ＡＷＬ０の近端部分（ＡＷＬ［０］Ａで示す）の電位は、図示されるように、ワード線ＢＷＬ０とのカップリング容量により、信号レベルの低下が発生する。いわゆる、ポート間干渉によりワード線ＡＷＬ０の電位レベルが低下する。しかしながら、昇圧回路ＢＳＴＣＡおよび昇圧電位供給回路ＢＳＶＳＡ０の動作により、ワード線ＡＷＬ０の信号レベルの低下が最小限とされるとともに、ワード線ＡＷＬ０の遠端部分（ＡＷＬ［０］Ｂで示す）の‘Ｌ’レベルから‘Ｈ’レベルの立ち上がり時に、‘Ｈ’レベルへ持ち上げられる。
１・・・半導体装置
ＤＶ１・・・駆動回路
ＬＮ・・・信号配線
ＢＳＶＳ、ＢＳＶＳ０−ＢＳＶＳ７・・・昇圧電位供給回路
ＢＳＴＣ・・・昇圧回路
ＶＬＵＰ、ＷＬＵＰ、ＣＡＵＰ・・・昇圧電位ノード配線
ＩＮＶ１、ＩＮＶ２インバータ回路
ＣＡＰ・・・ブート容量
ＢＴＶ・・・昇圧電位
ＳＷ・・・スイッチ素子
ＶＤＤ・・・第1電源電圧
ＶＳＳ・・・第２電源電圧（接地電位）
ＭＡＲＹ・・・メモリアレイ
ＣＰＵ１，ＣＰＵ２・・・プロセッサユニット
ＭＥＭ・・・記憶装置
ＰＲＯＭ・・・プログラムメモリ
ＰＩＰ・・・各種ロジック回路（周辺ロジック回路）
ＩＯＵ・・・入出力ユニット
ＭＣ・・・メモリセル
ＭＡＴ１、ＭＡＴ２・・・メモリマット
ＷＬ［０］、ＷＬ［１］、ＷＬ［２］、・・・、ＷＬ［７］・・・ワード線
／ＢＬ［０］，ＢＬ［０］，／ＢＬ［１］，ＢＬ［１］・・・相補ビット線対
ＣＮＴＣ・・・制御回路
ＲＤＥＣＤ・・・行選択駆動回路
ＣＳＥＬＣ１、ＣＳＥＬＣ２・・・列選択回路
ＩＯＣ１、ＩＯＣ２・・・入出力制御回路
ＷＴＥ・・・内部ライトイネーブル信号
ＲＤＥ・・・内部リードイネーブル信号
ＳＡＥ・・・内部センスアンプイネーブル信号
Ｄ［０］、Ｄ［１］・・・データ入力端子
Ｑ［０］、Ｑ［１］・・・データ出力端子
ＣＬＫ・・・クロック信号
ＡＤ［３：０］・・・アドレス信号
ＣＥＮ・・・チップイネーブル信号
ＷＥＮ・・・ライトイネーブル信号
ＢＳＶＳＡ・・・昇圧電位供給回路アレイ

Claims (13)

  1. 複数のワード線ドライバと、
    前記複数のワード線ドライバのそれぞれに結合された複数のワード線と、
    前記複数のワード線のそれぞれに結合された複数のメモリセルと、
    前記複数のワード線にそれぞれに結合され、第1昇圧電圧を供給する複数の第１供給回路と、
    前記第１昇圧電圧を生成する第１昇圧回路と、を含み、
    前記複数のワード線の各々は、前記複数のワード線ドライバの対応するワード線ドライバと前記複数の第１供給回路の対応する第１供給回路との間に配置され、
    前記複数の第１供給回路の各々は、
    対応するワード線にその入力が結合されたインバータ回路と、
    前記インバータ回路の出力信号により制御されるスイッチ素子と、を備え、
    前記スイッチ素子は前記第１昇圧電圧を前記対応するワード線へ供給し、
    前記複数の第１供給回路に結合され、前記第１昇圧電圧が供給される第１配線を、含み、
    前記第１昇圧回路は、第１容量素子を、含み、
    前記第１容量素子は、
    前記第１配線に結合され、かつ、第１電源電圧に選択的に接続される第１端子と、
    前記第１電源電圧または前記第１電源電圧より低い第２電源電圧に選択的に接続される第２端子と、を有し、
    前記第１容量素子は、
    前記第１端子が前記第１電源電圧に接続され、前記第２端子が前記第２電源電圧に接続されることにより充電され、
    前記第１端子が前記第１電源電圧に接続されていない状態で、前記第２端子が前記第１電源電圧と接続されることにより、前記第１昇圧電圧を生成し、
    前記複数のメモリセルに結合された複数の相補ビット線対と、
    共通ビット線対と、
    前記複数の相補ビット線対と前記共通ビット線対とを選択的に接続するための列選択スイッチと、
    前記列選択スイッチに結合されたカラム選択線と、
    前記カラム選択線を駆動するカラム線ドライバと、
    前記カラム選択線に結合された第２供給回路と、
    第２昇圧電圧を生成する第２昇圧回路と、を有し、
    前記カラム選択線は、前記カラム線ドライバと前記第２供給回路との間に設けられ、
    前記第２供給回路は、
    前記カラム選択線にその入力が結合されたインバータ回路と、
    前記インバータ回路の出力信号により制御されるスイッチ素子と、を備え、
    前記スイッチ素子は前記第２昇圧回路により生成された前記第２昇圧電圧を前記カラム選択線へ供給する、半導体装置。
  2. 請求項１の半導体装置において、
    前記第１昇圧回路は、前記第１配線と前記第２電源電圧との間に結合される第２容量素子を、さらに、有する、半導体装置。
  3. 請求項１の半導体装置において、
    前記ワード線ドライバは、前記第１電源電圧と前記第２電源電圧との間に結合される、半導体装置。
  4. 請求項１の半導体装置において、
    前記メモリセルは、スタティック型メモリセルである、半導体装置。
  5. 請求項１の半導体装置において、
    前記第２供給回路に結合され、前記第２昇圧電圧が供給される第２配線を、含み、
    前記第２昇圧回路は、第３容量素子を、含み、
    前記第３容量素子は、
    前記第２配線に結合され、かつ、前記第１電源電圧に選択的に接続される第１端子と、
    前記第１電源電圧または前記第２電源電圧に選択的に接続される第２端子と、を有し、
    前記第３容量素子は、
    前記第１端子が前記第１電源電圧に接続され、前記第２端子が前記第２電源電圧に接続されることにより充電され、
    前記第１端子が前記第１電源電圧に接続されていない状態で、前記第２端子が前記第１電源電圧と接続されることにより、前記第２昇圧電圧を生成する、半導体装置。
  6. 請求項５の半導体装置において、
    前記第２昇圧回路は、前記第２配線と前記第２電源電圧との間に結合される第４容量素子を、さらに、有する、半導体装置。
  7. 請求項６の半導体装置において、
    前記カラム線ドライバは、前記第１電源電圧と前記第２電源電圧との間に結合される、半導体装置。
  8. 請求項１の半導体装置において、
    前記複数のメモリセルの各々は、第１ポートと第２ポートとを有する２ポートメモリセルを含み、
    前記複数のワード線の各々は、第１ポート用ワード線と第２ポート用ワード線と、を含み、
    前記複数の第１供給回路は、
    前記第１ポート用ワード線に接続された第１ポート用供給回路と、
    前記第２ポート用ワード線に接続された第２ポート用供給回路と、を含み、
    前記第１昇圧回路は、
    前記第１ポート用供給回路に結合された第１ポート用昇圧回路と、
    前記第２ポート用供給回路に結合された第２ポート用昇圧回路と、を含む、半導体装置。
  9. 第１辺と、前記第１辺に対向する第２辺と、前記第１辺と前記第２辺との間に設けられた第３辺と、前記第３辺に対向する第４辺とからなる四角形の外形とされた記憶装置、を有し、
    前記記憶装置は、
    前記第１辺に沿うように配置された行選択駆動回路および制御回路と、
    前記第２辺に沿うように配置された昇圧電位供給回路アレイ、昇圧電位ノード配線および昇圧回路と、
    前記行選択駆動回路と前記昇圧電位供給回路アレイとの間に配置され、メモリセルを含むメモリアレイと、
    前記メモリアレイと前記第４辺との間に配置された列選択回路および入出力制御回路と、を有し、
    前記列選択回路は、前記メモリアレイと前記入出力制御回路との間に配置され、
    前記昇圧回路は、前記入出力制御回路と前記第２辺との間に配置され、
    前記昇圧電位ノード配線は、前記昇圧電位供給回路アレイと前記第２辺の間に配置され、
    前記行選択駆動回路は、ワード線ドライバを含み、
    前記メモリアレイは、前記ワード線ドライバに接続されたワード線を有し、
    前記昇圧電位供給回路アレイは、
    前記ワード線にその入力が結合されたインバータ回路と、
    前記インバータ回路の出力信号により制御されるＭＯＳスイッチ素子と、を備え、
    前記昇圧回路は、昇圧電圧を生成するための第１容量素子を、含み、
    前記ＭＯＳスイッチ素子は、前記昇圧電位ノード配線を介して供給された前記昇圧電圧を前記ワード線へ供給する、半導体装置。
  10. 請求項９の半導体装置において、
    前記第１容量素子は、前記昇圧電位ノード配線に結合され、かつ、第１電源電圧に選択的に接続される第１端子と前記第１電源電圧または前記第１電源電圧より低い第２電源電圧に選択的に接続される第２端子と、を有し、
    前記第１容量素子は、前記第１端子が前記第１電源電圧に接続され、前記第２端子が前記第２電源電圧に接続されることにより充電され、前記第１端子が前記第１電源電圧に接続されていない状態で、前記第２端子が前記第１電源電圧と接続されることにより、前記昇圧電圧を生成する、半導体装置。
  11. 請求項１０の半導体装置において、
    前記昇圧回路は、前記昇圧電位ノード配線と前記第２電源電圧との間に結合される第２容量素子を、さらに、有する、半導体装置。
  12. 請求項１０の半導体装置において、
    前記ワード線ドライバは、前記第１電源電圧と前記第２電源電圧との間に結合される、半導体装置。
  13. 請求項１０の半導体装置において、
    前記メモリセルは、スタティック型メモリセルである、半導体装置。
JP2016234222A 2016-12-01 2016-12-01 半導体装置 Active JP6797010B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016234222A JP6797010B2 (ja) 2016-12-01 2016-12-01 半導体装置
US15/812,538 US10490264B2 (en) 2016-12-01 2017-11-14 Semiconductor device
CN201711239759.5A CN108133726B (zh) 2016-12-01 2017-11-30 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016234222A JP6797010B2 (ja) 2016-12-01 2016-12-01 半導体装置

Publications (2)

Publication Number Publication Date
JP2018092694A JP2018092694A (ja) 2018-06-14
JP6797010B2 true JP6797010B2 (ja) 2020-12-09

Family

ID=62243811

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016234222A Active JP6797010B2 (ja) 2016-12-01 2016-12-01 半導体装置

Country Status (3)

Country Link
US (1) US10490264B2 (ja)
JP (1) JP6797010B2 (ja)
CN (1) CN108133726B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6797010B2 (ja) * 2016-12-01 2020-12-09 ルネサスエレクトロニクス株式会社 半導体装置
US10242732B2 (en) * 2017-05-15 2019-03-26 Intel Corporation Memory elements with soft-error-upset (SEU) immunity using parasitic components
US11875843B2 (en) * 2020-08-31 2024-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for improved data access speed
US11990179B2 (en) * 2020-10-14 2024-05-21 Samsung Electronics Co., Ltd. Memory device using a plurality of supply voltages and operating method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55150189A (en) * 1979-05-10 1980-11-21 Nec Corp Memory circuit
GB2094086B (en) * 1981-03-03 1985-08-14 Tokyo Shibaura Electric Co Non-volatile semiconductor memory system
JPS60226095A (ja) * 1984-04-25 1985-11-11 Hitachi Micro Comput Eng Ltd 半導体記憶装置
KR930002574B1 (ko) * 1990-03-09 1993-04-03 금성일렉트론 주식회사 워드라인 구동회로
JP2679381B2 (ja) * 1990-08-30 1997-11-19 日本電気株式会社 半導体記憶集積回路
JP2001052485A (ja) 1999-08-04 2001-02-23 Hitachi Ltd 半導体記憶装置
JP3866594B2 (ja) 2002-03-15 2007-01-10 Ｎｅｃエレクトロニクス株式会社 遅延回路と半導体記憶装置及び半導体記憶装置の制御方法
JP4646634B2 (ja) * 2005-01-05 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US7881126B2 (en) * 2007-05-31 2011-02-01 Marvell World Trade Ltd. Memory structure with word line buffers
JP6308831B2 (ja) * 2014-03-25 2018-04-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9659620B2 (en) * 2015-03-26 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with self-boosted mechanism
JP6797010B2 (ja) * 2016-12-01 2020-12-09 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20180158513A1 (en) 2018-06-07
CN108133726A (zh) 2018-06-08
US10490264B2 (en) 2019-11-26
JP2018092694A (ja) 2018-06-14
CN108133726B (zh) 2023-06-06

Similar Documents

Publication Publication Date Title
KR100192573B1 (ko) 멀티 뱅크 구조의 반도체 메모리 장치
KR100587168B1 (ko) 스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법
US9305635B2 (en) High density memory structure
JP6797010B2 (ja) 半導体装置
US8027219B2 (en) Semiconductor memory devices having signal delay controller and methods performed therein
JPH11317074A (ja) ワード線制御回路
CN113939878B (zh) 面积高效的双端口和多端口sram、用于sram的面积高效的存储器单元
KR20080083796A (ko) 반도체 메모리 시스템
US6515927B2 (en) Semiconductor memory having a wide bus-bandwidth for input/output data
US6765842B2 (en) Hole driver in semiconductor memory device
US7489581B2 (en) Semiconductor memory
KR100769492B1 (ko) 반도체 집적 회로
JP2001338490A (ja) 半導体記憶装置
US6487138B2 (en) Semiconductor memory
US6072739A (en) Semiconductor memory device capable of attaining higher speed data reading and writing operations by making equalization operation suitable for single data line
US20130336073A1 (en) Semiconductor memory device
KR100365563B1 (ko) 비트라인 센스앰프 구동장치
JP2008299907A (ja) 半導体記憶装置
JP2005092925A (ja) 半導体集積回路
KR20090128607A (ko) 개선된 라이트 동작 스피드를 갖는 반도체 메모리 장치
JPH04238193A (ja) 半導体記憶装置
US7359267B2 (en) Method of transferring data
JP3766710B2 (ja) 半導体記憶装置
US8588011B2 (en) Semiconductor device and method
JPH06162775A (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190408

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200514

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201020

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201117

R150 Certificate of patent or registration of utility model

Ref document number: 6797010

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150