JPH06162775A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】半導体メモリのデータ読み出し動作に際して、
ビット線のイコライズ動作のタイミングをワード線駆動
信号が立上るタイミングに対応してアクセスタイムに関
して理想的に自動設定し、メモリ容量可変タイプのメモ
リに適用した場合でも、アクセスタイムをメモリ容量に
依存して短縮化する。 【構成】メモリセル選択用のワード線13と、メモリセル
12の記憶データを読み出すためのビット線対11、／11
と、データ読み出し前にビット線対を所定電位にプリチ
ャージ・イコライズするイコライズ回路19と、データ読
み出し時にビット線対間の電位差をセンス増幅するセン
スアンプ25と、データ読み出し時におけるビット線対イ
コライズ信号のタイミングをワード線駆動信号WORDの変
化のタイミングに対応して制御する回路42、55とを具備
することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に係
り、特にデータ読み出しに際して、ビット線をプリチャ
ージ・イコライズした後にビット線電位をセンス増幅す
る方式の半導体メモリ装置に関する。

【０００２】

【従来の技術】図５は、同期クロック信号を用いてメモ
リセルアレイのビット線のプリチャージ・イコライズを
行う同期型の半導体メモリ装置の一例であるＣＭＯＳ型
のＳＲＡＭ（スタティック型ランダムアクセスメモリ）
における一部を示す回路図である。図５において、ＳＲ
ＡＭセル（１個のみ代表的に示している）12は行列状に
配列されてメモリセルアレイを構成している。

【０００３】11、／11は上記メモリセルアレイにおける
同一列のＳＲＡＭセル12の一対のデータ転送用トランジ
スタ16、17の各他端に対応して共通に接続されているビ
ット線であり、相補的な１対のみ代表的に示している。

【０００４】13は上記メモリセルアレイにおける同一行
のＳＲＡＭセル12のデータ転送用トランジスタ16、17の
ゲートに共通に接続されているワード線であり、代表的
に１本のみ示している。

【０００５】19は上記ビット線対11、／11に接続され、
後述するイコライズ信号ＥＱを受けて所定の期間にビッ
ト線対11、／11を所定電位にプリチャージし、それぞれ
の電位をイコライズするイコライズ回路である。25は前
記ビット線対間の電位差をセンス増幅するセンスアンプ
である。26は上記センスアンプ25の出力をバッファ増幅
するデータ出力バッファである。27はＳＲＡＭチップの
活性／非活性状態を制御するためのチップイネーブル信
号ＣＥ入力を反転させるインバータからなるＣＥ入力バ
ッファである。

【０００６】28は前記ＣＥ入力バッファ27からの／ＣＥ
信号に同期してロウアドレス信号入力、例えばＡ０、Ａ
１をデコードし、ワード線選択信号Ｒ０、Ｒ１、Ｒ２、
Ｒ３を生成するロウデコーダである。

【０００７】このロウデコーダ28は、上記アドレス信号
入力Ａ０、Ａ１が対応して入力し、それぞれを反転させ
て内部アドレス信号／Ａ０、／Ａ１を生成するインバー
タ回路33、34と、上記反転信号／Ａ０、／Ａ１が対応し
て入力し、それぞれを再反転させて内部アドレス信号を
生成するインバータ回路35、36と、それぞれ組合わせが
異なる２個の内部アドレス信号および前記／ＣＥ信号が
入力する３入力ナンド回路29、30、31、32を有する。

【０００８】51〜54は上記ロウデコーダ28のナンド回路
29、30、31、32の出力信号線（ワード線選択信号線）、
Ｃ０、Ｃ１、Ｃ２、Ｃ３は上記ワード線選択信号線51〜
54の配線容量である。

【０００９】18は上記ロウデコーダ28のワード線選択信
号線51〜54からのワード線選択信号が対応して入力し、
ワード線駆動信号WORDを出力して対応するワード線に供
給するワード線ドライバ回路、例えばインバータであ
り、代表的に１個のみ示している。

【００１０】37は前記ＣＥ入力バッファ27からの／ＣＥ
信号が入力し、これに同期して前記イコライズ信号ＥＱ
を生成してイコライズ回路19に供給するイコライズパル
ス生成回路である。ここで、図５のＳＲＡＭの動作の概
要を説明する。

【００１１】データ読み出し前に、ＣＥ信号入力に同期
してビット線対11、／11が一定時間プリチャージ・イコ
ライズされる。また、上記ＣＥ信号入力に同期してアド
レス信号Ａ０、Ａ１がデコードされて特定のワード線13
が選択され、このワード線13に接続されているＳＲＡＭ
セル12が選択される。そして、上記プリチャージ・イコ
ライズの終了により、前記選択されているＳＲＡＭセル
12のデータに応じてビット線対11、／11に電位差が生じ
る。

【００１２】ところで、ＡＳＩＣ（特定用途向けＩＣ）
などの分野では、メモリ容量を任意に変更可能なメモリ
容量可変タイプが要求される場合が多い。上記ＳＲＡＭ
がメモリ容量を変更可能なメモリ容量可変タイプである
場合には、メモリセルアレイのビット数およびワード線
数が変化する。つまり、使用するメモリセル数に応じて
メモリセルアレイのビット線対11、／11の長さが変化す
る。

【００１３】これに伴い、前記ロウデコーダ28の負荷容
量（ワード線選択信号線51〜54の配線容量）が変化する
ので、前記ＣＥ信号が入力してからワード線駆動信号WO
RDがオン状態になるまでの時間が変化する。

【００１４】これに対して、イコライズ信号ＥＱは、メ
モリ容量の変更に拘らず、チップイネーブル信号ＣＥ入
力に同期した一定タイミングでオン状態に設定し、メモ
リ容量の最大構成の時でもワード線駆動信号WORDが立上
るタイミングよりも遅くなるような一定タイミングでオ
フ状態に設定する必要がある。図６は、図５のＳＲＡＭ
のメモリ容量が可変範囲内の中間値である場合における
データ読み出し動作の一例を示すタイミング波形図であ
る。図７は、図５のＳＲＡＭのメモリ容量が可変範囲内
の最大値である場合におけるデータ読み出し動作の一例
を示すタイミング波形図である。図８は、図５のＳＲＡ
Ｍのメモリ容量が可変範囲内の最小値である場合におけ
るデータ読み出し動作の一例を示すタイミング波形図で
ある。次に、図６乃至図８を参照しながら、図５のＳＲ
ＡＭの動作例を詳細に説明する。

【００１５】まず、ロウアドレス信号Ａ０、Ａ１とし
て、例えばそれぞれロウレベル“Ｌ”が入力するものと
する。ＣＥ信号入力が“Ｌ”レベル（接地電位ＶSS）に
なると、ＣＥ入力バッファ27からの／ＣＥ信号に同期
し、これより少し遅れてイコライズ信号ＥＱがハイレベ
ル“Ｈ”（電源電位ＶCC）になる。これにより、イコラ
イズ回路19がオン状態になり、ビット線対11、／11が所
定電位にプリチャージされると共に同一レベルにイコラ
イズされる。

【００１６】また、前記ＣＥ入力バッファ27からの／Ｃ
Ｅ信号に同期してロウアドレス信号Ａ０、Ａ１がロウデ
コーダ28でデコードされ、例えばナンド回路29から出力
するワード線選択信号R0が“Ｌ”レベルになり、その後
段のワード線ドライバ回路18のワード線駆動信号WORDが
“Ｈ”レベルになり、ワード線13が選択される。この
後、前記イコライズ信号ＥＱが“Ｌ”レベルに戻ると、
イコライズ回路19がオフ状態になり、ビット線対11、／
11のイコライズ動作が解除される。

【００１７】そして、選択されたワード線13に接続され
ているＳＲＡＭセル12内の相補的なデータがビット線対
11、／11に読み出され、ビット線電位ＢＴ、／ＢＴ間に
電位差が生じ、この電位差がセンスアンプ25によりセン
ス増幅され、センスアンプ25の出力が出力バッファ回路
26を経て読み出しデータＯＵＴとして出力される。この
後、ＣＥ信号入力が“Ｈ”レベルに戻り、次の動作を待
機する状態になる。

【００１８】図８に示した動作例から分かるように、図
５のＳＲＡＭのメモリ容量が小さい場合には、チップイ
ネーブル信号ＣＥが入力した後にワード線駆動信号WORD
が立上るタイミングは、図７に示したメモリ容量の最大
構成の時の対応するタイミングよりも早い。これに対し
て、図８中に示したイコライズ信号ＥＱがオフになるタ
イミングは、図７に示したメモリ容量の最大構成の時の
対応するタイミングと同じく一定タイミングである。

【００１９】従って、図５のＳＲＡＭは、メモリ容量が
小さい場合でも、メモリ容量の最大構成の時とアクセス
タイムが同じであり、アクセスタイムが本来の性能より
も遅くなる。

【００２０】

【発明が解決しようとする課題】上記したように従来の
同期型の半導体メモリ装置は、メモリ容量可変タイプの
メモリに適用した場合に、データ読み出し動作に際して
ワード線駆動信号が立上るタイミングはメモリ容量に依
存して変化するが、ビット線のイコライズ動作がオフに
なるタイミングはメモリ容量の最大構成の時でもワード
線駆動信号が立上るタイミングよりも遅くなるような一
定タイミングに設定されているので、メモリ容量が小さ
い場合にアクセスタイムが本来の性能よりも遅くなると
いう問題があった。

【００２１】本発明は上記の問題点を解決すべくなされ
たもので、データ読み出し動作に際してビット線のイコ
ライズ動作のタイミングをワード線駆動信号が立上るタ
イミングに対応して理想的に自動設定でき、メモリ容量
可変タイプのメモリに適用した場合でも、アクセスタイ
ムをメモリ容量に依存して短縮化することが可能になる
半導体メモリ装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明の半導体メモリ装
置は、メモリセルが行列状に配列されたメモリセルアレ
イと、このメモリセルアレイにおける同一行のメモリセ
ルに共通に接続されているワード線と、上記メモリセル
アレイにおける同一列のメモリセルに共通に接続され、
メモリセルの記憶データに応じた電位の信号が読み出さ
れる第１のビット線と、この第１のビット線に対して対
をなし、前記メモリセルの記憶データを読み出す際に読
み出し電位と比較するための基準電位となる信号が与え
られる第２のビット線と、クロック信号に基づいて一定
時間幅のイコライズ信号を生成するイコライズ信号生成
回路と、上記イコライズ信号を受けてデータ読み出し前
に前記ビット線対を所定電位にプリチャージ・イコライ
ズするイコライズ回路と、前記クロック信号に同期して
ロウアドレス信号をデコードし、ワード線選択信号を生
成するロウデコーダと、このロウデコーダのワード線選
択信号がワード線選択信号線を経て入力し、前記ワード
線を駆動するためのワード線駆動信号を出力するワード
線駆動回路と、データ読み出し時に前記ビット線対間の
電位差をセンス増幅するセンスアンプと、データ読み出
し時における前記イコライズ信号のタイミングを前記ワ
ード線駆動信号の変化のタイミングに対応して制御する
イコライズタイミング制御回路とを具備することを特徴
とする。

【００２３】

【作用】イコライズタイミング制御回路を備えているの
で、データ読み出し時におけるビット線イコライズ信号
のタイミングをワード線駆動信号の変化のタイミングに
対応して自動的に制御する。

【００２４】これにより、ビット線のイコライズ動作の
開始をワード線駆動信号が立上るより一定時間早いタイ
ミングに設定し、所要のイコライズ動作期間後にイコラ
イズ動作を終了させるように理想的に設定できる。

【００２５】従って、メモリ容量可変タイプのメモリに
適用した場合でも、ビット線のイコライズ動作のタイミ
ングがメモリ容量に依存して理想的に変化し、アクセス
タイムをメモリ容量に依存して短縮化することが可能に
なる。

【００２６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の半導体メモリ装置の一実
施例として、同期型のＣＭＯＳ型のＳＲＡＭの一部を示
している。

【００２７】このＳＲＡＭは、メモリセルが行列状に配
列されたメモリセルアレイと、このメモリセルアレイに
おける同一行のメモリセルに共通に接続されているワー
ド線と、上記メモリセルアレイにおける同一列のメモリ
セルに共通に接続され、メモリセルの記憶データに応じ
た電位の信号が読み出される第１のビット線と、この第
１のビット線に対して対をなし、前記メモリセルの記憶
データを読み出す際に読み出し電位と比較するための基
準電位となる信号が与えられる（前記メモリセルから読
み出される）第２のビット線と、データ読み出し前に前
記ビット線対を所定電位にプリチャージ・イコライズす
るイコライズ回路と、クロック信号に同期してロウアド
レス信号をデコードし、前記ワード線を選択制御するロ
ウデコーダと、データ読み出し時に前記ビット線対間の
電位差をセンス増幅するセンスアンプと、データ読み出
し時における前記イコライズ信号のタイミングを前記ワ
ード線駆動信号の変化のタイミングに対応して制御する
イコライズ・タイミング制御回路とを具備する。

【００２８】即ち、図１において、ＳＲＡＭセル（代表
的に１個のみ示す）12は行列状に配列されてメモリセル
アレイを構成している。このＳＲＡＭセル12は、２個の
インバータ14、15がクロス接続されてなるフリップフロ
ップ回路と、このフリップフロップ回路の一対のデータ
記憶ノードに対応して各一端が接続された一対のデータ
転送用トランジスタ16、17とからなる。

【００２９】相補的なビット線11、／11（代表的に１対
のみ示す）は、上記メモリセルアレイにおける同一列の
ＳＲＡＭセル12の一対のデータ転送用トランジスタ16、
17の各他端に対応して共通に接続されている。

【００３０】ワード線13（代表的に１本のみ示す）は、
上記メモリセルアレイにおける同一行のＳＲＡＭセル12
のデータ転送用トランジスタ16、17のゲートに共通に接
続されている。

【００３１】イコライズ回路19は、上記ビット線対11、
／11に接続され、後述する内部イコライズ信号ＥＱを受
けて所定期間にビット線対11、／11を所定電位にプリチ
ャージし、それぞれの電位をイコライズするものであ
る。センスアンプ25は、前記ビット線対11、／11の電位
ＢＴ、／ＢＴの電位差をセンス増幅するものである。デ
ータ出力バッファ26は、上記センスアンプ25の出力をバ
ッファ増幅するものである。ＣＥ入力バッファ27は、Ｓ
ＲＡＭチップの活性／非活性状態を制御するためのチッ
プイネーブル信号ＣＥ入力を反転させるものであり、イ
ンバータからなる。

【００３２】ロウデコーダ28は、前記ＣＥ入力バッファ
27からの／ＣＥ信号に同期してロウアドレス信号入力、
例えばＡ０、Ａ１をデコードし、ワード線選択信号Ｒ０
〜Ｒ３を生成するものである。

【００３３】このロウデコーダ28は、上記アドレス信号
入力Ａ０、Ａ１が対応して入力し、それぞれを反転させ
て内部アドレス信号／Ａ０、／Ａ１を生成するインバー
タ回路33、34と、上記反転信号／Ａ０、／Ａ１が対応し
て入力し、それぞれを再反転させて内部アドレス信号を
生成するンバータ回路35、36と、それぞれ組合わせが異
なる２個の内部アドレス信号および前記／ＣＥ信号が入
力する３入力ナンド回路（単位デコーダ）29〜32を有す
る。51〜54は上記ロウデコーダ28のナンド回路29〜32の
出力信号線（ワード線選択信号線）、Ｃ０〜Ｃ３は上記
ワード線選択信号線51〜54の配線容量である。

【００３４】ワード線ドライバ回路18（代表的に１個の
み示す）は、上記ワード線選択信号線51〜54からのワー
ド線選択信号Ｒ０〜Ｒ３が対応して入力し、ワード線駆
動信号WORDを出力して対応するワード線に供給するもの
であり、例えばインバータからなる。

【００３５】さらに、データ読み出し時における前記イ
コライズ信号ＥＱのタイミングを前記ワード線駆動信号
WORDの変化のタイミングに対応して制御し、イコライズ
回路19のイコライズ動作の期間を制御するために、ダミ
ーロウデコーダ42およびダミー配線55が設けられてい
る。

【００３６】上記ダミーロウデコーダ42は、前記ロウデ
コーダ28のナンド回路（単位デコーダ）群と同じ構成を
有し、同じ駆動能力を有する３入力ナンド回路であり、
その１つの入力端に前記ＣＥ入力バッファ27からの／Ｃ
Ｅ信号が入力し、残りの２つの入力端にはＶCC電位が与
えられることにより、／ＣＥ信号を反転させて内部ＣＥ
信号Ｄ０を生成する。

【００３７】また、前記ダミー配線55は、上記ダミーロ
ウデコーダ42の出力側に接続され、前記ロウデコーダ出
力側のワード線選択信号線51〜54の配線容量Ｃ０〜Ｃ３
と同等の配線容量Ｃ４を有し、前記イコライズパルス生
成回路37に内部ＣＥ信号を伝達するものである。

【００３８】イコライズパルス生成回路37は、上記ナン
ド回路のダミー配線55を経た内部ＣＥ信号が入力し、こ
れに同期して前記イコライズ信号ＥＱを一定時間生成し
てイコライズ回路19に供給するものであり、奇数段のイ
ンバータ回路38、39、40と２入力アンド回路41とからな
る。なお、前記メモリセルアレイの列線を選択する列選
択トランジスタや、この列選択トランジスタを制御する
列デコーダなどについては、図示を省略している。次
に、上記ＳＲＡＭのデータ読み出し動作について図２乃
至図４を参照しながら説明する。図２は、図１のＳＲＡ
Ｍのメモリ容量が可変範囲内の中間値である場合におけ
るデータ読み出し動作の一例を示すタイミング波形図で
ある。図３は、図１のＳＲＡＭのメモリ容量が可変範囲
内の最大値である場合におけるデータ読み出し動作の一
例を示すタイミング波形図である。図４は、図１のＳＲ
ＡＭのメモリ容量が可変範囲内の最小値である場合にお
けるデータ読み出し動作の一例を示すタイミング波形図
である。

【００３９】上記ＳＲＡＭのデータ読み出し動作は、基
本的には、図６乃至図８を参照しながら前述した従来の
ＳＲＡＭ（図５）の動作と同様であるが、イコライズタ
イミングを制御する回路が付加されたことにより、次の
ような動作が行われる。

【００４０】即ち、ダミーロウデコーダ42の出力信号
（内部ＣＥ信号Ｄ０）は、ダミー配線55の配線容量Ｃ４
に応じた遅延を受けるが、ロウデコーダ28の出力信号
（ワード線選択信号）もロウデコーダ出力側のワード線
選択信号線51〜54の配線容量Ｃ０〜Ｃ３に応じた遅延を
受ける。

【００４１】これにより、イコライズ回路19が上記内部
ＣＥ信号Ｄ０を受けて生成するイコライズ信号ＥＱの立
上りのタイミングは、ワード線駆動回路18が上記ワード
線選択信号を受けて生成するワード線駆動信号WORDの立
上りのタイミングに対応して自動的に変化するようにな
る。

【００４２】従って、ビット線のイコライズ動作の開始
をワード線駆動信号WORDが立上るより一定時間早いタイ
ミングに設定し、所要のイコライズ動作期間後にイコラ
イズ動作を終了させるように理想的に設定できる。

【００４３】この結果、メモリ容量可変タイプのメモリ
に適用した場合でも、ビット線対11、／11のイコライズ
動作のタイミングがメモリ容量に依存して理想的に変化
し、アクセスタイムをメモリ容量に依存して短縮化する
ことが可能になる。

【００４４】なお、上記実施例ではＳＲＡＭを示した
が、本発明はこれに限らず、メモリセルの記憶データに
応じた電位の信号が読み出される第１のビット線と、こ
の第１のビット線に対して対をなし、前記メモリセルの
記憶データを読み出す際に読み出し電位と比較するため
の基準電位となる信号がダミーセルから読み出される第
２のビット線を有する半導体メモリ（例えば読み出し専
用メモリ；ＲＯＭ）などにも適用できる。

【００４５】

【発明の効果】上述したように本発明の半導体メモリ装
置によれば、データ読み出し動作に際してビット線のイ
コライズ動作のタイミングをワード線駆動信号が立上る
タイミングに対応して理想的に自動設定できる。従っ
て、メモリ容量可変タイプのメモリに適用した場合で
も、アクセスタイムをメモリ容量に依存して短縮化する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＳＲＡＭの一部を示す
回路図。

【図２】図１のＳＡＲＭのメモリ容量が可変範囲内の中
間値である場合におけるデータ読み出し動作の一例を示
すタイミング波形図。

【図３】図１のＳＡＲＭのメモリ容量が可変範囲内の最
大値である場合におけるデータ読み出し動作の一例を示
すタイミング波形図。

【図４】図１のＳＡＲＭのメモリ容量が可変範囲内の最
小値である場合におけるデータ読み出し動作の一例を示
すタイミング波形図。

【図５】従来のマスクＲＯＭの一部を示す回路図。

【図６】図５のＳＡＲＭのメモリ容量が可変範囲内の中
間値である場合におけるデータ読み出し動作の一例を示
すタイミング波形図。

【図７】図５のＳＡＲＭのメモリ容量が可変範囲内の最
大値である場合におけるデータ読み出し動作の一例を示
すタイミング波形図。

【図８】図５のＳＡＲＭのメモリ容量が可変範囲内の最
小値である場合におけるデータ読み出し動作の一例を示
すタイミング波形図。

【符号の説明】

11、／11…ビット線対、12…ＳＲＡＭセル、13…ワード
線、16、17…データ転送用トランジスタ、18…ワード線
ドライバ回路、19…イコライズ回路、25…センスアン
プ、26…データ出力バッファ、27…ＣＥ入力バッファ、
28…ロウデコーダ、29、30、31、32…３入力ナンド回
路、33〜36…インバータ回路、37…イコライズパルス生
成回路、42…ダミーロウデコーダ、51〜54…ワード線選
択信号線、55…ダミー配線、Ｒ０、Ｒ１、Ｒ２、Ｒ３…
ロウデコーダの出力信号（ワード線選択信号）、Ｃ０、
Ｃ１、Ｃ２、Ｃ３…ワード線選択信号線の配線容量、Ｃ
４…ダミー配線の配線容量、Ｄ０…ダミーロウデコーダ
の出力信号（内部ＣＥ信号）。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリセルが行列状に配列されたメモリ
   セルアレイと、 このメモリセルアレイにおける同一行のメモリセルに共
   通に接続されているワード線と、 上記メモリセルアレイにおける同一列のメモリセルに共
   通に接続され、メモリセルの記憶データに応じた電位の
   信号が読み出されるビット線と、 この第１のビット線に対して対をなし、前記メモリセル
   の記憶データを読み出す際に読み出し電位と比較するた
   めの基準電位となる信号が与えられる第２のビット線
   と、 クロック信号に基づいて一定時間幅のイコライズ信号を
   生成するイコライズ信号生成回路と、 上記イコライズ信号を受けてデータ読み出し前に前記ビ
   ット線対を所定電位にプリチャージ・イコライズするイ
   コライズ回路と、 前記クロック信号に同期してロウアドレス信号をデコー
   ドし、ワード線選択信号を生成するロウデコーダと、 このロウデコーダのワード線選択信号がワード線選択信
   号線を経て入力し、前記ワード線を駆動するためのワー
   ド線駆動信号を出力するワード線駆動回路と、 データ読み出し時に前記ビット線対間の電位差をセンス
   増幅するセンスアンプと、 データ読み出し時における前記イコライズ信号のタイミ
   ングを前記ワード線駆動信号の変化のタイミングに対応
   して制御するイコライズタイミング制御回路とを具備す
   ることを特徴とする半導体メモリ装置。
2. 【請求項２】 請求項１記載の半導体メモリ装置におい
   て、 前記イコライズタイミング制御回路は、前記ロウデコー
   ダにおける単位デコーダと同じ構成および駆動能力を有
   し、前記クロック信号入力が入力するダミーロウデコー
   ダと、 このダミーロウデコーダの出力側に接続され、前記ロウ
   デコーダ出力側のワード線選択信号線と同等の配線容量
   を有し、前記イコライズパルス生成回路にダミーロウデ
   コーダ出力信号を伝達するダミー配線とを具備すること
   を特徴とする半導体メモリ装置。