JP3825188B2 - 半導体装置及びプリチャージ方法 - Google Patents
半導体装置及びプリチャージ方法 Download PDFInfo
- Publication number
- JP3825188B2 JP3825188B2 JP28968198A JP28968198A JP3825188B2 JP 3825188 B2 JP3825188 B2 JP 3825188B2 JP 28968198 A JP28968198 A JP 28968198A JP 28968198 A JP28968198 A JP 28968198A JP 3825188 B2 JP3825188 B2 JP 3825188B2
- Authority
- JP
- Japan
- Prior art keywords
- precharge
- input
- signal
- output line
- line pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/12—Equalization of bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に半導体装置の書込み動作におけるプリチャージスキムに関する。
【０００２】
【従来の技術】
パーソナルコンピュータ等のマルチメディアシステムの発展に伴って高速半導体メモリ装置に対する要求が一層増大している。また、最近、半導体設計技術及び製造技術の発展並びにシステムの原価節減に対する要求に応えてロジック半導体装置等と高速メモリ半導体装置を一つのチップに集積させるＭＭＬ（Merged Memory with Logic）が開発されている。これにより、高速半導体メモリ装置に対する要求が更に増大しる。このため、半導体メモリ装置の動作速度を向上させるための種々の方法が試されている。
【０００３】
半導体メモリ装置の動作速度を向上させるためには、データパス、即ち外部から印加されるデータをメモリセルに書込むための書込みデータパスとメモリセルに保持されているデータを外部へ読み出すための読み出しデータパスとにおいて信号の伝達速度を高速化する必要がある。
【０００４】
図１は、従来の半導体メモリ装置のブロック図である。なお、図１には、データパスのみが示されている。図１に示すように、従来の半導体メモリ装置は、多数のメモリセル１０１（１つのみ図示）が接続されるビットライン対ＢＬ、／ＢＬと、ビットライン感知増幅器１０３と、カラム選択ゲート１０５と、入出力ライン対Ｉ／Ｏ及び／Ｉ／Ｏと、入出力ラインドライバ及びプリチャージ回路１０７と、データ入力バッファ１０９と、入出力ライン感知増幅器１１１と、データ出力バッファ１１３とを備える。
【０００５】
図２は、図１に示す従来の半導体メモリ装置の動作タイミング図である。ＣＬＫは外部から印加されるクロック、ＣＡＳＢはカラムアドレスストローブ信号、ＷＥＢは書込みイネーブル信号、ＣＳＬはカラム選択ゲート１０５を制御するカラム選択ライン、ＰＩＯＰＲは入出力ラインドライバ及びプリチャージ回路１０７におけるプリチャージ回路部分を制御するプリチャージ制御信号、ＰＤＴは入出力ラインドライバ及びプリチャージ回路１０７における入出力ラインドライバ部分をイネーブルするイネーブル信号である。
【０００６】
図１及び図２に示すように、書込み動作及び読み出し動作中に入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏは、プリチャージ制御信号ＰＩＯＰＲにより制御されるプリチャージ回路により、所定の時間の間だけ等化されると共にプリチャージされる。即ち、カラム選択ラインＣＳＬがディスエーブルされた後に、プリチャージ制御信号ＰＩＯＰＲがイネーブルされ、これにより入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏのプリチャージが開始される。そして、カラム選択ラインＣＳＬがイネーブルされる前にプリチャージ制御信号ＰＩＯＰＲがディスエーブルされて、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏのプリチャージが終了する（ｔ１区間、ｔ２区間を参照）。
【０００７】
書込み動作中のプリチャージ時間ｔ１と読み出し中のプリチャージ時間ｔ２は同一である。また、書込み動作中には、入出力ラインドライバ及びプリチャージ回路１０７の入出力ラインドライバ部分がイネーブル信号ＰＤＴによりイネーブルされて入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏを駆動する。この際、イネーブル信号ＰＤＴは、プリチャージ制御信号ＰＩＯＰＲがディスエーブルされた後、即ちｔ１後にイネーブルされ、カラム選択ラインＣＳＬが再びイネーブルされる前にディスエーブルされる。また、書込み時間ｔｗは、カラム選択ラインＣＳＬがイネーブルされる時点で決定されるのではなく、イネーブル信号ＰＤＴがイネーブルされる時点、即ち入出力ラインドライバ１０７が動作する時点で決定される。
【０００８】
前記のように動作タイミングが構成されることにより、読み出し動作時におけるプリチャージパスとビットライン感知増幅器１０３と間のＤＣ電流パスの形成が防止され、書込み動作時におけるプリチャージパスと入出力ラインドライバ１０７との間のＤＣ電流パスの形成が防止される。
【０００９】
ところが、前述した従来の半導体メモリ装置では、書込み動作時にカラム選択ラインＣＳＬがイネーブルされる直前で、入出力ラインドライバ１０７をイネーブルさせるためのイネーブル信号ＰＤＴがイネーブルされるので、ビットライン対ＢＬ、／ＢＬと入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏは略同時にデェベロープされる。従って、従来の半導体メモリ装置では、ビットライン対ＢＬ、／ＢＬと入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏの負荷により書込み時間が長くなる。
【００１０】
【発明が解決しようとする課題】
本発明は、例えば、メモリ装置やＭＭＬのような半導体装置におけるプリチャージ方式を変更することにより書込み時間を短縮する半導体装置を提供することを目的とする。
【００１１】
また、本発明は、例えば、メモリ装置やＭＭＬのような半導体装置における書込み時間を短縮するためのプリチャージ方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る半導体装置は、ビットライン対、入出力ライン対、プリチャージ回路、入出力ラインドライバと、プリチャージ制御回路とを備えることを特徴とする。
【００１３】
前記ビットライン対には、データを書込んだり読み出したりするための多数のメモリセルが接続され、前記ビットライン対と前記入出力ライン対は、カラム選択ラインにより制御されるカラム選択ゲートを介して接続される。前記プリチャージ回路は、書込み動作及び読み出し動作時にプリチャージ信号に応答して前記入出力ライン対をプリチャージして等化させる。前記入出力ラインドライバは、書込み動作時に、イネーブル信号に応答して入力データを受けて前記入出力ライン対を駆動する。前記プリチャージ制御回路は、書込み動作時のプリチャージ及び等化時間が読み出し動作時のプリチャージ及び等化時間より短くなるようにするため、プリチャージ動作の開始を指示するプリチャージ制御信号と前記イネーブル信号とに応答して前記プリチャージ信号を発生して、前記イネーブル信号は、前記プリチャージ制御信号がディスエーブルされる時間の所定時間前にイネーブルされる。前記プリチャージ制御回路は、前記プリチャージ制御信号と前記イネーブル信号との論理積を演算して前記プリチャージ信号を発生する論理積手段を有する。
【００１４】
前記他の目的を達成するため、本発明に係るプリチャージ方法は、多数のメモリセルが接続されるビットライン対と、カラム選択ゲートを通じて前記ビットライン対と接続される入出力ライン対と、書込み動作及び読み出し動作時にプリチャージ信号に応答して前記入出力ライン対をプリチャージして等化させるプリチャージ回路と、イネーブル信号に応答して入力データを受けて前記入出力ライン対を駆動する入出力ラインドライバとを備える半導体装置のプリチャージ方法において、書込み動作及び読み出し動作時にプリチャージ動作の開始を指示するプリチャージ制御信号を発生する段階と、前記プリチャージ制御信号がディスエーブルされる前にイネーブルされ、前記プリチャージ制御信号がイネーブルされる時にディスエーブルされる信号を前記イネーブル信号として発生する段階と、前記プリチャージ制御信号と前記イネーブル信号との論理積を演算して前記プリチャージ信号を発生する段階とを有することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の好適な実施の形態に係る半導体装置の構成及び動作とその回路で実行されるプリチャージ方法を添付図面を参照して詳細に説明する。
【００１６】
図３は、本発明の好適な実施の形態に係る半導体装置のブロック図である。なお、図３には、データパス、即ち外部から印加されるデータをメモリセルに書込むための書込みデータパスとメモリセルに保持されたデータを外部へ読み出すための読み出しデータパスのみが示されている。
【００１７】
図３に示すように、本発明の好適な実施の形態に係る半導体装置は、多数のメモリセル３０１（１個のみを図示）と、ワードラインＷＬと、ビットライン対ＢＬ、／ＢＬと、ビットライン感知増幅器３０３と、カラム選択ゲート３０５と、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏと、入出力ラインドライバ及びプリチャージ回路３０７と、データ入力バッファ３０９と、プリチャージ制御回路３１１と、入出力ライン感知増幅器３１３と、出力バッファ３１５とを備える。
【００１８】
ビットライン対ＢＬ、／ＢＬには、データを書き込んだり読み出したりするための多数のメモリセル３０１が接続されており、ビットライン対ＢＬ、／ＢＬと入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏに対して、カラム選択ラインＣＳＬにより制御されるカラム選択ゲート３０５を介して接続されている。
【００１９】
入出力ラインドライバ及びプリチャージ回路３０７のプリチャージ回路は、書込み動作及び読み出し動作時に、プリチャージ信号及びこの反転信号Ｓ、／Ｓに応答して入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏをプリチャージして等化させる。前記入出力ラインドライバ及びプリチャージ回路３０７の入出力ラインドライバは、書込み動作時のイネーブル信号ＰＤＴに応答して入力データＤＡＴＡ、／ＤＡＴＡを受けて入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏを駆動する。
【００２０】
プリチャージ制御回路３１１は、書込み動作時のプリチャージ及び等化時間が読み出し動作時のプリチャージ及び等化時間より短くなるようにするため、プリチャージ動作の開始を指示するプリチャージ制御信号ＰＩＯＰＲとイネーブル信号ＰＤＴに応答して、入出力ラインドライバ及びプリチャージ回路３０７のプリチャージ回路を制御するプリチャージ信号Ｓ、／Ｓを発生する。イネーブル信号ＰＤＴは、プリチャージ制御信号ＰＩＯＰＲがディスエーブルされる時間より所定時間前にイネーブルされる。
【００２１】
データ入力バッファ３０９は、書込み動作時に外部から印加されるデータＤｉｎをバッファリングして入力データＤＡＴＡ、／ＤＡＴＡを出力する。ビットライン感知増幅器３０３は、読み出し動作時にメモリセル３０１からビットラインＢＬに伝達された微細な電圧を感知し増幅し、入出力ライン感知増幅器３１３は、メモリセル３０１からビットライン対ＢＬ、／ＢＬを経て入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏに伝達されたデータを感知し増幅する。データ出力バッファ３１５は、入出力ライン感知増幅器３１３の出力をバッファリングして外部へ出力する。
【００２２】
図４は、図３に示す入出力ラインドライバ及びプリチャージ回路３０７とプリチャージ制御回路３１１の詳細な回路図である。図４に示すように、この入出力ラインドライバ及びプリチャージ回路３０７のプリチャージ回路４０１は、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏ間に直列に接続され、接続ノードに電源電圧ＶＤＤが印加され、各々のゲートにプリチャージ信号Ｓが印加されるＮＭＯＳトランジスタ４０１ａ，４０１ｂと、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏ間に接続され、ゲートにプリチャージ信号Ｓが印加されるＮＭＯＳトランジスタ４０１ｃと、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏ間に接続され、ゲートにプリチャージ信号Ｓの反転信号／Ｓが印加されるＰＭＯＳトランジスタ４０１ｄとで構成される。
【００２３】
入出力ラインドライバ及びプリチャージ回路３０７の入出力ラインドライバ４０３は、ノアゲート４０３ｃ，４０３ｅ，４０３ｈ，４０３ｊと、インバータ４０３ｂ，４０３ｇ，４０３ｋと、ＰＭＯＳトランジスタ４０３ａ，４０３ｆと、ＮＭＯＳトランジスタ４０３ｄ，４０３ｉをで構成される。なお、この回路は、必要に応じて他の論理ゲートで構成することができる。
【００２４】
入出力ラインドライバ４０３は、書込み動作時において、入出力ラインドライバ４０３をイネーブルさせるイネーブル信号ＰＤＴに応答して入力データＤＡＴＡ、／ＤＡＴＡを受けて入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏを駆動する。
【００２５】
プリチャージ制御回路３１１は、プリチャージ動作の開始を指示するプリチャージ制御信号ＰＩＯＰＲとイネーブル信号ＰＤＴとの論理積を演算してプリチャージ信号Ｓを発生する論理積手段と、プリチャージ信号Ｓを反転して反転信号Ｓを発生する反転手段とを有する。図４には、プリチャージ制御信号ＰＩＯＰＲを反転させるインバータ４０５ｃと、インバータ４０５ｃの出力とイネーブル信号ＰＤＴとを入力としてプリチャージ信号Ｓを発生するノアゲート４０５ｂと、プリチャージ信号Ｓを反転させて反転信号／Ｓを発生するインバータ４０５ａとによる構成例が示されている。なお、この回路は、必要に応じて他の論理ゲートで構成することもできる。イネーブル信号ＰＤＴは、プリチャージ制御信号ＰＩＯＰＲがディスエーブルされる時間の所定時間前にイネーブルされる。
【００２６】
図５は、図３に示す半導体装置の動作タイミング図である。以下、図５に示す動作タイミング図を参照しながら図３に示す半導体装置の動作とプリチャージ方法を説明する。
【００２７】
先ず書込み動作に関して説明する。外部から印加されるカラムアドレスストローブ信号ＣＡＳＢと、書込みイネーブル信号ＷＥＢが論理”ロー”にイネーブルされた状態で、外部から印加されるクロックＣＬＫが論理”ハイ”になると、カラム選択ラインＣＳＬが論理”ロー”にディスエーブルされると共にプリチャージ動作の開始を指示するプリチャージ制御信号ＰＩＯＰＲが論理”ハイ”にイネーブルされる。
【００２８】
この時、入出力ラインドライバ及びプリチャージ回路３０７の入出力ラインドライバをイネーブルさせるイネーブル信号ＰＤＴは論理”ロー”を維持している。従って、プリチャージ制御回路３１１によりプリチャージ信号Ｓが論理”ハイ”にイネーブルされて、入出力ラインドライバ及びプリチャージ回路３０７のプリチャージ回路が入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏをプリチャージして等化を開始する。
【００２９】
その後、所定の時間ｔ３が経過した後、プリチャージ制御信号ＰＩＯＰＲがディスエーブルされる所定時間前にイネーブル信号ＰＤＴが論理”ハイ”にイネーブルされ、これによりプリチャージ信号Ｓが論理”ロー”にディスエーブルされて入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏのプリチャージ及び等化動作が終了する。
【００３０】
ここで、イネーブル信号ＰＤＴが論理”ハイ”にイネーブルされると、入出力ラインドライバ及びプリチャージ回路３０７の入出力ラインドライバが動作を開始し、入力データＤＡＴＡ、／ＤＡＴＡを受けて入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏを駆動する。これにより入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏがデェベロープされて始める。そして、所定時間の経過後にカラム選択ラインＣＳＬがイネーブルされると、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏのデータがビットライン対ＢＬ、／ＢＬを介してメモリセル３０１に書込まれる。
【００３１】
読み出し動作は書込み動作と反対のパスで動作する。読み出し動作では、イネーブル信号ＰＤＴが論理”ロー”にディスエーブルされた状態を維持するため、プリチャージ信号Ｓは、プリチャージ制御信号ＰＩＯＰＲが論理”ハイ”にイネーブルされる期間ｔ４の間、論理”ハイ”にイネーブルされる。
【００３２】
本発明の好適な実施の形態によれば、書込み動作時のプリチャージ時間ｔ３が読み出し動作時のプリチャージ時間ｔ４より短く、また、入出力ラインドライバ及びプリチャージ回路３０７の入出力ラインドライバをアクティブ状態にするためのイネーブル信号ＰＤＴのイネーブル時点も早い。従って、書込み動作の際は、短い時間で入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏがプリチャージされ、また、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏが十分にデェベロープされた後にカラム選択ラインＣＳＬがイネーブルされるので、カラム選択ラインＣＳＬが印加されるカラム選択ゲート３０５のＶｄｓ（ドレインとソースとの間の電圧）が十分に大きくなり、ビットライン対ＢＬ、／ＢＬへのデータの伝達が速くなる。即ち、この実施の形態によれば、書込み時間を短縮することができる。
【００３３】
上記の説明は本発明の実施の形態に過ぎず、本発明は、特許請求の範囲に記載した技術的思想の範囲内で様々な変形を許容するものである。
【００３４】
【発明の効果】
本発明によれば、書込み時間を短縮することができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置のブロック図である。
【図２】図１に示す従来の半導体メモリ装置の動作タイミング図である。
【図３】本発明の好適な実施の形態に係る半導体装置のブロック図である。
【図４】図３に示す入出力ラインドライバ及びプリチャージ回路、並びにプリチャージ制御回路の詳細な回路図である。
【図５】図３に示す半導体装置の動作タイミング図である。
【符号の説明】
１０１，３０１ メモリセル
１０３，３０３ ビットライン感知増幅器
１０５，３０５ カラム選択ゲート
１０７，３０７ 入出力ラインドライバ及びプリチャージ回路
１０９，３０９ データ入力バッファ
１１１，３１３ 入出力ライン感知増幅器
１１３，３１５ データ出力バッファ
３１１ プリチャージ制御回路
４０１ プリチャージ回路
４０１ａ，４０１ｂ，４０１ｃ，４０３ｄ，４０３ｉ ＮＭＯＳトランジスタ
４０１ｄ，４０３ａ，４０３ｆ ＰＭＯＳトランジスタ
４０３ 入出力ラインドライバ
４０３ｂ，４０３ｇ，４０３ｋ，４０５ｃ インバータ
４０３ｃ，４０３ｅ，４０３ｈ，４０３ｊ ノアゲート
ＢＬ，／ＢＬ ビットライン対
ＤＡＴＡ，／ＤＡＴＡ 入力データ
Ｄｉｎ 外部から印加されるデータ
Ｉ／Ｏ，／Ｉ／Ｏ 入出力ライン対
Ｓ，／Ｓ プリチャージ信号
ｔ１，ｔ２，ｔ３，ｔ４ プリチャージ時間
ＣＡＳＢ カラムアドレスストローブ信号
ＣＬＫ クロック
ＣＳＬ カラム選択ライン
ＰＩＯＰＲ プリチャージ制御信号
ＰＤＴ イネーブル信号
ＶＤＤ 電源電圧
Ｖｄｓ ドレインとソース間の電圧
ＷＥＢ 書込みイネーブル信号
ＷＬ ワードライン
【発明の属する技術分野】
本発明は半導体装置に係り、特に半導体装置の書込み動作におけるプリチャージスキムに関する。
【０００２】
【従来の技術】
パーソナルコンピュータ等のマルチメディアシステムの発展に伴って高速半導体メモリ装置に対する要求が一層増大している。また、最近、半導体設計技術及び製造技術の発展並びにシステムの原価節減に対する要求に応えてロジック半導体装置等と高速メモリ半導体装置を一つのチップに集積させるＭＭＬ（Merged Memory with Logic）が開発されている。これにより、高速半導体メモリ装置に対する要求が更に増大しる。このため、半導体メモリ装置の動作速度を向上させるための種々の方法が試されている。
【０００３】
半導体メモリ装置の動作速度を向上させるためには、データパス、即ち外部から印加されるデータをメモリセルに書込むための書込みデータパスとメモリセルに保持されているデータを外部へ読み出すための読み出しデータパスとにおいて信号の伝達速度を高速化する必要がある。
【０００４】
図１は、従来の半導体メモリ装置のブロック図である。なお、図１には、データパスのみが示されている。図１に示すように、従来の半導体メモリ装置は、多数のメモリセル１０１（１つのみ図示）が接続されるビットライン対ＢＬ、／ＢＬと、ビットライン感知増幅器１０３と、カラム選択ゲート１０５と、入出力ライン対Ｉ／Ｏ及び／Ｉ／Ｏと、入出力ラインドライバ及びプリチャージ回路１０７と、データ入力バッファ１０９と、入出力ライン感知増幅器１１１と、データ出力バッファ１１３とを備える。
【０００５】
図２は、図１に示す従来の半導体メモリ装置の動作タイミング図である。ＣＬＫは外部から印加されるクロック、ＣＡＳＢはカラムアドレスストローブ信号、ＷＥＢは書込みイネーブル信号、ＣＳＬはカラム選択ゲート１０５を制御するカラム選択ライン、ＰＩＯＰＲは入出力ラインドライバ及びプリチャージ回路１０７におけるプリチャージ回路部分を制御するプリチャージ制御信号、ＰＤＴは入出力ラインドライバ及びプリチャージ回路１０７における入出力ラインドライバ部分をイネーブルするイネーブル信号である。
【０００６】
図１及び図２に示すように、書込み動作及び読み出し動作中に入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏは、プリチャージ制御信号ＰＩＯＰＲにより制御されるプリチャージ回路により、所定の時間の間だけ等化されると共にプリチャージされる。即ち、カラム選択ラインＣＳＬがディスエーブルされた後に、プリチャージ制御信号ＰＩＯＰＲがイネーブルされ、これにより入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏのプリチャージが開始される。そして、カラム選択ラインＣＳＬがイネーブルされる前にプリチャージ制御信号ＰＩＯＰＲがディスエーブルされて、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏのプリチャージが終了する（ｔ１区間、ｔ２区間を参照）。
【０００７】
書込み動作中のプリチャージ時間ｔ１と読み出し中のプリチャージ時間ｔ２は同一である。また、書込み動作中には、入出力ラインドライバ及びプリチャージ回路１０７の入出力ラインドライバ部分がイネーブル信号ＰＤＴによりイネーブルされて入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏを駆動する。この際、イネーブル信号ＰＤＴは、プリチャージ制御信号ＰＩＯＰＲがディスエーブルされた後、即ちｔ１後にイネーブルされ、カラム選択ラインＣＳＬが再びイネーブルされる前にディスエーブルされる。また、書込み時間ｔｗは、カラム選択ラインＣＳＬがイネーブルされる時点で決定されるのではなく、イネーブル信号ＰＤＴがイネーブルされる時点、即ち入出力ラインドライバ１０７が動作する時点で決定される。
【０００８】
前記のように動作タイミングが構成されることにより、読み出し動作時におけるプリチャージパスとビットライン感知増幅器１０３と間のＤＣ電流パスの形成が防止され、書込み動作時におけるプリチャージパスと入出力ラインドライバ１０７との間のＤＣ電流パスの形成が防止される。
【０００９】
ところが、前述した従来の半導体メモリ装置では、書込み動作時にカラム選択ラインＣＳＬがイネーブルされる直前で、入出力ラインドライバ１０７をイネーブルさせるためのイネーブル信号ＰＤＴがイネーブルされるので、ビットライン対ＢＬ、／ＢＬと入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏは略同時にデェベロープされる。従って、従来の半導体メモリ装置では、ビットライン対ＢＬ、／ＢＬと入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏの負荷により書込み時間が長くなる。
【００１０】
【発明が解決しようとする課題】
本発明は、例えば、メモリ装置やＭＭＬのような半導体装置におけるプリチャージ方式を変更することにより書込み時間を短縮する半導体装置を提供することを目的とする。
【００１１】
また、本発明は、例えば、メモリ装置やＭＭＬのような半導体装置における書込み時間を短縮するためのプリチャージ方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る半導体装置は、ビットライン対、入出力ライン対、プリチャージ回路、入出力ラインドライバと、プリチャージ制御回路とを備えることを特徴とする。
【００１３】
前記ビットライン対には、データを書込んだり読み出したりするための多数のメモリセルが接続され、前記ビットライン対と前記入出力ライン対は、カラム選択ラインにより制御されるカラム選択ゲートを介して接続される。前記プリチャージ回路は、書込み動作及び読み出し動作時にプリチャージ信号に応答して前記入出力ライン対をプリチャージして等化させる。前記入出力ラインドライバは、書込み動作時に、イネーブル信号に応答して入力データを受けて前記入出力ライン対を駆動する。前記プリチャージ制御回路は、書込み動作時のプリチャージ及び等化時間が読み出し動作時のプリチャージ及び等化時間より短くなるようにするため、プリチャージ動作の開始を指示するプリチャージ制御信号と前記イネーブル信号とに応答して前記プリチャージ信号を発生して、前記イネーブル信号は、前記プリチャージ制御信号がディスエーブルされる時間の所定時間前にイネーブルされる。前記プリチャージ制御回路は、前記プリチャージ制御信号と前記イネーブル信号との論理積を演算して前記プリチャージ信号を発生する論理積手段を有する。
【００１４】
前記他の目的を達成するため、本発明に係るプリチャージ方法は、多数のメモリセルが接続されるビットライン対と、カラム選択ゲートを通じて前記ビットライン対と接続される入出力ライン対と、書込み動作及び読み出し動作時にプリチャージ信号に応答して前記入出力ライン対をプリチャージして等化させるプリチャージ回路と、イネーブル信号に応答して入力データを受けて前記入出力ライン対を駆動する入出力ラインドライバとを備える半導体装置のプリチャージ方法において、書込み動作及び読み出し動作時にプリチャージ動作の開始を指示するプリチャージ制御信号を発生する段階と、前記プリチャージ制御信号がディスエーブルされる前にイネーブルされ、前記プリチャージ制御信号がイネーブルされる時にディスエーブルされる信号を前記イネーブル信号として発生する段階と、前記プリチャージ制御信号と前記イネーブル信号との論理積を演算して前記プリチャージ信号を発生する段階とを有することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の好適な実施の形態に係る半導体装置の構成及び動作とその回路で実行されるプリチャージ方法を添付図面を参照して詳細に説明する。
【００１６】
図３は、本発明の好適な実施の形態に係る半導体装置のブロック図である。なお、図３には、データパス、即ち外部から印加されるデータをメモリセルに書込むための書込みデータパスとメモリセルに保持されたデータを外部へ読み出すための読み出しデータパスのみが示されている。
【００１７】
図３に示すように、本発明の好適な実施の形態に係る半導体装置は、多数のメモリセル３０１（１個のみを図示）と、ワードラインＷＬと、ビットライン対ＢＬ、／ＢＬと、ビットライン感知増幅器３０３と、カラム選択ゲート３０５と、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏと、入出力ラインドライバ及びプリチャージ回路３０７と、データ入力バッファ３０９と、プリチャージ制御回路３１１と、入出力ライン感知増幅器３１３と、出力バッファ３１５とを備える。
【００１８】
ビットライン対ＢＬ、／ＢＬには、データを書き込んだり読み出したりするための多数のメモリセル３０１が接続されており、ビットライン対ＢＬ、／ＢＬと入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏに対して、カラム選択ラインＣＳＬにより制御されるカラム選択ゲート３０５を介して接続されている。
【００１９】
入出力ラインドライバ及びプリチャージ回路３０７のプリチャージ回路は、書込み動作及び読み出し動作時に、プリチャージ信号及びこの反転信号Ｓ、／Ｓに応答して入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏをプリチャージして等化させる。前記入出力ラインドライバ及びプリチャージ回路３０７の入出力ラインドライバは、書込み動作時のイネーブル信号ＰＤＴに応答して入力データＤＡＴＡ、／ＤＡＴＡを受けて入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏを駆動する。
【００２０】
プリチャージ制御回路３１１は、書込み動作時のプリチャージ及び等化時間が読み出し動作時のプリチャージ及び等化時間より短くなるようにするため、プリチャージ動作の開始を指示するプリチャージ制御信号ＰＩＯＰＲとイネーブル信号ＰＤＴに応答して、入出力ラインドライバ及びプリチャージ回路３０７のプリチャージ回路を制御するプリチャージ信号Ｓ、／Ｓを発生する。イネーブル信号ＰＤＴは、プリチャージ制御信号ＰＩＯＰＲがディスエーブルされる時間より所定時間前にイネーブルされる。
【００２１】
データ入力バッファ３０９は、書込み動作時に外部から印加されるデータＤｉｎをバッファリングして入力データＤＡＴＡ、／ＤＡＴＡを出力する。ビットライン感知増幅器３０３は、読み出し動作時にメモリセル３０１からビットラインＢＬに伝達された微細な電圧を感知し増幅し、入出力ライン感知増幅器３１３は、メモリセル３０１からビットライン対ＢＬ、／ＢＬを経て入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏに伝達されたデータを感知し増幅する。データ出力バッファ３１５は、入出力ライン感知増幅器３１３の出力をバッファリングして外部へ出力する。
【００２２】
図４は、図３に示す入出力ラインドライバ及びプリチャージ回路３０７とプリチャージ制御回路３１１の詳細な回路図である。図４に示すように、この入出力ラインドライバ及びプリチャージ回路３０７のプリチャージ回路４０１は、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏ間に直列に接続され、接続ノードに電源電圧ＶＤＤが印加され、各々のゲートにプリチャージ信号Ｓが印加されるＮＭＯＳトランジスタ４０１ａ，４０１ｂと、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏ間に接続され、ゲートにプリチャージ信号Ｓが印加されるＮＭＯＳトランジスタ４０１ｃと、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏ間に接続され、ゲートにプリチャージ信号Ｓの反転信号／Ｓが印加されるＰＭＯＳトランジスタ４０１ｄとで構成される。
【００２３】
入出力ラインドライバ及びプリチャージ回路３０７の入出力ラインドライバ４０３は、ノアゲート４０３ｃ，４０３ｅ，４０３ｈ，４０３ｊと、インバータ４０３ｂ，４０３ｇ，４０３ｋと、ＰＭＯＳトランジスタ４０３ａ，４０３ｆと、ＮＭＯＳトランジスタ４０３ｄ，４０３ｉをで構成される。なお、この回路は、必要に応じて他の論理ゲートで構成することができる。
【００２４】
入出力ラインドライバ４０３は、書込み動作時において、入出力ラインドライバ４０３をイネーブルさせるイネーブル信号ＰＤＴに応答して入力データＤＡＴＡ、／ＤＡＴＡを受けて入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏを駆動する。
【００２５】
プリチャージ制御回路３１１は、プリチャージ動作の開始を指示するプリチャージ制御信号ＰＩＯＰＲとイネーブル信号ＰＤＴとの論理積を演算してプリチャージ信号Ｓを発生する論理積手段と、プリチャージ信号Ｓを反転して反転信号Ｓを発生する反転手段とを有する。図４には、プリチャージ制御信号ＰＩＯＰＲを反転させるインバータ４０５ｃと、インバータ４０５ｃの出力とイネーブル信号ＰＤＴとを入力としてプリチャージ信号Ｓを発生するノアゲート４０５ｂと、プリチャージ信号Ｓを反転させて反転信号／Ｓを発生するインバータ４０５ａとによる構成例が示されている。なお、この回路は、必要に応じて他の論理ゲートで構成することもできる。イネーブル信号ＰＤＴは、プリチャージ制御信号ＰＩＯＰＲがディスエーブルされる時間の所定時間前にイネーブルされる。
【００２６】
図５は、図３に示す半導体装置の動作タイミング図である。以下、図５に示す動作タイミング図を参照しながら図３に示す半導体装置の動作とプリチャージ方法を説明する。
【００２７】
先ず書込み動作に関して説明する。外部から印加されるカラムアドレスストローブ信号ＣＡＳＢと、書込みイネーブル信号ＷＥＢが論理”ロー”にイネーブルされた状態で、外部から印加されるクロックＣＬＫが論理”ハイ”になると、カラム選択ラインＣＳＬが論理”ロー”にディスエーブルされると共にプリチャージ動作の開始を指示するプリチャージ制御信号ＰＩＯＰＲが論理”ハイ”にイネーブルされる。
【００２８】
この時、入出力ラインドライバ及びプリチャージ回路３０７の入出力ラインドライバをイネーブルさせるイネーブル信号ＰＤＴは論理”ロー”を維持している。従って、プリチャージ制御回路３１１によりプリチャージ信号Ｓが論理”ハイ”にイネーブルされて、入出力ラインドライバ及びプリチャージ回路３０７のプリチャージ回路が入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏをプリチャージして等化を開始する。
【００２９】
その後、所定の時間ｔ３が経過した後、プリチャージ制御信号ＰＩＯＰＲがディスエーブルされる所定時間前にイネーブル信号ＰＤＴが論理”ハイ”にイネーブルされ、これによりプリチャージ信号Ｓが論理”ロー”にディスエーブルされて入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏのプリチャージ及び等化動作が終了する。
【００３０】
ここで、イネーブル信号ＰＤＴが論理”ハイ”にイネーブルされると、入出力ラインドライバ及びプリチャージ回路３０７の入出力ラインドライバが動作を開始し、入力データＤＡＴＡ、／ＤＡＴＡを受けて入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏを駆動する。これにより入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏがデェベロープされて始める。そして、所定時間の経過後にカラム選択ラインＣＳＬがイネーブルされると、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏのデータがビットライン対ＢＬ、／ＢＬを介してメモリセル３０１に書込まれる。
【００３１】
読み出し動作は書込み動作と反対のパスで動作する。読み出し動作では、イネーブル信号ＰＤＴが論理”ロー”にディスエーブルされた状態を維持するため、プリチャージ信号Ｓは、プリチャージ制御信号ＰＩＯＰＲが論理”ハイ”にイネーブルされる期間ｔ４の間、論理”ハイ”にイネーブルされる。
【００３２】
本発明の好適な実施の形態によれば、書込み動作時のプリチャージ時間ｔ３が読み出し動作時のプリチャージ時間ｔ４より短く、また、入出力ラインドライバ及びプリチャージ回路３０７の入出力ラインドライバをアクティブ状態にするためのイネーブル信号ＰＤＴのイネーブル時点も早い。従って、書込み動作の際は、短い時間で入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏがプリチャージされ、また、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏが十分にデェベロープされた後にカラム選択ラインＣＳＬがイネーブルされるので、カラム選択ラインＣＳＬが印加されるカラム選択ゲート３０５のＶｄｓ（ドレインとソースとの間の電圧）が十分に大きくなり、ビットライン対ＢＬ、／ＢＬへのデータの伝達が速くなる。即ち、この実施の形態によれば、書込み時間を短縮することができる。
【００３３】
上記の説明は本発明の実施の形態に過ぎず、本発明は、特許請求の範囲に記載した技術的思想の範囲内で様々な変形を許容するものである。
【００３４】
【発明の効果】
本発明によれば、書込み時間を短縮することができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置のブロック図である。
【図２】図１に示す従来の半導体メモリ装置の動作タイミング図である。
【図３】本発明の好適な実施の形態に係る半導体装置のブロック図である。
【図４】図３に示す入出力ラインドライバ及びプリチャージ回路、並びにプリチャージ制御回路の詳細な回路図である。
【図５】図３に示す半導体装置の動作タイミング図である。
【符号の説明】
１０１，３０１ メモリセル
１０３，３０３ ビットライン感知増幅器
１０５，３０５ カラム選択ゲート
１０７，３０７ 入出力ラインドライバ及びプリチャージ回路
１０９，３０９ データ入力バッファ
１１１，３１３ 入出力ライン感知増幅器
１１３，３１５ データ出力バッファ
３１１ プリチャージ制御回路
４０１ プリチャージ回路
４０１ａ，４０１ｂ，４０１ｃ，４０３ｄ，４０３ｉ ＮＭＯＳトランジスタ
４０１ｄ，４０３ａ，４０３ｆ ＰＭＯＳトランジスタ
４０３ 入出力ラインドライバ
４０３ｂ，４０３ｇ，４０３ｋ，４０５ｃ インバータ
４０３ｃ，４０３ｅ，４０３ｈ，４０３ｊ ノアゲート
ＢＬ，／ＢＬ ビットライン対
ＤＡＴＡ，／ＤＡＴＡ 入力データ
Ｄｉｎ 外部から印加されるデータ
Ｉ／Ｏ，／Ｉ／Ｏ 入出力ライン対
Ｓ，／Ｓ プリチャージ信号
ｔ１，ｔ２，ｔ３，ｔ４ プリチャージ時間
ＣＡＳＢ カラムアドレスストローブ信号
ＣＬＫ クロック
ＣＳＬ カラム選択ライン
ＰＩＯＰＲ プリチャージ制御信号
ＰＤＴ イネーブル信号
ＶＤＤ 電源電圧
Ｖｄｓ ドレインとソース間の電圧
ＷＥＢ 書込みイネーブル信号
ＷＬ ワードライン
Claims (4)
- 多数のメモリセルが接続されるビットライン対と、
カラム選択ゲートを通じて前記ビットライン対と接続される入出力ライン対と、
書込み動作及び読出し動作時においてプリチャージ信号がイネーブルである間に前記入出力ライン対をプリチャージして等化させるプリチャージ回路と、
書込み動作時に書込みイネーブル信号に応答して入力データを受けて前記入出力ライン対を駆動する入出力ラインドライバと、
書込み動作時のプリチャージ及び等化時間が読出し動作時のプリチャージ及び等化時間より短くなるように、プリチャージ動作の開始を指示するプリチャージ制御信号と前記書込みイネーブル信号とに応答して前記プリチャージ信号を発生するプリチャージ制御回路と、
を備え、前記プリチャージ制御回路は、前記プリチャージ制御信号のイネーブルに応じて前記プリチャージ信号をイネーブルさせ、前記書込みイネーブル信号のイネーブルに応じて前記プリチャージ信号をディスエーブルさせ、前記書込みイネーブル信号は、前記プリチャージ制御信号がディスエーブルされる時間より所定時間前にイネーブルされることを特徴とする半導体装置。 - 書込み動作時に、外部から印加されるデータをバッファリングして前記入力データを出力するデータ入力バッファと、
読出し動作時に、選択されたメモリセルから前記ビットライン対を介して前記入出力ライン対に伝達される出力データを感知増幅する入出力ライン感知増幅器と、
前記入出力ライン感知増幅器の出力をバッファリングして外部へ出力するデータ出力バッファと、
をさらに具備することを特徴とする請求項１に記載の半導体装置。 - 前記プリチャージ制御回路は、
前記プリチャージ制御信号を反転させるインバータと、
前記インバータの出力及び前記書込みイネーブル信号を入力として前記プリチャージ信号を発生するＮＯＲゲートと、
を有することを特徴とする請求項１に記載の半導体装置。 - 多数のメモリセルが接続されるビットライン対と、カラム選択ゲートを通じて前記ビットライン対と接続される入出力ライン対と、書込み動作及び読出し動作時においてプリチャージ信号がイネーブルである間に前記入出力ライン対をプリチャージして等化させるプリチャージ回路と、書込みイネーブル信号に応答して入力データを受けて前記入出力ライン対を駆動する入出力ラインドライバとを備える半導体装置のプリチャージ方法において、
書込み動作及び読出し動作時にプリチャージ動作の開始を指示するプリチャージ制御信号を発生する段階と、
前記プリチャージ制御信号がディスエーブルされる前にイネーブルされ、前記プリチャージ制御信号がイネーブルされる時にディスエーブルされる信号を前記書込みイネーブル信号として発生する段階と、
前記プリチャージ制御信号のイネーブルに応じて前記プリチャージ信号をイネーブルさせ、前記書込みイネーブル信号のイネーブルに応じて前記プリチャージ信号をディスエーブルさせる段階と、
を有することを特徴とする半導体装置のプリチャージ方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006611A KR100295041B1 (ko) | 1998-02-28 | 1998-02-28 | 프리차지제어회로를구비하는반도체장치및프리차지방법 |
| KR98-6611 | 1998-02-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11273350A JPH11273350A (ja) | 1999-10-08 |
| JP3825188B2 true JP3825188B2 (ja) | 2006-09-20 |
Family
ID=19534009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28968198A Expired - Fee Related JP3825188B2 (ja) | 1998-02-28 | 1998-10-12 | 半導体装置及びプリチャージ方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6026035A (ja) |
| JP (1) | JP3825188B2 (ja) |
| KR (1) | KR100295041B1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3244048B2 (ja) | 1998-05-19 | 2002-01-07 | 日本電気株式会社 | 半導体記憶装置 |
| US6185140B1 (en) * | 1999-10-25 | 2001-02-06 | Lsi Logic Corporation | Sensing architecture with decreased precharge voltage levels |
| JP3447640B2 (ja) * | 1999-12-28 | 2003-09-16 | 日本電気株式会社 | 半導体記憶装置 |
| KR100326085B1 (ko) | 2000-02-24 | 2002-03-07 | 윤종용 | 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로및 자동 프리차지 제어방법 |
| KR100714890B1 (ko) * | 2000-12-14 | 2007-05-04 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR100673743B1 (ko) * | 2000-12-29 | 2007-01-23 | 주식회사 하이닉스반도체 | 서입-쓰루우 기능을 갖는 데이터 출력 장치 |
| KR100402245B1 (ko) * | 2001-09-18 | 2003-10-17 | 주식회사 하이닉스반도체 | 메모리 장치 |
| JP4338010B2 (ja) | 2002-04-22 | 2009-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| US7120488B2 (en) * | 2002-05-07 | 2006-10-10 | Medtronic Physio-Control Manufacturing Corp. | Therapy-delivering portable medical device capable of triggering and communicating with an alarm system |
| KR100518543B1 (ko) * | 2002-12-04 | 2005-10-04 | 삼성전자주식회사 | 프리차지 회로를 제어하는 프리차지 제어회로, 이를구비하는 반도체 메모리장치 및 프리차지 회로를제어하는 프리차지 제어신호를 생성하는 방법 |
| US7289029B2 (en) * | 2002-12-31 | 2007-10-30 | Medtronic Physio-Control Corp. | Communication between emergency medical device and safety agency |
| US20040172069A1 (en) * | 2003-02-28 | 2004-09-02 | Hakala Douglas T. | Recording information for emergency call by defibrillator apparatus |
| KR100649351B1 (ko) * | 2005-03-31 | 2006-11-27 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| KR100695287B1 (ko) * | 2005-10-24 | 2007-03-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스앰프 제어 회로 |
| KR100656452B1 (ko) * | 2005-11-29 | 2006-12-11 | 주식회사 하이닉스반도체 | 프리차지 장치 |
| KR100757935B1 (ko) * | 2006-09-13 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리 차지 회로 |
| KR100761382B1 (ko) | 2006-09-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100873614B1 (ko) * | 2006-12-07 | 2008-12-12 | 주식회사 하이닉스반도체 | 로컬 입출력 라인 이퀄라이징 및 프리차징 회로 |
| KR100808599B1 (ko) | 2006-12-27 | 2008-03-03 | 주식회사 하이닉스반도체 | 데이터 입출력 제어 회로 |
| KR100924017B1 (ko) * | 2008-06-30 | 2009-10-28 | 주식회사 하이닉스반도체 | 오토 프리차지 회로 및 오토 프리차지 방법 |
| US7800959B2 (en) * | 2008-09-19 | 2010-09-21 | Freescale Semiconductor, Inc. | Memory having self-timed bit line boost circuit and method therefor |
| US8120975B2 (en) * | 2009-01-29 | 2012-02-21 | Freescale Semiconductor, Inc. | Memory having negative voltage write assist circuit and method therefor |
| KR101038998B1 (ko) * | 2010-01-08 | 2011-06-03 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트라인 프리차지 전압 생성 회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218092A (ja) * | 1989-02-18 | 1990-08-30 | Sony Corp | 半導体メモリ装置 |
| KR0127263B1 (ko) * | 1993-02-23 | 1997-12-29 | 사토 후미오 | 반도체 집적회로 |
| US5732036A (en) * | 1997-02-14 | 1998-03-24 | Micron Technology, Inc. | Memory device communication line control |
| US5777935A (en) * | 1997-03-12 | 1998-07-07 | Motorola, Inc. | Memory device with fast write recovery and related write recovery method |
-
1998
- 1998-02-28 KR KR1019980006611A patent/KR100295041B1/ko not_active IP Right Cessation
- 1998-10-12 JP JP28968198A patent/JP3825188B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-07 US US09/226,224 patent/US6026035A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990071260A (ko) | 1999-09-15 |
| US6026035A (en) | 2000-02-15 |
| JPH11273350A (ja) | 1999-10-08 |
| KR100295041B1 (ko) | 2001-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3825188B2 (ja) | 半導体装置及びプリチャージ方法 | |
| JP3903674B2 (ja) | 半導体メモリ装置 | |
| US7298660B2 (en) | Bit line sense amplifier control circuit | |
| US5859799A (en) | Semiconductor memory device including internal power supply circuit generating a plurality of internal power supply voltages at different levels | |
| KR20010011521A (ko) | 센스앰프 구동회로 | |
| KR20100052885A (ko) | 반도체 메모리 장치 | |
| JP2697568B2 (ja) | 半導体記憶装置 | |
| US7535777B2 (en) | Driving signal generator for bit line sense amplifier driver | |
| US7161860B2 (en) | Local input/output line precharge circuit of semiconductor memory device | |
| JPH09167486A (ja) | メモリ装置 | |
| JP2828963B2 (ja) | 半導体メモリ装置のデータ出力制御回路 | |
| KR20190133461A (ko) | 센싱 회로 및 이를 포함하는 반도체 장치 | |
| US6930952B2 (en) | Method of reading memory device in page mode and row decoder control circuit using the same | |
| JP4111371B2 (ja) | 半導体メモリ素子及びその書き込み駆動方法 | |
| US8116146B2 (en) | Semiconductor device and method for driving the same | |
| JP3252544B2 (ja) | 半導体集積回路 | |
| JPH0713865B2 (ja) | 書込み動作を有する半導体メモリー装置 | |
| JP2008103054A (ja) | 半導体素子のカラム経路制御信号生成回路及びカラム経路制御信号生成方法 | |
| US7054210B2 (en) | Write/precharge flag signal generation circuit and circuit for driving bit line isolation circuit in sense amplifier using the same | |
| KR20030060640A (ko) | 디램의 컬럼 인에이블 신호 발생 회로 | |
| KR100691017B1 (ko) | 반도체 메모리 장치용 로컬입출력라인 프리차지 제어회로및 그 제어방법 | |
| KR100532971B1 (ko) | 메모리 장치용 데이타 출력 장치 | |
| JPH09282881A (ja) | アドレス遷移感知器を用いた半導体メモリ装置の書込み経路制御方法 | |
| JP3766710B2 (ja) | 半導体記憶装置 | |
| JPH1092178A (ja) | 半導体装置の信号発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050609 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050812 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060605 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060629 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130707 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |