KR0141494B1

KR0141494B1 - 레벨시프트회로를 사용한 고속센스 방식의 반도체장치

Info

Publication number: KR0141494B1
Application number: KR1019890000939A
Authority: KR
Inventors: 요이찌 사또; 마사오 미즈까미; 도시유끼 오꾸마
Original assignee: 미다 가쓰시게; 가부시기가이샤 히다찌세이사꾸쇼; 오노 미노루; 히다찌초 엘 에스 아이엔지니어링 가부시기가이샤
Priority date: 1988-01-28
Filing date: 1989-01-28
Publication date: 1998-07-15
Also published as: US4984204A; KR890012321A

Abstract

내용없음.

Description

레벨시프트회로를 사용한 고속센스방식의 반도체장치

제1도는 본 발명의 1실시예인 SRAM의 주요부를 도시한 회로도.

제2도는 제1도의 SRAM에 있어서의 데이터 리드동작을 설명하기 위한 타이밍도.

제3도는 입력전압의 상보적 변화를 확대해서 출력할 수 있는 레벨시프트회로의 1예를 도시한 회로도.

제4도는 제3도의 레벨시프트회로에 있어서의 입력과 출력의 관계를 도시한 설명도.

제5도는 제1도의 회로가 적용된 클럭드 SRAM의 1실시예를 도시한 회로 블럭도.

제6도는 제5도의 클럭드 SRAM에 사용되는 타이밍 발생회로의 1실시예를 도시한 회로도.

제7도는 제5도의 클럭드 SRAM의 실시예를 도시한 타이밍도.

제8도는 제5도에 도시한 회로의 센스앰프 출력부에 있어서의 다른 실시예를 도시한 회로도.

제9도는 제5도에 도시한 센스앰프의 다른 실시예를 도시한 회로도.

제10도는 제9도에 도시한 센스회로의 다른 실시예를 도시한 회로도.

제11도는 본 발명에 관한 제1도의 회로가 적용된 2포트 RAM의 전체를 도시한 블록도.

제12도는 제11도의 2포트 RAM의 메모리셀에서 라이트계 및 리드계에 이르는 주요부를 도시한 회로도.

제13도는 어드레스버퍼의 1예를 도시한 회로도.

제14도는 어드레스 디코더의 1예를 도시한 회로도.

제15도는 워드드라이버의 1예를 도시한 회로도.

제16도는 라이트데이타 드라이버의 1예를 도시한 회로도.

제17도는 어드레스일치 검출회로의 1예를 도시한 회로도.

제18도는 라이트어드레스와 리드어드레스가 일치하지 않는 경우의 라이트동작과 리드동작의 1예를 설명하기 위한 타이밍도.

제19도는 동일 메모리셀에 대해서 라이트 및 리드동작이 동일 타이밍에서 실행되는 경우의 동작의 1예를 설명하기 위한 타이밍도.

제20도 및 제21도는 라이트 전송게이트와 리드 전송게이트를 구성하는 MOS트랜지스터의 도전형을 서로 다르게 해서 이루어지는 메모리셀구조의 1예를 도시한 회로도.

제22도는 전달수단의 그밖의 예를 도시한 회로도.

제23도는 3포트 RAM에 채용할 수 있는 메모리셀 구조의 1예를 도시한 회로도.

제24도는 제23도의 메모리셀을 채용해서 이루어지는 3포트 RAM에 있어서의 어드레스일치 검출회로의 1예를 도시한 회로도.

제25도는 제5도 또는 제11도에 도시한 회로의 워드선구성의 다른 실시예의 회로도.

제26도는 제5도 또는 제11도에 도시한 회로의 공통데이타선 구성의 다른 실시예의 회로도.

제27도는 본 발명이 적용되는 신호전달방식을 사용한 디지털 처리장치의 버스드라이버 및 버스리시버의 1실시예를 도시한 회로도.

제28도는 제27도의 버스드라이버 및 버스리시버의 1실시예를 도시한 신호 파형도.

제29도는 본 발명이 적용되는 신호전달방식을 사용한 디지털 처리장치의 1실시예를 도시한 블록도.

제30도는 본 발명이 적용되는 신호전달방식을 사용한 디지털 처리장치의 또 하나의 실시예를 도시한 블록도.

본 발명은 반도체장치 더 나아가서는 반도체장치에 있어서의 센스앰프 구동계에 관한 것으로서, 예를들면 비트선 및 공통 데이터선을 원하는 레벨로 프리차지하는 형식의 SRAM(Static Random Access Memory)에 있어서의 리드동작의 고속화 및 저소비 전력화에 적용해서 유효한 기술에 관한 것이다.

종래, 상보 비트선쌍의 한쪽의 비트선에 회로의 전원전압을 공급함과 동시에 다른쪽의 비트선에는 회로의 접지전위를 부여하도록 해서 각각 충전하고, 그 후 상보 비트선쌍을 단락시키는 것에 의해서 전하 재배분에 의해 상보비트선쌍을 전원전압의 중간레벨로 프리차지하는 기술은 미국특허출원 No. 860411, 미국특허출원 No. 943063, 미국특허출원 No. 60334등의 명세서에 기재되어 있다.

그러나, 비트선 및 공통데이타선에 대한 상기한 프리차지방식에서는 상보비트선쌍을 전원전압 및 접지전위로 각각 충전하는 동작과 이것에 계속해서 상보비트선쌍을 단락시키는 동작이 2스텝 필요하게 되고, 또 이 프리차지중에는 잘못된 데이터가 라이트되지 않도록 하기 위해서 워드선의 선택동작을 대기하지 않으면 안된다.

이것에 의해, 데이터리드를 위한 타이밍규정이 복잡하게 될 뿐만 아니라 엑세스타임이 길어져서 데이터의 고속리드를 하는데도 한계가 있는 것이 본 발명자의 검에 의해서 명확하게 되었다.

그래서, 더욱 고속화를 도모하기 위해서 비트선쌍을 전원전압으로 프리차지하고 공통데이타선쌍을 접지전위로 프리차지하는 프리차지방식이 미국특허출원 No. 148432의 명세서에 기재되어 있다. 그러나, 이 방식에 있어서는 공통데이타선의 전위는 접지전위에서 변화하므로, 데이터의 리드속도의 고속화가 제한되는 것이 명확하게 되었다. 또한, 저항분압에 의해서 공통데이타선 전위를 설정하는 방식으로서는 일본국 특허공개공보 소화63-58697호(1988년 3월 14일 공개)에 기재된 기술이 있다.

본 발명의 목적은 데이터 리드동작의 고속화와 저소비 전력화를 달성할 수 있는 센스앰프 구동계를 구비한 반도체 기억장치를 제공하는 것이다. 또, 본 발명의 다른 목적은 반도체 기억장치의 센스앰프 구동계 등에 적합한 레벨시프트회로를 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다. 본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다. 즉, 메모리셀의 리드신호를 센스앰프의 동작점 근방의 레벨로 시프트시켜서 이 센스앰프의 입력단자에 부여되는 레벨시프트회로를 마련하여 반도체 기억장치를 구성한다.

이 레벨시프트회로는 전류증폭 트랜지스터와 전류원과의 직렬결합노드를 출력단자로 하고 이 출력단자전압을 전류증폭 트랜지스터의 입력전압에 따라서 변화시키는 전류증폭기를 포함함과 동시에, 센스앰프의 활성화에 따라서 직류전류 경로를 개방하는 파워스위치를 구비해서 구성할 수가 있다.

또, 레벨시프트회로는 전류증폭 트랜지스터와 전류원과의 직렬결합노드를 출력단자로 하고 이 출력단자전압을 전류증폭 트랜지스터의 입력전압에 따라서 변화시키는 전류증폭기를 1쌍 포함하고, 각 전류증폭기의 출력단자에 상기 전류증폭 트랜지스터와 도전형이 다른 부하트랜지스터를 결합함과 동시에, 부하트랜지스터에 제어단자를 서로 다른쪽의 전류증폭기의 출력단자에 결합해서 구성해도 좋다. 이 상기 1쌍의 전류증폭기에 포함되는 전류원은 전류미러회로로 구성할 수가 있다.

한편, 상기 목적을 달성하기 위한 본 발명의 대표적인 예를 첨부도면에 따라서 구체적으로 기술하면 다음과 같습니다.

[1] 본 발명에 의한 반도체기억장치는 여러개의 데이터선쌍(D0,

~ Dn,

), 여러개의 워드선(W0~Wm,W00~W0m), 상기 여러개의 데이터선쌍과 상기 여러개의 워드선과의 각 교차부에 대응해서 마련된 여러개의 메모리셀(MC), 상기 여러개의 데이터선쌍 중의 적어도 1쌍에 결합된 1쌍의 입력단자(Q27 및 Q28의 게이트전극, Q40 및 Q41의 게이트전극)를 갖고 제1 전원전압(VDD,Vdd) 및 제2 전원전압(Vss)이 공급되는 레벨시프트회로(LS,LS'), 상기 레벨시프트회로의 1쌍의 출력단자(Q27의 소오스전극 및 Q28의 소오스전극, Pout1 및 Pout2)에 결합된 1쌍의 입력단자(Q32 및 Q33의 게이트전극, Q35 및 Q36의 게이트전극, Q75, Q76, Q77, Q78의 게이트전극)를 갖는 차동증폭회로(SC,SC',SC)를 갖고, 상기 레벨시프트회로의 1쌍의 입력단자에 부여된 각 전위를 상기 제1 전원전압과 상기 제2 전원전압과의 전압차보다 작은 소정의 전압만큼 레벨시프트해서 상기 레벨시프트회로의 1쌍의 출력단자에서 얻는 것이다.

[2] 상기 [1]에 있어서, 반도체 기억장치는 상기 레벨시프트회로(LS, LS)의 1쌍의 입력단자 (Q27 및 Q28의 게이트전극, Q41 및 Q41의 게이트전극)에 결합된 공통데이타선쌍(CD,

, C00R~C031R, C10R~C131R), 상기 공통데이타선쌍과 상기 여러개의 데이터선쌍 사이에 각각 결합되는 여러개의 칼럼스위치회로(열스위치, SS00~SS031, SS10~SS131)를 포함하고, 상기 칼럼스위치회로중의 하나가 선택적으로 도전상태로 된다.

[3] 상기 [2]에 있어서, 상기 레벨시프트회로(LS, LS')는 상기 레벨시프트회로의 출력단자(Q27의 Q28의 소오스전극, Pout1 및 Pout2)의 전위로 되는 소오스전위를 상기 레벨시프트회로의 입력단자의 전위에 따라서 변화시키기 위한 1쌍의 소오스폴로워회로(Q27, Q28, Q29, Q30으로 구성되는 전류미러회로, Q40, Q41, Q42, Q43으로 구성되는 전류미러회로)를 포함하고 있다.

[4] 상기 [2]에 있어서, 상기 레벨시프트회로(LS, LS')는 상기 공통데이타선쌍(CD,

, C00R~C031R, C10R~C131R) 중의 한쪽에 결합된 게이트와 그의 한쪽끝이 상기 제1 전원전압(VDD, Vdd)을 받는 소오스-드레인경로를 갖는 제1 MOSFET(Q27, Q40), 상기 공통데이타선쌍 중의 다른쪽에 결합된 게이트와 그의 한쪽끝이 상기 제1 전원전압을 받는 소오스-드레인경로를 갖는 제2 MOSFET(Q28, Q41), 그의 한쪽끝이 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 게이트를 갖는 제3 MOSFET(Q29, Q42) 및 그의 한쪽끝이 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-트레인경로와 상기 제3 MOSFET의 게이트에 결합된 게이트를 갖는 제4 MOSFET(Q30, Q43)를 포함하고 있다.

[5] 또, 본 발명에 의한 반도체 기억장치는 제1 입력단자(Q27의 게이트전극, Q40의 게이트전극), 제2 입력단자(Q28의 게이트전극, Q41의 게이트전극) 제1 출력단자(Q27의 소오스전극, Pout1) 및 제2 출력단자(Q28의 소오스전극, Pout2)를 갖고, 제1 전원전압(VDD,Vdd) 및 제2전원전압(Vss)이 공급되는 레벨시프트회로(LS, LS'), 상기 레벨시프트회로의 상기 제1 출력단자에 결합된 제3 입력단자(Q32의 게이트전극, Q35의 게이트전극, Q75 및 Q76의 게이트전극), 상기 제2 출력단자에 결합된 제4 입력단자(Q33의 게이트전극, Q36의 게이트전극, Q77 및 Q78의 게이트전극) 및 제3 출력전자(Q33의 드레인전극, Q35의 드레인전극, Q75 또는 Q78의 드레인전극)를 갖는 차동증폭회로(SC, SC',SC)를 구비하는 센스앰프(SA, SA00)를 포함하고, 상기 레벨시프트회로는 상기 제1 입력단자 및 제2 전원전압과의 전위차보다 작은 소정의 전위만큼 레벨시프트된 전위를 상기 제1 출력단자 및 상기 제2 출력단자의 각각에 부여하고, 상기 차동증폭회로는 상기 제3 입력단자 및 상기 제4 입력단자의 전위에 따른 소정의 전위를 상기 제3 출력단자에 부여한다.

[6] 상기 [5]에 있어서, 상기 레벨시프트회로(LS, LS')는 상기 레벨시프트회로의 상기 제1 출력단자(Q27의 소오스전극, Pout1) 및 상기 제2 출력단자(Q28의 소오스전극, Pout2)의 전위로 되는 소오스전위를 상기 레벨시프트회로의 입력단자의 전위에 따라서 변화시키기 위한 1쌍의 소오스폴로워회로(Q27, Q28, Q29, Q30으로 구성되는 전류미러회로, Q40, Q41, Q42, Q43으로 구성되는 전류미러회로, Q16, Q17, Q18, Q75, Q76, Q77, Q78로 구성되는 전류미러회로)를 포함하고 있다.

[7] 상기 [5]에 있어서, 상기 레벨시프트회로는 상기 제1 입력단자에 결합된 게이트와 그의 한쪽끝이 상기 제1 전원전압을 받는 소오스-드레인경로를 갖는 제1 MOSFET(Q27, Q40), 상기 제2 입력단자에 결합된 게이트와 그의 한쪽끝이 상기 제1 전원전압을 받는 소오스-드레인경로를 갖는 제2 MOSFET(Q28, Q41), 그의 한쪽끝이 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제1 MOSFET의 상기 소오스-드레인경로의 상기 다른쪽 끝에 결합된 게이트를 갖는 제3 MOSFET(Q29, Q42), 그의 한쪽끝이 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제3 MOSFET의 게이트에 결합된 게이트를 갖는 제4 MOSFET(Q30, Q43)를 포함하고 있다.

[8] 또한, 본 발명에 의한 반도체기억장치는 여러개의 라이트용 워드선(WLw1~WLw2i, WLwα(α=1~2i), 여러개의 리드용 워드선(WLr1~WLr2(n-i), WLrα(α=1~2i), 여러개의 라이트비트선(BLw1,

~BLw2(n-i),

, BLwβ,

(β=1~2(n-i)), 여러개의 리드비트선(BLr1,

~BLr2(n-i),

, BLrβ,

(β=1~2(n-i)), 상기 여러개의 라이트용 워드선, 상기 여러개의 리드용 워드선, 상기 여러개의 라이트비트선 및 상기 여러개의 리드비트선에 결합된 여러개의 메모리셀(10), 상기 여러개의 라이트비트선의 각각에 결합된 라이트 공통데이타선(CDw,

), 상기 여러개의 리드비트선의 각각에 결합된 리드 공통데이타선(CDr,

), 라이트어드레스(aw1,

~awn,

)와 리드어드레스(ar1,

~arn,

)가 일치하였을 때 소정 레벨의 검출신호(AC)를 출력하는 어드레스일치 검출회로(8), 상기 라이트 공통데이타선과 상기 리드 공통데이타선 사이에 결합되고 상기 소정 레벨의 검출신호에 따라서 상기 라이트 공통데이타선과 상기 리드 공통데이타선을 단락하기 위한 단락회로(9)를 포함하고 있다.

이하, 본 발명의 실시예를 도면에 따라서 설명한다. 제1도는 본 발명의 1실시예인 SRAM의 주요부를 도시한 회로도이다. 동일도면에 도시된 SRAM은 특히 제한되지 않지만, 공지의 MOS집적회로 제조기술에 의해서 1개의 반도체기판에 형성된다.

본 실시예의 SRAM은 스테이틱형 메모리셀 MC를 여러개 매트리스형상으로 배치해서 이루어지는 메모리셀 어레이를 갖는다. 메모리셀 MC는 특히 제한 되지 않지만, P채널형 MOSFET Q3, Q4와 N채널형 MOSFET Q21, Q22에 의해서 구성되는 1쌍의 CMOS(상보형 MOS) 인버터회로의 입력단자 및 출력단자를 상호 교차결합한 플립플롭회로와 상기 CMOS인버터회로의 출력단자에 소오스전극이 결합된 1쌍의 N채널형 선택 MOSFET Q23, Q24로 구성된다.

이 선택 MOSFET Q23, Q24의 드레인전극은 메모리셀 MC의 데이터 입출력단자로 되고, 또 그들의 게이트전극은 메모리셀MC의 선택단자로 된다.

상기 메모리셀 MC의 데이터 입출력단자는 대표적으로 도시된 데이터선쌍 D0,

~Dn,

)에 열마다 결합되고, 메모리셀 MC의 선택단자는 행마다 대응하는 워드선W0~Wm에 결합된다. 워드선 W0~Wm은 외부에서 공급되는 로우어드레스 신호에 대응하는 소저의 1개가 선택레벨로 구동되고, 그 구동제어는 도시하지 않은 로우어드레스 디코더 및 워드드라이버가 실행한다.

상기 데이터선쌍 D0,

의 한쪽끝은 N채널 MOSFET Q25, Q26 및 P 채널 MOSFET Q5, Q6으로 구성되는 칼럼스위치회로로서의 CMOS 전송게이트 tg0, tg0'을 거쳐서 공통 데이터선쌍 CD,

에 공통 접속 된다. 데이터선쌍 Dn,

에 대해서도 마찬가지로, 전송게이트 tgn, tgn'을 거쳐서 공통 데이터선쌍 CD,

에 공통 접속한다. CMOS 전송게이트 tg0, tg0' ~ tgn, tgn'은 외부에서 공급되는 칼럼어드레스신호에 대응하는 소정의 1쌍의 데이터선쌍을 선택적으로 공통 데이터선쌍 CD,

와 도통 제어하고, 그를 위한 스위치 제어신호로서의 칼럼선택신호 CSW1~CSWn은 도시하지 않은 칼럼어드레스 디코더에 의해 형성된다.

상기 데이터선쌍 D0,

~Dn,

의 다른쪽끝에는 소오스전극에 전원전압 Vdd가 공급되는 P채널형 프리차지 MOSFET Q1, Q2의 드레인전극이 결합되고, 각 프리차지 MOSFET Q1, Q2는 그의 게이트전극에 공급되는 프리차지신호φpo는 그의 로우레벨의 의해서 각 프리차지 MOSFET Q1, Q2가 온 (ON)으로 동작하고, 온상태를 취하는 프리차지 MOSFET Q1, Q2는 데이터선쌍 D0,

~Dn,

및 CMOS 전송게이트 tg0, tg0' ~ tgn, tgn'을 거쳐서 공통 데이터선쌍 CD,

를 대략 전원전압 Vdd 레벨로 충전해서 이전의 메모리액세스에 의해 데이터선쌍이나 공통데이타선쌍 CD,

에 생긴 전위차를 좁혀서 동일한 전위로 한다.

상기 공통데이타선쌍 CD,

에는 라이트 증폭회로 WA의 출력단자와 센스앰프SA의 입력단자가 결합된다.

라이트 증폭회로 WA는 도시하지 않는 데이터 입력버퍼에서 공급되는 라이트데이타 DI에 따라서 공통데이타선쌍 CD,

를 소정의 상보레벨로 구동한다.

센스앰프SA는 메모리셀 데이터의 리드에 의해서 공통데이타선쌍 CD,

에 생기는 프리차지레벨로서의 전원전압 Vdd 근방의 미소한 레벨변화인 상보적인 전위차에 따라서 이것을 증폭하는 차동증폭형 센스회로 SC를 포함하지만, 그 전단(前段)에는 메모리셀 데이터의 리드에 의해서 공통데이타선쌍 CD,

에 생기는 전원전압 Vdd 근방의 상기 미소한 레벨변화를 센스회로 SC의 증폭동작상 가장 고감도로 되는 동작점 부근에서의 레벨변화에 의해 변환해서 이것을 센스회로 SC의 입력단자에 부여하는 레벨시프트회로 LS가 마련되어 이루어진다.

상기 센스회로 SC는 특히 제한되지 않지만, 소오스전극의 공통접속단이 전류원으로서의 N채널형 파워스위치 MOSFET Q34를 거쳐서 접지전위 Vss에 접속된 차동쌍을 이루는 1쌍의 N채널형 입력 MOSFET Q32, Q33를 갖고, 입력 MOSFET Q32, Q33의 드레인전극의 각각의 전류미러부하를 구성하는 P채널형 MOSFET Q9, Q10의 드레인전극을 접속해서 이루어진다. 전류미러부하를 구성하는 P채널형 MOSFET Q9, Q10의 소오스전극은 전원점압 Vdd에 접속되고, 이들의 게이트전극의 공통접속단은 입력 MOSFET Q32의 드레인전극에 결합된다. 센스회로 SC의 1쌍의 입력단자는 입력 MOSFET Q32, Q33의 게이트전극으로 된다. 센스회로SC의 출력단자는 MOSFET Q10과 Q33의 결합드레인전극으로 되고, 출력인버터INV의 입력단자에 결합된다.

센스회로 SC의 증폭출력전압 Vout가 츨력인버터 INV에서 검출가능한 레벨에 도달하는 것에 의해서, 이 출력인버터 INV는 도시하지 않은 데이터 출력버퍼로 리드데이타 Dr을 부여한다. 상기 파워스위치 MOSFET Q34는 그의 게이트전극에 공급되는 센스앰프신호φsa에 의해서 스위치 제어된다. 센스앰프신호 φsa는 그의 하이레벨에 의해 파워스위치 MOSFET Q34를 온동작시켜 센스회로 SC를 활성화한다.

또, 센스회로 SC의 출력단자는 센스회로 SC의 비활성화에 따라서 P채널형 MOSFET Q15에 의해 전원 Vdd로 충전되로독 되어있다. 센스회로 SC가 활성화되어 입력단자에 상보신호가 부여되면, MOSFET Q32, Q33의 각각에 흐르는 드레인과 소오스 사이의 전류가 달라지게 되고, 이것에 의해 MOSFET Q32의 드레인과 소오스 사이의 전류는 MOSFET Q9의 소오스와 드레인 사이의 전압을 변화시키고, 이 변화 및 MOSFET Q33의 드레인과 소오스 사이의 전류변화에 의해서 MOSFET Q10의 소오스와 드레인 사이의 전압이 결정된다. 예를 들면, MOSFET Q32의 게이트 입력전압이 MOSFET Q33의 게이트 입력전압보다 높은 경우, 센스회로 SC의 증폭츨력으로 되는 MOSFET Q33의 드레인전압은 MOSFET Q32의 드레인전압에 비해 높아진다. 반대로, MOSFET Q33의 게이트 입력전압이 MOSFET Q32의 게이트 입력전압보다 높은 경우, 센스회로 SC의 증폭출력으로 되는 MOSFET Q33의 드레인전압은 MOSFET Q32의 드레인전압에 비해 낮아진다.

이와 같이, 센스회로 SC는 1쌍의 입력 MOSFET Q32, Q33의 게이트 입력전압의 차에 의해서, 이들 MOSFET Q32, Q33에 생기는 전류변화를 MOSFET Q10의 소오스와 드레인 사이의 전압의 변화로서 그의 출력단자로 끌어내는 것이므로, 센스회로 SC의 증폭도 또는 증폭감도를 최대로 하기 위해서 센스회로 SC를 구성하는 MOSFET Q32, Q33, Q9, Q10을 각각 포화영역에서 동작시키는 것이 바람직하다. 즉, 이러한 센스회로 SC의 증폭동작상 가장 고감도로 되는 차동 입력레벨은 이들 MOSFET를 포화영역에서 동작시킬 수 있는 개략적인 전원전압 Vdd 의 중간레벨 (전압 Vdd/2 근방의 범위)를 중심으로 상보레벨로 된다.

상기 레벨시프트회로 LS는 메모리셀 데이터의 리드에 의해 공통데이타선쌍 CD,

에 생기는 프리차지레벨로서의 전원전압 Vdd 근방의 미소한 상보적인 레벨변화를 센스회로 SC의 증폭동작상 가장 고감도로 되는 상기 동작점부근에서의 레벨변화에 의해 변화시킨다.

즉, 이 레벨시프트회로 LS는 특히 제한되지 않지만, 출력의 소오스전위를 입력전압에 따라서 변화시키는 1쌍의 소오스폴로워회로를 기본구성으로 포함하고, 구체적으로는 전류증폭 트랜지스터로서의 N채널형 구동 MOSFET Q27, Q28의 드레인전극을 전원전압 VDD에 결합함과 동시에, 한쪽의 구동 MOSFET Q27의 게이트전극을 공통데이타선 CD에 결합하고 다른쪽의 구동 MOSFET Q28의 게이트전극을 공통데이타선

에 결합한다. 그리고, 상기 구동 MOSFET Q27, Q28의 소오스전극에 N채널형 MOSFET Q29, Q30의 드레인전극을 결합함과 동시에, 이들 MOSFET Q29, Q30의 게이트전극 공통접속단을 MOSFET Q29의 드레인전극에 결합해서 전류미러회로를 구성하고, 이 전류미러회로를 구성하는 MOSFET Q29, Q30의 소오스전극 공통접속단을 N채널형 파워스위치MOSFET Q31을 거쳐서 접지전위 Vss에 접속한다.

이 레벨시프트회로 LS의 1쌍의 입력단자는 구동 MOSFET Q27, Q28의 게이트전극으로 되고, 레벨시프트회로 LS의 한쪽의 출력단자인 구동 MOSFET Q27의 소오스전극은 센스회로 SC의 한쪽의 입력단자인 입력 MOSFET Q32의 게이트전극에 접속되고, 또 레벨시프트회로 LS의 다른쪽의 출력단자인 구동MOSFET Q28의 소오스전극은 센스회로 SC의 다른쪽의 입력단자인 입력MOSFET Q33의 게이트전극에 접속된다.

상기 파워스위치 MOSFET Q31은 그의 게이트전극에 공급되는 센스엠프신호φsa에 의해서 스위치제어되고 센스회로 SC와 동기해서 활성화된다. 이 레벨시프트회로 LS에 있어서의 입력전압에 대한 출력전압의 시프트량은 구동 MOSFET Q27(Q28)의 임계값전압, 게이트산화막 용량이나 채널중의 캐리어이동 등에 의해서 결정되는 정수 및 MOSFET Q27(Q28)의 드레인과 소오스전류에 의해서 결정되고, 센스회로 SC의 동작점과의 관계에 있어서 예를들면 5V전원인 경우에는 2V~2.5V정도로 설정되어 있다. 따라서, 메모리셀 데이터의 리드에 의해서 공통데이타선쌍 CD,

에 생기는 전원전압Vdd 근방의 미소한 상보적인 레벨변화는 센스회로 SC의 증폭동작상 가장 고감도로 되는 전원전압Vdd의 중간레벨 근방의 동작점 부근에서의 레벨변화에 의해 변화되고, 이것이 센스회로 SC의 입력단자에 공급된다.

특히, 레벨시프트회로 LS에 있어서의 입력과 출력의 관계는 소오스폴로워 형식으로 되어 있으므로 출력의 부하용량이 작으면 출력응답은 매우 빨라지고, 본 실시예에서는 레벨시프트회로 LS의 출력부하는 센스회로 SC의 입력게이트용량뿐이므로 레벨시프트회로 LS에 의한 레벨시프트동작에 필요한 시간은 실질적으로 무시할 수 있을 정도의 짧은 시간으로 된다.

그리고, 레벨시프트회로 LS가 활성화될 때에는 그 구조상 직류전류경로가 형성되지만, 레벨시프트회로 LS의 구동부하는 이미 기술한 바와 같이 매우 작으므로, 그 직류전류경로의 관통전류가 비교적 작더라도 고속 레벨시프트동작에는 실질적으로 영향을 주지 않고, 이것에 대응해서 레벨시프트회로 LS를 구성하는 MOSFET의 정수는 적당히 설정된다.

다음에, 상기 SRAM의 데이터 리드동작을 제2도의 타이밍도도 참조하면서 설명한다.

외부에서 공급되는 어드레스신호가 확정되면, 도시하지 않은 외부클럭과 동기한 소정의 타이밍에 있어서의 시각 t0에 있어서 상기 어드레스신호에 따라서 열측의 선택동작이 실행되고, 예를들면 칼럼선택신호 CSW1이 CSWn대신에 하이레벨로 된다. 이것에 의해, 공통데이타선쌍 CD,

는 전송게이트 tg0, tg0'을 거쳐서 데이터선쌍 D0,

와 도통하게 된다. 이 때, 프리차지 MOSFET Q1, Q2는 이미 로우레벨로 제어된 프리차지신호 φpo에 의해서 온상태로 제어되고 있다. 공통데이타선쌍 CD,

는 시각 t0이전에 전송게이트 tgn, tgn' 을 거쳐서 데이터선쌍 Dn,

와 함께 전원전압Vdd로 충전되어 있다. 프리차지신호φpo는 공통데이타선쌍 CD,

의 충전에 필요한 시간이 경과한 후의 시간 t1에 있어서 하이레벨로 반전된다.

계속해서, 시각 t2에 있어서 상기 어드레스신호에 따라서 행측의 선택동작이 실행되고, 예를들면 워드선W0이 선택레벨로 구동되고, 또한 센스앰프신호φsa가 하이레벨로 제어되고 레벨시프트회로 LS 및 센스회로 SC가 활성화된다.

시각 t2에 워드선W0이 선택레벨로 되면, 선택단자가 이 워드선W0에 결합되고 또한 데이터 입출력단자가 데이터선쌍 D0,

에 결합되어 메모리셀 MC의 선택 MOSFET Q23, Q24가 온동작으로 되고, 이것에 의해서 데이터선쌍D0,

및 공통데이타선쌍 CD,

는 이 메모리셀 MC의 유지정보에 따라서 전원전압 근방에서 미소한 상보적인 레벨변화를 일으키고, 그 레벨차는 시간이 경과함에 따라서 서서히 확대되어 간다.

예를들면, 이 메모리셀 MC의 유지정보에 따라서 MOSFET Q21이 온상태로 되고 또한 MOSFET Q22가 오프(OFF)상태로 되어 있을 때, 한쪽의 데이터선 D0 및 공통데이타선 CD의 충전하는 MOSFET Q23 및 Q21을 거쳐서 서서희 디스차지되고, 그 전위는 프리차지레벨로서의 전원전압Vdd에서 서서히 낮아지며, 다른쪽의 데이타선

및 공통데이타

의 전위는 그대로 프리차지레벨을 유지한다.

워드선 W0의 선택동작에 따라서 레벨시프트회로 LS 및 센스회로 SC가 활성화되면, 공통데이타선쌍CD,

에서 생기는 상기 전원전압 Vdd 근방의 상보적인 레벨변화를 구동 MOSFET Q27, Q28의 게이트전극에서 받는 레벨시프트회로 LS는 그의 상보적인 입력레벨을 각각 2V~2.5V정도 시프트시키고, 이것을 센스회로 SC의 증폭동작상 가장 고감도로 되는 동작점 Vc 근방의 레벨변화에 으해 변환해서 입력 MOSFET Q32, Q33에 부여한다. 이것에 의해, 센스회로 SC는 부하용량이 큰 데이터선쌍이나 공통데이타선쌍 CD,

그 자체의 레벨변화가 센스회로 SC의 동작점 근방에 도달하는 것을 기다릴 필요가 없어 증폭출력동작을 확정할 수 있다.

센스회로 SC의 증폭출력동작이 확정된 후 즉 센스회로 SC의 증폭출력전압 Vout가 출력임버터 INV 의 논리임계값 레벨에 대해서 확정된 후에는 데이터선쌍 D0,

나 공통데이타선쌍 CD,

그 자체의 레벨변화가 센스회로 SC의 동작점 근방에 도달하기 전의 타이밍(시각t3)에서 워드선W0의 선택동작을 종료한다. 이것에 의해, 데이터선쌍 D0,

나 공통데이타선쌍 CD,

의 레벨변화는 전원전압Vdd 근방의 레벨변화에 머무르게 할 수 있다.

그리고, 도시하지 않은 외부클럭과 동기한 소정의 타이밍에 있어서의 시각 t4에 프리차지신호 φpo가 다시 로우레벨로 변화되면 데이터선쌍D0,

나 공통데이타선쌍 CD,

가 프리차지 MOSFET Q1, Q2의 작용에 의해서 전원전압 Vdd로 충전이 개시되고, 이것에 계속되는 시각 t5에 센스앰프신호 φsa가 로우레벨로 변화되어 센스회로 SC 및 레벨시프트회로 LS가 비활성화됨과 동시에 상기 MOSFET Q15가 온상태로 제어되는 것에 의해서 센스회로 SC의 출력전압 Vout는 하이레벨로 초기화되어 다음의 메모리사이클을 위한 동작에 대비한다.

제3도는 입력전압의 상보적인 변화를 확대해서 출력할 수 있는 레벨시프트회로의 1예를 도시한 회로도로서, 동일도면에 도시된 레벨시프트회로는 LS'은 제1도의 SRAM에 있어서 상기 레벨시프회로 LS 대신에 사용할 수가 있다. 부하 MOSFET Q45, Q46의 상호콘덕턴스는 구동 MOSFET Q40, Q41에 비해서 비교적 작게 되어 있다.

즉, 부하 MOSFET Q45, Q46은 구동 MOSFET Q40, Q41의 상보적인 온(ON)저항의 변화에 의해서, 각각의 소오스폴로워회로에 흐르는 전류의 변화를 서로 다른쪽의 소오스폴로워회로의 출력전압에 따라서 증대시키는 작용을 한다.

예를들면, 제2도의 일부에 대응하는 제4도에 도시된 바와 같이, 한쪽의 구동 MOSFET Q40의 게이트 입력전압이 다른쪽의 구동 MOSFET Q41의 게이트 입력전압보다 낮아지는 경우, 입력전압의 변화가 시간이 경과함에 따라서 증대되어 가면 상대적으로 레벨이 낮아지고 있는 출력단자Pout1에 게이트전극이 결합되어 있는 부하 MOSFET Q46에 의한 다른쪽의 출력단자 Pout2로의 전류공급량이 점차 증대되어 출력단자 Pout2의 출력레벨은 서서히 상승되고, 그의 한쪽에서 상대적으로 점차 레벨이 높아지는 출력단자 Pout2에 게이트전극이 결합된 부하 MOSFET Q45에 의한 출력단자 Pout1로의 전류공급량은 점차 감소되거나 또는 부하 MOSFET Q45 자체가 차단되어 이 출력단자 Pout1의 출력레벨은 구동 MOSFET Q40의 게이트입력전압에 따라서 점차 하강된다.

이것에 의해, 레벨시프트회로 LS'의 입력변화에 대한 출력변화는 제1도의 레벨시프트회로 LS의 하이레벨측의 출력변화를 나타내는 2점쇄선에 대해서 실선과 같이 시프트된다. 따라서, 이 레벨시프트회로 LS'은 상보적인 입력전압의 레벨차를 점차확대해서 상보적인 시프트출력을 얻을 수 있는 것에 의해, 센스회로 SC에 의한 증폭동작의 확정은 더욱 고속화된다.

제5도에는 본 발명이 적용된 클럭드 SRAM의 1실시예의 회로블럭도가 도시되어 있다. 상기 제1도에 도시한 회로의 주요부는 상기 제5도에 도시한 회로에 적용된다. 따라서, 상기 제1도에 도시한 각 소자 등의 부호의 일부는 제5도에 있어서도 공통으로 사용된다.또, 제6도에는 제5도의 클럭드 SRAM에 포함되는 타이밍 발생회로의 1실시예의 회로도가 도시되고, 제7도에는 제5도의 클럭드SRAM의 1실시예의 타이밍도가 도시되어 있다. 이들 도면에는 따라서 이 실시예의 클럭드SRAM의 구성과 동작의 개요 및 그 특징을 설명한다.

이 실시예의 클럭드SRAM은 특히 제한되지 않지만, 대규모 논리집적회로에 내장된다. 대규모 논리집적회로는 특히 제한되지 않지만, 이 실시예의 클럭드SRAM과 마찬가지 특성을 갖는 여러개의 온칩SRAM을 내장하고, 예를들면 마이크로 컴퓨터와 같은 1개의 디지털장치를 구성한다. 이 디지털 장치에 있어서 클럭드SRAM은 특히 제한되지 않지만, 레지스터파일과 같은 일시 기억소자로서 사용된다. 제6도 및 제5도에 도시된 각 회로소자 및 각 블록을 구성하는 회로소자는 대규모 논리집적회로의 도시하지 않은 다른 회로소자와 함께 특히 제한되지 않지만 단결성 실리콘과 같은 1개의 반도체기판상에 있어서 형성된다. 또, 제6도 및 제5도에 있어서 채널(백게이트)부에 화살표가 부가된 MOSFET는 P채널형이고, 화살표가 부가되지 않은 N채널형 MOSFET와 구별해서 표시된다.

클럭드SRAM은 특히 제한되지 않지만 32비트의 기억데이타를 동시에 입출력하는 소위 다비트구성의 RAM으로 구성되고, 반도체기판의 대부분의 면적을 차지해서 배치된 2개의 메모리어레이MA0 및 MA1을 기본구성으로 한다. 메모리어레이 MA0 및 MA1은 특히 제한되지 않지만 최상위비트의 어드레스신호 Ai에 따라서 선택적으로 동작상태로 되고, 기억데이타의 각 비트에 대응해서 마련되는 32개의 서브메모리어레이SM00~SM031 또는 SM10~SM131을 각각 포함한다.

제5도에 있어서 메모리어레이MA0 및 MA1을 구성하는 서브메모리어레이 SM00~SM031 및 SM10~SM131은 특히 제한되지 않지만, 제5도의 서브메모리어레이SM00으로 대표해서 도시되는 바와 같이 수평방향으로 평행하게 배치되는 m+1개의 워드선W00~W0m 또는 W10~W1m과 수직방향으로 평행하게 배치되는 n+1조의 상보데이타선D0~Dn(여기에서, 예를들면 비반전 데이터선D0과 반전데이타선 D0를 합쳐서 상보데이타선

를 합쳐서 상보데이타선 D0과 같이 나타난다. 이하 동일) 및 이들의 워드선과 상보데이타선의 교차점에 매트리스형상으로 배치되는 (m+1) x (n+1)개의 스테이틱형 메모리셀 MC를 각각 포함한다. 메모리셀 MC의 내부구성은 제1도에 도시된 구성과 동일하다.

메모리어레이MARY의 동일한 행에 배치되는 n+1개의 메모리셀 MC의 상기 전송게이트 MOSFET Q23 및 Q24 등의 게이트는 대응하는 워드선W00~W0m 또는 W10~W1m에 각각 공통 결합된다.

메모리어레이MA0의 서브메모리 어레이SM00~SM031을 구성하는 워드선W00~W0m은 각각공통 결합된 후 X어드레스 디코더 XAD에 결합되어 택일적으로 선택상태로 된다. 마찬가지로, 메모리어레이MA1의 서브메모리 어레이SM10~SM131을 구성하는 워드선W10~W1m은 각각 공통결합된 후 X어드레스 디코더XAD에 결합되어 택일적으로 선택상태로된다. X어드레스 디코더XAD에는 어드레스버퍼AB에서 j+1비트의 상보 내부어드레스신호 a0~aj (여기에서, 예를들면 비반전 내부어드레스신호a0과 반전 내부어드레스신호

를 합쳐서 상보 내부어드레스신호a0과 같이 나타낸다. 이하 동일)가 공급되고, 타이밍 발생회로 TG0 및 TG1에서 타이밍신호φs0 및 φs1이 공급된다. 여기에서, 타이밍신호 φs0 및 φs1은 제7도에 도시된 바와 같이 통상 로우레벨로 되고, 클럭트SRAM이 선택상태로 될 때 소정의 타이밍에서 선택적으로 하이레벨로 된다. 또, 다음에 기술하는 바와 같이 라이트동작이 개시되고 나서 소정의 시간이 경과한 시점에서 또는 리드동작이 종료하여 출력신호의 논리레벨이 확정된 시점에서 로우레벨로 복귀된다.

X어드레스디코더 XAD는 상기 타이밍신호 φs0 및 φs1이 하이레벨로 되는 것에 의해 선택적으로 동작상태로 된다. 이 동작상태에 있어서 X어드레스디코더 XAD는 상기 상보 내부어드레스신호a0~aj를 디코드하고, 메모리어레이 MA0 또는 MA1의 대응하는 워드선을 택일적으로 하이레벨의 선택상태로 한다. 상술한 바와 같이 라이트동작이 개시되고나서 소정의 시간이 경과한 시점 또는 리드동작이 종료하여 출력신호의 논리레벨이 확정된 시점에서 상기 타이밍신호 φs0 및 φs1이 로우레벨로 되고 X어드레스디코더XAD의 동작은 정지된다. 그 결과, 모든 워드 W00~W0m 또는 W10~W1m이 로우레벨의 비선택상태로 된다. 이것에 의해, X어드레스 디코더XAD의 동작전류가 삭감됨과 동시에, 메모리어레이 MA0 및 MA1의 각 메모리셀 MC에 대한 동작전류가 삭감된다.

한편, 메모리어레이MA0 및 MA1의 서브메모리어레이 SM00~SM031 및 SM10~SM131을 구성하는 상보데이타선D0~Dn은 특히 제한되지 않지만 그의 한쪽에 있어서 대응하는 P채널형 프리차지MOSFET Q1, Q2등을 거쳐서 회로의 전원전압에 결합된다. 또, 그의 다른쪽에 있어서 칼럼스위치CS0 또는 CS1의 대응하는 서브컬럼스위치SS00~SS031 또는 SS10~SS131의 대응하는 스위치 MOSFET Q5, Q25 및 Q6, Q26 등에 결합된다.

프리차지 MOSFET Q1, Q2등의 게이트에는 타이밍발생회로 TG0 또는 TG1에서 타이밍신호φpo 또는 φp1이 공통으로 공급된다. 여기에서, 타이밍신호 φpo 또는 φp1은 특히 제한되지 않지만 제7도에 도시된 바와같이 통상 로우레벨로 되고, 클럭드SRAM이 선택상태로 될 때 상기 타이밍신호φs0 및 φs1에 앞서서 하이레벨로 된다. 또, 상기 타이밍신호φs0 및 φs1과 마찬가지로 라이트동작이 개시되고나서 소정의 시간이 경과한 시점 또는 리드동작이 종료하여 출력신호의 논리레벨이 확정된 시점에서 로우레벨로 복귀한다.

프리차지 MOSFET Q1, Q2등 클럭드SRAM이 비선택상태로 되어 상기 타이밍신호φpo 또는 φp1이 로우레벨로 되는 것에 의해 선택적으로 온상태로 되고, 대응하는 상보데이타선D0~Dn의 비반전 신호선 및 반전 신호선을 회로의 전원전압과 같은 하이레벨로 프리차지한다. 클럭드SRAM이 선택상태로 되어 대응하는 상기 타이밍신호φpo 또는 φp1이 하이레벨로 될 때, 이들의 프리차지 MOSFET Q1, Q2등은 오프상태로 되어 상보데이타선의 프리차지동작이 정지된다.

칼럼스위치CS0 및 CS1은 특히 제한되지 않지만 서브메모리어레이 SS00~SS031 또는 SS10~SS131에 대응해서 마련되는 32개의 서브컬럼스위치 SS00~SS031 또는 SS10~SS131을 각각 포함한다. 이들의 서브컬럼스위치는 특히 제한되지 않지만, 제5도의 서브컬럼스위치SS00으로 대표해서 도시되는 바와같이 서브메모리어레이의 상보데이타선D0~Dn에 대응해서 마련되는 n+1쌍의 상보스위치 MOSFET Q5, Q25 및 Q6, Q26 등을 각각 포함한다. 이중 스위치MOSFET Q25, Q26등의 다른쪽은 대응하는 라이트 상보 공통데이타선C00W∼C031W 또는 C10W∼C131W에 각각 공통 결합된다. 또, 이들 스위치MOSFET의 게이트는 각각 공통결합되고, Y어드레스디코더 YAD0 또는 YAD1에서 대응하는 데이터선 선택신호 Y00W~Y0nW 또는 Y10W~Y1nW가 공급된다. 마찬가지로, 스위치 MOSFET Q5, Q6등의 다른쪽은 대응하는 리드 상보 공통데이타선 C00R~C031R 또는 C10R~C131R에 각각 공통결합된다. 또, 이들 스위치 MOSFET의 게이트는 각각 공통결합되고, 상기 Y어드레스 디코더 YAD0 또는 YAD1에서 대응하는 반전데이타선 선택신호

~

또는

~

가 각각 공급된다. 여기에서, 데이터선 선택신호 Y00W∼Y0nW 및Y10W∼Y1nW는 통상 하이레벨로 되고, 클럭드 SRAM이 선택상태로 될때 소정의 타이밍에서 택일적으로 로우레벨로 된다. 또, 반전데이타선 선택신호

~

또는

~

는 통상 하이레벨로 되고, 클럭드 SRAM이 선택상탤 될 때 소정의 타이밍엣 택일적으로 로우레벨로 된다.

서브컬럼스위치 SS00~SS031 또는 SS10~SS131 스위치 MOSFET Q25, Q26등은 대응하는 상기 데이터선 선택신호Y00W~Y0nW 또는 Y10W~W1nW가 택일적으로 하이레벨로 되는 것에 의해 온상태로 되고, 서브메모리어레이 SS00~SS031 또는 SS10~SS131의 대응하는 상보 데이터선 D0~Dn과 대응하는 라이트 상보 공통데이타선 C00W~C031W 또는 C10W ~C131W를 접속상태로 한다. 그 결과, 각 서브메모리어레이엣 1개씩 합계 32개의 메모리셀MC가 동시에 선택되고, 대응하는 라이트앰프 WA00∼WA031 또는 WA10∼WA131에 각각 접속된다. 마찬가지로, 서브컬럼스위치SS00~SS031 또는 SS10~SS131의 스위치 MOSFET Q5, Q6등은 대응하는 상기 반전데이타선 선택신호

~

또는

~

가 택일적으로 로우레벨로 되는 것에 의해서 온상태로 되고, 서브메모리어레이 SS00~SS031 또는 SS10~SS131의 대응하는 상보 데이터선D0~Dn과 대응하는 리드 상보 공통데이타선C00R~C031R 또는 C10R ~C131R을 접속상태로 한다. 그 결과, 각 서브메모리어레이에서 1개씩 합계 32개의 메모리셀 MC가 동시에 선택되고, 대응하는 센스앰프 SA00~SA031 또는 SA10~SA131에 각각 접속된다.

Y어드레스 디코더YAD0 및 YAD1에는 특히 제한되지 않지만, 상기 어드레스버퍼AB에서 i-j비트의 상보 내부어드레스신호aj+1~ai가 공통으로 공급된다. 또, 타이밍 발생회로 TG0 또는 TG1에서 상술한 타이밍신호φs0 또는 φs1이 각각 공급됨과 동시에, 동작모드를 지정하기 위한 도시하지 않은 내부제어신호가 공통으로 공급된다.

Y 어드레스디코더 YAD0 및 YAD1은 대응하는 상기 타이밍신호 φs0 또는 φs1이 이하레벨로 되는 것에 의해 선택적으로 동작상태로 된다. 이 동작상태에 있어서 Y어드레스디코더 YAD0 및 YAD1은 상기 상보 내부어드레스 신호aj+1~ai를 디코드한다. 그 결과, 클럭드SRAM이 라이트모드로 되는 경우에는 대응하는 상기 데이터선 선택신호 Y00W~Y0nW 또는 Y10W~Y1nW를 택일적으로 하이레벨로 하고, 클럭드SRAM이 리드모드에서 동작상태로 되는 경우에는 대응하는 상기 반전데이타선 선택신호

~

또는

~

를 택일적으로 로우레벨로 한다. 상술한 바와 같이, 라이트동작이 개시되고나서 소정의 시간이 경 과한 시점 또는 리드동작이 종료하여 출력신호의 논리레벨의 확정된 시점에서 상기 타이밍신호 φs0 또는 φs1이 로우레벨로 되고, Y어드레스디코더 YAD0 및 YAD1의 동작은 정지된다. 따라서, 모든 데이터선 선택신호 및 반전데이타선 선택신호는 로우레벨 또는 하이레벨의 비선택상태로 된다. 이것에 의해, Y어드레스디코더 YAD0 및 YAD1의 동작 전류가 삭감됨과 동시에 각 상보데이타선에 대한 프리차지동작이 조기에 개시 가능한 상태로 된다.

라이트 상보 공통데이타선 C00W~C031W 또는 C10W ~C131W는 대응하는 라이트앰프 WA00~WA031 또는 WA10~WA131의 출력단자에 각각 결합된다. 이들 라이트앰프의 입력단자는 대응하는 데이터 입력버퍼IB00~IB031 또는 IB10~IB131의 출력단자에 각각 결합된다. 데이터입력버퍼IB00~IB031의 입력단자는 대응하는 데이터 입력버퍼IB10~IB131의 입력단자에 각각 공통결합되고, 대규모 논리집적회로의 도시하지 않은 데이터버스를 거쳐서 대응하는 입력데이타 D10~D131이 각각 공급된다. 라이트앰프WA00~WA031 또는 WA10~WA131에는 대응하는 타이밍발생회로 TG0 또는 TG1에서 타이밍신호 φw0 또는 φw1이 공통으로 공급된다. 여기에서, 타이밍신호φw0 또는 φw1은 특히 제한되지 않지만 통상 로우레벨로 되고, 클럭드SRAM이 라이트모드에서 선택상태로 될 때 소정의 타이밍에서 선택적으로 하이레벨로 된다. 또, 다음에 기술하는 바와 같이 라이트동작이 개시되고나서 라이트에 필요한 소정의 시간이 경과한 시점에서 로우레벨로 복귀한다.

데이터 입력버퍼IB00~IB031 또는 IB10~IB131은 클럭드SRAM이 라이트모드로 될 때, 상기 입력데이타D10~D131을 페치하여 대응하는 라이트앰프WA00~WA031 또는 WA10~WA131에 전달한다.

라이트앰프WA00~WA031 및 WA10~WA131은 클럭드SRAM이 라이트모드로 되어 상기 타이밍신호φw0 또는 φw1이 하이레벨로 되는 것에 의해 선택적으로 동작상태로 된다. 이 동작상태에 있어서 라이트앰프WA00~WA031 및 WA10~WA131은 대응하는 상기 데이타입력버퍼IB00~IB031 또는 IB10~IB131에서 전달되는 라이트데이타를 상보 라이트신호로 하고, 대응하는 라이트 상보 공통데이타C00W~C031W 또는 C10W ~C131W를 거쳐서 서브메모리어레이SM00~SM031 또는 SM10~SM131의 선택된 메모리셀 MC에 공급한다.

이 실시예에 있어서 타이밍신호φw0 또는 φw1은 상술한 바와 같이 라이트동작이 개시되고나서 소정의 시간이 경과한 시점에서 로우레벨로 복귀되고, 이것에 의해 라이트앰프WA00~WA031 및 WA10~WA131의 동작이 모두 정지된다. 이 때문에, 라이트앰프WA00~WA031 및 WA10~WA131은 필요한 최소의 기간동안만 동작상태로 되어 클럭드SRAM의 저소비 전력화가 도모된다.

한편, 리드 상보 공통데이타선C00R~C031R 및 C10R~C131R은 대응하는 센스앰프SA00~SA031 또는 SA10~SA131의 입력단자에 각각 결합된다. 이들 센스앰프의 출력단자는 대응하는 데이터 출력버퍼OB00~OB031 또는 OB10~OB131의 입력단자에 각각 결합된다. 각 센스앰프의 내부구성은 제1도에 도시한 센스앰프 SA와 마찬가지의 구성으로된다. 데이터 출력버퍼OB00~OB031의 출력단자는 대응하는 데이터 출력버퍼OB10~OB131의 출력단자에 각각 공통 결합되고, 그의 출력신호는 출력데이타D00~D031로서 대규모 논리집적회로의 도시하지 않은 데이터버스에 전달된다. 센스앰프SA00~SA031 또는 SA10~SA131에는 대응하는 타이밍발생회로 TG0 또는 TG1에서 타이밍신호φr0 또는 φr1이 공통으로 공급된다. 이들 타이밍신호φr0 또는 φr1은 제1도에 도시한 신호φsa와 가능상 일치하나다. 또, 데이터 출력버퍼OB00~OB031 또는 OB10~OB131에는 대응하는 타이밍 발생회로 TG0 또는 TG1에서 상기 타이밍신호φr0 또는 φr1이 공통으로 공급된다. 여기에서, 타이밍신호φr0 또는 φr1은 특히 제한되지 않지만 통상 로우레벨로 되고, 틀럭드SRAM이 리드모드에서 선택상태로 될 때 소정의 타이밍에서 선택적으로 하이레벨로 된다. 또, 다음에 기술하는 바와 같이 리드동작이 종료하여 센스앰프SA00~SA031 및 SA10~SA131의 출력신호의 논리레벨이 확정된 시점에서 로우레벨로 복귀한다.

센스앰프SA00~SA031 및 SA10~SA131은 클럭드SRAM이 리드모드로 되고, 상기 타이밍신호φr0 또는 φr1이 하이레벨로 되는 것에 의해서 선택적으로 동작상태로 된다. 이 동작상태에 있어서 센스앰프SA00~SA031 및 SA10~SA131은 서브메모리어레이센스앰프SM00~SM031 및 SM10~SM131의 선택된 메모리셀 MC에서 대응하는 리드 상보 공통데이타선 C00R~C031R 및 C10R ~C131R을 거쳐서 출력되는 리드신호를 증폭해서, 대응하는 데이터 출력버퍼OB00~OB031 또는 OB10~OB131에 전달한다.

이 실시예에 있어서 타이밍신호 φr0 또는 φr1은 상술한 바와 같이 리드동작이 종료하여 각 센스앰프의 출력신호의 로우레벨이 확립된 시점에서 로우레벨로 복귀되고, 이것에 의해 센스앰프SA00~SA031 및 SA10~SA131의 동작이 모두 정지된다. 이 때문에, 센스앰프SA00~SA031 및 SA10~SA131은 필요한 최소의 기간동안만 동작상태로 되어 클럭드 SRAM의 저소비 전력화가 도모된다.

데이터 출력버퍼OB00~OB031 및 OB10~OB131은 클럭드SRAM이 리드모드로 될 때 대응하는 센스앰프SA00~SA031 또는 SA10~SA131에서 전달되는 리드신호를 페치하고, 또 출력데이타 DO0~DO31로서 대규모 논리집적회로의 도시하지 않은 데이터버스로 송출한다.

그런데, 데이터 출력버퍼OB00~OB031 및 OB10~OB131은 특히 제한되지 않지만, 리드데이타를 유지하기 위한 출력래치를 각각 포함한다. 이들 출력래치에는 대응하는 센스앰프SA00~SA031 및 SA10~SA131에 의해 증폭된 리드신호가 순식간에 페치되어 다음의 리드동작이 실행될 때까지의 동안 유지된다. 물론, 센스앰프SA00~SA031 및 SA10~SA131은 최상위비트의 어드레스신호에 따라서 선택적으로 동작상태로 된다. 따라서, 한쪽의 센스앰프가 연속해서 동작상태로 되지 않은 경우, 각 데이터 출력버퍼의 유지데이타는 클리어되지 않는다. 이 때문에, 이 실시예의 클럭드SRAM에서 데이터 출력버퍼OB00~OB031 또는 OB10~OB131 에 상대하는 타이밍신호φr1 또는 φr0을 공급하고, 이것에 의해 동작상태로 되지 않는 측의 데이터 출력버퍼의 출력래치를 클리어하는 방법을 채택하고 있다.

타이밍 발생회로 TG0 및 TG1에는 특히 제한되지 않지만, 대규모 논리집적회로의 도시하지 않은 다른 회로에서 칩인에이블신호 CE 및 리드라이트신호 R/

가 공통으로 공급되고, 센스앰프 SA00 또는 SA10에서 반전 내부제어신호

또는

가 각각 공급된다. 여기에서, 반전 내부제어신호

또는

는 특히 제한되지 않지만 통상 하이레벨로 되고, 클럭드SRAM이 리드모드에서 선택상태로 되어 대응하는 센스앰프 SA00 또는 SA10의 출력신호의 논리레벨이 확정된 시점에서 일시적으로 로우레벨로 된다. 이 실시예에 있어서 센스앰프 SA00 또는 SA10은 그의 증폭동작에 필요한 시간이 다른 센스앰프SA00~SA031 또는 SA10~SA131에 비해 크게 되도록 설계된다. 그리고, 센스앰프 SA00 또는 SA10의 출력신호의 논리레벨이 확정된 것을 식별해서 모든 센스앰프SA00~SA031 또는 SA10~SA131의 출력신호의 논리레벨이 확정된 것으로 판정한다.

타이밍 발생회로TG0 및 TG1에는 특히 제한되지 않지만, 제6도의 타이밍발생회로 TG0으로 대표해서 도시되는 바와 같이 난드(NAND)게이트회로 G1 및 G2로 이루어지는 플립플롭회로 FF를 기본구성으로 한다. NAND게이트회로 G1의 한쪽의 입력단자는 NAND게이트회로G2의 출력단자에 결합되고, 그의 다른쪽의 입력단자에는 직렬형태로 되는 2개의 인버터회로 N1 및 N2를 거쳐서 상기 칩인에이블신호 CE가 공급된다. 한편, NAND게이트회로 G2의 제1의 입력단자는 NAND게이트회로 G1의 출력단자에 결합되고, 그의 제2의 입력단자에는 N채널 MOSFET Q7'을 거쳐서 상기 반전 내부제어신호

또는

가 공급됨과 동시에, P채널 MOSFET Q7을 거쳐서 회로의 전원전압이 공급된다. 이들 MOSFET Q7' 및 Q7의 게이트는 공통 결합되어 상기 타이밍신호 φr0 또는 φr1이 공급된다. NAND게이트회로 G2의 제3의 입력단자에는 특히 제한되지 않지만, 5개의 인버터회로 N12~N16이 직렬접속되어 이루어지는 지연회로 및 N채널 MOSFET Q8'을 거쳐서 상기 타이밍신호 φw0 또는 φw1의 반전지연신호

또는

가 공급됨과 동시에, P채널형 MOSFET Q8을 거쳐서 회로의 전원전압이 공급된다. 이들 MOSFET Q8' 및 Q8의 게이트는 공통 결합되어 상기 타이밍신호 φw0 또는 φw1이 공급된다.

인버터회로 N2의 출력신호 즉 칩인에이블신호 CE는 또, NAND게이트회로 G3의 제1의 입력단자에 공급된다. NAND게이트회로 G3의 제2의 입력단자에는 상기 NAND게이트회로 G1의 출력신호g1이 공급되고, 그의 제3의 입력단자에는 최상위비트의 반전어드레스신호

또는 비반전 어드레스신호 ai가 선택적으로 공급된다. NAND게이트회로 G3의 출력신호는 인버터회로 N5에 의해서 반전된 후 내부신호n5로 된다.

인버터회로 N5의 출력신호 즉 내부신호 n5는 직렬행태로 되는 2개의 인버터회로 N6 및 N7을 거쳐서 상술한 타이밍신호 φp0 또는 φp1로 되고, 메모리어레이 MA0 또는 MA1의 프리차지 MOSFET Q1, Q2 등에 공급된다. 또, 마찬가지로 직렬형태로 되는 2개의 인버터회로 N8 및 N9를 거쳐서 상술한 타이밍신호 φs0 또는 φs1로 되고, X어드레스디코더 XAD 및 Y어드레스 디코더 YAD0 또는 YAD1에 공급된다.

인버터회로 N5의 출력신호 즉 내부신호 n5는 또, NAND게이이트회로 G4 및 G5의 한쪽의 입력단자에 공급된다. NAND게이트회로 G4의 다른쪽의 입력단자에는 상기 리드라이트신호 R/

의 인버터회로 N3에 의한 반전신호 즉 내부신호 wm이 공급된다. 또, NAND게이트회로 G5의 다른쪽의 입력단자에는 상기 내부신호 wm의 인버터회로 N4에 의한 반전신호 즉 내부신호 rm이 공급된다. 물론, 상기 내부신호 wm은 리드라이트신호 R/

가 로우레벨로 되어 클럭드SRAM이 라이트모드로 될 때 선택적으로 하이레벨로 되고, 내부신호 rm은 리드라이트신호R/

가 하이레벨로 되어 클럭드SRAM이 리모드로 될 때 선택적으로 하이레벨로 된다. 이것에 의해, 상기 인버터회로 N5의 출력신호 즉 내부신호n5는 클럭드SRAM이 라이트모드로 될 때 인버터회로 N10에 전달되고, 또 상술한 타이밍신호 φw0 또는 φw1로서 라이트앰프 WA00~WA031 또는 WA10~WA131에 공급된다. 한편, 클럭드SRAM이 리드모드로 될때 상기 내부신호n5는 인버터회로N11에 전달되고, 또 상술한 타이밍신호φr0 또는 φr1로서 센스앰프 SA00~SA031 또는 SA10~SA131등에 공급된다.

이 실시예에 있어서 상기 타이밍신호 φp0, φs0, φw0 및 φr0 또는 φp1, φs1, φw1 및 φr1은 대응하는 인버터회로 및 NAND게이트회로의 회로 정수를 적당히 조정하는 것에 의해서, 제7도에 도시된 바와 같은 소정의 시간관계를 갖도록 설계된다.

칩인에이블신호 CE가 로우레벨로 되고 클럭드SRAM이 비선택상태로 될 때 임버터회로 N2의 출력신호가 로우레벨로 되고, NAND게이트회로 G1의 출력신호 g1이 제7도에 도시된 바와 같이 하이레벨로 된다. 또, 타이밍신호 φp0, φs0, φw0 및 φr0 또는 φp1, φs1, φw1 및 φr1이 모두 로우레벨이므로, MOSFET Q7' 및 Q8'이 오프상태로 되고 MOSFET Q7 및 Q8이 온상태로 된다. 따라서, NAND게이트회로 G2의 제1~제3의 입력단자는 모두 하이레벨로 되고, 그의 출력신호는 로우레벨로 된다. 이것에 의해, 플립플롭회 FF는 그의 출력신호 g1이 하이레벨로 되는 리세트상태로 된다.

클럭드SRAM은 칩인에이블신호 CE가 로우레벨에서 하이레벨로 변화하는 것에 의해서 선택상태로 된다. 또, 제7도의 사이클 Cy. 1에 표시된 바와 같이 칩인에이블신호 CE의 하이레벨의 변화에 앞서서 리드라이트신호 R/

가 로우레벨로 되는 것에 의해 라이트모드로 된다. 클럭드SRAM에는 또, 대규모 논리접적회로의 도시되지 않은 어드레스버스를 거쳐서 i+1비트의 어드레스신호 A0~Ai가 공급되고, 또 데이터버스를 거쳐서 32비트의 입력데이타 DI0~DI31이 공급된다.

클럭드SRAM의 타이밍 발생회로 TG0 및 TG1에서는 리드라이트신호 R/

가 로우레벨로 되는 것에 의해서, 먼저 내부신호 wm이 하이레벨로 되고 내부신호 rm이 로우레벨로 된다. 또, 칩인에이블신호 CE가 하이레벨로 되는 것에 의해서, NAND게이트회로 G3의 출력신호가 대응하는 반전어드레스신호 ai 또는 비반전 어드레스신호 ai가 하이레벨인 것을 조건으로 로우레벨로 되고, 대응하는 인버터회로 N5의 출력신호 즉 내부신호 n5가 하이레벨로 된다. 그 결과, 상기 반전어드레스신호 ai의 하이레벨을 받아서 타이밍신호φp0, φs0 및φw0이 또 비반전 어드레스신호 ai 의 하이레벨을 받아서 타이밍신호 φp1, φs1, φw1이 각각 제7도에 도시된 소정의 시간관계를 갖고 순차 하이레벨로 된다.

클럭드SRAM에서는 φp0 또는φp1이 하이레벨로 되는 것에 의해서, 메모리어레이 MA0 또는 MA1의 프리차지 MOSFET Q1, Q2등이 오프상태로 되어 상보데이타선의 프리차지동작이 정지된다. 또, 타이밍신호 φs0 또는 φs1이 하이레벨로 되는 것에 의해서, X어드레스디코더 XAD 및 Y어드레스디코더 YAD0 또는 YAD1이 동작상태로 되어 워드선 및 상보데이타선의 선택동작이 개시된다. 이것에 의해, 메모리어레이 MA0 또는 MA1의 각 서브메모리어레이에서 가각 1개씩 합계 32개의 메모리셀 MC가 선택되고, 대응하는 라이트앰프 WA00~WA031 또는 WA10~WA131에 접속된다. 이들 라이트앰프는 타이밍신호 φw0 또는 φw1이 하이레벨로 되는 것에 의해서 일제히 동작상태로 되고, 이것에 의해 선택된 32개의 메모리셀 MC에 대한 입력데이타DI0~DI31의 라이트동작이 개시된다.

그런데, 상기 타이밍신호 φw0 및 φw1은 상술한 바와 같이 라이트앰프 WA00~WA031 또는 WA10~WA131에 공급됨과 동시에, 인버터회로 N12~N16으로 이루어지는 지연회로를 거쳐서 반전지연신호

또는

로서 NAND게이트회로 G2의 제3의 입력단자에 공급된다. 이 때문에, 타이밍신호 φw0 및 φw1이 하이레벨로 되고나서 상기 지연회로에 설정된 소정의 지연시간 Td가 경과하면, NAND게이트회로 G2의 출력신호가 하이레벨로 된다. 여기에서, 상기 지연시간 Td는 라이트앰프 WA00~WA031 또는 WA10~WA131에 의한 라이트동작에 필요한 최소의 시간으로 된다. NAND게이트회로 G2의 출력신호가 하이레벨로 될 때, 칩인에이블신호 CE는 하이레벨로 된다. 따라서, NAND게이트회로 G1의 출력신호 g1의 로우레벨로 되고, 계속해서 인버터회로 N5의 출력신호 즉 내부신호 n5가 로우레벨로 된다. 이것에 의해, 타이밍신호φp0, φs0 및φw0 또는 φp1, φs1, φw1은 일제히 로우레벨로 된다. 그 결과, 각 어드레스 디코더 및 라이트앰프가 비동작상태로 복귀되고, 프리차지 MOSFET Q1, Q2등에 의한 상보데이타선의 프리차지동작이 재개된다.

한편, 제7도의 사이클 Cy. 2에 표시된 바와 같이 칩인에이블신호 CE의 하이레벨변화에 앞서서 리드라이트신호 R/

가 하이레벨로 되면, 클럭드SRAM은 리드모드로 된다. 이 때, 클럭드SRAM의 타이밍발생회로 TG0 및 TG1에서는 리드라이트신호 R/

가 하이레벨로 되는 것에 의해서, 먼저 내부신호 rm이 하이레벨로 되고 내부신호 wm이 로우레벨로 된다. 그리고, 칩인에이블신호 CE가 하이레벨로 되는 시점에서 NAND게이트회로 G3의 출력신호가 대응하는 반전어드레스신호

또는 비반전 어드레스신호 ai가 하이레벨인 것을 조건으로 로우레벨로 되고, 대응하는 인버터회 N5의 출력신호 즉 내부신호 n5가 하이레벨로 된다.

그 결과, 상기 반전어드레스신호 ai의 하이레벨을 받아서 타이밍신호 φp0, φs0 및φr0이 또 비반전 어드레스신호 ai 의 하이레벨을 받아서 타이밍신호 φp1, φs1, φr1이 각각 소정의 시간관계를 갖고 순차 하이레벨로 된다.

클럭드SRAM에서는 사이클 Cy. 1의 경우와 마찬가지로, 먼저 상보데이타선의 프리차지동작이 정지되고, 다음에 지정된 32개의 메모리셀 MC가 대응하는 센스앰프 SA00~SA031 또는 SA10~SA131에 접속된다. 이들 센스앰프는 타이밍신호φr0 또는 φr1이 하이레벨로 되는 것에 의해서 일제히 동작상태로 되고, 이것에 의해 선택된 32개의 메모리셀 MC에서 출력되는 리드신호의 증폭동작이 개시된다.

그런데, 센스앰프에 의한 리드신호의 증폭동작이 종료하여 그의 출력신호의 논리레벨이 확립되면, 상술한 바와 같이 센스앰프 SA00 또는 SA10의 출력신호 즉 반전 내부제어신호

또는

가 로우레벨로 된다. 이 때, 클럭드 SRAM의 타이밍 발생회로 TG0 또는 TG1에서는 MOSFET Q35가 온상태로 되고, MOSFET Q7이 오프상태로 된다. 이 때문에, 반전 내부제어신호

또는

의 로우레벨을 받아서 NAND게이트회로 G2의 출력신호가 하이레벨로 된다. 따라서, 사이클 Cy. 1의 경우와 마찬가지로 타이밍신호 φp0, φs0 및φr0 또는 φp1, φs1 및 φr1이 일제히 로우레벨로 된다. 그 결과, 각 어드레스디코더 및 센스앰프가 비동작상태로 됨 동시에, 프리차지 MOSFET Q1, Q2등에 의한 상보데이타선의 프리차지동작이 개시된다.

즉, 이 실시예에서는 클럭드SRAM이 선택상태로 되면, 먼저 각 어드레스디코더에 의해 지정된 32개의 메모리셀 MC가 선택되어 대응하는 라이트앰프 또는 센스앰프에 접속된다. 그리고, 이들 라이트앰프에 의한 라이트동작이 개시되고 나서 라이트동작에 필요한 소정시간 Td가 경과한 시점 또는 센스앰프에 의한 증폭동작이 종료하여 그의 출력신호의 논리레벨이 확립된 시점에서 각 어드레스디코더 및 라이트앰프 또는 센스앰프는 동작상태를 해체하고, 또 프리차지 MOSFET에 의한 상보데이타선의 프리차지동작이 개시된다. 또한, 센스앰프에 의한 증폭동작의 종료타이밍은 각 센스앰프 SA00~SA031에서 불안정이 생길 가능성이 있다. 그래서, 제8도에 도시한 바와 같이 각 센스앰프의 반전 내부제어신호

∼

가 모두 로우레벨로 된 후 타이밍신호발생회로 TG0으로 제어신호

를 형성하기 위한 오아(OR)게이트 OGA를 마련해도 좋다. 또, 이 실시예의 클럭드SRAM에서는 각 타이밍신호를 형성하기 위한 타이밍 발생회로가 분할된 메모리어레이에 대응해서 각각 마련되어 타이밍계의 임계경로가 단축된다. 그 결과, 클럭드SRAM 은 그의 고속동작을 희생시키지 않고 라이트 및 리드 양모드에 있어서의 동작전류가 삭감되어 그 저소비 전력화가 도모된다.

이상과 같이, 이 실시예의 클럭드SRAM은 대규모 논리집적회로에 내장되고, 32비트의 기억데이타를 동시에 입출력하는 소위 다비트구성의 RAM으로 된다. 클럭드SRAM이 선택상태로 될 때, 메모리어레이에서는 동시에 32개조의 상보데이타선이 일제히 선택상태로 된다. 이 때문에, 이 실시예에서는 먼저 메모리어레이를 2분할하는 것에 의해서, 상보데이타선의 부하를 경감하여 저소비전력화를 도모하고 있다. 클럭드SRAM 은 양 메모리어레이에 공통으로 마련되는 X어드레스디코더 XAD와 각 메모리어레이에 대응해서 마련되는 Y어드레스디코더 YAD0 및 YAD1을 포함한다. 또, 기억데이타의 각 비트에 대응해서 마련되는 32개의 라이트앰프 WA00~WA031과 WA10~WA131 및 센스앰프 WA00~WA031 또는 SA10~SA131을 포함한다. 이 실시예에 있어서 라이트동작이 개시되고나서 소정의 시간이 경과하거나 또는 리드동작이 종료하여 출력신호의 논리레벨이 확립되면 각 어드레스디코더 및 라이트앰프와 센스앰프의 동작이 정지되고, 또 상보데이타선의 프리차지동작이 개시된다. 그리고, 이들의 제어에 필요한 각종 타이밍신호를 형성하기 위한 타이밍 발생회로는 2개의 메모리어레이에 대응해서 마련되어 타이밍계의 임계경로가 단축된다. 이것에 의해, 이 실시예의 클럭드SRAM은 그의 고속동작을 희생시키지 않아 저소비 전력화가 도모된다.

상기 실시예에 의하면, 클럭드 스테이틱 메모리에 있어서 회로동작에 필요한 시간폭의 내부클럭을 발생하는 것에 의해서, 회로동작이 필요하지 않은 시간은 회로를 대기상태로 하므로 대폭적인 저소비전력화를 실현할 수가 있다. 또, 이것에 의해 상기 내부클럭에 의해 규정되는 소정의 시간내에 동작하지 않는 메모리를 불량메모리로서 검출할 수가 있다. 따라서, 메모리에 공급되는 외부제어신호의 타이밍조건이 다소 엄격하지 않더라도 엄밀한 AC 특성의 테스트를 할 수 있는 특성을 갖고 있고, 칩에 매립된 온칩메모리에 본 발명을 적용하는 것에 의해서 테스트하기 곤란한 온칩메모리의 AC 특성을 엄밀하게 테스트할 수가 있다.

제9도는 제5도에 도시한 센스앰프SA00의 다른 실시예를 도시한 도면이다. 이 센스앰프는 프리차지회로 PC, 레벨시프트회로 LS, 센스회로 SCP와 SCN 및 출력래치 OL을 각각 포함한다. 레벨시프트회로 LS 및 센스회로의 일부는 제1도에 도시한 대응하는 회로와 마찬가지 구성으로 되어 있다. 프리차지회로 PC는 1쌍의 P채널 MOSFET Q19 및 Q20의 게이트는 모두 공통 결합되어 타이밍 발생회로 TG0에서 상술한 타이밍신호 φr0이 공급된다.

이것에 의해, 프리차지회로 PC의 MOSFET Q19 및 Q20은 상기 타이밍신호 φr0이 로우레벨로 될 때 즉 클럭드SRAM이 비선택상태로 될 때 선택적으로 온상태로 되고, 대응하는 상보 공통데이타선 C00R을 회로의 전원전압과 같이 하이레벨로 프리차지한다. 레벨시프트회로 LS는 제1도에 도시한 레벨시프트회로와 동일한 구성으로 된다.

MOSFET Q29 및 Q30의 소오스전위는 상보 리드신호sd0,

로서 센스회로SCP 및 SCN에 공급된다. 센스회로SCN은 제1도에 도시한 센스회로와 기본적으로 동일구성으로 되어 있지만, 상기 센스회로 SCN의 출력신호

의 역상신호

를 형성하기 위해서 결선상태가 다르게 되어 있다.

그런데, 앤드(AND)게이트회로 AG의 한쪽의 입력단자에는 타이밍 발생회로 TG0에서 상술한 타이밍신호 φr0이 공급되고, 그의 다른쪽의 입력단자에는 내부제어신호 rm이 공급된다. 여기에서, 내부제어신호 rm은 클럭드SRAM이 리드모드에서 선택상태로 될 때 선택적으로 하이레벨로 된다. 그 결과, AND게이트회로 AG의 출력신호 즉 타이밍신호 φsa는 클럭드SRAM이 리드모드에서 선택상태로 되고 또한 상기 타이밍신호 φr0이 하이레벨로 될 때에 선택적으로 하이레벨로 된다.

이러한 것에 의해서, 레벨시프트회로 LS는 클럭드SRAM이 리드모드에서 선택상태로 되고 상기 타이밍신호 φsa가 하이레벨로 되는 것에 의해서 선택적으로 동작상태로 된다. 이 때, 레벨시프트회로 LS의 MOSFET Q27 및 Q28의 게이트에는 상보 공통데이타선C00R을 거쳐서 소정의 리드신호가 공급된다.

MOSFET Q32, Q33, Q33 및 Q36의 게이트에는 상기 레벨시프트회로 LS의 출력신호 즉 상보리드신호 sd0,

가 각각 공급된다. MOSFET Q34 및 Q37의 게이트에는 상기 타이밍신호 φsa가 공급된다. MOSFET Q35, 및 Q33의 드레인은 각각 CMOS인버터회로 N17 및 N18의 입력단자에 결합된다. 이 인버터회로 N17 및 N18의 입력단자와 회로의 전원전압 사이에는 그의 게이트에서 상기 타이밍신호φsa를 받는 P채널형의 프리세트 MOSFET Q13 및 Q14가 마련된다.

인버터회로 N17 및 N18의 출력신호는 각각 비반전 내부출력신호 dp0 및 dn0으로 된다.

클럭드SRAM이 비선택상태 또는 라이트모드로 되어 상기 타이밍신호φsa가 로우레벨로 될 때, 센스회로 SCP 및 SCN의 구동 MOSFET Q34 및 Q37은 오프상태로 되고 프리세트 MOSFET Q13 및 Q14가 온상태로 된다.

따라서, 센스회로 SCP 및 SCN은 모두 비동작상태로 되고, MOSFET Q32 및 Q36의 드레인전위 즉 반전 내부출력신호

및

는 모두 불확정레벨로 되려고 한다. 그러나, 상술한 바와 같이 프리세트 MOSFET Q13 및 Q14가 온상태로 되므로, 이들의 반전 내부출력신호는 모두 회로의 전원전압과 같은 하이레벨로 된다. 그 결과 인버터회로 N17 및 N18의 출력신호 즉 비반전 내부출력신호 dp0 및 dn0은 모두 로우레벨로 확정된다. 이것에 의해, CMOS인버터회로 N17 및 N18의 관통전류가 방지된다.

한편, 클럭드SRAM이 리드모드에서 선택상태로 되어 상기 타이밍신호φsa가 하이레벨로 되면, 구동 MOSFET Q34 및 Q37이 온상태로 되고 프리세트 MOSFET Q13 및 Q14는 오프상태로 된다. 이 실시예의 클럭드SRAM에 있어서 센스회로 SCP는 대응하는 리드신호가 논리 1인 것을 판정하기 위한 제1의 센스회로로서 기능한다.

마찬가지로, 단위센스앰프 USA0~USA31의 센스회로 SCN은 대응하는 리드신호가 논리0인 것을 판정하기 위한 제2의 센스회로로서 기능한다. 출력래치 OL은 2개의 CMOS인버터회로 N20 및 N21이 교차 접속되어 이루어지는 래치를 그 기본구성으로 한다. 인버터회로 N20의 입력단자와 인버터회로 N21의 출력단자가 공통 결합된 노드는 출력래치OL의 반전 입출력노드로 되고, N채널 MOSFET Q38 및 Q47을 거쳐서 회로의 전원전압 및 접지전위에 각각 결합된다. MOSFET Q38의 게이트에는 상기 인버터회로 N18의 출력신호 즉 비반전 내부출력신호 dn0이 공급되고, MOSFET Q47의 게이트에는 상기 인버터회로 N17의 출력신호 즉 비반전 내부출력신호 dp0이 공급된다.

마찬가지로, 인버터회로 N20의 출력단자와 인버터회로 N21의 입력단자가 공통결합된 노드는 출력래치 OL의 비반전 입출력노드로 되고, N채녈 비반전 내부출력신호 MOSFET Q39 및 Q48을 거쳐서 회로의 전원전압 및 접지전위에 각각 결합된다. MOSFET Q39의 게이트에는 상기 인버터회로 N17의 출력신호 즉 비반전 내부출력신호 dp0이 공급되고, MOSFET Q48의 게이트에는 상기 인버터회로 N18의 출력신호 즉 비반전 내부출력신호 dn0이 공급된다. 출력래치 OL의 비반전 입출력노드의 전위는 비반전 내부출력신호 rd0으로서 데이터 출력버퍼 OB00에 공급된다.

출력신호 ds0은 반전되어 내부제어신호 dd0로서 타이밍발생회로 TG에 공급된다. 제9도의 실시예에서는 리드신호가 논리1인 것을 판정하는 센스회로 SCP와 논리 0인 것을 판정하는 센스회로 SCN이 개별적으로 마련되어 있다. 이들 센스회로는 예를들면 제10도의 센스회로SC에 도시된 바와같이 일체화되는 것이라도 좋다.

제10도에 있어서 P채널 MOSFET Q16 및 Q18과 N채널 MOSFET Q75~Q78은 제9도의 P채널 MOSFET Q11 및 Q10과 N채널 MOSFET Q32, Q35, Q33, Q36에 각각 대응한다. 또, P채널 MOSFET Q17은 제9도는 P채널 MOSFET Q9 및 Q12를 공유화한 것이고, N채널 MOSFET Q79 제9도는 N채널 MOSFET Q34 Q37을 공유화한 것이다.

제11도에는 본 발명의 1실시예인 스테이틱형 2포트 RAM의 블록도가 도시되어 있다. 동일도면에 도시된 2포트 RAM은 특히 제한되지 않지만, 공지의 MOS집적회로의 제조기술에 의해서 단결정 실리콘과 같은 1개의 반도체기판에 형성된다. 먼저, 본 실시예의 2포트 RAM의 개요를 설명하면, 메모리셀어레이(1)을 구성하는 메모리셀은 스테이틱 래치회로의 데이터 입출력단자에 라이트 전송게이트리와 리드 전송게이트를 결합해서 이루어지고, 메모리셀에 대해서는 라이트비트선을 거쳐서 라이트 전송게이트에 결합하는 라이트계 및 리드비트선을 거쳐서 리드전송게이트에 결합하는 리드계_를 각각 거쳐서 데이터의 라이트동작과 리드동작을 비동기로 독립적으로 실행할 수 있도록 되어 있다.

본 실시예에 따르면, 라이트계는 라이트비트선을 선택적으로 라이트 공통데이타선 CDw,

와 도통 제어하는 라이트 Y셀렉터(2) 및 라이트 공통데이타선 CDw,

를 라이트데이타 Din에 따라서 상보레벨로 구동하는 라이트데이타 드라이버(3) 등으로 구성된다. 리드계는 리드비트선을 선택적으로 리드 공통데이타선 CDr,

와 도통 제어하는 리드 Y셀렉터(4), 리드 공통데이타선 CDr,

에 부여되는 전위차를 검출해서 증폭하는 센스앰프(5), 이 센스앰프(5)의 출력을 유지하는 출력래치회로(6) 및 출력버퍼회로(7) 등으로 구성된다.

센스앰프(5)의 내부구성은 예를들면 제1도에 도시된 센스앰프SA 또는 제9도에 도시된 센스앰프SA00의 회로구성을 이용할 수가 있다. 리드계와 라이트계에 대한 동작타이밍 또는 동작사이클은 특히 제한되지 않지만 기본적으로 리드동작을 위한 리드클럭CER 및 라이트동작을 위한 라이트클럭 CEW에 의해서 규정되고, 리드클럭CER 및 라이트클럭CEW는 클럭동기형식의 RAM에 있어서의 칩인에이블신호로서의 의미를 갖는다.

이 리드클럭CER 및 라이트클럭 CEW는 비동기클럭으로서, 그 공급조건이나 내부 더 나아가서는 외부에 있어서의 지연조건 등에 의해서 상호간의 위상관계가 결정된다. 이것에 의해, 리드사이클과 라이트사이클이 완전히 또는 부분적으로 중접되는 것이 일반적으로 상정되고, 따라서 동일 메모리셀에 대해 완전히 동일 또는 부분적으로 중첩된 타이밍에서 라이트동작과 리드동작이 실행되는 일이 없다.

이 점에 대해서, 본 실시예의 멀티포트 RAM 에있어서는 어드레스일치 검출회로(8)이 라이트어드레스 Aw1~Awn과 리드어드레스 Ar1~Arn의 일치를 검출하는 것에 따라서, 외부에서 라이트계에 부여되는 라이트데이타를 전달수단으로서의 단락회로(9)를 거쳐서 직접 리드계의 리드 공통데이타선 CDr,

에 부여하도록 되어 있다. 이 단락회로(9)를 거쳐서 리드 공통데이타선 CDr,

에 부여되는 라이트정보는 센스앰프(5)에 공급된다.

이와 같이, 리드계에 부여되는 정보는 라이트우선의 조건을 실질적으로 만족한 상태에서 속으로 외부로 리드되고, 액세스대상 메모리셀에 대한 라이트는 그것과 병행해서 실행된다. 따라서, 동일 메모리셀에 대해서 완전히 동일 또는 부분적으로 중첩된 타이밍에서 라이트동작과 리드동작이 실행되는 경우에도 데이터의 리드동작속도는 저하하지 않으므로, 동일 메모리셀로의 라이트 및 리드의 동일 액세스를 금지한다는 제한조건을 마련하는 일없이 2포트 RAM을 고속액세스에서 이용할 수 있게 된다.

이하, 2포트 RAM을 상세하게 설명한다. 상기 메모리셀 어레이(1)을 제12도에 상세하게 도시하였다. 메모리셀(10)은 특히 제한되지 않지만 상보형 MOS(이하, 단지 CMOS라고도 한다)의 스테이틱 래치회로를 그의 기본구성으로 한다. 스테이틱 래치회로는 P채널형 MOSFET Q51, Q51'와 N채널형 MOSFET Q52, Q52'로 구성되는 1쌍의 CMOS인버터회로의 한쪽의 입력단자와 다른쪽의 CMOS인버터회로의 출력단자를 서로 교차결합해서 구성한다.

상기 MOSFET Q51, Q52 및 Q51' Q52'의 각각의 결합노드에는 2조의 N채널형 MOSFET Q53, Q54, Q55, Q56이 결합된다. MOSFET Q53 및 Q54는 라이트 전송게이트로 되고, MOSFET Q55, Q56은 리드 전송게이트로 된다. 제12도에는 1개의 메모리셀이 대표적으로 도시되어 있지만, 실제로 X,Y방향으로 여러개의 메모리셀(10)이 매트릭스형상으로 배치되어 있다.

매트릭스형 배치된 메모리셀(10)에 있어서의 라이트 전송게이트를 구성하는 MOSFET Q53, Q54의 게이트전극은 X방향마다 라이트용 워드선 WLwα(α=1~2i)에 결합되고, 또 리드 전송게이트를 구성하는 MOSFET Q55, Q56의 게이트전극은 X방향마다 리드용 워드선WLwφ에 결합된다. 그리고, 매트릭스형상으로 배치된 메모리셀(10)에 있어서의 라이트 전송게이트를 구성하는 MOSFET Q53, Q54의 드레인 또는 소오스전극의 한쪽의 전극은 Y방향마다 라이트비트선 BLwβ,

(β=1~2(n-i))에 결합되고, 또 리드 전송게이트를 구성하는 MOSFET Q55, Q56의 드레인 또는 소오스전극의 한쪽의 전극은 Y방향마다 리드비트선 BLrβ,

에 결합된다.

상기 리드용 WLr1, WLr2i의 선택제어는 제11도에 도시된 리드 X어드레스버퍼(13), 리드 X어드레스디코더(14) 및 리드 워드드라이버(15)에 의해서 실행된다. 리드 X어드레스버퍼(13)은 리드 어드레스신호 Ar1~Ari를 상보어드레스신호

~ari,

로 변환해서 리드 X어드레스디코더(14)에 공급한다.

제13도에는 이 어드레스버퍼(13)의 1비트분의 구성예가 도시되고, 어드레스비트 Arα를 직렬 3단의 CMOS인버터회로(16)~(18)에 의해 반전시켜서 반전비트

를 형성함과 동시에, 직렬 2단의 CMOS인버터회로(16)~(17)에 의해 정전비트 arα를 형성한다. 리드 X어드레스디코더(14)는 리드 X어드레스버퍼(13)에서 공급되는 상보 어드레스신호 ar1,

~ari,

를 디코드해서 리드용 워드선 WLr1, WLr2i중에서 1개를 선택하기 위한 선택신호WSr1, WSr2i를 형성한다. 제14도에는 리드 X어드레스디코더(14)의 구성예가 도시된다. 제14도에 도시된 리드 X어드레스디코더(14)는 특히 제한되지 않지만, 리드용 워드선의 4피치마다 NAND게이트(19)가 마련되고, 각 NAND게이트(19)에는 내부 상보어드레스신호 ar3, ar3~ari, ari의 소정 비트가 공급되고, 이 공급비트의 레벨의 조합에 따라서 1개의 NAND게이트(19)의 출력이 로우레벨로 되도록 되어 있다.

1개의 NAND게이트(19)의 출력은 4개의 워드선을 1단위로 하는 블록선택에 이용되고, 이 1단위블럭에 포함되는 4개의 워드선중에서 1개를 선택하기 위해서는 하위 2비트 ar1,

, ar2,

의 AND논리에 의한 디코드결과를 이용한다. 예를들면, 그 디코드결과로서 얻어지는 4종류의 신호를 각각 개별적으로 게이트전극에서 받는 N채널형 MOSFET Q60~Q63을 1개의 NAND게이트(19)의 출력단자에 공통 접속하는 것에 의해서, MOSFET Q60이 리드용 워드선 WLr1에 대응하는 워드선 선택신호 WSr1의 출력게이트로 되고, 마찬가지로 MOSFET Q61이 리드용 워드선 WSr2에 대응하는 워드선 선택신호 WSr2의 출력게이트, MOSFET Q62가 리드용 워드선 WLr3의 출력게이트, MOSFET Q63이 리드용워드선 WSr4에 대응하는 워드선 선택신호 WSr4의 출력게이트로 된다.

상기 리드 워드드라이버(15)는 상기 리드 X어드레스 디코더(14)에서 공급되는 워드선 선택신호 WSr1~WSr2i에 따라서 소정의 1개의 리드용 워드선을 하이레벨과 같은 선택레벨로 구동한다. 제15도에는 리드 워드드라이버(15)의 구성예가 도시된다. 이 워드드라이버(15)는 특히 제한되지 않지만, 리드클럭CER을 게이트전극에서 받는 N채널형 MOSFET Q65를 거쳐서 워드선 선택신호 WSrα를 반전구동하는 드라이브 인버터회로(20)을 구비한다.

또, 이 드라이브 인버터회로(20)의 입력에는 리드클럭 CER의 로우레벨에 의해 지시되는 프리차지기간에 워드선을 비선택레벨로 억제하기 위한 P채널형 MOSFET Q66를 워드선 선택신호 WSrα에 의해 지시되는 구동타이밍까지 그 상태를 유지하기 위한 P채널형 MOSFET Q67이 결합되어 있다.

상기 라이트용 워드선 WLw1~WLw2i의 선택제어는 제11도의 라이트 X어드레스버퍼(21), 라이트 X어드레스버퍼(22) 및 라이트 워드드라이버(23)에 의해서 실행된다. 상기 라이트 X어드레스버퍼(21)은 라이트 어드레스신호 Aw1~Awi를 상보 어드레스신호 aw1,

~awi,

로 변환해서 출력하는 것으로서, 제13도와 마찬가지로 구성할 수가 있다.

라이트 X어드레스디코더(22)는 상기 라이트 X어드레스버퍼(21)에서 공급되는 상보 어드레스신호aw1,

~awi,

를 디코드해서 라이트용 워드선 WLw1~WLw2i 중에서 소정의 1개를 선택하기 위한 라이트 워드선 선택신호 WSw1~WSw2i를 형성한다. 이를 위한 선택논리로서는 제14도의 구성과 마찬가지의 논리를 채용할 수가 있다.

상기 라이트 워드드라이버(23)은 상기 라이트 X어드레스 디코더(22)에서 공급되는 선택신호 WSw1~WSw2i 에 따라서 소정의 1개의 라이트용 워드선을 하이레벨과 같은 선택레벨로 구동하는 것으로서, 제15도와 마찬가지로 구성할 수가 있다. 제11도 및 제12도에 있어서 (11)은 프리차지회로이다. 프리차지회로(11)은 리드 또는 라이트동작전에 상기 리드비트선 BLrβ,

및 라이트비트선은 BLwβ,

를 상대적으로 레벨이 높은 한쪽의 전원전압 Vdd로 프리차지하는 것이다.

이 프리차지회로(11)은 전원전압 Vdd를 소오스전극에서 받는 1쌍의 P채널형 프리차지 MOSFET Q58, Q58'의 드레인전극이 리드비트선 BLrβ,

의 한쪽끝부에 결합되고 또 전원전압 Vdd를 소오스전극에서 받는 1쌍의 P채널형 프리차지 MOSFET Q59, Q59'의 드레인전극이 라이트비트선 BLwβ,

의 한쪽끝부에 결합되어 구성된다.

프리차지 MOSFET Q58, Q58'는 상기 리드클럭 CER에 의해 스위치 제어되고, 이 리드클럭 CER의 로우레벨에 의해 지시되는 프리차지기간에 따라서 온상태로 제어되는 것에 의해서 리드비트선 BLrβ,

를 전원전압 Vdd로 프리차지한다. 한편, 프리차지 MOSFET Q59, Q59'는 상기 라이트 클럭CEW에 의해 스위치 제어되고, 이 리드클럭 CEW의 로우레벨에 의해 지시되는 프리차지기간에 따라서 온상태로 제어되는 것에 의해서 리드비트선 BLwβ,

를 전원전압 Vdd로 프리차지한다.

라이트비트선 BLwβ,

및 리드비트선 BLrβ,

가 전원전압 Vdd로 프리차지되며, 다음에 상세하게 기술하겠지만 라이트 공통데이타선 CDw,

및 리드 공통데이타선 CDr,

도 전원전압 Vdd로 프리차지된다. 이 상태에 있어서의 메모리셀 데이터의 리드동작에서는 선택되는 메모리셀과 도통으로 되는 리드비트선 및 리드 공통데이타선 CDr,

는 메모리셀의 보유정보에 따라서 온상태를 취하는 한쪽의 선택 MOSFET Q52, Q52'에 의한 다스차지작용에 의해 전원전압 Vdd에서 미소한 레벨변화를 개시한다.

라이트동작에서는 선택된 메모리셀과 도통으로 되는 라이트비트선 및 라이트 공통데이타선 CDw,

의 한쪽은 라이트데이타 드라이버(3)의 작용에 의해 그의 메모리셀의 보유정보를 반전시키는데 충분한 레벨까지 전원전압 Vdd에서 접지전위 Vss를 향해 디스차지된다.

상기 라이트비트선 BLw1,

~BLw2(n-i),

는 제12도에도시된 바와 같이 라이트 Y 셀렉터(2)를 구성하는 N채널형 선택 MOSFET Q70, Q70'를 거쳐서 리드 공통데이타선 CDw,

에 공통 접속된다. 리드비트선 BLr1,

~BLr2(n-i),

는 리드 y셀렉터를 구성하는 P채널형 선택 MOSFET Q71,Q71'를 거처서 리드 공통데이타선 CDr,

에 공통접속된다.

여기에서, 라이트비트선 BLwβ,

및 리드비트선 BLrβ,

는 모두 상대적으로 레벨이 높은 전원전압 Vdd로 프리차지된다. 별도의 라이트 공통데이타선 CDw,

및 리드 공통데이타선 CDr,

도 전원전압 Vdd로 프리차지된다. 이 상태에서 메모리셀 데이터가 리드비트선 BLrβ,

에서 공통데이타선 CDr,

에 부여될 때 온상태로 제어되는 P채널형 선택 MOSFET Q71, Q71'는 그의 상호콘덕턴스가 커지는 결과 이 큰 상호콘덕턴스가 전원전압 Vdd 근방에서 변화하는 메모리셀 데이터의 전달성능을 높이도록 작용한다. 또, 라이트동작시에 라이트 공통데이타선 CDw,

의 한쪽은 최종적으로 전원전압 Vdd로 프리차지레벨에서 회로의 접지전위 Vss로 디스차지되고, 그와 같은 디스차지레벨이 메모리셀에 전달되는 것이 라이트동작의 신뢰성을 높이는 점에서 필요하게 된다.

이 때, 온상태로 제어되는 N채널형 선택 MOSFET Q70, Q70'는 그의 상호콘덕턴스가 커지는 결과, 이 큰 상호콘덕턴스가 전원전압 Vdd에서 디스차지되는 라이트 공통데이타선 CDw,

의 레벨변화를 라이트비트선에 전달하는 성능을 높이도록 작용한다. 라이트셀렉터(2)에 포함되는 선택 MOSFET Q70, Q70'를 거치는 라이트비트선 BLwβ,

의 선택제어는 라이트 Y어드레스버퍼(24) 및 라이트 Y어드레스 디코더(25)가 실행한다.

상기 라이트 Y어드레스버퍼(24)는 라이트 어드레스신호 Awj~Awn을 상보어드레스신호 awj,

, awn,

로 변환해서 출력한다. 라이트 Y어드레스디코더(25)는 상기 라이트 Y어드레스버퍼(24)에서 공급되는 상보어드레스신호 awj,

, awn,

를 디코드해서 라이트비트선 BLw1,

~BLw2(n-i),

중에서 소정의 1쌍에 대응하는 선택 MOSFET Q70, Q70'를 온상태로 제어하기 위한 라이트비트선 선택신호 BLw1, BLw2(n-i)을 형성한다.

예를들면, 제12도에 도시된 바와 같이 NAND게이트(26)의 출력을 인버터회로(27)에서 반전해서 선택 MOSFET Q70, Q70'의 게이트전극에 공급하는 구성을 각 라이트비트선쌍마다 마련해서 이루어지는 논리를 채용할 수가 있다. 이러한 어드레스 디코드논리에 있어서는 라이트어드레스신호 Awj~Awn의 레벨의 조합이 어떠한 상태라도 임의의 1개의 라이트미트선 선택신호가 하이레벨로 되어 1쌍의 선택 MOSFET Q70, Q70'가 온상태를 취한다.

리드 Y셀렉터(4)에 포함되는 선택 MOSFET Q70, Q70'를 거치는 리드비트선 BLrβ,

의 선택제어는 리드 Y어드레스버퍼(26) 및 리드 Y어드레스디코더(29)가 실행한다. 리드 Y어드레스버퍼(28)은 리드 어드레스신호 Arj~Arn을 상보어드레스신호 arj,

, arn,

로 변환해서 출력한다. 리드 Y어드레스 디코더(29)는 상기 리드 Y어드레스버퍼(28)에서 공급되는 상보 어드레스 신호 arj,

, arn,

를 디코드해서 리드비트선 BLr1,

~BLr2(n-i),

중에서 소정의 1쌍에 대응하는 선택 MOSFET Q71, Q71'를 온상태로 제어하기 위한 리드비트선 선택신호 BLSr1~BLSr2(n-i)를 형성한다.

예를들면, 제12도에 도시된 바와 같이 NAND게이트(30)의 출력을 선택 MOSFET Q71, Q71'의 게이트전극에 공급하는 구성을 각 리드비트선쌍마다 마련해서 이루어지는 논리를 채용할 수가 있다. 본 실시예에 있어서 리드 Y어드레스코더(29)에 포함되는 각 NAND게이트(30)에는 상기 어드레스일치 검출회로(8)의 검출신호 AC가 공급한다. 이 검출신호AC는 일치할 때에는 로우레벨, 불일치할 때에는 하이레벨로 된다. 따라서, 라이트어드레스 Aw1~Awn과 리드어드레스 Ar1~Arn이 일치하는 경우, NAND게이트(30)의 출력은 강제적으로 하이레벨로 되고, 이것에 의해서 리드 Y셀렉터(4)에 포함되는 모든 선택 MOSFET Q71, Q71'가 오프상태로 되며, 리드 공통데이타선 CDr,

는 모든 리드비트선 BLr1,

~BLr2(n-i),

에서 분리된다.

따라서, 라이트어드레스와 리드어드레스가 일치할 때에 라이트 공통데이타선 CDw,

에 부여되는 라이트데이타가 단락회로(9)를 거쳐서 리드 공통데이타선 CDr,

에 전달될 때, 모든 리드비트선이 리드공통데이타선 CDr,

에 대해 비도통으로 되기 때문에, 이 비도통 제어상태가 이 때 선택되는 메모리셀의 리드데이타와 리드계에 부여되는 라이트데이타와의 경합을 회피하도록 작용한다.

또, 라이트어드레스 Aw1~Awn과 리드어드레스 Ar1~Arn이 일치하지 않는 상태에서는 리드 어드레스신호 Arj~Arn의 레벨의 조합이 어떠한 상태라도 임의의 1개의 리드 비트선 선택신호가 하이레벨로 되어 1쌍의 선택 MOSFET Q71, Q71'가 온상태를 취하는 것에 의해서 리드비트선 BLr1,

~BLr2(n-i),

가 전원전압 Vdd로 프리차지되면, 이것에 따라서 리드 공통데이타선 CDr,

도 전원전압 Vdd로프리차지된다. 제12도에 있어서 라이트 공통데이타선 CDw,

와 리드공통데이타선CDr, CDr를 선택적으로 도통으로 하는 단락회로(9)는 1쌍의 P채널형 전달 MOSFET Q72, Q72'로 구성된다. 이 전달 MOSFET Q72, Q72'는 상기 검출신호 AC를 게이트전극에서 받아서 스위치 제어된다.

온상태로 제어되는 전달 MOSFET Q72, Q72'를 거쳐서 라이트데이타가 리드 공통데이타 CDr,

에 전달될 때, 라이트 공통데이타선 CDw,

및 리드 공통데이타 CDr, CDr는 모두 라이트전압으로 된다. 이 때, 온상태로 제어되어 있는 P채널형의 전달 MOSFET Q72, Q72'는 그의 상호콘덕턴스가 커지는 결과, 이 큰 상호콘덕턴스가 전원전압 Vdd 근방부터 변화하는 라이트 공통데이타선 CDw,

의 상보적인 레벨변화의 전달성능을 높이도록 작용한다. 제16도에는 라이트데이타 드라이버(3)의 1예가 도시되어 있다. 이 라이트데이타 드라이버(3)은 구동출력단으로서 2개의 입력형 NAND게이트 (31), (32)를 구비하고, 한쪽의

NAND게이트(31)에는 라이트데이타 Din이 직렬2단의 CMOS인버터(33),(34)를 통해서 공급되고, 다른쪽의 NAND게이트(32)에는 라이트데이타가 Din의 반전레벨이 상기 CMOS인버터(33)을 거쳐서 공급된다.

NAND게이트(31),(32)에 의한 출력제어는 상기 라이트클럭 CEW와 하이레벨에서 라이트동작을 지시하기 위한 라이트 인에이블신호 WE에 의해 서 실행된다. 그를 위한 제어논리는 직렬 2단의 CMOS인버터(35),(36)을 통해서 라이트 인에이블신호 WE가 공급됨과 동시에, 라이트클럭CEW가 공급되는 2입력형 NAND게이트(37)을 구비하고, NAND게이트(37)의 출력을 CMOS인버터(38)에서 반전해서 상기 1쌍의 NAND게이트(31) 및 (32)의 각각 다른쪽 입력단자에 공급하도록 되어 이루어진다.

이 라이트데이타 드라이버(3)은 상기 라이트 인에이블신호 WE 및 라이트클럭 CEW가 모두 하이레벨로 될 때, 라이트데이타 Din에 따라서 라이트 공통데이타선 CDw,

를 상보레벨로 구동한다. 그 이외의 경우에는 라이트 공통데이타선 CDw,

를 모두 강제로 프리차지레벨과 동일한 전원전압 Vdd로 억제한다.

제17도에는 어드레스일치 검출회로(8)의 1예가 도시된다. 이 어드레스일치 검출회로(8)은 상보 라이트어드레스 aw1,

~awn,

와 상보 리드어드세스ar1, ar1~arn, arn를 대응하는 비트마다 각각 배타적 논리합(40)에 의해서 그의 일치를 판별하고, 각 비트의 일치를 NOR게이트(41)에서 판정하도록 되어 있다. 라이트어드레스와 리드어드레스가 모두 일치하는 경우, NOR게이트(41)의 출력은 하이레벨로 된다.

이 때, 동일 메모리셀에 대해서 대락 동일한 타이밍에서 라이트동작과 리드동작이 실행되는 경우 이외에 잘못해서 전닥 MOSFET Q72., Q72'가 온상태로 될 우려를 회피하기 위해서, NOR게이트(41)의 출력은 라이트클럭 CEW와 함께 NAND게이트(42)에 입력되고, 이것에 의한 NAND논리를 거쳐서 검출신호 AC가 형성되도록 되어 있다. 센스앰프(5)는 제1도 또는 제9도에 도시한 센스앰프를 사용해서 구성할 수가 있다.

다음에, 본 실시예의 2포트 RAM에 있어서 라이트어드레스와 리드어드레스가 일치하지 않는 경우의 라이트동작 및 리드동작의 1예를 제18도를 참조하면서 설명한다. 제18도에서는 리드클럭 CER과 라이트클럭 CEW의 위상이 어긋나 있고, SYCr은 리드사이클, SYCw는 라이트사이클을 나타내며, 각 사이클에 있어서의 클럭의 로우레벨기간은 프리차지기간으로 된다.

또, 리드클럭 CER은 제1도에 도시한 신호 φsa에 기능상 대응하고 있다. 제18도의 시각 t0에서 라이트클럭 CEW가 하이레벨로 되면, 이 때의 라이트어드레스신호 Aw1~Awi에 따라서 라이트 X어드레스버퍼(21), 라이트 X어드레스디코더(22) 및 라이트 워드드라이버(23)이 동작되는 것에 의해서 이 라이트 어드레스신호 Aw1~Awi에 대응하는 소정의 1개의 라이트워드 WLwα가 선택레벨로 구동된다.

마찬가지로, 라이트 어드레스신호 Awj~Awn에 따라서 라이트 Y어드레스버퍼(24), 라이트 Y어드레스디코더(25) 및 라이트 Y셀렉터(2)가 동작되는 것에 의해서, 이 라이트 어드레스신호 Awj~Awn에 대응하는 소정의 1쌍의 라이트비트선 BLwβ,

가 라이트 공통데이타선 CDw,

와 도통제어된다. 이 때, 라이트 인에이블신호 WE 및 라이트클럭 CEW의 하이레벨에 의해서 동작가능하게 되는 라이트데이타 드라이버(3)은 라이트데이타 Din에 따라서 라이트 공통데이타선 CDw,

를 상보레벨로 구동한다.

이 구동신호가 상기 1쌍의 라이트비트선 BLwβ,

에 부여되는 것에 의해서, 라이트 어드레스신호 Aw1~Awi에 따라서 선택되는 메모리셀에 소정의 데이터가 리이트된다. 제18도의 시각 t1에 리드클럭 CER이 하이레벨로 되면, 그 때의 리드 어드레스신호 Ar1~Ari에 따라서 리드 X어드레스버퍼(13), 리드 X어드레스디코더(14) 및 리드 워드드라이버(15)가 동작되는 것에 의해서, 이 리드 어드레스신호 Ar1~Ari에 대응하는 소정의 1개의 리드워드선 WLrα가 선택레벨로 구동된다.

마찬가지로, 리드 어드레스신호 Ar1~Ari에 따라서 리드 Y어드레스버퍼(28), 리드 Y어드레스디코더(29) 및 리드 Y셀렉터(4)가 동작되는 것에 의해서, 이 리드 어드레스신호 Ar1~Ari에 대응하는 소정의 1쌍의 리드비트선 BLwβ,

가 리드공통데이타선 CDr,

와 도통제어된다. 이와 같이 해서, 리드 어드레스신호 Ar1~Arn에 따라서 선택되는 메모리셀의 데이터가 리드공통데이타선 CDr,

에 전달되면, 센스앰프(5)가 이 리드공통데이타선 CDr,

의 레벨변화를 검출해서 증폭한다. 센스앰프(5)에 의한 증폭출력은 출력래치회로(6)에 페치되어 출력버퍼(7)에서 리드데이타 Dout로서 외부에 부여된다.

리드동작에 있어서 센스앰프(5)는 레벨시프트회로의 작용에 의해서 리드비트선, 더 나아가서는 리드공통데이타선 CDr,

의 전원전압 Vdd 근방의 미소한 레벨변화를 즉시 검출해서 출력동작을 확정하기 때문에 리드워드선의 선택기간은 비교적 짧아지고, 이것에 따라서 데이터의 리드동작시에 변화되는 리드비트선이나 리드 공통데이타선의 진폭도 전원전압 Vdd 근방의 변화에 한정되어 있다.

시각 t1에 리드클럭 CER이 어서트되고 나서 리드데이타 Dout가 확정될 때까지의 액세스타임은 제18도의 tcal로 된다. 또, 제18도의 타이밍도에 도시된 동작에서는 라이트클럭 CEW 의 하이레벨기간에 라이트어드레스와 리드어드레스는 일치하지 않고 또 리드클럭CER 의 하이레벨기간은 라이트클럭 CEW의 하이레벨기간과 중첩하고 있지 않으므로, 검출신호 AC는 항상 하이레벨로 되고 단락회로(9)에 포함되는 전달 MOSFET Q72, Q72'는 오프상태로 유지되고 있다.

다음에, 이 실시예의 2포트 RAM에 있어서 동일 메모리셀에 대해 라이트 및 리드동작을 동일한 타이밍에서 실행하는 동작의 1예를 제19도를 참조하면서 설명한다. 제19도에서는 리드클럭 CER과 라이트클럭CEW의 위상은 완전히 동일하게 되고, 리드사이클SYCr과 라이트사이클 SYCw가 완전히 중첩하고 있는 경우를 1예로 한다. 라이트클럭 CEW와 리드클럭CER의 하이레벨기간이 중첩할 때에도 라이트와 리드를 위한 기본적인 동작은 상기와 마찬가지로 서로 독립해서 실행되게 되지만, 특히 라이트클럭CEW의 하이레벨기간에 라이트어드레스 Aw1~Awn과 리드어드레스 Ar1~Arn의 일치를 감시하는 어드레스일치 검출회로(8)에 의해서 그들 어드레스의 일치가 판별될 때에는 검출신호 AC가 로우레벨로 되고, 이 로우레벨의 검출신호 AC가 단락회로(9)에 포함하는 전달 MOSFET Q72, Q72'를 온동작시킨다.

이것에 의해, 온상태의 전달 MOSFET Q72, Q72'는 라이트데이타Din에 따른 라이트 데이터드라이버(3)의 구동신호를 라이트 공통데이타선 CDw,

에서 리드 공통데이타 CDr,

로 직접 전달한다. 이와 같이 해서 전달된 라이트데이타는 센스앰프(5)에 부여되고, 본래의 데이터 리드타이밍에 따라서 외부에 부여된다.

이와 같이 해서 외부에 부여되는 데이터는 라이트우선의 조건을 실질적으로 만족하고 있고 또 외부로의 데이터 리드동작은 라이트동작과 병행해서 실행되게 되므로, 종래와 같이 라이트 우선조건을 만족시키기 위해서 일단 라이트된 데이터가 다시 리드될 때까지 리드동작의 확정을 기다릴 필요는 없다. 이 리드동작에서는 메모리셀의 리드정보를 이용하지 않기 때문에, 이 때의 액세스타임 tca2는 제18도에서 설명한 상기 엑세스타임 tcal보다 약간 짧아진다.

제19도에 도시된 리드비트선 BLrβ,

의 변화는 선택되는 메모리셀의 유지정보가 그 때의 라이트데이타 Din에 의해서 반전되는 경우의 상태를 나타낸다. 즉, 최초에는 메모리셀의 보유정보에 따라서 리드비트선BLrβ,

가 레벨변화되지만, 그 후에 이 메모리셀 데이터가 라이트데이타Din에 의해 반전되면 이것에 따라서 리트비트선 BLrβ,

의 레벨변화가 역전된다. 종래와 같이 이 리드비트선BLrβ,

의 레벨변화를 리드 공통데이타선 CDr,

를 통해서 외부로 리드하는 경우에 리드데이타Dout의 확정은 점선으로 표시된 바와 같이 지연되고 그 액세스타임tca3은 매우 길어져 버린다. 또, 리드비트선 BLrβ,

의 레벨변화의 상태는 실제보다 과장되어 도시되어 있다.

따라서, 이 실시예의 2포트RAM을 제18도에서 설명한 액세스타임tcal보다 고속액세스에서 이용하더라도 동일 메모리셀의 라이트 및 리드의 동일액세스를 금지한다는 제약조건을 마련하지 않아도 되고, 이것에 의해 이 실시예의 2포트RAM은 어떠한 액세스조건에서도 고속액세스가 가능하게 된다.

상대적으로 레벨이 높은 한쪽의 전원전압레벨을 프리차지레벨로 하는 라이트비선 및 리드비트선에 결합되는 스테이틱 메모리셀에 대하여 데이터와 라이트동작과 리드동작을 비동기로 독립적으로 실행할 수 있는 라이트계와 리드계를 구비한 2포트RAM에 있어서는 제20도나 제21도에 도시된 구조의 메모리셀을 채용할 수가 있다.

제20도의 메모리셀(50)은 리드 전송게이트로서, P채널형 MOSFET Q55', Q56'를 이용한 점이 상기 메모리셀(10)과 다르다.

제21도의 메모리셀(51)은 고저항 부하R, R'를 이용한 점이 제20도의 메모리셀(50)과 다르다.

메모리셀(50)이나 (51)을 사용해서 2포트RAM을 구성하는 경우에는 리드워드선 WLRα의 선택레벨을 로우레벨로 변경하는 점을 제외하고는 실시예1의 구조를 그대로 적용할수도 있다.

이 실시예에 있어서 라이트비트선 BLwβ,

및 리드비트선 BLrβ,

는 모두 상대적으로 레벨이 높은 전원전압Vdd로 프리차지된다.

이 상태에서 메모리셀 데이터가 리드비트선BLrβ,

에 부여될 때 온상태로 제어되는 리드 전송게이트 구성용의 P채널용 MOSFET Q55', Q56는 그의 상호콘덕턴스가 커지는 결과, 이 큰 상호콘덕턴스가 전원전압Vdd 근방에서 변화하는 메모리셀데이타의 전달성능을 높이도록 작용한다. 라이트동작에 있어서 프리차지레벨에서 디스차지되는 라이트비트선 BLwβ,

와 도통되는 라이트 전송게이트 구성용의 N채널형 MOSFET Q53, Q54는 그의 상호콘덕턴스가 커지는 결과, 이 상호콘덕턴스가 전원전압Vdd에서 디스차지되는 라이트비트선의 레벨변화를 스테이틱 래치회로에 전달하는 성능을 높이도록 작용한다.

이와 같이, 라이트비트선 및 리드비트선을 상대적으로 레벨이 높은 한쪽의 전원전압Vdd로 프리차지하는 형식에 있어서 라이트 전송게이트를 N채널형 MOSFET로 구성하고 리드 전송게이트를 P채널형 MOSFET로 구성하는 것에 의해서, 전원전압Vdd로 프리차지되어 있는 리드비트선에 메모리셀 데이터에 따르는 미소한 전위변화를 그대로 부여할 수 있도록 되어 데이터의 리드속도가 향상된다. 이 때, 라이트성능은 저하되지 않는다.

특히, 제20도에 도시된 바와 같이 CMOS 스테이틱 래치회로에 의해 메모리를 구성하는 경우에는 라이트 및 리드 전송게이트도 CMOS회로로 이루어지므로, 스테이틱형 래치구성용 트랜지스터의 확산층을 연장하고, 이것을 이용해서 전송게이트 구성용 트랜지스터를 형성할 수 있게 되어 메모리셀 구성용 트랜지스터의 레이아웃이 용이하게 된다.

제20도 및 제21도에 도시된 메모리셀 구조를 실시예1에서 설명한 센스앰프(5), 더나아가서는 P채널형 MOSFET로 구성된 리드 Y셀렉터(4) 및 N채널형 MOSFET로 구성된 라이트 Y셀렉터(2)와 조합하는 것에 의해서, 2포트 RAM의 데이터리드동작을 더욱 고속화할 수 있게 된다.

이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

제22도에 도시된 바와 같이 라이트데이타를 출력래치회로(6)에 부여하도록 해도 좋다.

본 발명은 2포토RAM에 한정되지 않고, 제23도와 같은 메모리셀을 사용하는 것에 의해서 3포트RAM에, 더 나아가서는 그 이상의 포트를 갖는 멀티포트 RAM에도 적용할 수 가 잇다.

제15도의 메모리셀을 사용해서 3포트RAM을 구성하는 경우, 어드레스이치 검출회로는 제24도와 같은 회로구성을 채용할 수가 있다. 제24도에 도시된 어드레스일치 검출회로는 제1 리드포트에 관한 리드어드레스와 라이트어드레스를 대응하는 비트마다 각각 배타적 논리합(6)에 의해서 그의 일치를 판별하고, 각 비트의 일치를 NOR게이트(60)에서 판정한다. 마찬가지로, 제2리드포트에 관한 리드어드레스와 라이트어드레스를 대응하는 비트선마다 각각 배타적 논리합(62)에 의해서 그의 일치를 판별하고, 각 비트의 일치를 NOR게이트(63)에서 판정한다. 그리고, 양 NOR게이트의 판정결과에 대해서 논리합(64)를 취하고, 그 결과에 대해서 라이트클럭 CEW와 NAND논리(65)를 취해서 검출신호AC를 형성한다.

본 발명의 실시예는 상기 실시예의 제1도∼제24도에 한정되는 것은 아니다. 예를들면, 제5도에 도시한 SRAM에 있어서 워드선W00∼W0m의 구성을 제25도에 도시한 바와 같이 구성할 수가 있다.

이들의 서브워드선W1∼W4는 대응해서 마련된 워드선 구동회로 D1∼D4 즉 CMOS인버터회로를 거쳐서 대응하는 반전메인워드선W00'∼W0m'에 결합된다. 또 이들의 서브메모리어레이SM00∼SM031과 스브 칼럼스위치 SS00∼SS031(제5도 참조)은 단위화되고, 클럭드SRAM의 비트구성에 따라서 선택적으로 증설 또는 삭감된다. 이 경우, 어드레스티코더도 각 서브 메모리어레이에 대응해서 각각 블록화해서 마련할 수도 있다. 이러한 것에 의해서, 이 실시예의 클럭드SRAM은 각 반전 메인워드선W0'∼W0m'에 대한 부하가 경감되고 또한 서브워드선 W1∼W4dp 대응해서 각각 구동회로 D1∼D4가 마련되는 것에 의해서 그의 동작이 고속화됨과 동시에 전자이동에 의한 메인워드선의 단선을 방지할 수 있다. 또, 서브 메모리어레이와 서브 칼럼스 위치 및 서브 어드레스디코더가 단위화되는 것에 의해서, 비트구성 즉 시스템구성에 대한 유연성이 높아진다.

제26도는 공통데이타선의 구성예를 도시한 것이다. 메모리셀 어레이(70), 메모리셀 열단위(71), 디코더(72)∼(74), 라이트제어회로(75), 센스앰프(76), 출력회로(77), 제1계층 공통데이타선(78), 제2계층 공통데이타선(79), 제3계층 공통데이타선(80), 싱글앤드형의 데이터선(81), Y스위치를 제어하는 디코더출력선(82)가 도시되어 있다. 또, 제1계층 공통데이타선용 Y스위치 NMOS트랜지스터 Q81∼Q88, 제2계층 공통데이타선용 Y스위치 NMOS트랜지스터 Q89∼Q92, 제3계층 공통데이타선용 Y스위치 NMOS트랜지스터 Q93, Q94가 도시되어 있다. Di는 데이터 입력신호, Do는 출력신호이다. 디코더(72)는 제1계층용 디코더A, 디코더(73)은 제2계층용 디코더B, 디코더(74)는 제3계층용 디코더C이다.

제26도에 있어서 메모리용량을 16K비트로 하면, 상기 메모리셀 열(71)이 64개 배열된다. 제1계층의 공통데이타선(78)은 Y스위치가 4개씩 구분되는 것에 의해서 16개 형성된다. 제2계층의 공통데이타선(79)는 Y스위치가 2개씩 구분되는 것에 의해서 8개 형성된다. 제3계층의 공통데이타선(80)에는 Y스위치가 8개 접속된다. 이와 같은 구성으로 하면, 64개의 메모리셀 열중에서 1개를 선택하는 경우, 제3계층 공통데이타선(80)의 7개의 스위치, 제2계층 공통데이타선(79)의 1개의 스위치, 제1계층 공통데이타선(78)의 3개의 스위치의 합계 11개가 오픈상태에서 원하는 1개의 데이터선과, 제3계층 공통데이타선(80)이 연결된다. 공통데이타선을 제1계층만으로 구성한 경우에는 63개의 스위치가 연결되게 되어 공통데이타의 정전용량이 증가하고, 리드 및 라이트동작이 지연된다.

대용량 메모리를 실현하는 경우 공통데이타선을 계층화하면, 공통데이타선의 정전용량의 증가를 대폭적으로 경감할 수 가 있다.

본 발명에 관한 센스앰프의 적용대상은 기억장치에 한정되지 않는다.

제29도에는 본 발명의 센스앰프가 적용되는 신호전달방식을 사용한 디지털 처리장치의 1실시예의 블록도가 도시되어 있다. 또, 제27도에는 제29도의 디지털 처리장치의 버스드라이버 및 버스리시버의 1실시예의 회로도가 도시되고, 제28도에는 제27도의 버스드라이버 및 버스리시버의 1실시예의 신호파형도가 도시되어 있다. 이들의 도면에 따라 이 실시예의 디지털 처리장치의 구성과 동작의 개요 및 이 신호전달방식의 특징에 대해서 설명한다. 또, 제27도에 있어서 채널(백게이트)부의 화살표가 부가되는 MOSFET는 P채널형으로서, 화살표가 부가되지 않은 N채널 MOSFET와 구별해서 표시된다.

제29도에 있어서 디지털 처리장치는 특히 제한되지 않지만, 1개의 프로세서유닛 PU와 n+1개의 메모리유닛 MU0∼Mun을 구비한다. 이들 프로세서 유닛 및 메모리유닛은 특히 제한되지 않지만, 단결정 실리콘과 같은 1개의 반도체기판상에 형성된다. 그 결과, 디지털 처리장치는 대규모 집적회로(VLSI)로서 1칩화된다.

디지털 처리장치는 또한 상기 프로세서유닛 PU 및 메모리유닛MU0∼MUn을 서로 결합하는 2조의 내부버스BUS-A 및 BUS-B를 구비한다. 이들 내부버스는 제27도에 도시된 바와 같이 각각 여러쌍의 상보신호선으로 구성되고, 프로세서유닛 PU의 출력신호를 메모리유닛 MU0∼MUn에 또는 메모리유닛MU0∼MUn의 출력신호를 프로세서유닛 PU에 각각 전달한다. 이 실시예에 있어서 내부버스BUS-A 및 BUS-B를 거쳐서 전달되는 신호의 진폭은 다음에 기술하는 바와 같이 회로의 전원전압의 절대값의 10분의 1 또는 수분의 1로 되도록 제어된다. 그 결과, 각 내부버스에 있어서의 교류적인 소비전력은 현저하게 삭감되어 디지털 처리장치의 저소비전력화가 추진된다. 또 상기 내부버스BUS-A 및 BUS-B는 쌍방향버스로서일체화된 것이어도 좋다.

프로세서유닛PU 및 메모리유닛MU0∼MUn은 버스드라이버BD 및 버스리시버BR을 각각 포함한다. 이중 프로세서유닛PU의 버스드라이버BD는 제27도에 도시된 바와 같이 내부버스 BUS-A의 각 상보신호선D0, 에 대응해서 마련되는 k+1개의 단위버스 드라이버 UBD0∼UBDk를 포함한다.

이들 단위버스 드라이버는 특히 제한되지 않지만, 회로의 전원전압과 각 상보신호선의 반전신호선

~

또는 비반전신호선 D0∼Dk 사이에 각각 마련되는 P채널형의 프리차지 MOSFET Q101 및 Q102와 각 상보신호선의 발전신호선

~

또는 비반전신호선 D0∼Dk와 회로의 접지전위 사이에 각각 마련되는 N채널형의 디스차지 MOSFET Q11, Q112를 포함한다. 여기에서, 회로의 전원전압은 특히 제한되지 않지만, +5V와 같은 정의 전원전압으로 된다.

프리차지 MOSFET Q101 및 Q102의 게이트는 공통 결합되고, 특히 제한되지 않지만 인버터회로 N33의 출력신호 즉 반전타이밍신호

가 공급된다. 인버터회로 N33의 입력단자에는 프로세서유닛PU의 도시되지 않은 타이밍 발생회로에서 타이밍신호 ψpd가 공급된다. 여기에서, 타이밍신호 ψpd는 내부버스BUS-A가 활성상태로 되지 않을 때, 즉 내부버스 BUS-A에 있어서 신호가 비전달상태로 될 때 선택적으로 하이레벨로 된다. 물론, 반전 타이밍신호

는 상기 타이밍신호 ψpd와 상보적인 레벨로 된다.

디스차지 MOSFET Q11 및 Q112의 게이트에는 특히 제한되지 않지만, 대응하는 NOR게이트회로 NOG1 및 NOG2의 출력신호 즉 반전내부신호

및 비반전 내부신호 dc0등이 각각 공급된다. NOR게이트회로 NOG1의 한쪽의 입력단자에는 인버터회로 N31의 출력신호 즉 반전 내부출력신호

등이 공급된다. 인버터회로N31의 입력단자에는 프로세서유닛 PU의 도시되지 않은 전단회로에서 내부출력신호 do0등이 공급된다. 여기에서, 내부출력신호 do0등은 대응하는 전달신호가 논리 1로 될 때 선택적으로 하이레벨로 된다. 물론, 반전 내부출력신호

등은 상기 내부출력신호 do0등의 상보신호로 된다. 내부출력신호 do0등은 또한 상기 NOR게이트회로 NOG2의 한쪽의 입력단자에도 공급된다. 이들 NOR게이트회로 NOG1 및 NOG2의 다른 쪽의 입력단자에는 NAND게이트회로 NAG1의 출력신호 즉 반전타이밍신호

가 공통으로 공급된다.

NAND게이트회로 NAG1의 한쪽의 입력단자에는 특히 제한되지 않지만, 프로세서유닛PU의 도시하지 않은 타이밍 발생회로에서 타이밍신호 ψoe가 공급된다. 여기에서, 타이밍신호 ψoe는 내부출력신호 do0∼dok의 레벨이 확정된 시점에서 선택적으로 하이레벨로 된다. NAND게이트회로 NAG1의 다른쪽의 입력단자에는 인버터회로 N32의 출력신호 즉 반전 내부신호

가 공급된다. 인버터회로 N32의 입력단자에는 레벨판정회로 LD의 출력신호 ℓd가 공급된다.

레벨판정회로LD는 특히 제한되지 않지만, 회로의 전원전압과 상기 출력노드 ℓd사이에 병렬형태로 마련되는 2개의 P채널형 MOSFET Q103 및 Q104, 상기 출력노드 ℓd와 회로의 접지전위 사이에 마련되는 N채널 MOSFET Q113을 포함한다. MOSFET Q103의 게이트는 내부버스BUS-A의 대응하는 상기 반전신호선

등에 결합되고, MOSFET Q04의 게이트는 대응하는 상기 비반전신호선 D0등에 결합된다. MOSFET Q113의 게이트에는 상기 타이밍신호 φpd가 공급된다.

이러한 것에 의해서, 제28도에 도시된 바와 같이 내부버스 BUS-A에 있어서 신호가 비전달상태로 되어 타이밍신호 φpd가 하이레벨로 될 때, 프로세서유닛PU의 버스드라이버BD에서는 레벨판정회로LD의 MOSFET Q113이 온상태로 되고, 또 프라차지MOSFET Q101 Q102가 온상태로 된다. 이 때문에, 레벨판정회로LD의 출력신호 ℓd가 로우레벨로 되고 반전 내부신호

가 하이레벨로 됨과 동시에, 내부버스BUS-A의 대응하는 반전신호선 및 비반전 신호선 D0이 모두 회로의 전원전압VDD와 같은 하이레벨(제1의 레벨)로 프라차지된다.

다음에, 제28도의 사이클Cy. 1에 도시된 바와 같이 타이밍신호 φpd가 로우레벨로 되고 동시에 내부 출력신호do0등이 먼저 논리 0 즉 로우레벨로 된다. 또, 특히 제한되지 않지만 이것보다 약간 지연되어 타이밍신호 φed가 하이레벨로 된다.

프로세서유닛 PU의 버스드라이버BD에서는 타이밍신호φpd가 로우레벨로 되는 것에 의해서, 레벨판정호로LD의 MOSFET Q113이 오프상태로 되고 또 프리차지 MOSFET Q101 및 Q102가 오프상태로 된다. 이것에 의해, 내부버스BUS-A의 각 상보신호선에 대한 프리차지동작이 정지된다. 이때, 레벨판정회로LD의 MOSFET Q103 및 Q104는 대응하는 반전신호선

등 또는 비반전신호선 D0등이 하이레벨로 프리차지되어 있으므로 모두 오프상태로 된다. 따라서, 레벨판정회로LD의 출력신호 ℓd는 MOSFET Q103 또는 Q104중의 어느 1개가 온상태로 될 때까지의 동안 로우레벨인 채로 되고, 반전내부 신호

가 하이레벨인 채로 된다.

타이밍신호 φpd보다 약간 지연되어 타이밍신호 φoe가 하이레벨로 되면, 프로세서유닛PU의 버스드라이버BD에서는 먼저 NAND게이트회로 NAGI의 출력신호 즉 반전타이밍신호

등이 로우레벨로 된다. 그 결과, 내부출력신호 do0등이 로우레벨이기 때문에, NOR게이트회로 NOG2의 출력신호 즉 비반전 내부신호 dc0등이 하이레벨로 되고, 디스차지 MOSFET Q112가 온상태로 된다. 이것에 의해, 내부버스BUS-A의 비반전신호선 D0등이 디스차지되어 그의 레벨이 저하하기 시작한다.

내부버스BUS-A의 비반전신호선 D0등의 레벨이 회로의 전원전압VDD보다 P채널 MOSFET Q104의 임계값전압VTHP분만큼 저하하면, MOSFET Q104가 온상태로 된다. 따라서, 레벨판정회로LD의 출력신호 ℓd가 회로의 전원전압VDD와 같은 하이레벨로 되고, 반전내부신호

가 로우레벨로 된다.

이 때문에, 반전 타이밍신호

가 하이레벨로 되고, 비반전 내부신호 dc0등이 로우레벨로 된다. 이것에 의해, 디스차지 MOSFET Q112는 오프상태로 되어 비반전 신호선D0등에 대한 디스차지동작이 정지된다. 이것에 의해, 비반전 신호선 D0등의 레벨은 다음의 프리차지동작이 개시될 때까지의 동안에 대략 회로의 전원전압VDD보다 P채널 MOSFET Q104의 임계갑전압 VTHP분만큼 낮은 디스차지레벨(제2의 레벨)로 고정된다.

제28도의 사이클 Cy. 2에 도시된 바와 같이 내부출력신호 do0등이 논리1 즉 하이레벨로 되는 경우, 프로세서유닛PU의 버스드라이버BD에서는마찬가지로 타이밍신호 φoe의 하이레벨을 받아서 먼저 반전타이밍신호

가 로우레벨로 되고, 계속해서 NOR게이트회로 NOG1의 출력신호 즉 반전내부 신호

등이 하이레벨로 된다. 이 때문에, 디스차지 MOSFET Q111이 온상태로 되어 내부버스BUS-A의 반전신호선

등이 디스차지동작이 개시된다.

이하, 내부버스 BUS-A의 반전신호선

등의 레벨이 회로의 전원전압VDD보다 P채널 MOSFET Q103의 임계값전압 VTHP분만큼 저하한 시점에서 레벨판정회로 LD의 MOSFET Q103이 온상태로 되고 반전신호선

등에 대한 디스차지동작이 정지된다. 이것에 의해, 반전신호선

등의 레벨은 다음의 프리차지동작이 개시될 대까지의 동안에 대략 회로의 전원전압VDD보다 P채널 MOSFET Q103의 임계전압VTHP분만큼 낮은 디스차지레벨(제2의 레벨)로 고정된다.

한편, 메모리유닛MU0∼MUn의 버스리시버BR은 특히 제한되지 않지만 내부버스BUS-A의 각 상보신호선 D0,

~Dk,

에 대응해서 바련되는 k+1개의 단위버스 리시버UBR0∼UBRk를 포함한다. 이들 단위버스 리시버는 제27도의 단위버스 리시버UBR0으로 대표해서 도시된다. 이 단위버스리시버UBR0은 제1도에 도시한 본 발명에 돤한 센스앰프SA와 동일한 구성으로 된다. 여기에서, 제27도에 도시한 타이밍신호 ψpr은 제1도에 도시한 신호 ψsa에 대응한다. 또, 제27도에 도시한 내부신호ds0은 제1도에 도시한 신호Vout에 대응한다.

메모리유닛MU0∼MUn에 마련된 버스드라이버BD 및 프로세서유닛PU에 마련된 버스리시버BR은 상기 프로세서유닛PU에 마련된 버스드라이버BD 및 메모리유닛MU0∼MUn에 마련된 버스리시버BR과 각각 동일한 회로구성으로 되고, 내부버스BUS-B를 거쳐서 전달되는 여러개의 상보신호에 대해서 마찬가지로 작용한다.

이상과 같이, 이 실시예의 디지털 처리장치는 1개의 프로세서유닛 PU 및 n+1개의 메모리유닛 MU0∼MUn을 구비하고, 이들 프로세서유닛 및 메모리유닛을 결합하는 내부버스BUS-A 및 BUS-B를 구비한다. 프로세서유닉PU 및 메모리유닛 MU0∼MUn은 각 내부버스에 대응해서 마련된 버스드라이버BD 및 버스리시버BR을 포함하고, 이들 버스드라이버 및 버스리시버는 각 내부버스의 각 상보신호선에 대응해서 마련된 여러개의 단위버스 드라이버 또는 단위버스 리시버를 포함한다.

이 실시예에 있어서 각 단의 버스드라이버는 신호의 비전달상태에 있어서 대응하는 신호선을 회로의 전원전압으로 프리차지하는 P채널형의 프리차지 MOSFET와 신호의 전달상태에 있어서 대응하는 신호선을 전달하는 신호의 논리레벨에 따라서 선택적으로 디스차지하는 N채널형의 디스차지 MOSFET 및 대응하는 신호선의 디스차지레벨이 소정의 레벨에 도달한 시점에서 디스차지동작을 정지시키는 레벨판정회로를 포함한다. 또, 각 단위버스 리시버는 대응하는 신호선을 거쳐서 전달되는 상보신호에 소정의 바이어스레벨을 부여하는 레벨시프트회로LS와 이 레벨시프트회로LS의 출력신호를 받고 또한 상기 바이어스레벨에 있어서 그의 증폭율이 최대로 되는 센스회로SC를 포함한다. 이것에 의해서, 이 실시예의 디지털 처리장치에서는 비교적 간소한 회로구성으로 되고 또한 CMOS로 구성되는 상기 인터페이스회로를 부가하는 것에 의해서, 전달되는 신호의 진폭을 통상의 MOS레벨의 10분의 1∼수분의 1로 압축할 수가 있따. 상술한 바와 같이, 버스에 있어서의 교류적인 소비전력 Pd는 버스에 결합되는 정전용량값을 C로 하고, 전달되는 신호의 진폭 및 주파수를 각각 V 및 f로 할 때

PD = C·V2·f

로 된다. 이 실시예에 있어서 전달되는 신호의 진폭V가 10분의 1∼수분의 1로 압축되는 것에 의해서, 버스에 있어서의 교류적인 소비전력 PD는 그의 자승분의 1로 삭감된다. 그 결과, 레이아웃 소요면적의 증대를 억제하면서 디지털 처리장치의 저소비 전력화를 도모할 수 가 있다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다. 예를 들면, 제27도에 있어서 버스드라이버BD에 공급되는 타이밍 신호 ψoe는 단순한 선택신호라도 좋다. 또, 각 신호선의 디스차지레벨을 검출하는 레벨판정회로 LD는 예를들면 각 신호선의 레벨을 소정의 기준전위와 비교하는 차동증폭회로 등을 사용해도 좋다. 각 내부버스를 구성하는 신호선은 상보신호선일 필요는 없다. 이 경우, 예를 들면 버스리시버BR의 레벨시프트회로 LS를 구성하는 MOSFET Q15 또는 Q16의 게이트에 소정의 참조전위를 공급하는 방법이 효과적으로 된다. 제28도에 있어서 반전신호선

및 비반전신호선D0은 전달되는 신호가 역의 논리레벨로 될 때 선택적으로 디스차지되는 것이어도 좋다.

또 각 신호선의 프리차지레벨을 예를들면 미리 센스회로SC의 감도가 최대로 되는 레벨로 설정해도 좋다. 이 경우, 버스리시버BR의 레벨시프트회로LS를 삭제할 수도 있다. 각 타이밍신호의 논리레벨 및 그의 조합은 임의이다.

제29도에 있어서 디지털 처리장치를 구성하는 여러개의 기능블럭은 대규모 집적회로 VLSI로서 1칩화되지만, 이들의 기능블럭은 예를 들면 제30도에 도시된 바와 같이 별개의 대규모 집적회로 VLSI로서 각각 또는 조합되어 형성되는 것이어도 좋다. 이 경우, BUS-A 및 BUS-B는 외부버스 형태로 된다. 어느 경우에 있어서도 BUS-A 및 BUS-B는 쌍방향버스로서 일체화할 수가 있다.

또, 제27도에 도시된 버스드라이버BD 및 버스리시버BR의 구체적인 회로구성이나 제29도 및 제30도에 도시된 디지털 처리장치의 블록구성은 여러 가지 실시형태를 취할 수 있다.

Claims

여러개의 데이타선쌍, 여러개의 워드선, 사기 여러개의 데이타선쌍과 상기 여러개의 워드선과의 각 교차부에 대응해서 마련된 여러개의 메모리셀, 상기 여러개의 데이타선쌍 중의 적어도 1쌍에 결합된 1쌍의 입력단자를 갖고 제1 전원전압 및 제2 전원전압이 공급되는 레벨시프트회로, 상기 레벨시프트회로의 1쌍의 출력단자에 결합된 1쌍의 입력단자를 갖는 차동증폴회로를 갖고, 상기 레벨시프트회로의 1쌍의 입력단자에 부여된 각 전위를 상기 제1 전원전압과 상기 제2 전원전압과의 전압차보다 작은 소정의 전압만큼 레벨시프트해서 상기 레벨시프트회로의 1쌍의 출력단자에서 얻는 반도체 기억장치.
제1항에 있어서, 상기 레벨시프트회로의 1쌍의 입력단자에 결합된 공통데이타선쌍,상기 공통데이타선쌍과 상기 여러개의 데이타선쌍 사이에 각각 결합되는 여러개의 컬럼스위치회로를 포함하고, 상기 컬럼스위치회로의 하나가 선택적으로 도전상태로 되는 반도체 기억장치.
제2항에 있어서, 각 컬럼스위치회로는 대응하는 데이타선쌍과 상기 공통데이타선쌍 사이에 결합된 소오스-드레인경로를 갖는 스위치 MOSFET로 이루어지는 반도체 기억장치.
제3항에 있어서, 상기 컬럼스위치회로는 제1, 제2, 제3 및 제4 스위치 MOSFET를 포함하고, 상기 제1 및 제2 스위치 MOSFET는 대응하는 상기 데이타선쌍의 한쪽과 상기 공통데이타선쌍 중의 한쪽 사이에 결합된 소오스-드레인경로를 갖고, 상기 제3 및 스위치 MOSFET는 대응하는 상기 데이타선쌍의 다른쪽과 상기 공통데이타선쌍 중의 다른쪽 사이에 결합된 소오스-드레인경로를 갖고, 상기 제1 스위치 MOSFET의 게이트와 상기 제3 스위치 MOSFET의 게이트가 결합되고, 상기 제2 스위치 MOSFET의 게이트와 상기 스위치 MOSFET의 게이트가 결합되고, 상기 제1 스위치 MOSFET의 게이트에 부여되는 신호와 상기 제3 스위치 MOSFET의 게이트에 부여되는 신호는 서로 역상으로 되고, 상기 제1 및 상기 제3 스위치 MOSFET는 P채널 MOSFET인 반도체 기억장치.
제4항에 있어서, 각 데이타선쌍에 결합되고, 대응하고 데이타선쌍을 소정의 전압으로 프리차지하기 위한 프리차지회로를 갖는 반도체기억정치.
제2항에 있어서, 각 데이타선쌍에 결합되고, 프리차지신호에 따라서 대응하는 데이타선쌍을 상기 제1 전원전압으로 프리차지하기 위한 여러개의 프리차지회로를 갖는 반도체 기억장치.
제6항에 있어서, 각 프리차지회로는 대응하는 상기 데이타선쌍의 적어도 한쪽에 결합된드레인, 상기 제1 전원전합이 공급되는 소으스 및 상기 프리차지신호를 받는게이트를 갖는 프리차지 MOSFET를 포함하는 반도체 기억장치.
제7항에 있어서, 상기 프리차지 MOSFET는 P채널형인 반도체 기억정치.
제6항에 있어서, 상기 여러개의 컬럼스위치회로를 거쳐서 상기 공통데이타선쌍이 상기 제1 전원전압으로 프리차지되는 반도체 기억장치.
제1항에 있어서, 상기 반도체 기억장치는 스테이틱형 랜덤 액세스 메모리인 반도체 기억장치.
제2항에 있어서, 상기 레벨시프트회로는 상기 레벨시프트회로의 상기 1쌍의 입력단자에 부여된 상기 공통 데이타선쌍의 프리차지전위를 상기 제1 전원전압과 상기 제2 전원전압과의 중간전위로 레벨시프트하는 반도체 기억장치.
제11항에 있어서, 상기 제1 전원전압은 5V이고, 상기 제2 전원전압은 접지전위이고, 상기 중간전위는 2. 5V-3. 0V인 반도체 기억장치.
제12항에 있어서, 상기 레벨시프트회로는 상기 레벨시프트회로의 출력단자의 전위로 되는 소오스전위를 상기 레벨시프트회로의 입력단자의 전위에 따라서 변화시키기위한 1쌍의 소오스폴로워회로를 포함하는 반도체 기억장치.
제2항에 있어서, 상기 레벨시프트회로는 상기 레벨시프트회로의 출력단자의 전위로 되는 소오스전위를 상기 레벨시프트회로의 입력단자의 전위에 따라서 변화시키기위한 1쌍의 소오스폴로워회로를 포함하는 반도체 기억장치.
제2항에 있어서, 상기 레벨시프트회로는 상기 공통데이타선쌍 중의 한쪽에 결합된 게이트와 그의 한쪽끝이 상기 제1 전원전압을 받는 소오스-드레인경로를 갖는 제1 MOSFET, 상기 고통데이타선쌍 중의 다른쪽에 결합된 게이트와 그의 한쪽끝이 상기 제1 전원전압을 받는 소오스-드레인경로를 갖는 제2 MOSFET, 그의 한쪽끝이 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽끝에 결합된 소오스-드레인경로와 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽끝에 결합된 게이트를 갖는 제3 MOSFET 및 그의 한쪽끝이 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽끝에 결합된 소오스-드레인경로와 상기 제3 MOSFET의 게이트에 결합된 게이트를 갖는 제4 MOSFET를 포함하는 반도체 기억장치.
제15항에 있어서, 상기 레벨시프트회로는 상기 제3 MOSFET 및 상기 제4 MOSFET의 상기 소오스-드레인경로의 다른쪽끝과 상기 제2 전원전압 사이에 결합되는 소오스-드레인경로와 제어신호가 공급되는 게이트 를 갖는 제5 MOSFET를 더 포함하는 반도체 기억장치.
제15항에 있어서, 상기 제1, 제2, 제3, 및 제4 MOSFET는 N채널형인 반도체 기억장치.
제16항에 있어서, 상기 제1, 제2, 제3, 제4, 및 제5 MOSFET는 채널형인 반도체 기억장치.
제2항에 있어서, 상기 차동증폭회로는 그의 한쪽끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로를 갖는 제1 MOSFET, 그의 한쪽끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로와 상기 제1 MOSFET의 게이트에 결합된 게이트를 갖는 제2 MOSFET, 그의 한쪽끝이 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽끝에 결합된 소오스-드레인경로와 상기 차동증폭회로의 상기 입력단자중의 한쪽에 결합된 게이트를 갖는 제3 MOSFET, 그의 한쪽끝이 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽끝에 결합된 소오스-드레인경로와 사기 차동증폭회로의 상기 입력단자중의 다른쪽에 결합된 게이트를 갖는 제4 MOSFET를 포함하고, 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제1 MOSFET의 게이트에 결합되는 반도체 기억장치.
제19항에 있어서, 상기 차동증폭회로는 상기 제3 MOSFET 및 상기 제4MOSFET의 상기 소오스-드레인경로와 상기 제2 전원전압 사이에 결합된 소오스-드레인경로와 제어신호가 공급되는 게이트를 갖는 제5MOSFET를 더 포함하고, 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽끝 또는 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 차동증폭회로의 상기 출력단자에 결합되는 반도체 기억장치.
제20항에 있어서, 상기 제1 MOSFET 및 상기 제2 MOSFET는 P채널형이고, 상기 제3, 제4, 및 제5 MOSFET는 N채널형인 반도체 기억장치.
제19항에 있어서, 상기 제1 MOSFET 및 상기 제2 MOSFET는 P채널형이고, 상기 제3 MOSFET 및 상기 제4 MOSFET는 N채널형인 반도체 기억장치.
제2항에 있어서, 상기 차동증폭회로의 상기 입력단자는 제1 입력단자 및 제2 입력단자를 포함하고, 상기 차동증폭회로는 그의 한쪽끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로를 갖는 제1 MOSFET. 그의 한쪽끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로를 갖는 제2 MOSFET, 그의 한쪽끝에 사기 제1 전원전압이공급되는 소오스-드레인경로와 상기 제1 MOSFET의 게이트 결합된 게이트를 갖는 제3 MOSFET, 그의 한쪽끝이 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽끝에 결합된 소오스-드레인경로와 상기 제1 입력단지에 결합된 게이트를 갖는 제4 MOSFET, 그의 한쪽끝이 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽끝에 결합된 소오스-드레인경로와 상기 제1 입력단자에 결합된 게이트를 갖는 제5 MOSFET, 그의 한쪽끝이 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽끝에 결합된 소오스-드레인경로와 사기 제2 입력단자에 결합된 게이트를 갖는 제6 MOSFET, 그의 한쪽끝이 상기 제3 MOSFET의 상기 소오스-드레인경로의 다른쪽끝에 결합된 소오스-드레인경로와 사기 제2 입력단자에 결합된 게이트를 갖는 제7MOSFET를 포함하고, 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제1 MOSFET의 게이트에 결합된 반도체 기억장치.
제23항에 있어서, 상기 차동증폭회로의 상기 출력단자는 제1 출력단자 및 제2 출력단자를 포함하고, 상기 차동증폭회로는 상기 제4, 제5, 제6 및 제7 MOSFET의 상기 소오스-드레인경로의 다른쪽끝과 상기 제2 전원전압 사이에 결합된 소오스-드레인경로와 제어신호가 공급하는 게이트를 갖는 제8 MOSFET를 더 포함하고, 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제1 출력단자에 결합되고, 상기 제3 MOSFET의 상기 소오스-드레인경로의 다른쪽은 상기 제2 출력단자에 결합되는 반도체 기억장치.
제24항에 있어서, 상기 제1, 제2 및 제3 MOSFET P채널형이고, 상기 제4, 제5, 제6, 제7 및 제8 MOSFET는 N채널형인 반도체 기억장치.
제23항에 있어서, 상기 제1, 제2 제3 MOSFET는 P채널형이고, 상기 제4, 제5,제6 및 제7 MOSFET는 N채널형인 반도체기억장치.
제16항에 있어서, 상기 레벨시프트회로의 상기 출력단자는 제1 출력단자 및 제2 출력단자를 갖고, 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제1 출력단자에 결합되고, 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제2 출력단자에 결합되고, 상기 차동증폭회로의 상기 입력단자는 상기 제1 출력단자에 결합된 제1 입력단자와 상기 제2 출력단자에 결합된 제2 입력단자를 포함하고, 상기 차등증폭회로는 그의 한쪽 끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로를 갖는 제6 MOSFET, 그의 한쪽 끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로와 상기 제6 MOSFET의 상기 게이트에 결합된 게이트를 갖는 제7 MOSFET, 그의 한쪽 끝에 상기 제6 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제1 입력단자에 결합된 게이트를 갖는 제8 MOSFET, 그의 한쪽끝이 상기 제7 MOSFET의 상기 소오스-드레인의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제2 입력단자에 결합된 게이트를 갖는 제9 MOSFET를 포함하고, 상기 제6 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제6 MOSFET의 게이트에 결합되는 반도체기억장치.
제27항에 있어서, 상기 차동증폭회로는 상기 제8 MOSFET 및 상기 제9 MOSFET의 상기 소오스-드레인경로의 다른쪽끝과 상기 제2 전원전압 사이에 결합된 소오스-드레인경로와 상기 제어신호가 공급되는 게이트를 갖는 제10 MOSFET를 더 포함하고, 상기 제6 MOSFET의 상기 소오스-드레인경로의 다른쪽끝 또는 상기 제7 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 차동증폭회로의 상기 출력단자에 결합되는 반도체 기억장치.
제28항에 있어서, 상기 제6 MOSFET 및 상기 제7 MOSFET는 P채널형이고, 상기 제1, 제2, 제3, 제4,제5, 제8, 제9 및 제10 MOSFET는 N채널형인 반도체 기억장치.
제16항에 있어서, 상기 레벨시프트회로의 상기 출력단자는 제1 출력단자 및 제2 출력단자를 포함하고, 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽은 상기 제1 출력단자에 결합되고, 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽은 상기 제2 출력단자에 결합되고, 상기 차동증폭회로의 상기 입력단자는 상기 제1 출력단자에 결합된 제1 입력단자와 상기 제2 출력단자에 결합된 제2 입력단자를 포함하고, 상기 차등증폭회로는 그의 한쪽 끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로를 갖는 제6 MOSFET, 그의 한쪽 끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로와 상기 제1 MOSFET의 게이트에 결합된 게이트를 갖는 제7 MOSFET, 그의한쪽 끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로와 상기 제1 MOSFET의 게이트에 결합된 게이트를 갖는 제8 MOSFET,그의 한쪽끝이 상기 제6 MOSFET의 상기소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제1 입력단자에 결합된 게이트를 갖는 제9 MOSFET, 그의 한쪽끝이 상기 제7 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제1 입력단자에 결합된 게이트를 갖는 제10 MOSFET, 그의 한쪽끝이 상기 제6 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제2 입력단자에 결합된 게이트를 갖는 제11 MOSFET, 그의 한쪽끝이 상기 제8 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제2 입력단자에 결합된 게이트를 갖는 제12 MOSFET를 포함하고, 상기 제6 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제6 MOSFET의 게이트에 결합되는 반도체 기억장치.
제30항에 있어서, 상기 차동증폭회로의 상기 출력단자는 제3 출력단자 및 제4 출력단자를 포함하고, 상기 차동증폭회로는 상기 제9, 제10,제11 및 제12 MOSFET의 상기 소오스-드레인경로의 다른쪽끝과 상기 제2 전원전압 사이에 결합된 소오스-드레인경로와 상기 제어신호가 공급되는 게이트를 갖는 제13 MOSFET를 더 포함하고, 상기 제7 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제3 출력단자에 결합되고, 상기 제8 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제4 출력단자에 결합되는 반도체 기억장치.
제31항에 있어서, 상기 제6, 제7 및 제8 MOSFET는 P채널형이고, 상기 제1, 제2, 제3, 제4, 제5, 제9, 제10, 제11, 제12 및 제13 MOSFET는 N채널형인 반도체 기억장치.
제1 입력단자, 제2 입력단자, 제1 출력단자 및 제2 출력단자를 갖고 제1 전원전압 및 제2 전원전압이 공급되는 레벨시프트회로, 상기 레벨시프트회로의 제1 출력단자에 결합된 제3 입력단자, 상기 제2 출력단자에 결합된 제4 입력단자 및 제3 출력단자를 갖는 차등증폭회로를 구비하는 센스앰프를 포함하고, 상기 레베시프트회로는 상기 제1 입력단자 및 상기 제2 입력단자에 부여된 전압에 대해서 상기 제1 전원전압과 상기 제2 전원전압과의 전위차보다 작은 소정의 전위만큼 레벨시프트된 전위를 상기 제1 출력단자 및 상기 제2 출력단자의 각각에 부여하고, 상기 차동증폭회로는 상기 제3 입력단자 및 상기 제4 입력단자의 전위에 따른 소정의 전위를 상기 제3 출력단자에 부여하는 반도체 기억장치.
제33항에 있어서, 상기 레벨시프트회로는 상기 레벨시프트회로의 상기 제1 출력단자 및 상기 제2 출력단자의 전위로 되는 소오스전위를 상기 레벨시프트회로의 상기 제1 입력단자 및 상기 제2 입력단자의 전위에 따라서 변화시키기 위한 1쌍의 소오스폴로워회로를 포함하는 반도체 기억장치.
제33항에 있어서, 상기 레벨시프트회로는 상기 제1 입력단자에 결합된 게이트와 그의 한쪽끝이 상기 제1 전원전압을 받는 소오스-드레인경로를 갖는 제1 MOSFET, 상기 제2 입력단자에 결합된 게이트와 그의 한쪽끝이 상기 제1 전원전압을 받는 소오스-드레인경로를 갖는 제2 MOSFET, 그의 한쪽끝이 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제1 MOSFET의 상기 소오스-드레인경로의 상기 다른쪽 끝에 결합된 게이트를 갖는 제3 MOSFET, 그의 한쪽끝이 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제3 MOSFET의 게이트에 결합된 게이트를 갖는 제4 MOSFET를 포함하는 반도체 기익장치.
제35항에 있어서, 상기 레벨시프트회로는 상기 제3 MOSFET 및 상기 제4 MOSFET의 상기 소오스-드레인경로의 다른쪽과 상기 제2 전원전압 사이에 결합된 소오스-드레인경로와 제어신호가 공급되는 게이트를 갖는 제5 MOSFET를 더 포함하는 반도체 기억장치.
제36항에 있어서, 상기 제1, 제2, 제3, 제4 및 제5 MOSFET는 N채널형인 반도체 기억장치.
제37항에 있어서, 상기 제1, 제2, 제3 및 제4 MOSFET는 N채널형인 반도체 기억장치.
제33항에 있어서, 상기 차동증폭회로는 그의 한쪽 끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로를 갖는 제1 MOSFET, 그의 한쪽 끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로와 상기 제1 MOSFET 의 게이트에 결합된 게이트를 갖는 제2 MOSFET, 그의 한쪽끝이 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제3 입력단자에 결합된 게이트를 갖는 제3 MOSFET, 그의 한쪽끝이 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제4 입력단자에 결합된 게이트를 갖는 제4 MOSFET를 포함하고, 상기 제1 MOSFET 의 상기 소오스-드레인경로의 다른쪽끝은 상기 제1 MOSFET의 게이트에 결합되는 반도체 기억장치.
제39항에 있어서, 상기 차동증폭회로는 상기 제3 MOSFET 및 상기 제4 MOSFET의 상기 소오스-드레인경로의 다른쪽끝과 상기 제2 전원전압 사이에 결합된 소오스-드레인경로와 제어신호가 공급되는 게이트를 갖는 제5 MOSFET를 더 포함하고, 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽끝 또는 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 차동증폭회로의 상기 제3 출력단자에 결합되는 반도체 기억장치.
제40항에 있어서, 상기 제1 MOSFET 및 상기 제2 MOSFET는 P채널형이고, 상기 제3, 제4 및 제5 MOSFET는 N채널형인 반도체 기억장치.
제39항에 있어서, 상기 제1 MOSFET 및 상기 제2 MOSFET는 P채널형이고, 상기 제3 MOSFET 및 상기 제4 MOSFET는 N채널형인 반도체 기억장치.
제33항에 있어서, 상기 차동증폭회로는 그의 한쪽끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로를 갖는 제1 MOSFET, 그의 한쪽끝에 상기 제1 전원전압이 공급하는 소오스-드레인경로와 상기 제1 MOSFET의 게이트에 결합된 게이트를 갖는 제2 MOSFET, 그의 한쪽 끝에 상기 제1 전원전압이 공급되는 소오스-드레인경로와 상기 제1 MOSFET의 게이트에 결합된 게이트를 갖는 제3 MOSFET, 그의 한쪽끝이 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제3 입력단자에 결합된 게이트를 갖는 제4 MOSFET, 그의 한쪽끝이 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제3 입력단자에 결합된 게이트를 갖는 제5 MOSFET, 그의 한쪽끝이 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제4 입력단자에 결합된 게이트를 갖는 제6 MOSFET, 그의 한쪽끝이 상기 제3 MOSFET의 상기 소오스-드레인경로의 다른쪽 끝에 결합된 소오스-드레인경로와 상기 제4 입력단자에 결합된 게이트를 갖는 제7 MOSFET포함하고, 상기 제1 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제1 MOSFET의 게이트에 결합되는 반도체 기억장치.
제43항에 있어서, 상기 제3 출력단자는 제4 출력단자 및 제5 출력단자를 포함하고, 상기 차동증폭회로는 상기 제4, 제5, 제6 및 제7 MOSFET의 상기 소오스-드레인경로의 다른쪽끝과 상기 제2 전원전압 상이에 결합된 소오스-드레인경로와 제어신호가 공급되는 게이트를 갖는 제8 MOSFET를 더 포함하고, 상기 제2 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제4 출력단자에 결합되고, 상기 제3 MOSFET의 상기 소오스-드레인경로의 다른쪽끝은 상기 제5 출력단자에 결합되는 반도체 기억장치.
제44항에 있어서, 상기 제1, 제2 및 제3 MOSFET는 P채널형이고, 상기 제4, 제5, 제6, 제7 및 제8 MOSFET는 N채널형인 반도체 기억장치.
제43항에 있어서, 상기 제1, 제2 및 제3 MOSFET는 P채널형이고, 상기 제4, 제5, 제6, 제7 및 제8 MOSFET는 N채널형인 반도체 기억장치
제1항에 있어서, 상기 반도체 기억장치는 타이밍신호 및 상보 내부어드레스신호에 따라서 상기 여러개의 워드선중의 소정의 하나를 선택하기 위한 X어드레스디코더와 칩인에이블신호 및 리드라이트신호를 받고 상기 타이밍신호를 형성하기 위한 타이밍발생회로를 더 포함하고, 상기 칩인에이블신호는 선택상태를 나타내는 제1의 레벨 및 비선택상태를 나타내는 제2의 레벨을 갖고, 상기 리드라이트신호는 리드상태를 나타내는 제3의 레벨 및 라이트상태를 나타내는 제4의 레벨을 갖고, 상기 타이밍신호는 선택상태를 나타내는 제5의 레벨 및 비선택상태를 나타내는 제6의 레벨을 갖고, 상기 X 어드레스디코더는 상기 각 신호가 제1의 레벨, 제3의 레벨 또한 제5의 레벨일 , 상기 상보 내부어드레스신호에 따라서 상기 여러개의 워드선중에 소정의 하나를 선택하고, 상기 타이밍 발생회로는 상기 칩인에이블신호 및 상기 리드라이트신호각 각각 상기 제1 또한 제3의 레벨로 되는 시간보다 짧은 소정의 기간만큼 상기 타이밍신호를 제5의 레벨로 하는 반도체 기억장치.
제47항에 있어서, 상기 센스앰프는 상기 타이밍신호가 제5의 레벨일 때 동작상태로 되는 반도체 기억장치.
제48항에 있어서, 상기 여러개의 데이터선쌍은 상기 타이밍신호가 제5의 레벨일 때 소정의 전위로 프리차지되는 반도체 기억장치.
제47항에 있어서, 상기 칩인에이블신호가 상기 제1의 레벨로 되고 상기 리드라이트신호가 상기 제3의 레벨로 되어 있는 기간은 리드모드로 되는 반도체 기억장치.
제1항에 있어서, 상기 반도체 기억장치는 타이밍신호 및 상보 내부어드레스신호에 따라서 상기 여러개의 워드선중의 소정의 하나를 선택하기 위한 X어드레스디코더, 칩인에이블신호 및 리드라이트신호를 받고 상기 타이밍신호를 형성하기 위한 타이밍 발생회로, 상기 타이밍신호 및 상기 상보 내부어드레스신호에 따라서 상기 여러개의 데이터선쌍중의 적어도 1쌍에 소정의 전위차를 부여하기 위한 라이트앰프를 포함하고, 상기 칩인에이블신호는 선택상태를 나타내는 제1의 레벨 및 비선택상태를 나타내는 제2의 레벨을 갖고, -+상기 리드라이트신호는 리드상태를 나타내는 제3의 레벨 및 라이트상태를 나타내는 제4의 레벨을 갖고, 상기 타이밍신호는 선택상태를 나타내는 제5의 레벨 및 비선택상태를 나타내는 제6의 레벨을 갖고, 상기 X어드레스디코더는 상기 각 신호가 제1, 제4의 레벨 또한 제5의 레벨일 때, 상기 상보 내부어드레스신호에 따라서 상기 여러개의 워드선중의 소정의 하나를 선택하고, 상기 라이트앰프는 상기 타이밍신호가 상기 제5의 레벨일 때, 상기 상보 내부어드레스신호에 따라서 상기 여러개의 데이터선쌍중의 적어도 1쌍에 소정의 전위차를 부여하고, 상기 타이밍 발생회로는 상기 칩인에이블신호 및 상기 리드라이트신호가 각각 상기 제1 및 제4의 레벨로 되는 시간보다 짧은 소정의 기간만큼 상기 타이밍신호를 제5의 레벨로 하는 반도체 기억장치.
제51항에 있어서, 상기 칩인에이블신호가 상기 제1의 레벨로 되고 상기 리드라이트신호가 상기 제4의 레벨로 되어 있는 기간은 라이트모드로 되는 반도체 기억장치.
여러개의 라이트용 워드선, 여러개의 리드용 워드선, 여러개의 라이트비트선, 여러개의 리드비트선, 상기 여러개의 라이트용 워드선, 상기 여러개의 리드용 워드선, 상기 여러개의 라이트비트선 및 상기 여러개의 리드비트선에 결합된 여러개의 메모리셀, 상기 여러개의 라이트비트선의 각각에 결합된 라이트공통데이타선, 상기 여러개의 리드비트선의 각각에 결합된 리드 공통데이타선, 라이트어드레스와 리드어드레스가 일치했을 때 소정 레벨의 검출신호를 출력하는 어드레스일치 검출회로, 상기 라이트 공통데이타선과 상기 리드 공통데이타선 사이에 결합되고 상기 소정 레벨의 검출신호에 따라서 상기 라이트 공통데이타선과 상기 리드 공통데이타선을 단락하기 위한 단락회로를 포함하는 반도체 기억장치.
제53항에 있어서, 상기 여러개의 라이트비트선, 상기 여러개의 리드비트선, 상기 라이트 공통데이타선 및 상기 리드 공통데이타선은 각각 쌍으로 구성되고, 상기 단락회로는 라이트 공통데이타선쌍의 한쪽과 리드 공통데이타선쌍의 한쪽 사이에 결합된 소오스-드레인경로와 상기 검출신호를 받기 위해 결합된 게이트를 갖는 제1 MOSFET, 라이트 공통데이타선쌍의 다른쪽과 리드 공통데이타선쌍의 다른쪽 사이에 결합된 소오스-드레인경로와 상기 검출신호를 받기 위해 결합된 게이트를 갖는 제2 MOSFET를 포함하는 반도체 기억장치.
제54항에 있어서, 상기 제1 MOSFET 및 상기 제2 MOSFET는 P채널형인 반도체 기억장치.
제53항에 있어서, 상기 반도체 기억장치는 상기 리드 공통데이타선쌍에 결합된 센스앰프 및 상기 라이트 공통데이타선쌍에 결합된 라이트데이타 드라이버를 더 포함하는 반도체 기억장치.
제53항에 있어서, 상기 반도체 기억장치는 리드비트선쌍의 각각과 상기 리드 공통데이타선쌍 사이에 결합되어 선택적으로 도전상태로 되는 결합수단을 더 포함하고, 상기 결합수단으로 상기 소정 레벨의 검출신호를 받았을 때 비도전상태로 되는 반도체 기억장치.
제57항에 있어서, 상기 결합수단은 상기 리드비트선쌍 중의 하나와 상기 리드 공통데이타선쌍 중의 한쪽 사이에 결합된 소오스-드레인경로와 상기 소정 레벨의 검출신호를 받기 위해 결합된 게이트를 갖는 MOSFET를 포함하는 반도체 기억장치.
제58항에 있어서, 상기 MOSFET는 P채널형인 반도체 기억장치.
제56항에 있어서, 상기 센스앰프에는 제1 전원전압 및 상기 제1 전원전압보다 낮은 제2 전원전압이 공급되고, 상기 반도체 기억장치는 상기 리드 데이터선쌍 및 상기 라이트 데이터선쌍에 결합되고 프리차지신호가 공급되고 상기 프리차지신호에 따라서 선택적으로 상기 리드데이타선쌍 또는 상기 라이트 데이터선쌍의 전위를 상기 제1 전원전압으로 프리차지하기 위한 또는 상기 라이트 데이터선쌍의 전위를 상기 제1 전원전압으로 프리차지하기 위한 여러개의 프리차지회로를 갖는 반도체 기억장치.
제60항에 있어서, 상기 프리차지신호는 리드클럭 및 라이트클럭을 포함하고, 상기 여러개의 프리차지회로의 각각은 대응하는 리드데이타선쌍 중의 한쪽에 결합된 드레인, 상기 제1 전원전압이 공급되는 소오스 및 상기 리드클럭을 받는 게이트를 갖는 제1 프리차지 MOSFET, 대응하는 라이트데이타선쌍 중의 한쪽에 결합된 드레인, 상기 제1 전원전압이 공급되는 소오스 및 상기 라이트클럭을 받는 게이트를 갖는 제2 프리차지 MOSFET를 포함하는 반도체 기억장치.
제61항에 있어서, 상기 제1 프리차지 MOSFET 및 상기 제2 프리차지 MOSFET는 P채널형인 반도체 기억장치