JP2596180B2 - 半導体集積メモリ回路 - Google Patents
半導体集積メモリ回路Info
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積メモリ回路に関し、特にアドレス
デコーダがメモリセル群に対して余剰の信号線を有した
半導体集積メモリ回路に関する。
デコーダがメモリセル群に対して余剰の信号線を有した
半導体集積メモリ回路に関する。
［従来の技術］ 第４図に示すメモリセル回路を使用した半導体集積メ
モリ回路を例にして説明する。第４図において、5P〜5r
はインバータ回路、4d〜4hはＮチャネルMOSトランジス
タ、11g,11hはデータ入力線、16は書き込み制御線、10d
はデータ出力線、12eはワード線である。このメモリセ
ル回路ではループ状に接続したインバータ回路5P,5rで
データを保持し、そのデータの読み出しはワード線12e
を高レベルにしてトランジスタ4fをオンさせることによ
りデータ出力線10dから行い、そのデータの書き込みは
ワード線12eを高レベルにしてトランジスタ4d,4eをオン
させると共に書き込み制御線16を高レベルにしてトラン
ジスタ4g,4hをオンさせてデータ入力線11g,11hから行
う。このようなメモリセル回路を複数個行列状に配した
メモリセル群において、所定のメモリセルを選択してそ
のメモリセルデータの入出力を行うためには行アドレス
に従って行アドレスデコーダによりワード線を選択す
る。ここで行アドレスデコーダ回路において、アドレス
入力線がｎ本ある場合、2n本のワード線も選択できる。
例えば、５本のアドレス入力線がある場合、32本のワー
ド線を選択できる。
モリ回路を例にして説明する。第４図において、5P〜5r
はインバータ回路、4d〜4hはＮチャネルMOSトランジス
タ、11g,11hはデータ入力線、16は書き込み制御線、10d
はデータ出力線、12eはワード線である。このメモリセ
ル回路ではループ状に接続したインバータ回路5P,5rで
データを保持し、そのデータの読み出しはワード線12e
を高レベルにしてトランジスタ4fをオンさせることによ
りデータ出力線10dから行い、そのデータの書き込みは
ワード線12eを高レベルにしてトランジスタ4d,4eをオン
させると共に書き込み制御線16を高レベルにしてトラン
ジスタ4g,4hをオンさせてデータ入力線11g,11hから行
う。このようなメモリセル回路を複数個行列状に配した
メモリセル群において、所定のメモリセルを選択してそ
のメモリセルデータの入出力を行うためには行アドレス
に従って行アドレスデコーダによりワード線を選択す
る。ここで行アドレスデコーダ回路において、アドレス
入力線がｎ本ある場合、2n本のワード線も選択できる。
例えば、５本のアドレス入力線がある場合、32本のワー
ド線を選択できる。
［発明が解決しようとする課題］ 従来の半導体集積メモリ回路において、例えば、アド
レス入力線が５本あり、ワード線が32本に満たない29本
の時、残り３本のワード線を選択すると、29本のワード
線はすべて低レベルになり、ビット線10dに接続されて
いるＮチャネルMOSトランジスタ4fはすべてオフ状態と
なり、ビット線は不安定な中間レベルになる。
レス入力線が５本あり、ワード線が32本に満たない29本
の時、残り３本のワード線を選択すると、29本のワード
線はすべて低レベルになり、ビット線10dに接続されて
いるＮチャネルMOSトランジスタ4fはすべてオフ状態と
なり、ビット線は不安定な中間レベルになる。
このため、ビット線信号を入力信号とする回路は入力
信号が中間レベルとなり、貫通電流が流れて消費電力の
増大や素子の劣化が生じたり半導体集積メモリ回路の出
力が不安定になるという欠点がある。
信号が中間レベルとなり、貫通電流が流れて消費電力の
増大や素子の劣化が生じたり半導体集積メモリ回路の出
力が不安定になるという欠点がある。
［課題を解決するための手段］ 本発明の半導体集積メモリ回路は、複数のメモリセル
を行列状に配したメモリセル群と、アドレス入力に応じ
てメモリセル群に接続した信号線を選択してメモリセル
群から所定のメモリセルを選択するアドレスデコーダと
を備え、該アドレスデコーダがメモリセル群に対して余
剰の信号線を有した半導体集積メモリ回路において、メ
モリセルデータを伝達するビット線と所定電位との間に
設けたスイッチ素子と、アドレス入力によりアドレスデ
コーダの余剰の信号線が選択されたことを検出してスイ
ッチい素子を導通させる検出回路とを備えたことを特徴
とする。
を行列状に配したメモリセル群と、アドレス入力に応じ
てメモリセル群に接続した信号線を選択してメモリセル
群から所定のメモリセルを選択するアドレスデコーダと
を備え、該アドレスデコーダがメモリセル群に対して余
剰の信号線を有した半導体集積メモリ回路において、メ
モリセルデータを伝達するビット線と所定電位との間に
設けたスイッチ素子と、アドレス入力によりアドレスデ
コーダの余剰の信号線が選択されたことを検出してスイ
ッチい素子を導通させる検出回路とを備えたことを特徴
とする。
［実施例］ 次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例である。第１図におい
て、１は第４図に示されたメモリセル回路を行列状に集
合させたメモリセル群、２は行アドレスデコーダ回路、
３は３入力OR回路、4a〜4CはＮチャネルMOSトランジス
タ、5a〜5Oはインバータ回路、6a〜6eは行アドレス入力
端子、７は書き込み制御端子、8a〜8Cはデータ入力端
子、9a〜9Cはデータ出力端子、10a〜10Cはビット線、11
a〜11fはデータ入力線、12a〜12fはワード線である。本
実施例ではアドレス入力端子６が５本（アドレス入力が
５ビット）あるから25＝32本のワード線を選択できる。
第１図において、ワード線12a,12b,12Cをそれぞれ１本
目,28本目,29本目のワード線、12d,12e,12fをそれぞれ3
0,31,32本目のワード線としてある。ここで、メモリセ
ル群１に接続したワード線12a〜12Cのいずれかがアドレ
ス入力に応じて選択されて高レベルになった場合には、
メモリセル群のある一行のメモリセルが選択されてその
データの入出力がなされる。一方、もしワード線12d〜1
2fのどれか１本が選択され高レベルになったとき、他の
ワード線12a〜12Cは低レベルになる。よって第４図に示
したメモリセル回路のＮチャネルMOSトランジスタ45は
すべてオフ状態となる。しかし、ワード線12d〜12fのど
れか１本が高レベルなので、３入力OR回路３の出力は高
レベルになり、ＮチャネルMOSトランジスタ4a〜4Cがオ
ン状態になってビツト線10a〜10Cに接地されて低レベル
固定となり安定する。すなわち、OR回路３でアドレスデ
コーダ２の余剰の信号線12d〜12fが選択されたことを検
出してスイッチ素子であるトランジスタ4a〜4Cをオンさ
せ、ビット線10a〜10Cを所定電位（本実施例では接地電
位）に接続してそのレベルを安定させている。
て、１は第４図に示されたメモリセル回路を行列状に集
合させたメモリセル群、２は行アドレスデコーダ回路、
３は３入力OR回路、4a〜4CはＮチャネルMOSトランジス
タ、5a〜5Oはインバータ回路、6a〜6eは行アドレス入力
端子、７は書き込み制御端子、8a〜8Cはデータ入力端
子、9a〜9Cはデータ出力端子、10a〜10Cはビット線、11
a〜11fはデータ入力線、12a〜12fはワード線である。本
実施例ではアドレス入力端子６が５本（アドレス入力が
５ビット）あるから25＝32本のワード線を選択できる。
第１図において、ワード線12a,12b,12Cをそれぞれ１本
目,28本目,29本目のワード線、12d,12e,12fをそれぞれ3
0,31,32本目のワード線としてある。ここで、メモリセ
ル群１に接続したワード線12a〜12Cのいずれかがアドレ
ス入力に応じて選択されて高レベルになった場合には、
メモリセル群のある一行のメモリセルが選択されてその
データの入出力がなされる。一方、もしワード線12d〜1
2fのどれか１本が選択され高レベルになったとき、他の
ワード線12a〜12Cは低レベルになる。よって第４図に示
したメモリセル回路のＮチャネルMOSトランジスタ45は
すべてオフ状態となる。しかし、ワード線12d〜12fのど
れか１本が高レベルなので、３入力OR回路３の出力は高
レベルになり、ＮチャネルMOSトランジスタ4a〜4Cがオ
ン状態になってビツト線10a〜10Cに接地されて低レベル
固定となり安定する。すなわち、OR回路３でアドレスデ
コーダ２の余剰の信号線12d〜12fが選択されたことを検
出してスイッチ素子であるトランジスタ4a〜4Cをオンさ
せ、ビット線10a〜10Cを所定電位（本実施例では接地電
位）に接続してそのレベルを安定させている。
尚、メモリセルとして第２図に示すような６トランジ
スタのメモリセルを用いてもよい。このメモリセルはル
ープ状に接続したインバータ5S,5tでデータを保持し、
ワード線12fを高レベルにすることによりＮチャネルMOS
トランジスタ4g,4hをオンさせて、ビット線10d,10eとの
間でデータの入出力を行う。
スタのメモリセルを用いてもよい。このメモリセルはル
ープ状に接続したインバータ5S,5tでデータを保持し、
ワード線12fを高レベルにすることによりＮチャネルMOS
トランジスタ4g,4hをオンさせて、ビット線10d,10eとの
間でデータの入出力を行う。
第３図は本発明の第２の実施例である。第３図におい
て、13a,13bは列アドレス入力端子、14は列アドレスデ
コーダ回路、15a〜15dは列アドレスデコーダ回路の出力
信号線であり、各列のメモリセルは列アドレスに従った
列アドレスデコーダ14の出力により選択され、各列のメ
モリセルデータはＮチャネルMOSトラジスタ4a,4b,4Cを
介して共通のデータ出力端子９へ出力される。
て、13a,13bは列アドレス入力端子、14は列アドレスデ
コーダ回路、15a〜15dは列アドレスデコーダ回路の出力
信号線であり、各列のメモリセルは列アドレスに従った
列アドレスデコーダ14の出力により選択され、各列のメ
モリセルデータはＮチャネルMOSトラジスタ4a,4b,4Cを
介して共通のデータ出力端子９へ出力される。
この実施例は列アドレスにおいてメモリセル群１に対
する余剰の信号線15dがある。列アドレス入力端子13a,1
3bが２本あるから22＝４本のビット線を選択でき、も
し、列アドレスデコーダ回路14の出力15dが選択され高
レベルになると、ＮチャネルMOSトランジスタ4a〜4Cが
オフになるが、スイッチ素子としてのＮチャネルMOSト
ランジスタ4dがオンとなり、共通のビット線は所定電位
（接地電位）に接続されて出力９は安定し高レベルとな
る。
する余剰の信号線15dがある。列アドレス入力端子13a,1
3bが２本あるから22＝４本のビット線を選択でき、も
し、列アドレスデコーダ回路14の出力15dが選択され高
レベルになると、ＮチャネルMOSトランジスタ4a〜4Cが
オフになるが、スイッチ素子としてのＮチャネルMOSト
ランジスタ4dがオンとなり、共通のビット線は所定電位
（接地電位）に接続されて出力９は安定し高レベルとな
る。
［発明の効果］ 以上説明したように本発明は、アドレスデコーダの出
力を検出して、メモリセル群に接続された信号線がいず
れも選択されないときにはスイッチ素子を導通させてビ
ット線を所定電位に固定するようにしたため、ビット線
が不安定な中間レベルとなる状態を回避して、貫通電流
を防止し、出力の安定を図ることができる。
力を検出して、メモリセル群に接続された信号線がいず
れも選択されないときにはスイッチ素子を導通させてビ
ット線を所定電位に固定するようにしたため、ビット線
が不安定な中間レベルとなる状態を回避して、貫通電流
を防止し、出力の安定を図ることができる。
第１図は本発明の一実施例に係る半導体集積メモリ回路
の回路図、第２図はメモリセル回路の一例を示す回路
図、第３図は本発明の他の一実施例に係る半導体集積メ
モリ回路の回路図、第４図はメモリセル回路の一例を示
す回路図である。 １……メモリセル群、 ２……行アドレスデコーダ回路、 ３……３入力OR回路、 4a〜4h……ＮチャネルMOSトランジスタ、 5a〜5t……インバータ回路、 6a〜6e……行アドレス入力端子、 ７……書き込み制御端子、 8a〜8C,8……データ入力端子、 9a〜9C,9……データ出力端子、 10a〜10e……ビット線、 11a〜11h……データ入力線、 12a〜12f……ワード線、 13a,13b……列アドレス入力端子、 14……列アドレスデコーダ回路、 15a〜15d……列デコーダ回路の出力線、 16……書き込み制御線。
の回路図、第２図はメモリセル回路の一例を示す回路
図、第３図は本発明の他の一実施例に係る半導体集積メ
モリ回路の回路図、第４図はメモリセル回路の一例を示
す回路図である。 １……メモリセル群、 ２……行アドレスデコーダ回路、 ３……３入力OR回路、 4a〜4h……ＮチャネルMOSトランジスタ、 5a〜5t……インバータ回路、 6a〜6e……行アドレス入力端子、 ７……書き込み制御端子、 8a〜8C,8……データ入力端子、 9a〜9C,9……データ出力端子、 10a〜10e……ビット線、 11a〜11h……データ入力線、 12a〜12f……ワード線、 13a,13b……列アドレス入力端子、 14……列アドレスデコーダ回路、 15a〜15d……列デコーダ回路の出力線、 16……書き込み制御線。
Claims (1)
- 【請求項１】複数のメモリセルを行列状に配したメモリ
セル群と、アドレス入力に応じてメモリセル群に接続し
た信号線を選択してメモリセル群から所定のメモリセル
を選択するアドレスデコーダとを備え、該アドレスデコ
ーダがメモリセル群に対して余剰の信号線を有した半導
体集積メモリ回路において、メモリセルデータを伝達す
るビット線と所定電位との間に設けたスイッチ素子と、
アドレス入力によりアドレスデコーダの余剰の信号線が
選択されたことを検出してスイッチ素子を導通させる検
出回路とを備えたことを特徴とする半導体集積メモリ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137376A JP2596180B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体集積メモリ回路 |
| US08/131,937 US5383158A (en) | 1990-05-28 | 1993-10-05 | Semiconductor memory device equipped with discharging unit for bit lines accessed with invalid address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137376A JP2596180B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体集積メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432092A JPH0432092A (ja) | 1992-02-04 |
| JP2596180B2 true JP2596180B2 (ja) | 1997-04-02 |
Family
ID=15197241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137376A Expired - Lifetime JP2596180B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体集積メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5383158A (ja) |
| JP (1) | JP2596180B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689457A (en) * | 1981-05-13 | 1997-11-18 | Hitachi, Ltd. | Semiconductor Memory |
| US5448520A (en) * | 1981-05-13 | 1995-09-05 | Hitachi, Ltd. | Semiconductor memory |
| JP2754870B2 (ja) * | 1990-05-28 | 1998-05-20 | 日本電気株式会社 | 半導体記憶回路装置 |
| JP3226579B2 (ja) * | 1991-12-24 | 2001-11-05 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP2922116B2 (ja) * | 1993-09-02 | 1999-07-19 | 株式会社東芝 | 半導体記憶装置 |
| JPH087571A (ja) | 1994-04-20 | 1996-01-12 | Hitachi Ltd | ゲート回路，半導体集積回路，半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置 |
| US5729498A (en) * | 1996-06-25 | 1998-03-17 | Industrial Technology Research Institute | Reduced power consumption sram |
| FR2778258A1 (fr) * | 1998-04-29 | 1999-11-05 | Texas Instruments France | Controleur d'acces de trafic dans une memoire, systeme de calcul comprenant ce controleur d'acces et procede de fonctionnement d'un tel controleur d'acces |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
| US4730279A (en) * | 1985-03-30 | 1988-03-08 | Kabushiki Kaisha Toshiba | Static semiconductor memory device |
| US4821235A (en) * | 1986-04-17 | 1989-04-11 | Fairchild Semiconductor Corporation | Translinear static memory cell with bipolar and MOS devices |
| JPS63104290A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| KR0141494B1 (ko) * | 1988-01-28 | 1998-07-15 | 미다 가쓰시게 | 레벨시프트회로를 사용한 고속센스 방식의 반도체장치 |
| JPH03160689A (ja) * | 1989-11-17 | 1991-07-10 | Nec Corp | 半導体メモリ |
-
1990
- 1990-05-28 JP JP2137376A patent/JP2596180B2/ja not_active Expired - Lifetime
-
1993
- 1993-10-05 US US08/131,937 patent/US5383158A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432092A (ja) | 1992-02-04 |
| US5383158A (en) | 1995-01-17 |
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