JP3201838B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000003491 array Methods 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特
に、リアル・メモリセルアレイの欠陥ビット線を救済す
るためのスペア・メモリセルアレイを備える冗長構成の
半導体記憶装置に関する。
に、リアル・メモリセルアレイの欠陥ビット線を救済す
るためのスペア・メモリセルアレイを備える冗長構成の
半導体記憶装置に関する。
【０００２】
【従来の技術】図７は、従来の半導体記憶装置のブロッ
ク図である。この図において、１はロウアドレスバッフ
ァ、２はロウデコーダ、３はリアル・メモリセルアレ
イ、４は第１スペア・メモリセルアレイ、５は第２スペ
ア・メモリセルアレイ、６は第ｍスペア・メモリセルア
レイ、７はコラムアドレスバッファ、８はコラムデコー
ダ、９はリアルセル用Ｙゲート、１０は第１スペアセル
用Ｙゲート、１１は第２スペアセル用Ｙゲート、１２は
第ｍスペアセル用Ｙゲート、１３はスペアデコーダ、１
４はセンスアンプである。 （通常の読み出し動作）スペア置換しない場合の読み出
し動作は、まず、ロウアドレスバッファ１から取り込ん
だロウアドレス信号をロウデコーダ２でデコードし、そ
のデコード結果に従って、リアル・メモリセルアレイ
３、第１スペア・メモリセルアレイ４、第２スペア・メ
モリセルアレイ５および第ｍスペア・メモリセルアレイ
６のワード線を選択する。次いで、コラムアドレスバッ
ファ７から取り込んだコラムアドレス信号をコラムデコ
ーダ８でデコードし、そのデコード結果に従って、リア
ルセル用Ｙゲート９の中の１つのゲートを選択するリア
ル選択信号ＳＲSEL を出力する。これにより、リアルセ
ル用Ｙゲート９内の１つのゲートが開かれ、リアル・メ
モリセルアレイ３の１本のビット線とセンスアンプ１４
とが接続される結果、選択ワード線と選択ビット線の交
差点に位置する１つのメモリセル（リアル・メモリセル
アレイ３の中の１つのメモリセル）のデータがセンスア
ンプ１４から読み出される。 （スペア置換の場合の読み出し動作）スペアデコーダ１
３は、コラムアドレス信号と予め設定された冗長アドレ
スとの一致／不一致を判定する機能を有している。不一
致判定の場合は、コラムデコーダ８の動作を許容して上
記の通常の読み出し動作を行わせるが、一致の場合は、
コラムデコーダ８の動作を禁止する信号ＳINH を出力
し、同時に、第１スペアセル用Ｙゲート１０、第２スペ
アセル用Ｙゲート１１または第ｍスペアセル用Ｙゲート
１２の何れかを選択する信号ＳＳSEL を出力する。
ク図である。この図において、１はロウアドレスバッフ
ァ、２はロウデコーダ、３はリアル・メモリセルアレ
イ、４は第１スペア・メモリセルアレイ、５は第２スペ
ア・メモリセルアレイ、６は第ｍスペア・メモリセルア
レイ、７はコラムアドレスバッファ、８はコラムデコー
ダ、９はリアルセル用Ｙゲート、１０は第１スペアセル
用Ｙゲート、１１は第２スペアセル用Ｙゲート、１２は
第ｍスペアセル用Ｙゲート、１３はスペアデコーダ、１
４はセンスアンプである。 （通常の読み出し動作）スペア置換しない場合の読み出
し動作は、まず、ロウアドレスバッファ１から取り込ん
だロウアドレス信号をロウデコーダ２でデコードし、そ
のデコード結果に従って、リアル・メモリセルアレイ
３、第１スペア・メモリセルアレイ４、第２スペア・メ
モリセルアレイ５および第ｍスペア・メモリセルアレイ
６のワード線を選択する。次いで、コラムアドレスバッ
ファ７から取り込んだコラムアドレス信号をコラムデコ
ーダ８でデコードし、そのデコード結果に従って、リア
ルセル用Ｙゲート９の中の１つのゲートを選択するリア
ル選択信号ＳＲSEL を出力する。これにより、リアルセ
ル用Ｙゲート９内の１つのゲートが開かれ、リアル・メ
モリセルアレイ３の１本のビット線とセンスアンプ１４
とが接続される結果、選択ワード線と選択ビット線の交
差点に位置する１つのメモリセル（リアル・メモリセル
アレイ３の中の１つのメモリセル）のデータがセンスア
ンプ１４から読み出される。 （スペア置換の場合の読み出し動作）スペアデコーダ１
３は、コラムアドレス信号と予め設定された冗長アドレ
スとの一致／不一致を判定する機能を有している。不一
致判定の場合は、コラムデコーダ８の動作を許容して上
記の通常の読み出し動作を行わせるが、一致の場合は、
コラムデコーダ８の動作を禁止する信号ＳINH を出力
し、同時に、第１スペアセル用Ｙゲート１０、第２スペ
アセル用Ｙゲート１１または第ｍスペアセル用Ｙゲート
１２の何れかを選択する信号ＳＳSEL を出力する。
【０００３】これにより、リアル・メモリセルアレイ３
のビット線に代えて、第１スペア・メモリセルアレイ
４、第２スペア・メモリセルアレイ５または第ｍスペア
・メモリセルアレイ６の何れかのビット線がセンスアン
プ１４に接続される結果、これらのスペアメモリセルの
中の１つのメモリセルのデータがセンスアンプ１４から
読み出される。
のビット線に代えて、第１スペア・メモリセルアレイ
４、第２スペア・メモリセルアレイ５または第ｍスペア
・メモリセルアレイ６の何れかのビット線がセンスアン
プ１４に接続される結果、これらのスペアメモリセルの
中の１つのメモリセルのデータがセンスアンプ１４から
読み出される。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体記憶装置にあっては、リアルセル用のＹゲ
ート９と第１〜第ｍスペアセル用のＹゲート１０〜１２
のそれぞれに対して、専用の選択信号（ＳＲSEL 、ＳＳ
SEL ）を用いる構成となっていたため、例えば、多数の
スペア・メモリセルアレイを搭載する場合は、その搭載
数に比例してＹゲート回りの信号配線が輻輳するから、
チップレイアウトが困難になるといった不具合があっ
た。 ［目的］そこで、本発明は、Ｙゲート選択用の信号配線
を簡素化することにより、多数のスペア・メモリセルア
レイを搭載した場合でもＹゲート回りの信号配線の輻輳
を回避し、チップレイアウトの容易な半導体記憶装置の
提供を目的とする。
従来の半導体記憶装置にあっては、リアルセル用のＹゲ
ート９と第１〜第ｍスペアセル用のＹゲート１０〜１２
のそれぞれに対して、専用の選択信号（ＳＲSEL 、ＳＳ
SEL ）を用いる構成となっていたため、例えば、多数の
スペア・メモリセルアレイを搭載する場合は、その搭載
数に比例してＹゲート回りの信号配線が輻輳するから、
チップレイアウトが困難になるといった不具合があっ
た。 ［目的］そこで、本発明は、Ｙゲート選択用の信号配線
を簡素化することにより、多数のスペア・メモリセルア
レイを搭載した場合でもＹゲート回りの信号配線の輻輳
を回避し、チップレイアウトの容易な半導体記憶装置の
提供を目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、複数のアド
レス信号（Ｂ0 〜Ｂn ）に対応する複数のビット線を有
するリアル・メモリセルアレイ２２と、前記複数のアド
レス信号の何れかと重複する特定のアドレス信号（例え
ばＢn ）に対応する少なくとも１本のビット線を有する
スペア・メモリセルアレイ２３、２４、２５と、コラム
アドレス信号と予め設定された冗長アドレス信号との一
致を判定する判定手段３２と、判定手段３２の判定結果
が不一致の場合には、コラムアドレス信号のデコード結
果に従ってリアル・メモリセルアレイ２２のビット線の
１つを指定する信号を生成する一方、一致の場合には、
スペア・メモリセルアレイ２３、２４、２５のビット線
を指定する信号を生成する信号生成手段２７と、リアル
・メモリセルアレイ２２とスペア・メモリセルアレイ２
３、２４、２５の全ビット線中、信号生成手段２７によ
って指定されたビット線を選択するビット線選択手段２
８、２９、３０、３１と、判定手段３２の判定結果が不
一致の場合には、リアル・メモリセルアレイ２２の選択
ビット線をセンスアンプ３４に接続する一方、一致の場
合には、スペア・メモリセルアレイ２３、２４、２５の
選択ビット線をセンスアンプ３４に接続する接続手段３
３と、を備え、信号生成手段２７から出力されるビット
線指定信号ＳＢ SEL のうち、重複するアドレス信号に対
応したビット線指定信号は共通の配線によりビット線選
択手段２８、２９、３０、３１へ入力される構成とした
ことを特徴とする。
成するためその原理図を図１に示すように、複数のアド
レス信号（Ｂ0 〜Ｂn ）に対応する複数のビット線を有
するリアル・メモリセルアレイ２２と、前記複数のアド
レス信号の何れかと重複する特定のアドレス信号（例え
ばＢn ）に対応する少なくとも１本のビット線を有する
スペア・メモリセルアレイ２３、２４、２５と、コラム
アドレス信号と予め設定された冗長アドレス信号との一
致を判定する判定手段３２と、判定手段３２の判定結果
が不一致の場合には、コラムアドレス信号のデコード結
果に従ってリアル・メモリセルアレイ２２のビット線の
１つを指定する信号を生成する一方、一致の場合には、
スペア・メモリセルアレイ２３、２４、２５のビット線
を指定する信号を生成する信号生成手段２７と、リアル
・メモリセルアレイ２２とスペア・メモリセルアレイ２
３、２４、２５の全ビット線中、信号生成手段２７によ
って指定されたビット線を選択するビット線選択手段２
８、２９、３０、３１と、判定手段３２の判定結果が不
一致の場合には、リアル・メモリセルアレイ２２の選択
ビット線をセンスアンプ３４に接続する一方、一致の場
合には、スペア・メモリセルアレイ２３、２４、２５の
選択ビット線をセンスアンプ３４に接続する接続手段３
３と、を備え、信号生成手段２７から出力されるビット
線指定信号ＳＢ SEL のうち、重複するアドレス信号に対
応したビット線指定信号は共通の配線によりビット線選
択手段２８、２９、３０、３１へ入力される構成とした
ことを特徴とする。
【０００６】
【作用】本発明では、リアル・メモリセルアレイとスペ
ア・メモリセルアレイの各Ｙゲート（ビット線選択手
段）に対して共通の信号が用いられる。すなわち、リア
ル・メモリセルアレイのＹゲートに対してはＢ0 からＢ
n までの各アドレス信号に対応する複数の信号が与えら
れると共に、スペア・メモリセルアレイのＹゲートに対
しては特定のアドレス信号（図１ではＢn ）に対応する
１つの信号が与えられ、この場合、Ｂn に対応する信号
が共通化される。
ア・メモリセルアレイの各Ｙゲート（ビット線選択手
段）に対して共通の信号が用いられる。すなわち、リア
ル・メモリセルアレイのＹゲートに対してはＢ0 からＢ
n までの各アドレス信号に対応する複数の信号が与えら
れると共に、スペア・メモリセルアレイのＹゲートに対
しては特定のアドレス信号（図１ではＢn ）に対応する
１つの信号が与えられ、この場合、Ｂn に対応する信号
が共通化される。
【０００７】したがって、信号生成手段とビット線選択
手段の間に１組の信号配線が敷設され、Ｙゲート選択用
の信号配線を簡素化できる。その結果、多数のスペア・
メモリセルアレイを搭載した場合でもＹゲート回りの信
号配線の輻輳を回避でき、チップレイアウトの容易な半
導体記憶装置を提供できる。
手段の間に１組の信号配線が敷設され、Ｙゲート選択用
の信号配線を簡素化できる。その結果、多数のスペア・
メモリセルアレイを搭載した場合でもＹゲート回りの信
号配線の輻輳を回避でき、チップレイアウトの容易な半
導体記憶装置を提供できる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図６は本発明に係る半導体記憶装置の一実
施例を示す図である。まず、構成を説明する。図２にお
いて、２０は外部から与えられるロウアドレス信号を取
り込むロウアドレスバッファ、２１は取り込まれたロウ
アドレス信号をデコードしてワード線選択信号ＳＷSEL
を生成するロウデコーダ、２２は多数のワード線（代表
してＷＬi ）と多数のビット線Ｂ0 〜Ｂn を交差状に配
列すると共に、各交差点にメモリセル（代表してＭi ）
を接続して構成するリアル・メモリセルアレイ、２３は
第１スペア・メモリセルアレイ、２４は第２スペア・メ
モリセルアレイ、２５は第ｍスペア・メモリセルアレイ
である。
する。図２〜図６は本発明に係る半導体記憶装置の一実
施例を示す図である。まず、構成を説明する。図２にお
いて、２０は外部から与えられるロウアドレス信号を取
り込むロウアドレスバッファ、２１は取り込まれたロウ
アドレス信号をデコードしてワード線選択信号ＳＷSEL
を生成するロウデコーダ、２２は多数のワード線（代表
してＷＬi ）と多数のビット線Ｂ0 〜Ｂn を交差状に配
列すると共に、各交差点にメモリセル（代表してＭi ）
を接続して構成するリアル・メモリセルアレイ、２３は
第１スペア・メモリセルアレイ、２４は第２スペア・メ
モリセルアレイ、２５は第ｍスペア・メモリセルアレイ
である。
【０００９】ここで、第１スペア・メモリセルアレイ２
３、第２スペア・メモリセルアレイ２４および第ｍスペ
ア・メモリセルアレイ２５は、それぞれ１本ずつのビッ
ト線を備えており、各ビット線には、リアル・メモリセ
ルアレイ２２のビット線の識別番号（Ｂ0 〜Ｂn ）と重
複する特定の識別番号が与えられている。例えば、第１
スペア・メモリセルアレイ２３のビット線には「Ｂ0 」
が、第２スペア・メモリセルアレイ２４のビット線には
「Ｂ1 」が、……、第ｍスペア・メモリセルアレイ２５
には「Ｂn 」が与えられている。以下、スペア・メモリ
セルアレイのビット線の識別番号に添字Ｓを付して、リ
アル・メモリセルアレイのビット線の識別番号と区別す
る。
３、第２スペア・メモリセルアレイ２４および第ｍスペ
ア・メモリセルアレイ２５は、それぞれ１本ずつのビッ
ト線を備えており、各ビット線には、リアル・メモリセ
ルアレイ２２のビット線の識別番号（Ｂ0 〜Ｂn ）と重
複する特定の識別番号が与えられている。例えば、第１
スペア・メモリセルアレイ２３のビット線には「Ｂ0 」
が、第２スペア・メモリセルアレイ２４のビット線には
「Ｂ1 」が、……、第ｍスペア・メモリセルアレイ２５
には「Ｂn 」が与えられている。以下、スペア・メモリ
セルアレイのビット線の識別番号に添字Ｓを付して、リ
アル・メモリセルアレイのビット線の識別番号と区別す
る。
【００１０】２６は外部から与えられるコラムアドレス
信号を取り込むコラムアドレスバッファ、２７は取り込
まれたコラムアドレス信号をデコードして上記識別番号
（Ｂ 0 からＢn まで）を指定するためのｎ本の信号を含
むビット線選択信号ＳＢSELを生成するコラムデコーダ
（信号生成手段）、２８は上記識別番号（Ｂ0 からＢ n
まで）に対応するｎ個のスイッチングゲートを含むリア
ルセル用Ｙゲート（ビット線選択手段）、２９は上記特
定の識別番号（Ｂ0 ）に対応する１個のスイッチングゲ
ートを含む第１スペアセル用Ｙゲート（ビット線選択手
段）、３０は上記特定の識別番号（Ｂ1 ）に対応する１
個のスイッチングゲートを含む第２スペアセル用Ｙゲー
ト（ビット線選択手段）、３１は上記特定の識別番号
（Ｂn ）に対応する１個のスイッチングゲートを含む第
ｍスペアセル用Ｙゲート（ビット線選択手段）である。
信号を取り込むコラムアドレスバッファ、２７は取り込
まれたコラムアドレス信号をデコードして上記識別番号
（Ｂ 0 からＢn まで）を指定するためのｎ本の信号を含
むビット線選択信号ＳＢSELを生成するコラムデコーダ
（信号生成手段）、２８は上記識別番号（Ｂ0 からＢ n
まで）に対応するｎ個のスイッチングゲートを含むリア
ルセル用Ｙゲート（ビット線選択手段）、２９は上記特
定の識別番号（Ｂ0 ）に対応する１個のスイッチングゲ
ートを含む第１スペアセル用Ｙゲート（ビット線選択手
段）、３０は上記特定の識別番号（Ｂ1 ）に対応する１
個のスイッチングゲートを含む第２スペアセル用Ｙゲー
ト（ビット線選択手段）、３１は上記特定の識別番号
（Ｂn ）に対応する１個のスイッチングゲートを含む第
ｍスペアセル用Ｙゲート（ビット線選択手段）である。
【００１１】ここで、リアルセル用Ｙゲート２８、第１
スペアセル用Ｙゲート２９、第２スペアセル用Ｙゲート
３０および第ｍスペアセル用Ｙゲート３１には、コラム
デコーダ２７からのビット線選択信号ＳＢSEL が入力さ
れている。具体的には、ビット線選択信号ＳＢSEL に含
まれるｎ本の信号の全てがリアルセル用Ｙゲート２８に
入力されると共に、その中の識別番号Ｂ0 に対応する１
本の信号が第１スペアセル用Ｙゲート２９に、また、識
別番号Ｂ1 に対応する１本の信号が第２スペアセル用Ｙ
ゲート３０に、そして、識別番号Ｂn に対応する１本の
信号が第ｍスペアセル用Ｙゲート３１に入力されてい
る。
スペアセル用Ｙゲート２９、第２スペアセル用Ｙゲート
３０および第ｍスペアセル用Ｙゲート３１には、コラム
デコーダ２７からのビット線選択信号ＳＢSEL が入力さ
れている。具体的には、ビット線選択信号ＳＢSEL に含
まれるｎ本の信号の全てがリアルセル用Ｙゲート２８に
入力されると共に、その中の識別番号Ｂ0 に対応する１
本の信号が第１スペアセル用Ｙゲート２９に、また、識
別番号Ｂ1 に対応する１本の信号が第２スペアセル用Ｙ
ゲート３０に、そして、識別番号Ｂn に対応する１本の
信号が第ｍスペアセル用Ｙゲート３１に入力されてい
る。
【００１２】３２は予め設定された所定値としての冗長
アドレスとコラムアドレス信号とを比較して両者の一致
／不一致を判定する判定手段としての機能を有するスペ
アデコーダ、３３はスペアデコーダ３２からの一致／不
一致信号ＳCOMPに従って、リアルＹゲートの出力（ビッ
ト線Ｂ0 〜Ｂn の何れか１つ）とスペアＹゲートの出力
（ビット線Ｂ0S、Ｂ1S、ＢnSの何れか１つ）を択一的に
選択するリアル／スペア切換え回路（接続手段）、３４
はリアル／スペア切換え回路３３によって選択されたビ
ット線上のデータを読み出すセンスアンプである。
アドレスとコラムアドレス信号とを比較して両者の一致
／不一致を判定する判定手段としての機能を有するスペ
アデコーダ、３３はスペアデコーダ３２からの一致／不
一致信号ＳCOMPに従って、リアルＹゲートの出力（ビッ
ト線Ｂ0 〜Ｂn の何れか１つ）とスペアＹゲートの出力
（ビット線Ｂ0S、Ｂ1S、ＢnSの何れか１つ）を択一的に
選択するリアル／スペア切換え回路（接続手段）、３４
はリアル／スペア切換え回路３３によって選択されたビ
ット線上のデータを読み出すセンスアンプである。
【００１３】図３は、コラムデコーダ２７およびリアル
セル用Ｙゲート２８の一部と、第１スペアセル用Ｙゲー
ト２９、第２スペアセル用Ｙゲート３０、スペアデコー
ダ３２、リアル／スペア切換え回路３３およびセンスア
ンプ３４を含む要部の構成図である。この図において、
Ｔａ〜ＴｆはＮチャネルＭＯＳトランジスタ、ＩＮＶは
インバータゲート、ＤＣ0 は識別番号Ｂ0 を指定するた
めの第０デコード部、ＤＣ1は識別番号Ｂ1 を指定する
ための第１デコード部である。ＤＣ0 およびＤＣ1 には
図４に示すＮＡＮＤ型のデコーダを使用する。すなわ
ち、複数のＮチャネルＭＯＳトランジスタＴｇ〜Ｔｉを
直列に接続して、それぞれのトランジスタのゲートにコ
ラムアドレス信号の適宜のビットを与える。全てのビッ
トがＨレベルであれば、負荷トランジスタＴｊの間のノ
ードＮがＬレベルとなり、ＣＭＯＳ構成の出力段からＨ
レベルの信号（ＤＣ0 であれば識別番号Ｂ0 に対応する
信号ＳＢSE L(B0)、ＤＣ1 であれば識別番号Ｂ1 に対応
する信号ＳＢSEL(B1)）が取り出される。ここで、ノー
ドＮとグランドＧの間に挿入されたＮチャネルＭＯＳト
ランジスタＴｋは、スペアデコーダ３２から入力する強
制デコード信号（ＤＣ0 であればＳB0、ＤＣ1 であれば
ＳB1）がＨレベルのときにオンとなって出力段から取り
出される信号を強制的にＨレベルにセットするものであ
る。
セル用Ｙゲート２８の一部と、第１スペアセル用Ｙゲー
ト２９、第２スペアセル用Ｙゲート３０、スペアデコー
ダ３２、リアル／スペア切換え回路３３およびセンスア
ンプ３４を含む要部の構成図である。この図において、
Ｔａ〜ＴｆはＮチャネルＭＯＳトランジスタ、ＩＮＶは
インバータゲート、ＤＣ0 は識別番号Ｂ0 を指定するた
めの第０デコード部、ＤＣ1は識別番号Ｂ1 を指定する
ための第１デコード部である。ＤＣ0 およびＤＣ1 には
図４に示すＮＡＮＤ型のデコーダを使用する。すなわ
ち、複数のＮチャネルＭＯＳトランジスタＴｇ〜Ｔｉを
直列に接続して、それぞれのトランジスタのゲートにコ
ラムアドレス信号の適宜のビットを与える。全てのビッ
トがＨレベルであれば、負荷トランジスタＴｊの間のノ
ードＮがＬレベルとなり、ＣＭＯＳ構成の出力段からＨ
レベルの信号（ＤＣ0 であれば識別番号Ｂ0 に対応する
信号ＳＢSE L(B0)、ＤＣ1 であれば識別番号Ｂ1 に対応
する信号ＳＢSEL(B1)）が取り出される。ここで、ノー
ドＮとグランドＧの間に挿入されたＮチャネルＭＯＳト
ランジスタＴｋは、スペアデコーダ３２から入力する強
制デコード信号（ＤＣ0 であればＳB0、ＤＣ1 であれば
ＳB1）がＨレベルのときにオンとなって出力段から取り
出される信号を強制的にＨレベルにセットするものであ
る。
【００１４】強制デコード信号ＳB0、ＳB1は、予め設定
された冗長アドレスとコラムアドレスとが一致する場
合、そのときのコラムアドレス信号に応じて何れか一方
がＨレベルになる。図３において、例えば冗長アドレス
とコラムアドレス信号が識別番号Ｂ0 で一致した場合に
は、ＳB0がＨレベルになり、ＳＢSEL(0) がＨレベルに
なる結果、リアルセル用Ｙゲート２８のトランジスタＴ
ａと、第１スペアセル用ＹゲートのトランジスタＴｃが
オンになり、リアル・メモリセルアレイのビット線Ｂ0
と第１スペア・メモリセルアレイのビット線Ｂ0Sが選択
される。このとき、スペアデコーダ３２からの信号Ｓ
COMPがＨレベルとなっているため、リアル／スペア切換
え回路３３のトランジスタＴｅがオフ、トランジスタＴ
ｆがオンとなり、結局、第１スペア・メモリセルアレイ
のビット線Ｂ0S上のデータがセンスアンプ３４から読み
出される。
された冗長アドレスとコラムアドレスとが一致する場
合、そのときのコラムアドレス信号に応じて何れか一方
がＨレベルになる。図３において、例えば冗長アドレス
とコラムアドレス信号が識別番号Ｂ0 で一致した場合に
は、ＳB0がＨレベルになり、ＳＢSEL(0) がＨレベルに
なる結果、リアルセル用Ｙゲート２８のトランジスタＴ
ａと、第１スペアセル用ＹゲートのトランジスタＴｃが
オンになり、リアル・メモリセルアレイのビット線Ｂ0
と第１スペア・メモリセルアレイのビット線Ｂ0Sが選択
される。このとき、スペアデコーダ３２からの信号Ｓ
COMPがＨレベルとなっているため、リアル／スペア切換
え回路３３のトランジスタＴｅがオフ、トランジスタＴ
ｆがオンとなり、結局、第１スペア・メモリセルアレイ
のビット線Ｂ0S上のデータがセンスアンプ３４から読み
出される。
【００１５】すなわち、本実施例によれば、コラムデコ
ーダ２７とリアルセル用Ｙゲート２８および第１〜第ｍ
スペアセル用Ｙゲート２９〜３１との間で共通の選択信
号ＳＢSEL を使用することができ、Ｙゲート回りの信号
配線を大幅に簡素化することができる。従って、スペア
・メモリセルアレイの搭載数を増やした場合でもチップ
レイアウトが容易であり、設計の自在性を向上できると
共に、設計コストを削減できる。
ーダ２７とリアルセル用Ｙゲート２８および第１〜第ｍ
スペアセル用Ｙゲート２９〜３１との間で共通の選択信
号ＳＢSEL を使用することができ、Ｙゲート回りの信号
配線を大幅に簡素化することができる。従って、スペア
・メモリセルアレイの搭載数を増やした場合でもチップ
レイアウトが容易であり、設計の自在性を向上できると
共に、設計コストを削減できる。
【００１６】図５は、複数のリアル・メモリセルアレイ
を備える半導体記憶装置への適用例である。なお、上記
実施例と共通する回路要素には同一の符号を付してあ
る。図５において、４０は第１リアル・メモリセルアレ
イ４１のＹゲート、４２は第２リアル・メモリセルアレ
イ４３のＹゲート、４４は第１スペア・メモリセルアレ
イ４５のＹゲート、４６は第２スペア・メモリセルアレ
イ４７のＹゲート、４８はコラムデコーダ、４９はスペ
アデコーダ、５０は上位デコーダ、５１はセレクタであ
る。
を備える半導体記憶装置への適用例である。なお、上記
実施例と共通する回路要素には同一の符号を付してあ
る。図５において、４０は第１リアル・メモリセルアレ
イ４１のＹゲート、４２は第２リアル・メモリセルアレ
イ４３のＹゲート、４４は第１スペア・メモリセルアレ
イ４５のＹゲート、４６は第２スペア・メモリセルアレ
イ４７のＹゲート、４８はコラムデコーダ、４９はスペ
アデコーダ、５０は上位デコーダ、５１はセレクタであ
る。
【００１７】この例では、コラムデコーダ４８からの選
択信号ＳＢSEL （信号線数ｎ本）を２つのリアルメモリ
セル用Ｙデコーダ４０、４２に共通に与えると共に、ス
ペアデコーダ４９からの選択信号ＳＲSEL （信号線数１
本）を２つのスペア・メモリセルアレイ用Ｙデコーダ４
４、４６に共通に与える。スペアデコーダ４９で冗長ア
ドレスとコラムアドレスの一致を判定したときは、コラ
ムデコーダ４８に対してデコード動作を禁止する信号Ｓ
INH を出力し、同時に、ＳＲSEL をアクティブにする。
これにより、２つのスペア・メモリセルアレイ用Ｙゲー
ト４４、４６を介してスペアメモリセル４５、４７のビ
ット線がセレクタ５１に接続され、何れか一方のビット
線上のデータがセンスアンプ３４から読み出される。
択信号ＳＢSEL （信号線数ｎ本）を２つのリアルメモリ
セル用Ｙデコーダ４０、４２に共通に与えると共に、ス
ペアデコーダ４９からの選択信号ＳＲSEL （信号線数１
本）を２つのスペア・メモリセルアレイ用Ｙデコーダ４
４、４６に共通に与える。スペアデコーダ４９で冗長ア
ドレスとコラムアドレスの一致を判定したときは、コラ
ムデコーダ４８に対してデコード動作を禁止する信号Ｓ
INH を出力し、同時に、ＳＲSEL をアクティブにする。
これにより、２つのスペア・メモリセルアレイ用Ｙゲー
ト４４、４６を介してスペアメモリセル４５、４７のビ
ット線がセレクタ５１に接続され、何れか一方のビット
線上のデータがセンスアンプ３４から読み出される。
【００１８】図６は上位デコーダ５０の一例であり、３
個のノアゲート５０ａ〜５０ｃと２個のインバータゲー
ト５０ｄ、５０ｅで構成した例である。この例によれ
ば、コラムアドレス信号の最上位ビットＡMSB と、スペ
アデコーダ４９からの第１スペアメモリセル選択信号Ｓ
Ｒ1 および第２スペアメモリセル選択信号ＳＲ2 の組み
合せに応じたセレクト信号ＳＥＬ（およびその反転信号
ＳＥＬｘ）が生成される。すなわち、ＳＥＬは、ＳＲ1
およびＳＲ2 が共にＬレベルのとき（すなわち冗長動作
でないとき）にコラムアドレス信号の最上位ビットＡ
MSB と同論理になるが、ＳＲ1 がＨレベルのときはＨレ
ベル固定となり、ＳＲ2 がＨレベルのときはＬレベル固
定となる。従って、セレクタ５１は、この信号ＳＥＬ
（およびＳＥＬｘ）の論理に応じて、２つのリアル・メ
モリセルアレイ用Ｙゲート４０、４２の出力と２つのス
ペア・メモリセルアレイ用Ｙゲート４４、４６の出力と
を択一的に切り替えてセンスアンプに接続する。
個のノアゲート５０ａ〜５０ｃと２個のインバータゲー
ト５０ｄ、５０ｅで構成した例である。この例によれ
ば、コラムアドレス信号の最上位ビットＡMSB と、スペ
アデコーダ４９からの第１スペアメモリセル選択信号Ｓ
Ｒ1 および第２スペアメモリセル選択信号ＳＲ2 の組み
合せに応じたセレクト信号ＳＥＬ（およびその反転信号
ＳＥＬｘ）が生成される。すなわち、ＳＥＬは、ＳＲ1
およびＳＲ2 が共にＬレベルのとき（すなわち冗長動作
でないとき）にコラムアドレス信号の最上位ビットＡ
MSB と同論理になるが、ＳＲ1 がＨレベルのときはＨレ
ベル固定となり、ＳＲ2 がＨレベルのときはＬレベル固
定となる。従って、セレクタ５１は、この信号ＳＥＬ
（およびＳＥＬｘ）の論理に応じて、２つのリアル・メ
モリセルアレイ用Ｙゲート４０、４２の出力と２つのス
ペア・メモリセルアレイ用Ｙゲート４４、４６の出力と
を択一的に切り替えてセンスアンプに接続する。
【００１９】かかる図６の構成例によっても、スペア・
メモリセルアレイ用Ｙゲート４４、４６の選択信号ＳＲ
SEL を共通化でき、Ｙゲート回りの配線レイアウトを簡
素化することができる。
メモリセルアレイ用Ｙゲート４４、４６の選択信号ＳＲ
SEL を共通化でき、Ｙゲート回りの配線レイアウトを簡
素化することができる。
【００２０】
【発明の効果】本発明によれば、Ｙゲート選択用の信号
配線を簡素化することができ、多数のスペア・メモリセ
ルアレイを搭載した場合でもＹゲート回りの信号配線の
輻輳を回避してチップレイアウトの容易な半導体記憶装
置の提供できる。
配線を簡素化することができ、多数のスペア・メモリセ
ルアレイを搭載した場合でもＹゲート回りの信号配線の
輻輳を回避してチップレイアウトの容易な半導体記憶装
置の提供できる。
【図１】本発明の原理図である。
【図２】一実施例の全体構成図である。
【図３】一実施例の要部構成図である。
【図４】一実施例のデコーダ部の構成図である。
【図５】一実施例の他の全体構成図である。
【図６】図５の上位デコーダの構成図である。
【図７】従来例の全体構成図である。
２２：リアル・メモリセルアレイ ２３：第１スペア・メモリセルアレイ（スペア・メモリ
セルアレイ） ２４：第２スペア・メモリセルアレイ（スペア・メモリ
セルアレイ） ２５：第ｍスペア・メモリセルアレイ（スペア・メモリ
セルアレイ） ２７：コラムデコーダ（信号生成手段） ２８：リアルセル用Ｙゲート（ビット線選択手段） ２９：第１スペアセル用Ｙゲート（ビット線選択手段） ３０：第２スペアセル用Ｙゲート（ビット線選択手段） ３１：第ｍスペアセル用Ｙゲート（ビット線選択手段） ３２：スペアデコーダ（判定手段） ３３：リアル／スペア切換え回路（接続手段）
セルアレイ） ２４：第２スペア・メモリセルアレイ（スペア・メモリ
セルアレイ） ２５：第ｍスペア・メモリセルアレイ（スペア・メモリ
セルアレイ） ２７：コラムデコーダ（信号生成手段） ２８：リアルセル用Ｙゲート（ビット線選択手段） ２９：第１スペアセル用Ｙゲート（ビット線選択手段） ３０：第２スペアセル用Ｙゲート（ビット線選択手段） ３１：第ｍスペアセル用Ｙゲート（ビット線選択手段） ３２：スペアデコーダ（判定手段） ３３：リアル／スペア切換え回路（接続手段）
Claims (3)
- 【請求項１】複数のアドレス信号（Ｂ0 〜Ｂn ）に対応
する複数のビット線を有するリアル・メモリセルアレイ
と、 前記複数のアドレス信号の何れかと重複する特定のアド
レス信号（例えばＢn）に対応する少なくとも１本のビ
ット線を有するスペア・メモリセルアレイと、 コラムアドレス信号と予め設定された冗長アドレス信号
との一致を判定する判定手段と、前記 判定手段の判定結果が不一致の場合には、コラムア
ドレス信号のデコード結果に従って前記リアル・メモリ
セルアレイのビット線の１つを指定する信号を生成する
一方、一致の場合には、前記スペア・メモリセルアレイ
のビット線を指定する信号を生成する信号生成手段と、前記 リアル・メモリセルアレイと前記スペア・メモリセ
ルアレイの全ビット線中、前記信号生成手段によって指
定されたビット線を選択するビット線選択手段と、 前記判定手段の判定結果が不一致の場合には、前記リア
ル・メモリセルアレイの選択ビット線をセンスアンプに
接続する一方、一致の場合には、前記スペア・メモリセ
ルアレイの選択ビット線を前記センスアンプに接続する
接続手段と、を備え、 前記信号生成手段から出力されるビット線指定信号のう
ち、重複するアドレス信号に対応したビット線指定信号
は共通の配線により前記ビット線選択手段へ入力される
ことを特徴とする半導体記憶装置。 - 【請求項２】前記ビット線選択手段は、前記リアル・メ
モリセルアレイのビット線選択用トランジスタの各出力
を接続する第１の共通ノードと、前記スペア・メモリセ
ルアレイのビット線選択用トランジスタの各出力を接続
する第２の共通ノードと、前記第１の共通ノードと前記
第２の共通ノードを個別のトランジスタを介して接続す
る第３の共通ノードを有し、 前記判定手段の判定結果が不一致の場合には前記第１の
共通ノードと前記第３ の共通ノードとの間を接続するよ
うに前記個別のトランジスタの一方をオン状態とし、一
致の場合には前記第２の共通ノードと前記第３の共通ノ
ードとの間を接続するように前記個別のトランジスタの
他方をオン状態とすることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】複数のリアル・メモリセルアレイと、前記
複数のリアル・メモリセルアレイの各々に対応した複数
のスペア・メモリセルアレイを備えたことを特徴とする
請求項２記載の半導体記憶装置。
Priority Applications (18)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21038092A JP3201838B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体記憶装置 |
| DE69233305T DE69233305T2 (de) | 1991-11-20 | 1992-11-20 | Halbleiterspeichervorrichtung |
| US07/978,976 US5761127A (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| EP01109362A EP1126473B1 (en) | 1991-11-20 | 1992-11-20 | Semiconductor memory device |
| DE69232949T DE69232949T2 (de) | 1991-11-20 | 1992-11-20 | Löschbare Flash-Halbleiterspeichervorrichtung |
| DE69227011T DE69227011T2 (de) | 1991-11-20 | 1992-11-20 | Löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit |
| DE69232950T DE69232950T2 (de) | 1991-11-20 | 1992-11-20 | Halbleiterspeichervorrichtung |
| KR1019920021922A KR970001347B1 (ko) | 1991-11-20 | 1992-11-20 | 향상된 신뢰성을 갖는 섬광-소거가능 반도체 메모리 장치 |
| DE69232470T DE69232470T2 (de) | 1991-11-20 | 1992-11-20 | Flash-löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit |
| EP01109361A EP1126472B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device |
| EP97119754A EP0841667B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| EP92310606A EP0543656B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| EP01109363A EP1126474B1 (en) | 1991-11-20 | 1992-11-20 | Semiconductor memory device |
| US08/986,338 US5835416A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/986,339 US5910916A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having improved reliability |
| US08/986,575 US5870337A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/985,714 US5835408A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/986,337 US6014329A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21038092A JP3201838B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660633A JPH0660633A (ja) | 1994-03-04 |
| JP3201838B2 true JP3201838B2 (ja) | 2001-08-27 |
Family
ID=16588387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21038092A Expired - Fee Related JP3201838B2 (ja) | 1991-11-20 | 1992-08-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201838B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468671B1 (ko) * | 1997-07-07 | 2005-06-22 | 삼성전자주식회사 | 반도체메모리장치및방법 |
-
1992
- 1992-08-06 JP JP21038092A patent/JP3201838B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0660633A (ja) | 1994-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010605 |
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