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JPS6061985A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS6061985A
JPS6061985A JP58170679A JP17067983A JPS6061985A JP S6061985 A JPS6061985 A JP S6061985A JP 58170679 A JP58170679 A JP 58170679A JP 17067983 A JP17067983 A JP 17067983A JP S6061985 A JPS6061985 A JP S6061985A
Authority
JP
Japan
Prior art keywords
bit line
level
point
memory cell
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58170679A
Other languages
English (en)
Other versions
JPH0312397B2 (ja
Inventor
Tadashi Sumi
正 角
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP58170679A priority Critical patent/JPS6061985A/ja
Priority to US06/641,551 priority patent/US4625298A/en
Priority to DE8484305617T priority patent/DE3481395D1/de
Priority to EP84305617A priority patent/EP0139385B1/en
Publication of JPS6061985A publication Critical patent/JPS6061985A/ja
Publication of JPH0312397B2 publication Critical patent/JPH0312397B2/ja
Granted legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は相補形集積回路メモリ（以下ＣＭＯＳ塘と言
う。）において、内部信号の振幅電圧を小さくして充電
電流を減少させる方法に関するものである。
従来のＣＭＯＳ　ＲＡＭは常時ＤＣＩＥ流が流れ、しか
も集積密度が向上し、ｌチップあたりの記憶容量が増大
するにつれ、この電流が急激に増大するという問題があ
った。
仁の問題を解決するため、アドレス信号の変化を検出し
、内部クロックを発生してダイナミック動作を行なう方
式（エツジセンス方式）が提案されている。
この方式ではＤＣｍＥ流は流れず、ダイナミック動作す
る時に充電電流が流れるだけであり、飛躍的に電流が小
さくなった。
第１図に従来のエツジセンス方式の一例を示す。
図中、（１）はアドレス入力端子、（２）はアドレス入
力信号の変化を検出するエツジ検出回路、（３）は複数
個のエツジ検出回路からの出力をまとめるノア回路、（
４）はプリチャージ信号ｙＰを発生するグＰ発生回路、
（５）はメモリセルを選択するワードライン信号を制御
するためのワードライン制御回路、（６）はメモリセル
、（７）はＹデコーダ、（８）はメモリセルからの信号
を増幅するセンスアンプ、（９）は外部に出力信号をと
りだすための出力バツファ、Ａ１．ｔプリチャージ信号
ＪｌｌＰ、ＢはワードラインＷＬ、ＣはビットラインＢ
Ｌ、Ｄは入出カラインＩ１０．０Ｉはビットラインを充
電するためのトランジスタＩ　Ｑ２はビットラインと入
出カラインを接続するためのスイッチングトランジスタ
である。
次に従来例の動作について第２図をもとに説明する。
今アドレス入力信号が変化すると（２）のエツジ検出回
路が動作し、単発形パルスを発生する。（３）のノア回
路は、複数個のエツジ検出回路のうちどれか１つでもパ
ルスを発生すると、そのパルス信号を次段に伝達する働
きをする。（３）のパルス信号を受けると（４）のダＰ
発生回路は負極性の単一パルスを発生する。第２図のｔ
ｌに於て、Ａ点のダＰがＬレベルになると、Ｐチャンネ
ルトランジスタのＱｌが導通状態になり、Ｃ，Ｄ点のビ
ットラインおよび入出カラインをＨレベルに充電する。
また、その時センスアンプの出力ＥはＬレベルにリセッ
トされる。その後、充電が完了してから１ｔｐｌｆ　ｔ
ｚに於てＨレベルに復帰する。
次にｕｐがＨレベルになってからワードライン制御回路
が働き、Ｂ点のワードラインがＨレベルに上昇する。こ
れにより、メモリセルが駆動され。
メモリセルの記憶内容に応じて、一対のビットラインの
うち、どちらか片方がＬレベルに放電される。この時、
入出カラインは（７）のＹデコーダおよ（３） びＱ２のトランジスタを介してどれか一対のビットライ
ンと接続されているため、そのビットラインと同様に変
化する。
次に入出カラインの片方がある程度下降し、一対のライ
ンに電位差が生じたｔｚに於て、（８）のセンスアンプ
が働き、Ｅ点のうち片方がＨレベルに上昇する。その後
、（９）の出力バッファを介して出方端子にデータが出
力される。ｔｚの後、ビットラインと入出カラインはメ
モリセルに駆動されて放電を続け、最終的にはＧＮＤレ
ベルまで下降する。
この動作を通じて流れる電流はｔｌからｔｚまでの間に
流れる充電電流のみであり、ｔｚの動作完了後は全く電
流は流れない。従って１サイクルの間の平均電流は非常
に小さくなる。ただし、この方式では全てのビットライ
ンが同時に充電されるため。
電流波形に鋭い立ち上がり、立ち下がりが生じるという
特徴がある。
従来例では、ビットラインをＧＮＤレベルからＶｃｃレ
ベルまで充電しなければならず、１チツプあたりの容量
の増大に伴ない、ビットラインの数（４〕 が増えるため、充電電流が大きくなるという問題が生じ
てきた。このことは、消費電力の増大につながるのみな
らず、鋭い立ちとがり、立ち下がりの電流波形になり、
チップ内、外にノイズを誘発して誤動作に散る可能性が
あるという欠点を有していた。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、ビットラインの電圧振幅を小さ
くして充電電流を減らすことを目的としている。
第８図にこの発明による一実施例を示す。第１図の従来
例と異なるのはＱＯのセンスアンプの動作完了を検出す
る回路と、αηのアンド回路を付加した点である。
以下、第４図のタイミング図に従って動作を説明する。
アドレスが変化してからセンスアンプが動作するまでは
従来例と全（同一であるため説明を省略する。
【、に於てＥ点の片方がＬレベルになると、　（１０の
検出回路が働き、Ｆ点がＬレベルになる。そうするとｔ
ｚに於てａηのアンド回路が働きＢ点のワードラインは
Ｌレベルになる。これにより今まで接続されていたメモ
リセルがビットラインより切り離されるため、ビットラ
インはｔ３以後はもはや下降せず中間レベルを保つよう
になる。つまり、この発明では、セルからのデータを読
み出した掛は。
セルを切り離してビットラインの不要な放１１Ｅを停止
させている。
これにより１次のサイクルで充電すべきビットラインの
電圧振幅は小さくなり、充電電流が大幅に減少すること
になる。従って、大幅な低消費電力化と同時に、電流波
形の立ち上がり、立ち下がりをなまらせることが可能と
なり、ノイズの発生の少ない安定動作が得られるように
なる。
なお、読み出し、の後、同一セルに続けて書き込みを行
なう場合があるが、その時は再度ワードラインをＨにし
てセルを接続する必要がある。そのため、書き込み命令
が印加された時に再びワードラインをＨにする論理回路
が必要であるが、Ｃの発明の主旨きは直接関係がないた
め図示はしていない。σσのアンド回路を多少変更して
書き込み系の信号を印加することにより簡単に実現でき
る。
このように、この発明ではセンスアンプの出力変化を検
出して、メモリセルからのデータ読み出し後はメモリセ
ルを切り離すようにしたことにより、ビットラインの電
圧振幅を小さくして充電電流を小さくできる効果がある
。
【図面の簡単な説明】
第１図は従来のＣＭＯ５ＲＡＭの回路例を示す図。 第２図は従来の回路の動作を説明するためのタイミング
図、第８図はこの発明の一実施例を示す図。 第４図はこの発明の一実施例の動作を説明するためのタ
イミング図である。 なお、各図中、同一符号は同−又は相当部分を示す。 代理人　大岩増雄 手続補正書（方式） １．事件の表示　特願昭　５８−１７０６７９号２、発
明の名称 半導体記憶装置 ３、補正をする者 代表者片山仁西部 ４、代理人 ６、補正命令の日付 昭和５９年１月８１日（発送日） ６、補正の対象 （１）願　書 （２）明細書 （３）　図　面 ７、　補正の内容 願書と明細書及び図面の浄書（内容に変更なし） 以上 １、事件の表示７４願昭５８−１７０６７９号２、発明
の名称 半導体記憶装置 ３、補正をする者 代表者片由仁八部 ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 明細書中筒５頁第２０行に「Ｌレベル」とあるのを「Ｈ
レベル」と訂正する。 以上

Claims (1)

  1. 【特許請求の範囲】 内部同期回路方式のスタテックＲＡＭにおいて。 センスアンプの動作が完了したことを検出し、ワードラ
    インを非選択状態にすることを特徴とする半導体記憶装
    置。
JP58170679A 1983-09-14 1983-09-14 半導体記憶装置 Granted JPS6061985A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58170679A JPS6061985A (ja) 1983-09-14 1983-09-14 半導体記憶装置
US06/641,551 US4625298A (en) 1983-09-14 1984-08-16 Semiconductor memory device
DE8484305617T DE3481395D1 (de) 1983-09-14 1984-08-17 Halbleiterspeicheranordnung.
EP84305617A EP0139385B1 (en) 1983-09-14 1984-08-17 A semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58170679A JPS6061985A (ja) 1983-09-14 1983-09-14 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS6061985A true JPS6061985A (ja) 1985-04-09
JPH0312397B2 JPH0312397B2 (ja) 1991-02-20

Family

ID=15909379

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58170679A Granted JPS6061985A (ja) 1983-09-14 1983-09-14 半導体記憶装置

Country Status (4)

Country Link
US (1) US4625298A (ja)
EP (1) EP0139385B1 (ja)
JP (1) JPS6061985A (ja)
DE (1) DE3481395D1 (ja)

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EP0139385A2 (en) 1985-05-02
DE3481395D1 (de) 1990-03-29
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