JPH0449198B2 - - Google Patents
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- JPH0449198B2 JPH0449198B2 JP58181091A JP18109183A JPH0449198B2 JP H0449198 B2 JPH0449198 B2 JP H0449198B2 JP 58181091 A JP58181091 A JP 58181091A JP 18109183 A JP18109183 A JP 18109183A JP H0449198 B2 JPH0449198 B2 JP H0449198B2
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- JP
- Japan
- Prior art keywords
- data
- word line
- flop
- memory
- latch
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ回路、特に十分小さな平均動
作電流を実現する半導体メモリに関する。
作電流を実現する半導体メモリに関する。
第１図ないし第３図によつて従来のメモリ回路
の一例を説明する。まず、第１図を簡単に説明す
る。アドレス入力信号Ai、チツプイネーブル入
力信号CE、データ入力信号Dinライトイネーブル
信号WBは、それぞれ入力バツフア１０１に入力
される。バツフアされた信号Ai′，i′から、Ｘ
アドレスデコーダ１０２及びＹアドレスデコーダ
１０３で所望のメモリセルが選択される。Din制
御部１０４、Dout制御部１０６は、それぞれデ
ータの書き込み、読み出しの制御を行なう。第２
図はメモリセルマトリツクス部１０５を示す。複
数のワード線と、複数のビツト線の各交点にメモ
リセル１０９が配置されている。ここでメモリセ
ル１０９は第１図に示す様なCMOS構造の６ト
ランジスタ・セルとする。
の一例を説明する。まず、第１図を簡単に説明す
る。アドレス入力信号Ai、チツプイネーブル入
力信号CE、データ入力信号Dinライトイネーブル
信号WBは、それぞれ入力バツフア１０１に入力
される。バツフアされた信号Ai′，i′から、Ｘ
アドレスデコーダ１０２及びＹアドレスデコーダ
１０３で所望のメモリセルが選択される。Din制
御部１０４、Dout制御部１０６は、それぞれデ
ータの書き込み、読み出しの制御を行なう。第２
図はメモリセルマトリツクス部１０５を示す。複
数のワード線と、複数のビツト線の各交点にメモ
リセル１０９が配置されている。ここでメモリセ
ル１０９は第１図に示す様なCMOS構造の６ト
ランジスタ・セルとする。
次に、メモリセルマトリツクス部１０５の動作
について説明する。まず、前記メモリ回路が選択
時、即ちチツプイネーブル入力信号CEがハイレ
ベルの時、アドレス入力信号Aiによつてただ１
行のワード線、及びただ１列のビツト線だけが選
択される。具体的に説明すると、次の様になる。
まず、複数のＸデコーダ出力即ち複数のワード線
の内、ただ１行だけがハイレベルになり、この選
択ワード線に接続するメモリセルだけがビツト線
とデータの伝達を行なうことができる。次に、複
数のＹデコーダ出力の内、ただ一つだけがハイレ
ベルになり、その結果、複数のＹスイツチ回路１
０８の内、だた一つだけが導通状態になり、この
選択されたＹスイツチ回路１０８に接続する選択
ビツト線と、Din制御部１０４、或るいは前記選
択ビツト線とセンスアンプ〜Dout制御部１０６
の間のデータ伝達が可能となる。従つて、前記選
択ワード線に接続するメモリセルの内、前記選択
ビツト線に接続するメモリセル、即ちただ一つの
メモリセルだけに対し、読み出し又は書き込みを
行なうことができる。
について説明する。まず、前記メモリ回路が選択
時、即ちチツプイネーブル入力信号CEがハイレ
ベルの時、アドレス入力信号Aiによつてただ１
行のワード線、及びただ１列のビツト線だけが選
択される。具体的に説明すると、次の様になる。
まず、複数のＸデコーダ出力即ち複数のワード線
の内、ただ１行だけがハイレベルになり、この選
択ワード線に接続するメモリセルだけがビツト線
とデータの伝達を行なうことができる。次に、複
数のＹデコーダ出力の内、ただ一つだけがハイレ
ベルになり、その結果、複数のＹスイツチ回路１
０８の内、だた一つだけが導通状態になり、この
選択されたＹスイツチ回路１０８に接続する選択
ビツト線と、Din制御部１０４、或るいは前記選
択ビツト線とセンスアンプ〜Dout制御部１０６
の間のデータ伝達が可能となる。従つて、前記選
択ワード線に接続するメモリセルの内、前記選択
ビツト線に接続するメモリセル、即ちただ一つの
メモリセルだけに対し、読み出し又は書き込みを
行なうことができる。
又、第２図に於て、ビツト線終端にあるＰチヤ
ネルトランジスタＱ１０１（又はＱ１０２）の相
互コンダクタンスｇmpは、書き込み動作を容易
にする為、Ｙスイツチ回路１０８のＮチヤネルト
ランジスタＱ１０３又はＱ１０４の相互コンダク
タンスｇmsより十分小さくなる様に設計されて
いるとする。又、前記ｇmpは、メモリセル内の
ＮチヤネルトランジスタＱ１１１，Ｑ１１３又は
Ｑ１１２，Ｑ１１４のそれぞれの相互コンダクタ
ンスｇmt，ｇmdに対し適当な比率を有する様に
設定されているとする。該比率はメモリセルから
ビツト線へのデータ読み出し速度と、第３図に示
す回路構成を有するメモリセルの安定性との兼ね
合いで決められる。
ネルトランジスタＱ１０１（又はＱ１０２）の相
互コンダクタンスｇmpは、書き込み動作を容易
にする為、Ｙスイツチ回路１０８のＮチヤネルト
ランジスタＱ１０３又はＱ１０４の相互コンダク
タンスｇmsより十分小さくなる様に設計されて
いるとする。又、前記ｇmpは、メモリセル内の
ＮチヤネルトランジスタＱ１１１，Ｑ１１３又は
Ｑ１１２，Ｑ１１４のそれぞれの相互コンダクタ
ンスｇmt，ｇmdに対し適当な比率を有する様に
設定されているとする。該比率はメモリセルから
ビツト線へのデータ読み出し速度と、第３図に示
す回路構成を有するメモリセルの安定性との兼ね
合いで決められる。
本従来例の読み出し動作時に於ける各部の波形
を第４図に示す。アドレス入力信号Aiが切り換
わり、次にチツプイネーブル入力信号CEが立ち
上り、Ｘデコーダが動作し、ワード線WLが切り
換わり、ビツト線とデータ伝達を行ない得るメモ
リセルが換らる為、ビツト線BL，BL上のデータ
も切り換わる。そして、Ｙデコーダ出力が切り換
わり、データバス線DB，DBに読み出しデータ
が伝わる。第４図より、ビツト線BL，BLの一方
はVcc、他方は中間レベルに向かう波形を示すこ
とがわかる。但し、この中間レベルは、ビツト線
終端のＰチヤネルトランジスタＱ１０１又はＱ１
０２と、メモリセル内のＮチヤネルトランジスタ
Ｑ１１１，Ｑ１１３又はＱ１１２，Ｑ１１４のそ
れぞれの相互コンダクタンスの比率で定まるが、
この場合、Ｑ１０１→Ｑ１１１→Ｑ１１３又はＱ
１０２→Ｑ１１２→Ｑ１１４の経路で貫通電流が
流れることになる。ところで、この貫通電流は全
てのビツト線に対し同様に流れ、平均動作電流に
占める割合も大きい。例えば、１２８列のビツト
線を有するメモリ回路に於て、ビツト線１列当り
約200μAの貫通電流が流れるとすれば、この貫通
電流の総和は約25.6mAにもなる。非選択ビツト
線の前記貫通電流は、読み出し動作に必要な電流
ではないので、できる限り小さく抑えた方が良
い。本従来例に於て、前記貫通電流を小さくする
為には、前記相互コンダクタンスｇmp、ｇmt，
ｇmdを、予め設計された比ｇmp：ｇmt：ｇmd
を変えずに小さくしなければならない。ところ
が、ｇmt，ｇmdが小さくなると、メモリセルか
らビツト線へのデータ読み出し速度が遅くなつて
しまう。以上の様に、本従来例の如く構成された
メモリ回路に於ては、読み出し動作時に、ビツト
線終端のＰチヤネルトランジスタからメモリセル
へ流れる不要に大きな貫通電流が避けられず、故
に平均動作電流も大きくなると言う欠点があつ
た。
を第４図に示す。アドレス入力信号Aiが切り換
わり、次にチツプイネーブル入力信号CEが立ち
上り、Ｘデコーダが動作し、ワード線WLが切り
換わり、ビツト線とデータ伝達を行ない得るメモ
リセルが換らる為、ビツト線BL，BL上のデータ
も切り換わる。そして、Ｙデコーダ出力が切り換
わり、データバス線DB，DBに読み出しデータ
が伝わる。第４図より、ビツト線BL，BLの一方
はVcc、他方は中間レベルに向かう波形を示すこ
とがわかる。但し、この中間レベルは、ビツト線
終端のＰチヤネルトランジスタＱ１０１又はＱ１
０２と、メモリセル内のＮチヤネルトランジスタ
Ｑ１１１，Ｑ１１３又はＱ１１２，Ｑ１１４のそ
れぞれの相互コンダクタンスの比率で定まるが、
この場合、Ｑ１０１→Ｑ１１１→Ｑ１１３又はＱ
１０２→Ｑ１１２→Ｑ１１４の経路で貫通電流が
流れることになる。ところで、この貫通電流は全
てのビツト線に対し同様に流れ、平均動作電流に
占める割合も大きい。例えば、１２８列のビツト
線を有するメモリ回路に於て、ビツト線１列当り
約200μAの貫通電流が流れるとすれば、この貫通
電流の総和は約25.6mAにもなる。非選択ビツト
線の前記貫通電流は、読み出し動作に必要な電流
ではないので、できる限り小さく抑えた方が良
い。本従来例に於て、前記貫通電流を小さくする
為には、前記相互コンダクタンスｇmp、ｇmt，
ｇmdを、予め設計された比ｇmp：ｇmt：ｇmd
を変えずに小さくしなければならない。ところ
が、ｇmt，ｇmdが小さくなると、メモリセルか
らビツト線へのデータ読み出し速度が遅くなつて
しまう。以上の様に、本従来例の如く構成された
メモリ回路に於ては、読み出し動作時に、ビツト
線終端のＰチヤネルトランジスタからメモリセル
へ流れる不要に大きな貫通電流が避けられず、故
に平均動作電流も大きくなると言う欠点があつ
た。
本発明の目的は、読み出し動作に於て、選択ワ
ード線を一定所要期間だけハイレベルとし、デー
タラツチ完了後は前記選択ワード線をロウレベル
とすることによつて、前記貫通電流を極力抑え、
十分小さな平均動作電流を実現する。メモリ回路
を提供することにある。
ード線を一定所要期間だけハイレベルとし、デー
タラツチ完了後は前記選択ワード線をロウレベル
とすることによつて、前記貫通電流を極力抑え、
十分小さな平均動作電流を実現する。メモリ回路
を提供することにある。
本発明による第一の態様によるメモリ回路は、
記憶素子と、該記憶素子とビツト線間に配置され
たトランスフアーゲートからなるメモリセルを有
するメモリ回路に於て、読み出しデータをラツチ
する手段と、ラツチ完了を検出する手段と、ラツ
チ完了検出信号により前記トランスフアーゲート
を遮断する手段とを兼ね備えたことを特徴とす
る。
記憶素子と、該記憶素子とビツト線間に配置され
たトランスフアーゲートからなるメモリセルを有
するメモリ回路に於て、読み出しデータをラツチ
する手段と、ラツチ完了を検出する手段と、ラツ
チ完了検出信号により前記トランスフアーゲート
を遮断する手段とを兼ね備えたことを特徴とす
る。
或るいは、本発明による第二の態様によるメモ
リ回路は、上記メモリ回路に於て、上記ビツト線
と電源間に抵抗を配置したことを特徴とする。
リ回路は、上記メモリ回路に於て、上記ビツト線
と電源間に抵抗を配置したことを特徴とする。
或るいは、本発明による第三の態様によるメモ
リ回路は、上記第一の態様のメモリ回路に於て、
上記ビツト線をプリチヤージする手段を備えたこ
とを特徴とする。
リ回路は、上記第一の態様のメモリ回路に於て、
上記ビツト線をプリチヤージする手段を備えたこ
とを特徴とする。
或るいは、本発明による第四の態様によるメモ
リ回路は、上記第一、又は第二、又は第三の態様
のメモリ回路に於て、上記記憶素子を、２つのイ
ンバータの一方の入力を他方の出力にそれぞれ接
続してなるフリツプフロツプ回路としたことを特
徴とする。
リ回路は、上記第一、又は第二、又は第三の態様
のメモリ回路に於て、上記記憶素子を、２つのイ
ンバータの一方の入力を他方の出力にそれぞれ接
続してなるフリツプフロツプ回路としたことを特
徴とする。
本発明の第一の実施例を第５図、第６図に示
す。まず、ブロツク図である第５図に従つて、本
実施例によるメモリ回路の構成について簡単に説
明する。本実施例は、前記従来例にデータラツチ
部３０１、ラツチ完了検出部３０２、ワード線制
御部３０３を追加したメモリ回路である。故に、
入力バツフア、アドレスデコーダ、Din及びDout
制御部の動作は前記従来例と同様である。データ
ラツチ部３０１は、読み出しデータをラツチす
る。ラツチ完了検出部３０２は、該ラツチの完了
を検出し、ワード線活性化信号φxを発生する。
ワード線制御部３０２は、該φxがハイレベルの
期間だけＸデコーダ１０２の出力Xiと同相な信
号Wiを出力する。
す。まず、ブロツク図である第５図に従つて、本
実施例によるメモリ回路の構成について簡単に説
明する。本実施例は、前記従来例にデータラツチ
部３０１、ラツチ完了検出部３０２、ワード線制
御部３０３を追加したメモリ回路である。故に、
入力バツフア、アドレスデコーダ、Din及びDout
制御部の動作は前記従来例と同様である。データ
ラツチ部３０１は、読み出しデータをラツチす
る。ラツチ完了検出部３０２は、該ラツチの完了
を検出し、ワード線活性化信号φxを発生する。
ワード線制御部３０２は、該φxがハイレベルの
期間だけＸデコーダ１０２の出力Xiと同相な信
号Wiを出力する。
第６図は、データラツチ部３０１、ラツチ完了
検出部３０２、ワード線制御部３０３の論理回路
図を示す。データラツチ部３０１は、トランスフ
アーゲートＱ３０１，Ｑ３０２、遅延回路３０
４、フリツプフロツプ３０５からなる。まず、チ
ツプイネーブルバツフア信号CE′の立ち上り後、
センスアンプ１０７によつて増幅された、データ
バス線DB，上の読み出しデータは、トラン
スフアーゲートＱ３０１，Ｑ３０２によつてラツ
チバス線LB，上に転送される。一方、前記
CE′の立ち上り後、遅延回路３０４で所要期間経
過後、フリツプフロツプ３０５が活性化され、同
時に、前記トランスフアーゲートＱ３０１，Ｑ３
０２は遮断される。この時、フリツプフロツプ３
０５は、ラツチバス線LB，LB上の読み出しデー
タをラツチする。ラツチ完了検出部３０２は、ラ
ツチバス線LB，上の電位の少なくとも一方が
ロウレベルになつた時、LB，のNAND出力
であるワード線活性化信号φxを立ち下げる。ワ
ード線制御部３０３は、前記φxを用いて、予め
Ｘデコーダ３０２で選択されたワード線の立ち上
り及び立ち下りを制御する。
検出部３０２、ワード線制御部３０３の論理回路
図を示す。データラツチ部３０１は、トランスフ
アーゲートＱ３０１，Ｑ３０２、遅延回路３０
４、フリツプフロツプ３０５からなる。まず、チ
ツプイネーブルバツフア信号CE′の立ち上り後、
センスアンプ１０７によつて増幅された、データ
バス線DB，上の読み出しデータは、トラン
スフアーゲートＱ３０１，Ｑ３０２によつてラツ
チバス線LB，上に転送される。一方、前記
CE′の立ち上り後、遅延回路３０４で所要期間経
過後、フリツプフロツプ３０５が活性化され、同
時に、前記トランスフアーゲートＱ３０１，Ｑ３
０２は遮断される。この時、フリツプフロツプ３
０５は、ラツチバス線LB，LB上の読み出しデー
タをラツチする。ラツチ完了検出部３０２は、ラ
ツチバス線LB，上の電位の少なくとも一方が
ロウレベルになつた時、LB，のNAND出力
であるワード線活性化信号φxを立ち下げる。ワ
ード線制御部３０３は、前記φxを用いて、予め
Ｘデコーダ３０２で選択されたワード線の立ち上
り及び立ち下りを制御する。
本実施例の読み出し動作時に於ける各部の波形
を第７図に示す。第７図は、第４図と同じく、ア
ドレスアクセスを例に採つている。アドレス出力
信号Ajが切り換わり、チツプイネーブル入力信
号CEが立ち上り、チツプイネーブルバツフア信
号CE′の立ち上によつて、Ｘデコーダ出力Xi及び
Ｙデコーダ出力Yjが切り換わる。一方、前記
CE′の立ち上りによつてワード線活性化信号φX
が立ち上り、従つて、ワード線信号Wiが立ち上
りる。この結果、ただ一つのワード線だけが選択
され、即ち、ハイレベルになつて、該ワード線に
接続されているメモリセルのデータがビツト線に
現われる。そして、既に確定されたＹデコーダ出
力Yjに従つて、ただ一つのセンスアンプだけが
活性化され、該センスアンプに接続されたビツト
線上のデータが、データバス線DB，に伝達
され、更にトランスフアゲートＱ３０１，Ｑ３０
２を介してラツチバス線LB，に伝達される。
その後、所要時間経過後、フリツプフロツプ３０
５が活性化され、前記LB，上のデータをラツ
チする。一方、ほぼ同時刻に前記LB，LBの電圧
レベルの変化をラツチ完了検出部３０２が検出し
て、前記φxが立ち下り、更には前記ワード線信
号Wiが立ち下る。その結果、メモリ内のトラン
スフアーゲートが遮断され、ビツト線終端のＰチ
ヤネルトランジスタからメモリセルへ流れる貫通
電流も遮断される。そして、ビツト線BL，BLは
共にVuレベルに向かう。
を第７図に示す。第７図は、第４図と同じく、ア
ドレスアクセスを例に採つている。アドレス出力
信号Ajが切り換わり、チツプイネーブル入力信
号CEが立ち上り、チツプイネーブルバツフア信
号CE′の立ち上によつて、Ｘデコーダ出力Xi及び
Ｙデコーダ出力Yjが切り換わる。一方、前記
CE′の立ち上りによつてワード線活性化信号φX
が立ち上り、従つて、ワード線信号Wiが立ち上
りる。この結果、ただ一つのワード線だけが選択
され、即ち、ハイレベルになつて、該ワード線に
接続されているメモリセルのデータがビツト線に
現われる。そして、既に確定されたＹデコーダ出
力Yjに従つて、ただ一つのセンスアンプだけが
活性化され、該センスアンプに接続されたビツト
線上のデータが、データバス線DB，に伝達
され、更にトランスフアゲートＱ３０１，Ｑ３０
２を介してラツチバス線LB，に伝達される。
その後、所要時間経過後、フリツプフロツプ３０
５が活性化され、前記LB，上のデータをラツ
チする。一方、ほぼ同時刻に前記LB，LBの電圧
レベルの変化をラツチ完了検出部３０２が検出し
て、前記φxが立ち下り、更には前記ワード線信
号Wiが立ち下る。その結果、メモリ内のトラン
スフアーゲートが遮断され、ビツト線終端のＰチ
ヤネルトランジスタからメモリセルへ流れる貫通
電流も遮断される。そして、ビツト線BL，BLは
共にVuレベルに向かう。
以上の説明から明らかな様に、本実施例に於て
ビツト線終端のＰチヤネルトランジスタからメモ
リセルへ流れる貫通電流は、読み出しに於て、ワ
ード線がハイレベルにある一定所要期間だけしか
流れない。一方、前記従来例に於ては、既に説明
した様に、該貫通電流が定常的に流れていて、平
均動作時電流を不要に大きくしていた。即ち、本
実施例は、前記従来例に於ての欠点である。メモ
リセルに流れる不要に大きな前記貫通電流を十分
に抑えられると言う、大きな利点を有する。仮
に、アドレスサイクルタイムが1000nsceで、ワー
ド線がハイレベルにある期間が20nsecとすれば、
前記貫通電流の平均値は、前記従来例の２％と言
う極めて小さなものになる。例えば、前記従来例
で25.6mAであつた該平均値は、本実施例の採用
により、25.6×0.02＝0.5mAとなる。
ビツト線終端のＰチヤネルトランジスタからメモ
リセルへ流れる貫通電流は、読み出しに於て、ワ
ード線がハイレベルにある一定所要期間だけしか
流れない。一方、前記従来例に於ては、既に説明
した様に、該貫通電流が定常的に流れていて、平
均動作時電流を不要に大きくしていた。即ち、本
実施例は、前記従来例に於ての欠点である。メモ
リセルに流れる不要に大きな前記貫通電流を十分
に抑えられると言う、大きな利点を有する。仮
に、アドレスサイクルタイムが1000nsceで、ワー
ド線がハイレベルにある期間が20nsecとすれば、
前記貫通電流の平均値は、前記従来例の２％と言
う極めて小さなものになる。例えば、前記従来例
で25.6mAであつた該平均値は、本実施例の採用
により、25.6×0.02＝0.5mAとなる。
本発明の第二の実施例を、第８図に示す。
本実施例は、上記第一の実施例に於けるメモリ
セルマトリツクス部１０５を、第８図に示すメモ
リセルマトリツクス部５０１で置き換えたメモリ
回路である。
セルマトリツクス部１０５を、第８図に示すメモ
リセルマトリツクス部５０１で置き換えたメモリ
回路である。
本実施例の読み出し動作時に於ける各部の波形
を第９図に示す。読み出し動作波形第９図は、第
４図及び第７図と同じく、アドレスアクセスを例
に採つている。
を第９図に示す。読み出し動作波形第９図は、第
４図及び第７図と同じく、アドレスアクセスを例
に採つている。
本実施例が前記第一の実施例と異なる点は、ワ
ード線信号Wiがハイレベルにある時、ブリーチ
ヤージ回路５０２が遮断状態となることである。
この様な構成によつて、前記従来例で述べた相互
コンダクタンスの比ｇmp：ｇmt：ｇmdを考慮
する必要がなくなり、回路設計が容易になると共
に、製造バラツキに対する余裕度も大きくなる。
ード線信号Wiがハイレベルにある時、ブリーチ
ヤージ回路５０２が遮断状態となることである。
この様な構成によつて、前記従来例で述べた相互
コンダクタンスの比ｇmp：ｇmt：ｇmdを考慮
する必要がなくなり、回路設計が容易になると共
に、製造バラツキに対する余裕度も大きくなる。
以上述べた様に、本発明は、選択ワード線を一
定所要期間だけハイレベルとし、データセンス完
了後は前記選択ワード線をロウレベルとすること
によつて、平均動作時電流を十分小さくする様な
メモリ回路を実現するものである。尚、前記各実
施例は、CMOS構成のメモリ回路に本発明を適
用した例であるが、NMOS構成のメモリ回路、
NMOS−CMOS混成のメモリ回路等に本発明を
適用することも可能である。その他、本発明の主
旨を満たす種々の応用例が可能であることは言う
までもない。
定所要期間だけハイレベルとし、データセンス完
了後は前記選択ワード線をロウレベルとすること
によつて、平均動作時電流を十分小さくする様な
メモリ回路を実現するものである。尚、前記各実
施例は、CMOS構成のメモリ回路に本発明を適
用した例であるが、NMOS構成のメモリ回路、
NMOS−CMOS混成のメモリ回路等に本発明を
適用することも可能である。その他、本発明の主
旨を満たす種々の応用例が可能であることは言う
までもない。
第１図ないし第３図は従来例のメモリ回路を示
す回路図、第４図はその読み出し動作を示す信号
波形図、第５図ないし第６図は本発明の第一の実
施例を示す回路図、第７図はその読み出し動作を
示す信号波形図、第８図は本発明の第二の実施例
を示す回路図、第９図はその読み出し動作を示す
信号波形図である。 １０１……入力バツフア、１０２……Ｘアドレ
スデコーダ部、１０３……Ｙアドレスデコーダ
部、１０４……Din制御部、１０５……メモリセ
ルマトリツクス部、１０６……Dout制御部、１
０７……センスアンプ、１０８……Ｙスイツチ回
路、１０９……メモリセル、３０１……データラ
ツチ部、３０２……ラツチ完了検出部、３０３…
…ワード線制御部、３０４……遅延回路、３０５
……フリツプフロツプ、５０１……メモリセルマ
トリツクス部、５０２……プリチヤージ回路、５
０３……遅延回路、２０１，４０１０６０１……
アドレス入力信号Ai、２０２，４０２，６０２
……チツプイネーブル入力信号CE、２０３，４
０３，６０３……チツプイネーブル入力バツフア
信号CE′、２０４，４０４，６０４……Ｘデコー
ダ出力（選択）、２０５，４０５，６０５……Ｘ
デコーダ出力（非選択）、２０６，４０６，６０
６……Ｙデコーダ出力（選択）、２０７，４０７，
６０７……Ｙデコーダ出力（非選択）、４０８，
６０８……ワード線活性化信号φx、４０９，６
０９……ワード線信号Wi（選択）、２０８，４１
０，６１０……ビツト線BL、２０９，４１１，
６１１……ビツト線BL、２１０，４１２，６１
２……データバス線DB、２１１，４１３，６１
３……データバス線DB、４１４，６１４……ラ
ツチバス線LB、４１５，６１５……ラツチバス
線LB。
す回路図、第４図はその読み出し動作を示す信号
波形図、第５図ないし第６図は本発明の第一の実
施例を示す回路図、第７図はその読み出し動作を
示す信号波形図、第８図は本発明の第二の実施例
を示す回路図、第９図はその読み出し動作を示す
信号波形図である。 １０１……入力バツフア、１０２……Ｘアドレ
スデコーダ部、１０３……Ｙアドレスデコーダ
部、１０４……Din制御部、１０５……メモリセ
ルマトリツクス部、１０６……Dout制御部、１
０７……センスアンプ、１０８……Ｙスイツチ回
路、１０９……メモリセル、３０１……データラ
ツチ部、３０２……ラツチ完了検出部、３０３…
…ワード線制御部、３０４……遅延回路、３０５
……フリツプフロツプ、５０１……メモリセルマ
トリツクス部、５０２……プリチヤージ回路、５
０３……遅延回路、２０１，４０１０６０１……
アドレス入力信号Ai、２０２，４０２，６０２
……チツプイネーブル入力信号CE、２０３，４
０３，６０３……チツプイネーブル入力バツフア
信号CE′、２０４，４０４，６０４……Ｘデコー
ダ出力（選択）、２０５，４０５，６０５……Ｘ
デコーダ出力（非選択）、２０６，４０６，６０
６……Ｙデコーダ出力（選択）、２０７，４０７，
６０７……Ｙデコーダ出力（非選択）、４０８，
６０８……ワード線活性化信号φx、４０９，６
０９……ワード線信号Wi（選択）、２０８，４１
０，６１０……ビツト線BL、２０９，４１１，
６１１……ビツト線BL、２１０，４１２，６１
２……データバス線DB、２１１，４１３，６１
３……データバス線DB、４１４，６１４……ラ
ツチバス線LB、４１５，６１５……ラツチバス
線LB。
Claims (1)
- １ 記憶素子と、該記憶素子と各対のビツト線間
に配置され、ワード線によつて制御され、該ワー
ド線が選択されている時に導通状態となる第１の
トランスフアーゲートからなるメモリセルを有す
るメモリ回路において、データバスと、各対のビ
ツト線毎に設けられ、該データバスに選択的にメ
モリセルの読み出しデータを増幅して伝達するセ
ンスアンプと、データラツチ用フリツプフロツプ
と、前記データバスに伝達された読み出しデータ
を前記データラツチ用フリツプフロツプへ伝達す
る第２のトランスフアーゲートと、チツプイネー
ブル信号が活性化されてから所定の遅延時間後に
前記第２のトランスフアーゲートを導通状態から
非導通状態にするとともに前記データラツチ用フ
リツプフロツプを非活性状態から活性状態にする
制御手段と、前記フリツプフロツプでのデータの
ラツチが完了した時にラツチ完了検出信号を発生
する手段と、前記ラツチ完了信号により、選択さ
れたワード線を非選択状態とする手段とを備えた
ことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181091A JPS6074194A (ja) | 1983-09-29 | 1983-09-29 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181091A JPS6074194A (ja) | 1983-09-29 | 1983-09-29 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074194A JPS6074194A (ja) | 1985-04-26 |
| JPH0449198B2 true JPH0449198B2 (ja) | 1992-08-10 |
Family
ID=16094664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181091A Granted JPS6074194A (ja) | 1983-09-29 | 1983-09-29 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074194A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653543B2 (en) | 2002-03-07 | 2003-11-25 | Charles J. Kulas | Musical instrument tuner with configurable display |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061986A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6061985A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1983
- 1983-09-29 JP JP58181091A patent/JPS6074194A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061986A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6061985A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074194A (ja) | 1985-04-26 |
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