JPH11110971A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH11110971A JPH11110971A JP10209055A JP20905598A JPH11110971A JP H11110971 A JPH11110971 A JP H11110971A JP 10209055 A JP10209055 A JP 10209055A JP 20905598 A JP20905598 A JP 20905598A JP H11110971 A JPH11110971 A JP H11110971A
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- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/14—Dummy cell management; Sense reference voltage generators
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データセンシングの耐ノイズ性を向上させる
ことの可能な半導体メモリ装置を提供すること。 【解決手段】 半導体メモリ装置は、一方向に沿って形
成されるビットラインＢＬ0〜ＢＬNと、同ビットライン
ＢＬと直交する方向に沿って形成されるワードラインＷ
Ｌ0〜ＷＬNと、ビットラインＢＬとワードラインＷＬと
の交叉点に形成されるメモリセル４１と、ダミーセル４
３と、メモリセル４１のデータをセンシングする上部及
び下部センスアンプ４５，４７と、両アンプ４５，４７
の出力端子に接続される入出力パッド４９とを備える。
ダミーセル４３は、ビットラインＢＬN- 1，ＢＬN間に
おいてワードラインＷＬと接続されている。上部センス
アンプ４５は、ビットラインＢＬN- 1を介してローレベ
ルの基準電圧と、ビットライン電圧とを入力する。下部
センスアンプ４７は、ビットラインＢＬNを介したハイ
レベルの基準電圧と、ビットライン電圧とを入力する。
ことの可能な半導体メモリ装置を提供すること。 【解決手段】 半導体メモリ装置は、一方向に沿って形
成されるビットラインＢＬ0〜ＢＬNと、同ビットライン
ＢＬと直交する方向に沿って形成されるワードラインＷ
Ｌ0〜ＷＬNと、ビットラインＢＬとワードラインＷＬと
の交叉点に形成されるメモリセル４１と、ダミーセル４
３と、メモリセル４１のデータをセンシングする上部及
び下部センスアンプ４５，４７と、両アンプ４５，４７
の出力端子に接続される入出力パッド４９とを備える。
ダミーセル４３は、ビットラインＢＬN- 1，ＢＬN間に
おいてワードラインＷＬと接続されている。上部センス
アンプ４５は、ビットラインＢＬN- 1を介してローレベ
ルの基準電圧と、ビットライン電圧とを入力する。下部
センスアンプ４７は、ビットラインＢＬNを介したハイ
レベルの基準電圧と、ビットライン電圧とを入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、特に単一ビットライン構造を有する半導体メモ
リ装置に関する。
に関し、特に単一ビットライン構造を有する半導体メモ
リ装置に関する。
【０００２】
【従来の技術】図１は、一般的な単一ビットラインを有
するＳＲＡＭ(Static RAM)の回路図である。
するＳＲＡＭ(Static RAM)の回路図である。
【０００３】一般的なＳＲＡＭは、図１に示すように、
一方向に沿って形成される複数個のビットラインＢＬ0
〜ＢＬNと、前記各ビットラインＢＬ0〜ＢＬNと直交す
る方向に沿って形成される複数個のワードラインＷＬ0
〜ＷＬNと、各ビットラインＢＬとワードラインＷＬと
の交叉点に形成されるメモリセル(MC; Memory cell)
と、各ビットラインＢＬを介して該メモリセルに格納さ
れているデータをセンシングする複数個のセンスアンプ
ＳＡ0〜ＳＡNとを備える。任意のワードラインＷＬにハ
イ信号が印加され、該ワードラインＷＬに接続されたメ
モリセルがオンされることにより、メモリセルに格納さ
れているデータが該ビットラインＢＬを介して出力され
る。メモリセルから出力されるデータは、該ビットライ
ンＢＬに接続されたセンスアンプによりデータ０或いは
１であるとセンシングされる。
一方向に沿って形成される複数個のビットラインＢＬ0
〜ＢＬNと、前記各ビットラインＢＬ0〜ＢＬNと直交す
る方向に沿って形成される複数個のワードラインＷＬ0
〜ＷＬNと、各ビットラインＢＬとワードラインＷＬと
の交叉点に形成されるメモリセル(MC; Memory cell)
と、各ビットラインＢＬを介して該メモリセルに格納さ
れているデータをセンシングする複数個のセンスアンプ
ＳＡ0〜ＳＡNとを備える。任意のワードラインＷＬにハ
イ信号が印加され、該ワードラインＷＬに接続されたメ
モリセルがオンされることにより、メモリセルに格納さ
れているデータが該ビットラインＢＬを介して出力され
る。メモリセルから出力されるデータは、該ビットライ
ンＢＬに接続されたセンスアンプによりデータ０或いは
１であるとセンシングされる。
【０００４】一般に、マルチポートＳＲＡＭは１つのセ
ルに多数のビットラインＢＬを有する。この多数のビッ
トラインＢＬを有するＳＲＡＭで単一のビットラインＢ
Ｌのみを使用する場合にはデータのセンシングが不安定
となる。
ルに多数のビットラインＢＬを有する。この多数のビッ
トラインＢＬを有するＳＲＡＭで単一のビットラインＢ
Ｌのみを使用する場合にはデータのセンシングが不安定
となる。
【０００５】以下、従来の半導体メモリ装置を添付図面
に基づいて説明する。図２は図１をさらに詳細に示す半
導体メモリ装置の回路図である。図２に示すように、ビ
ットラインＢＬ及びバーＢＬと、ビットラインＢＬの一
端に接続されるビットラインプルアップトランジスタ２
１と、ビットラインバーＢＬの一端に接続されるバービ
ットラインプルアップトランジスタ２１ａと、前記ビッ
トラインＢＬに接続されるメモリセル２３と、ビットラ
インＢＬ及びバーＢＬに入力されるデータをイコライズ
してセンシングするセンスアンプ２５とを備える。
に基づいて説明する。図２は図１をさらに詳細に示す半
導体メモリ装置の回路図である。図２に示すように、ビ
ットラインＢＬ及びバーＢＬと、ビットラインＢＬの一
端に接続されるビットラインプルアップトランジスタ２
１と、ビットラインバーＢＬの一端に接続されるバービ
ットラインプルアップトランジスタ２１ａと、前記ビッ
トラインＢＬに接続されるメモリセル２３と、ビットラ
インＢＬ及びバーＢＬに入力されるデータをイコライズ
してセンシングするセンスアンプ２５とを備える。
【０００６】ここで、前記プルアップトランジスタ２
１、２１ａは同一の構成をなし、それぞれ第１〜第３ト
ランジスタＱ１〜Ｑ３からなる。第１トランジスタＱ１
のゲート及びソースが電源電圧端子Ｖccに接続されてい
る。第２トランジスタＱ２のゲートは、セルプレートか
ら信号を入力するために同セルプレートに接続され、第
２トランジスタＱ２のドレインは前記第１トランジスタ
Ｑ１のドレインに接続されている。第３トランジスタＱ
３のゲートは電源電圧端子Ｖccに接続され、第３トラン
ジスタＱ３のドレインは第２トランジスタＱ２のドレイ
ンに接続されている。そして、前記センスアンプ２５の
入力端子には、ビットラインＢＬ及びバーＢＬに入力さ
れるデータをイコライズする第４トランジスタＱ４が接
続されている。ここで、前記センスアンプ２５は差動セ
ンスアンプであり、その一方の端子は前記第４トランジ
スタＱ４のドレイン端子に接続され、他方の端子はソー
ス端子に接続されている。
１、２１ａは同一の構成をなし、それぞれ第１〜第３ト
ランジスタＱ１〜Ｑ３からなる。第１トランジスタＱ１
のゲート及びソースが電源電圧端子Ｖccに接続されてい
る。第２トランジスタＱ２のゲートは、セルプレートか
ら信号を入力するために同セルプレートに接続され、第
２トランジスタＱ２のドレインは前記第１トランジスタ
Ｑ１のドレインに接続されている。第３トランジスタＱ
３のゲートは電源電圧端子Ｖccに接続され、第３トラン
ジスタＱ３のドレインは第２トランジスタＱ２のドレイ
ンに接続されている。そして、前記センスアンプ２５の
入力端子には、ビットラインＢＬ及びバーＢＬに入力さ
れるデータをイコライズする第４トランジスタＱ４が接
続されている。ここで、前記センスアンプ２５は差動セ
ンスアンプであり、その一方の端子は前記第４トランジ
スタＱ４のドレイン端子に接続され、他方の端子はソー
ス端子に接続されている。
【０００７】この種の従来の半導体メモリ装置におい
て、プルアップトランジスタ２１又は２１ａの第１トラ
ンジスタＱ１がオンされると、Ａ点はＶcc−Ｖthのレベ
ルにプリチャージされる。このとき、セルプレートが選
択されると、第２トランジスタＱ２がオンされ、ビット
ラインＢＬはＶcc−Ｖth−△Ｖのレベルにプリチャージ
される。そして、ビットラインＢＬの電位とビットライ
ンバーＢＬの電位とは前記第４トランジスタＱ４により
イコライズされ、実際のビットラインＢＬのプリチャー
ジレベルはＶcc−Ｖth−△Ｖ／２に維持される。このと
き、前記ビットラインＢＬのプリチャージレベルが基準
レベルとなる。
て、プルアップトランジスタ２１又は２１ａの第１トラ
ンジスタＱ１がオンされると、Ａ点はＶcc−Ｖthのレベ
ルにプリチャージされる。このとき、セルプレートが選
択されると、第２トランジスタＱ２がオンされ、ビット
ラインＢＬはＶcc−Ｖth−△Ｖのレベルにプリチャージ
される。そして、ビットラインＢＬの電位とビットライ
ンバーＢＬの電位とは前記第４トランジスタＱ４により
イコライズされ、実際のビットラインＢＬのプリチャー
ジレベルはＶcc−Ｖth−△Ｖ／２に維持される。このと
き、前記ビットラインＢＬのプリチャージレベルが基準
レベルとなる。
【０００８】ここで、読み取ろうとするワードラインＷ
Ｌが選択されハイ信号が入力されると、ビットラインＢ
Ｌのプリチャージレベルは以下のように変化する。すな
わち、図２に示すワードラインＷＬにハイ信号が印加さ
れるときの前記メモリセル２３の状態がハイである場合
には、ビットラインＢＬのプリチャージレベルがＶcc−
Ｖth−△Ｖ／２＋△Ｖ1に維持される。そして、メモリ
セル２３の状態がローである場合には、ビットラインＢ
ＬがＶcc−Ｖth−△Ｖ／２−△Ｖ1に維持される。
Ｌが選択されハイ信号が入力されると、ビットラインＢ
Ｌのプリチャージレベルは以下のように変化する。すな
わち、図２に示すワードラインＷＬにハイ信号が印加さ
れるときの前記メモリセル２３の状態がハイである場合
には、ビットラインＢＬのプリチャージレベルがＶcc−
Ｖth−△Ｖ／２＋△Ｖ1に維持される。そして、メモリ
セル２３の状態がローである場合には、ビットラインＢ
ＬがＶcc−Ｖth−△Ｖ／２−△Ｖ1に維持される。
【０００９】かかる従来の半導体メモリ装置を用いてデ
ータをセンシングする場合、センスアンプ２５が差動セ
ンスアンプであることから、ビットラインＢＬのハイレ
ベル値がＶcc−Ｖth−△Ｖ／２＋△Ｖ1、基準レベルが
Ｖcc−Ｖth−△Ｖ／２であるため実際のビットライン電
圧のスイング(基準レベルに対する電位の変化量)は△Ｖ
1となる。同様に、ビットラインＢＬのローレベル値が
Ｖcc−Ｖth−△Ｖ／２−△Ｖ1であるため電圧のスイン
グはやはり△Ｖ1となる。
ータをセンシングする場合、センスアンプ２５が差動セ
ンスアンプであることから、ビットラインＢＬのハイレ
ベル値がＶcc−Ｖth−△Ｖ／２＋△Ｖ1、基準レベルが
Ｖcc−Ｖth−△Ｖ／２であるため実際のビットライン電
圧のスイング(基準レベルに対する電位の変化量)は△Ｖ
1となる。同様に、ビットラインＢＬのローレベル値が
Ｖcc−Ｖth−△Ｖ／２−△Ｖ1であるため電圧のスイン
グはやはり△Ｖ1となる。
【００１０】図３は従来の半導体メモリ装置によるビッ
トライン電圧のスイングを示すタイミングチャートであ
る。図３に示すように、セルプレートが選択され、ワー
ドラインＷＬにハイレベルの信号が印加されると、ビッ
トラインＢＬのプリチャージレベルはＶcc−Ｖth−△Ｖ
／２となる。このとき、メモリセル２３の状態がハイで
あれば前記ビットラインＢＬのプリチャージレベルはＶ
cc−Ｖth−△Ｖ／２＋△Ｖ1に維持される。そして、メ
モリセル２３の状態がローであれば前記ビットラインＢ
ＬのプリチャージレベルはＶcc−Ｖth−△Ｖ／２−△Ｖ
1に維持される。
トライン電圧のスイングを示すタイミングチャートであ
る。図３に示すように、セルプレートが選択され、ワー
ドラインＷＬにハイレベルの信号が印加されると、ビッ
トラインＢＬのプリチャージレベルはＶcc−Ｖth−△Ｖ
／２となる。このとき、メモリセル２３の状態がハイで
あれば前記ビットラインＢＬのプリチャージレベルはＶ
cc−Ｖth−△Ｖ／２＋△Ｖ1に維持される。そして、メ
モリセル２３の状態がローであれば前記ビットラインＢ
ＬのプリチャージレベルはＶcc−Ｖth−△Ｖ／２−△Ｖ
1に維持される。
【００１１】よって、セルプレートが選択されてワード
ラインＷＬにハイレベルの信号が印加されるときのビッ
トラインＢＬのプリチャージレベルが基準レベルとなる
ので、前記基準レベルと前記メモリセル２３の状態に応
じたプリチャージレベルとの電位差は△Ｖ1となる。
ラインＷＬにハイレベルの信号が印加されるときのビッ
トラインＢＬのプリチャージレベルが基準レベルとなる
ので、前記基準レベルと前記メモリセル２３の状態に応
じたプリチャージレベルとの電位差は△Ｖ1となる。
【００１２】
【発明が解決しようとする課題】しかし、上記のような
従来の半導体メモリ装置は以下のような問題点があっ
た。
従来の半導体メモリ装置は以下のような問題点があっ
た。
【００１３】すなわち、ビットラインＢＬの△Ｖ1のハ
ーフセルにてスイングするようになるため、ダブルビッ
トラインＢＬのフルセルにてスイングするときよりもセ
ンシング動作が遥かに不安定である。このため、ビット
ラインＢＬがノイズの影響を受ける場合、誤ったデータ
のセンシングが行われる。
ーフセルにてスイングするようになるため、ダブルビッ
トラインＢＬのフルセルにてスイングするときよりもセ
ンシング動作が遥かに不安定である。このため、ビット
ラインＢＬがノイズの影響を受ける場合、誤ったデータ
のセンシングが行われる。
【００１４】本発明は、上記の問題点を解決するために
なされたものであり、ダミーセルを用いて、ダブルビッ
トラインを使用する時と同様に、フルセルにてスイング
することにより、データセンシングの耐ノイズ性を向上
させることの可能な半導体メモリ装置を提供することに
ある。
なされたものであり、ダミーセルを用いて、ダブルビッ
トラインを使用する時と同様に、フルセルにてスイング
することにより、データセンシングの耐ノイズ性を向上
させることの可能な半導体メモリ装置を提供することに
ある。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の発明では、一方向に沿ってに形
成されるＮ個のビットラインと、前記ビットラインとほ
ぼ直交する方向に沿って形成される複数個のワードライ
ンと、前記各ビットラインと各ワードラインとの交叉点
に形成されるメモリセルと、前記ビットラインのうちＮ
−１番目のビットラインとＮ番目のビットラインとの間
においてワードラインと接続されるダミーセルと、前記
Ｎ−１番目のビットラインを介して印加され第１のレベ
ルを有する基準電圧と、関連するビットラインを介して
印加される電圧とを入力してメモリセルのデータをセン
シングする第１のセンスアンプと、前記Ｎ番目のビット
ラインを介して印加され第２のレベルを有する基準電圧
と、関連するビットラインを介して印加される電圧とを
入力してメモリセルのデータをセンシングする第２のセ
ンスアンプと、前記第１及び第２のセンスアンプの出力
端子に接続される入出力パッドとを備えることを特徴と
する。
めに、請求項１に記載の発明では、一方向に沿ってに形
成されるＮ個のビットラインと、前記ビットラインとほ
ぼ直交する方向に沿って形成される複数個のワードライ
ンと、前記各ビットラインと各ワードラインとの交叉点
に形成されるメモリセルと、前記ビットラインのうちＮ
−１番目のビットラインとＮ番目のビットラインとの間
においてワードラインと接続されるダミーセルと、前記
Ｎ−１番目のビットラインを介して印加され第１のレベ
ルを有する基準電圧と、関連するビットラインを介して
印加される電圧とを入力してメモリセルのデータをセン
シングする第１のセンスアンプと、前記Ｎ番目のビット
ラインを介して印加され第２のレベルを有する基準電圧
と、関連するビットラインを介して印加される電圧とを
入力してメモリセルのデータをセンシングする第２のセ
ンスアンプと、前記第１及び第２のセンスアンプの出力
端子に接続される入出力パッドとを備えることを特徴と
する。
【００１６】請求項２に記載の発明では、前記第１及び
第２のレベルの基準電圧は前記ダミーセルにより決定さ
れることを特徴とする。請求項３に記載の発明では、前
記Ｎ番目のビットラインとＮ−１番目のビットラインと
の間には、関連するビットラインと前記Ｎ−１番目及び
Ｎ番目のビットラインとの間のプリチャージレベルをイ
コライズするトランジスタが接続されることを特徴とす
る。
第２のレベルの基準電圧は前記ダミーセルにより決定さ
れることを特徴とする。請求項３に記載の発明では、前
記Ｎ番目のビットラインとＮ−１番目のビットラインと
の間には、関連するビットラインと前記Ｎ−１番目及び
Ｎ番目のビットラインとの間のプリチャージレベルをイ
コライズするトランジスタが接続されることを特徴とす
る。
【００１７】
【発明の実施の形態】以下、本発明の一実施形態に従う
半導体メモリ装置を添付図面に基づき説明する。
半導体メモリ装置を添付図面に基づき説明する。
【００１８】図４は本実施形態の半導体メモリ装置を示
す回路図である。図４に示すように、半導体メモリ装置
は、ワードラインＷＬ0〜ＷＬNと、ビットラインＢＬ0
〜ＢＬNとメモリセル（ＭＣ）４１と、ダミーセル４３
と、上部及び下部センスアンプ４５，４７と、入出力パ
ッド４９とを備える。ワードラインＷＬは一方向に沿っ
て形成され、ビットラインＢＬ0〜ＢＬNは前記ワードラ
インＷＬと交叉する方向に沿って形成される。メモリセ
ル４１は、前記各々のビットラインＢＬとワードライン
ＷＬとの交叉点に形成されている。ダミーセル４３は、
前記ビットラインのうちＮ−１番目のビットラインＢＬ
N- 1とＮ番目のビットラインＢＬNとの間に各々のワー
ドラインＷＬに接続され、ハイ及びロー基準レベルを出
力する。第１のセンスアンプとしての上部センスアンプ
４５はトランジスタＱ３１，Ｑ３２を含み、該当メモリ
セル４１のデータをセンシングするために、トランジス
タＱ３１のゲートにはビットラインＢＬの電圧レベルが
入力され、トランジスタＱ３２のゲートにはダミーセル
４３からのロー基準レベルが入力される。第２のセンス
アンプとしての下部センスアンプ４７はトランジスタＱ
３１，Ｑ３２を含み、該当メモリセル４１のデータをセ
ンシングするために、トランジスタＱ３１のゲートには
ビットラインＢＬの電圧レベルが入力され、トランジス
タＱ３２のゲートにはダミーセル４３からのハイ基準レ
ベルが入力される。入出力パッド４９は、各センスアン
プ４５、４７の出力端子に接続されている。
す回路図である。図４に示すように、半導体メモリ装置
は、ワードラインＷＬ0〜ＷＬNと、ビットラインＢＬ0
〜ＢＬNとメモリセル（ＭＣ）４１と、ダミーセル４３
と、上部及び下部センスアンプ４５，４７と、入出力パ
ッド４９とを備える。ワードラインＷＬは一方向に沿っ
て形成され、ビットラインＢＬ0〜ＢＬNは前記ワードラ
インＷＬと交叉する方向に沿って形成される。メモリセ
ル４１は、前記各々のビットラインＢＬとワードライン
ＷＬとの交叉点に形成されている。ダミーセル４３は、
前記ビットラインのうちＮ−１番目のビットラインＢＬ
N- 1とＮ番目のビットラインＢＬNとの間に各々のワー
ドラインＷＬに接続され、ハイ及びロー基準レベルを出
力する。第１のセンスアンプとしての上部センスアンプ
４５はトランジスタＱ３１，Ｑ３２を含み、該当メモリ
セル４１のデータをセンシングするために、トランジス
タＱ３１のゲートにはビットラインＢＬの電圧レベルが
入力され、トランジスタＱ３２のゲートにはダミーセル
４３からのロー基準レベルが入力される。第２のセンス
アンプとしての下部センスアンプ４７はトランジスタＱ
３１，Ｑ３２を含み、該当メモリセル４１のデータをセ
ンシングするために、トランジスタＱ３１のゲートには
ビットラインＢＬの電圧レベルが入力され、トランジス
タＱ３２のゲートにはダミーセル４３からのハイ基準レ
ベルが入力される。入出力パッド４９は、各センスアン
プ４５、４７の出力端子に接続されている。
【００１９】ここで、Ｎ番目のビットラインＢＬNとＮ
−１番目のビットＢＬN-1との間には両ビットラインＢ
ＬN，ＢＬN-1のプリチャージレベルをイコライズ（Ｅ
Ｑ）するトランジスタＱ１１が接続されている。そし
て、前記Ｎ番目のビットラインＢＬN及びＮ−１番目の
ビットラインＢＬN-1を基準ビットラインとする。
−１番目のビットＢＬN-1との間には両ビットラインＢ
ＬN，ＢＬN-1のプリチャージレベルをイコライズ（Ｅ
Ｑ）するトランジスタＱ１１が接続されている。そし
て、前記Ｎ番目のビットラインＢＬN及びＮ−１番目の
ビットラインＢＬN-1を基準ビットラインとする。
【００２０】このようにして構成された半導体メモリ装
置のダミーセル４３は以下のように構成されている。ダ
ミーセル４３は、一ワードラインＷＬに各ゲートが接続
されるとともに、各ソースが互いに異なるビットライン
ＢＬN，ＢＬN-1に接続される２つのトランジスタＱ２
１、Ｑ２２と、電源電圧端子Ｖccに各ゲートが接続され
るとともに、前記２つのトランジスタＱ２１、Ｑ２２の
ドレインにそれぞれドレインが接続される２つのトラン
ジスタＱ２３、Ｑ２４とから構成される。ここで、前記
トランジスタＱ２１のソースは前記Ｎ−１番目のビット
ラインＢＬN-1に接続され、前記トランジスタＱ２２の
ソースはＮ番目のビットラインＢＬNに接続されてい
る。
置のダミーセル４３は以下のように構成されている。ダ
ミーセル４３は、一ワードラインＷＬに各ゲートが接続
されるとともに、各ソースが互いに異なるビットライン
ＢＬN，ＢＬN-1に接続される２つのトランジスタＱ２
１、Ｑ２２と、電源電圧端子Ｖccに各ゲートが接続され
るとともに、前記２つのトランジスタＱ２１、Ｑ２２の
ドレインにそれぞれドレインが接続される２つのトラン
ジスタＱ２３、Ｑ２４とから構成される。ここで、前記
トランジスタＱ２１のソースは前記Ｎ−１番目のビット
ラインＢＬN-1に接続され、前記トランジスタＱ２２の
ソースはＮ番目のビットラインＢＬNに接続されてい
る。
【００２１】このようにして構成されたダミーセル４３
は、前記Ｎ−１番目のビットライン（第１の基準ビット
ライン）ＢＬN-1を介して第１のレベルとしてのロー基
準レベルを前記上部センスアンプ４５へ出力し、Ｎ番目
のビットライン（第２の基準ビットライン）ＢＬNを介
して第２のレベルとしてのハイ基準レベルを前記下部セ
ンスアンプ４７へ出力する。
は、前記Ｎ−１番目のビットライン（第１の基準ビット
ライン）ＢＬN-1を介して第１のレベルとしてのロー基
準レベルを前記上部センスアンプ４５へ出力し、Ｎ番目
のビットライン（第２の基準ビットライン）ＢＬNを介
して第２のレベルとしてのハイ基準レベルを前記下部セ
ンスアンプ４７へ出力する。
【００２２】ここで、前記上部及び下部センスアンプ４
５，４７をさらに詳細に説明する。まず、本発明の上部
センスアンプ４５及び下部センスアンプ４７は同一の構
成を有し、上部センスアンプ４５はハイレベルを出力
し、下部センスアンプ４７はローレベルを出力する。
５，４７をさらに詳細に説明する。まず、本発明の上部
センスアンプ４５及び下部センスアンプ４７は同一の構
成を有し、上部センスアンプ４５はハイレベルを出力
し、下部センスアンプ４７はローレベルを出力する。
【００２３】図４に示すように、本発明による上部セン
スアンプ４５は、トランジスタＱ３１〜Ｑ３７と、第１
及び第２トランスファゲート４９ａ，４９ｂとを含む。
トランジスタＱ３１は、ビットラインＢＬのプリチャー
ジレベルによってオン／オフされる。トランジスタＱ３
２ゲートには、前記ダミーセル４３から供給されるロー
基準レベルが入力される。トランジスタＱ３３のゲート
は前記トランジスタＱ３１のドレインに接続され、トラ
ンジスタＱ３３のドレインは前記トランジスタＱ３２の
ドレインに接続されている。トランジスタＱ３４のゲー
トは、前記トランジスタＱ３２のドレインに接続される
とともに、トランジスタＱ３４のドレインは前記トラン
ジスタＱ３１のドレインに接続されている。第１トラン
スファゲート４９ａは、前記トランジスタＱ３１のゲー
トとトランジスタＱ３２のゲートとの間に並列に接続さ
れている。第２トランスファゲート４９ｂは、前記トラ
ンジスタＱ３１のドレインとトランジスタＱ３２のドレ
インとの間に並列に接続されている。トランジスタＱ３
５は、前記トランジスタＱ３１のソースとトランジスタ
Ｑ３２のソースとから分岐して接続されている。トラン
ジスタＱ３６のソースは、前記電源電圧端子に接続され
るとともに、トランジスタＱ３６のドレインは前記トラ
ンジスタＱ３３のゲートに接続されている。トランジス
タＱ３７のソースは電源電圧端子に接続され、トランジ
スタＱ３７のドレインは前記トランジスタＱ３４のゲー
トに接続されている。
スアンプ４５は、トランジスタＱ３１〜Ｑ３７と、第１
及び第２トランスファゲート４９ａ，４９ｂとを含む。
トランジスタＱ３１は、ビットラインＢＬのプリチャー
ジレベルによってオン／オフされる。トランジスタＱ３
２ゲートには、前記ダミーセル４３から供給されるロー
基準レベルが入力される。トランジスタＱ３３のゲート
は前記トランジスタＱ３１のドレインに接続され、トラ
ンジスタＱ３３のドレインは前記トランジスタＱ３２の
ドレインに接続されている。トランジスタＱ３４のゲー
トは、前記トランジスタＱ３２のドレインに接続される
とともに、トランジスタＱ３４のドレインは前記トラン
ジスタＱ３１のドレインに接続されている。第１トラン
スファゲート４９ａは、前記トランジスタＱ３１のゲー
トとトランジスタＱ３２のゲートとの間に並列に接続さ
れている。第２トランスファゲート４９ｂは、前記トラ
ンジスタＱ３１のドレインとトランジスタＱ３２のドレ
インとの間に並列に接続されている。トランジスタＱ３
５は、前記トランジスタＱ３１のソースとトランジスタ
Ｑ３２のソースとから分岐して接続されている。トラン
ジスタＱ３６のソースは、前記電源電圧端子に接続され
るとともに、トランジスタＱ３６のドレインは前記トラ
ンジスタＱ３３のゲートに接続されている。トランジス
タＱ３７のソースは電源電圧端子に接続され、トランジ
スタＱ３７のドレインは前記トランジスタＱ３４のゲー
トに接続されている。
【００２４】ここで、前記トランジスタＱ３３、Ｑ３
４、Ｑ３６、Ｑ３７はＰ型トランジスタである。前記上
部センスアンプ４５の出力端子はトランジスタＱ３２の
ソースと前記トランジスタＱ３３のドレインとの間に形
成されている。
４、Ｑ３６、Ｑ３７はＰ型トランジスタである。前記上
部センスアンプ４５の出力端子はトランジスタＱ３２の
ソースと前記トランジスタＱ３３のドレインとの間に形
成されている。
【００２５】そして、下部センスアンプ４７は、前述し
たように前記上部センスアンプ４５の構成と同一であ
る。このような上部センスアンプ４５は、前記トランジ
スタＱ３１、Ｑ３２間に充分な電位差、即ち差動電圧が
生じるときセンシング動作を行う。
たように前記上部センスアンプ４５の構成と同一であ
る。このような上部センスアンプ４５は、前記トランジ
スタＱ３１、Ｑ３２間に充分な電位差、即ち差動電圧が
生じるときセンシング動作を行う。
【００２６】すなわち、上部センスアンプ４５は、該ビ
ットラインＢＬのプリチャージレベルとダミーセル４３
から出力される基準ローレベルとを入力することにより
△Ｖの電位差が発生すると「ハイ」データを出力する。
ここで、該ビットラインＢＬのプリチャージレベルが前
記ダミーセル４３から出力される基準ローレベルと同一
である場合には、電位差が発生しないため上部センスア
ンプ４５はセンシングを行わない。
ットラインＢＬのプリチャージレベルとダミーセル４３
から出力される基準ローレベルとを入力することにより
△Ｖの電位差が発生すると「ハイ」データを出力する。
ここで、該ビットラインＢＬのプリチャージレベルが前
記ダミーセル４３から出力される基準ローレベルと同一
である場合には、電位差が発生しないため上部センスア
ンプ４５はセンシングを行わない。
【００２７】一方、下部センスアンプ４７は、該ビット
ラインＢＬのプリチャージレベルとダミーセル４３から
出力される基準ハイレベルとを入力して「ロー」データ
を出力する。ここで、該ビットラインＢＬのプリチャー
ジレベルが前記ダミーセル４３から出力される基準ハイ
レベルと同一である場合には、上部センスアンプ４５と
同様に電位差が発生しないためセンシングを行わない。
ラインＢＬのプリチャージレベルとダミーセル４３から
出力される基準ハイレベルとを入力して「ロー」データ
を出力する。ここで、該ビットラインＢＬのプリチャー
ジレベルが前記ダミーセル４３から出力される基準ハイ
レベルと同一である場合には、上部センスアンプ４５と
同様に電位差が発生しないためセンシングを行わない。
【００２８】このようにして構成された本発明の半導体
メモリ装置の動作を以下に詳細に説明する。図４に示す
ように、ワードラインＷＬが選択される以前に、各々の
ビットラインＢＬはプルアップトランジスタＱ１２によ
りＶcc−Ｖthにプリチャージされている。このとき、ダ
ミーセル４３に接続されてハイ及びロー基準レベルを供
給する基準ビットライン（Ｎ−１番目のビットラインＢ
ＬN-1及びＮ番目のビットラインＢＬN）もＶcc−Ｖthに
プリチャージされている。
メモリ装置の動作を以下に詳細に説明する。図４に示す
ように、ワードラインＷＬが選択される以前に、各々の
ビットラインＢＬはプルアップトランジスタＱ１２によ
りＶcc−Ｖthにプリチャージされている。このとき、ダ
ミーセル４３に接続されてハイ及びロー基準レベルを供
給する基準ビットライン（Ｎ−１番目のビットラインＢ
ＬN-1及びＮ番目のビットラインＢＬN）もＶcc−Ｖthに
プリチャージされている。
【００２９】ここで、ワードラインＷＬが選択される
と、トランジスタＱ１１によりビットラインＢＬと基準
ビットラインとがイコライズされる。従って、ビットラ
インＢＬと基準ビットラインはＶcc−Ｖth−△Ｖに維持
される。
と、トランジスタＱ１１によりビットラインＢＬと基準
ビットラインとがイコライズされる。従って、ビットラ
インＢＬと基準ビットラインはＶcc−Ｖth−△Ｖに維持
される。
【００３０】かかる状態でメモリセル４１のデータが
「ハイ」又は「ロー」である場合、ビットライン及ＢＬ
び基準ビットラインＢＬN-1，ＢＬN-1の電位レベルは以
下のように変化する。
「ハイ」又は「ロー」である場合、ビットライン及ＢＬ
び基準ビットラインＢＬN-1，ＢＬN-1の電位レベルは以
下のように変化する。
【００３１】まず、前記メモリセル４１のデータが「ハ
イ」である場合、ビットラインＢＬの電位レベルはＶcc
−Ｖth−△Ｖ＋△Ｖとなり、ついにはＶcc−Ｖthを維持
するようになる。このとき、上部センスアンプ４５のト
ランジスタＱ３１のゲートにはビットラインＢＬの電位
レベル（Ｖcc−Ｖth）が印加され、トランジスタＱ３２
のゲートには第１の基準ビットライン（Ｎ−１番目のビ
ットラインＢＬN-1）を介してロー基準レベル（つまり
Ｖcc−Ｖth−△Ｖ−△Ｖ＝Ｖcc−Ｖth−２△Ｖ）が印加
される。これにより、前記上部センスアンプ４５には２
△Ｖの差動電圧（電位差）が発生して、上部センスアン
プ４５は出力端子を介して「ハイ」データを出力する。
これに対して、下部センスアンプ４７には、ビットライ
ンＢＬを介してＶcc−Ｖth−△Ｖが印加され、第２の基
準ビットライン（Ｎ番目のビットラインＢＬN）を介し
てハイ基準レベル（つまりＶcc−Ｖth−△Ｖ＋△Ｖ＝Ｖ
cc−Ｖth）が印加される。しかし、実際には下部センス
アンプ４７には電位差が発生しないため、センシング動
作が行われず、単に中間レベルが出力される。このよう
な上部センスアンプ４５及び下部センスアンプ４７の出
力はそれぞれ入出力パッド４９に印加され、最終的に
「ハイ」データのみが入出力パッド４９から出力され
る。
イ」である場合、ビットラインＢＬの電位レベルはＶcc
−Ｖth−△Ｖ＋△Ｖとなり、ついにはＶcc−Ｖthを維持
するようになる。このとき、上部センスアンプ４５のト
ランジスタＱ３１のゲートにはビットラインＢＬの電位
レベル（Ｖcc−Ｖth）が印加され、トランジスタＱ３２
のゲートには第１の基準ビットライン（Ｎ−１番目のビ
ットラインＢＬN-1）を介してロー基準レベル（つまり
Ｖcc−Ｖth−△Ｖ−△Ｖ＝Ｖcc−Ｖth−２△Ｖ）が印加
される。これにより、前記上部センスアンプ４５には２
△Ｖの差動電圧（電位差）が発生して、上部センスアン
プ４５は出力端子を介して「ハイ」データを出力する。
これに対して、下部センスアンプ４７には、ビットライ
ンＢＬを介してＶcc−Ｖth−△Ｖが印加され、第２の基
準ビットライン（Ｎ番目のビットラインＢＬN）を介し
てハイ基準レベル（つまりＶcc−Ｖth−△Ｖ＋△Ｖ＝Ｖ
cc−Ｖth）が印加される。しかし、実際には下部センス
アンプ４７には電位差が発生しないため、センシング動
作が行われず、単に中間レベルが出力される。このよう
な上部センスアンプ４５及び下部センスアンプ４７の出
力はそれぞれ入出力パッド４９に印加され、最終的に
「ハイ」データのみが入出力パッド４９から出力され
る。
【００３２】これまではメモリセル４１のデータが「ハ
イ」である場合について説明したが、これからは「ロ
ー」である場合について説明する。すなわち、メモリセ
ル４１のデータが「ロー」である場合、ビットラインＢ
ＬのプリチャージレベルはＶcc−Ｖth−△Ｖ−△Ｖ＝Ｖ
cc−Ｖth−２△Ｖを維持するようになる。このとき、上
部センスアンプ４５にはビットラインＢＬを介してＶcc
−Ｖth−２△Ｖの電位が印加されるとともに、第１の基
準ビットラインＢＬ N-1を介してＶcc−Ｖth−２△Ｖの
電位が印加される。これにより、上部センスアンプ４５
には電位差が発生しないため、センシング動作が行われ
ず前記トランジスタＱ３６，Ｑ３７により中間レベルが
出力される。しかし、下部センスアンプ４７にはビット
ラインＢＬを介してＶcc−Ｖth−２△Ｖの電位が印加さ
れるとともに、第２の基準ビットラインＢＬNを介して
Ｖcc−Ｖth−△Ｖ＋△Ｖ＝Ｖcc−Ｖthの電位が印加され
る。これにより、下部センスアンプ４７の入力電圧には
２△Ｖの電位差が発生し、同センスアンプ４７は出力端
子を介して「ロー」データを出力する。このとき、前記
上部センスアンプ４５の出力端子と下部センスアンプ４
７の出力端子は入出力パッド４９に接続されているた
め、この場合には「ロー」データのみが入出力パッド４
９から出力されるようになる。
イ」である場合について説明したが、これからは「ロ
ー」である場合について説明する。すなわち、メモリセ
ル４１のデータが「ロー」である場合、ビットラインＢ
ＬのプリチャージレベルはＶcc−Ｖth−△Ｖ−△Ｖ＝Ｖ
cc−Ｖth−２△Ｖを維持するようになる。このとき、上
部センスアンプ４５にはビットラインＢＬを介してＶcc
−Ｖth−２△Ｖの電位が印加されるとともに、第１の基
準ビットラインＢＬ N-1を介してＶcc−Ｖth−２△Ｖの
電位が印加される。これにより、上部センスアンプ４５
には電位差が発生しないため、センシング動作が行われ
ず前記トランジスタＱ３６，Ｑ３７により中間レベルが
出力される。しかし、下部センスアンプ４７にはビット
ラインＢＬを介してＶcc−Ｖth−２△Ｖの電位が印加さ
れるとともに、第２の基準ビットラインＢＬNを介して
Ｖcc−Ｖth−△Ｖ＋△Ｖ＝Ｖcc−Ｖthの電位が印加され
る。これにより、下部センスアンプ４７の入力電圧には
２△Ｖの電位差が発生し、同センスアンプ４７は出力端
子を介して「ロー」データを出力する。このとき、前記
上部センスアンプ４５の出力端子と下部センスアンプ４
７の出力端子は入出力パッド４９に接続されているた
め、この場合には「ロー」データのみが入出力パッド４
９から出力されるようになる。
【００３３】ここで、未説明符号の５０はトランスファ
ゲートであり、前記Ｎ−１番目のビットラインＢＬN-1
に接続されたプルアップトランジスタＱ１２とＮ番目の
ビットラインＢＬNに接続されたプルアップトランジス
タＱ１２とのしきい電圧に差がある場合に、各ビットラ
インＢＬにかかるしきい電圧が互いに同一となるよう調
節する機能を有する。
ゲートであり、前記Ｎ−１番目のビットラインＢＬN-1
に接続されたプルアップトランジスタＱ１２とＮ番目の
ビットラインＢＬNに接続されたプルアップトランジス
タＱ１２とのしきい電圧に差がある場合に、各ビットラ
インＢＬにかかるしきい電圧が互いに同一となるよう調
節する機能を有する。
【００３４】図５は本発明の半導体メモリ装置によるビ
ットライン電圧のスイングを示すタイミングチャートで
ある。図５に示すように、ワードラインＷＬが選択さ
れ、メモリセル４１の状態が「ロー」又は「ハイ」であ
る場合に、該ビットライン電圧のスイング幅が２△Ｖと
なることが分かる。これは、単一ビットラインＢＬを使
用してもダブルビットラインＢＬを使用するこのと同様
に安定的なセンシング動作を行うことができる。すなわ
ち、本実施形態の半導体メモリ装置は、ダミーセル４３
のロー基準レベル、ハイ基準レベルを利用して、単一ビ
ットラインＢＬを使用してもダブルビットラインＢＬを
使用するのと同様にデータのセンシングを行う。従っ
て、本実施形態の半導体メモリ装置によれは、データセ
ンシングの耐ノイズ性を向上させることができる。
ットライン電圧のスイングを示すタイミングチャートで
ある。図５に示すように、ワードラインＷＬが選択さ
れ、メモリセル４１の状態が「ロー」又は「ハイ」であ
る場合に、該ビットライン電圧のスイング幅が２△Ｖと
なることが分かる。これは、単一ビットラインＢＬを使
用してもダブルビットラインＢＬを使用するこのと同様
に安定的なセンシング動作を行うことができる。すなわ
ち、本実施形態の半導体メモリ装置は、ダミーセル４３
のロー基準レベル、ハイ基準レベルを利用して、単一ビ
ットラインＢＬを使用してもダブルビットラインＢＬを
使用するのと同様にデータのセンシングを行う。従っ
て、本実施形態の半導体メモリ装置によれは、データセ
ンシングの耐ノイズ性を向上させることができる。
【００３５】
【発明の効果】請求項１に記載の発明によれば、ダミー
セルを用いた第１のレベル、第２のレベルに基づいてセ
ンスアンプのスイング幅を大きくすることにより、単一
ビットラインを使用してもダブルビットラインを使用す
るのと同様に安定したセンシング動作を行うことができ
る。その結果、データセンシングの耐ノイズ性を向上さ
せることができる。
セルを用いた第１のレベル、第２のレベルに基づいてセ
ンスアンプのスイング幅を大きくすることにより、単一
ビットラインを使用してもダブルビットラインを使用す
るのと同様に安定したセンシング動作を行うことができ
る。その結果、データセンシングの耐ノイズ性を向上さ
せることができる。
【００３６】請求項２に記載の発明によれば、ダミーセ
ルを利用して第１のレベル、第２のレベルをセンスアン
プに供給することにより、センスアンプのデータセンシ
ングに応じてスイング幅を大きくすることができる。
ルを利用して第１のレベル、第２のレベルをセンスアン
プに供給することにより、センスアンプのデータセンシ
ングに応じてスイング幅を大きくすることができる。
【００３７】請求項３に記載の発明によれば、Ｎ番目の
ビットラインとＮ−１番目のビットラインとの間にトラ
ンジスタを介在させることにより、ビットラインと基準
ビットラインとの電位をイコライズすることができる。
ビットラインとＮ−１番目のビットラインとの間にトラ
ンジスタを介在させることにより、ビットラインと基準
ビットラインとの電位をイコライズすることができる。
【図１】 一般的なＳＲＡＭセルを示す回路図。
【図２】 図１を詳細に示す回路図。
【図３】 従来の半導体メモリ装置によるビットライン
電圧のスイングを示すタイミングチャート。
電圧のスイングを示すタイミングチャート。
【図４】 本発明の一実施形態に従う半導体メモリ装置
を示す回路図。
を示す回路図。
【図５】 図４の半導体メモリ装置によるビットライン
電圧のスイングを示すタイミングチャート。
電圧のスイングを示すタイミングチャート。
４１ メモリセル ４３ ダミーセル ４５ 上部センスアンプ ４７ 下部センスアンプ ４９ 入出力パッド
Claims (3)
- 【請求項１】 一方向に沿って形成されるＮ個のビッ
トラインと、 前記ビットラインとほぼ直交する方向に沿って形成され
る複数個のワードラインと、 前記各ビットラインと各ワードラインとの交叉点に形成
されるメモリセルと、 前記ビットラインのうちＮ−１番目のビットラインとＮ
番目のビットラインとの間においてワードラインと接続
されるダミーセルと、 前記Ｎ−１番目のビットラインを介して印加され第１の
レベルを有する基準電圧と、関連するビットラインを介
して印加される電圧とを入力してメモリセルのデータを
センシングする第１のセンスアンプと、 前記Ｎ番目のビットラインを介して印加され第２のレベ
ルを有する基準電圧と、関連するビットラインを介して
印加される電圧とを入力してメモリセルのデータをセン
シングする第２のセンスアンプと、 前記第１及び第２のセンスアンプの出力端子に接続され
る入出力パッドと、を備えることを特徴とする半導体メ
モリ装置。 - 【請求項２】 前記第１及び第２のレベルの基準電圧
は前記ダミーセルにより決定されることを特徴とする請
求項１記載の半導体メモリ装置。 - 【請求項３】 前記Ｎ番目のビットラインとＮ−１番
目のビットラインとの間には、関連するビットラインと
前記Ｎ−１番目及びＮ番目のビットラインとの間のプリ
チャージレベルをイコライズするトランジスタが接続さ
れることを特徴とする請求項１記載の半導体メモリ装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970039728A KR100249160B1 (ko) | 1997-08-20 | 1997-08-20 | 반도체 메모리장치 |
| KR39728/1997 | 1997-08-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110971A true JPH11110971A (ja) | 1999-04-23 |
Family
ID=19517963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10209055A Pending JPH11110971A (ja) | 1997-08-20 | 1998-07-24 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6011739A (ja) |
| JP (1) | JPH11110971A (ja) |
| KR (1) | KR100249160B1 (ja) |
| DE (1) | DE19828402B4 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414304B1 (ko) * | 2001-06-30 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 메모리 셀의 구조 |
| US6678189B2 (en) * | 2002-02-25 | 2004-01-13 | Hewlett-Packard Development Company, L.P. | Method and system for performing equipotential sensing across a memory array to eliminate leakage currents |
| KR100905188B1 (ko) * | 2007-12-31 | 2009-06-29 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
| CN104637527B (zh) * | 2013-11-07 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | Sram存储单元阵列、sram存储器及其控制方法 |
| FR3061798B1 (fr) * | 2017-01-10 | 2019-08-02 | Dolphin Integration | Circuit de commande d'une ligne d'une matrice memoire |
| EP3886102B1 (en) * | 2020-03-25 | 2023-11-08 | Micledi Microdisplays BV | On-chip power regulation circuitry and regulation method thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787032B2 (ja) * | 1985-07-08 | 1995-09-20 | 日本電気アイシ−マイコンシステム株式会社 | 半導体記憶装置 |
| US5255235A (en) * | 1987-05-15 | 1993-10-19 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory with dummy word lines connected to bit line potential adjusting capacitors |
| JP2680936B2 (ja) * | 1991-02-13 | 1997-11-19 | シャープ株式会社 | 半導体記憶装置 |
| US5453950A (en) * | 1995-01-24 | 1995-09-26 | Cypress Semiconductor Corp. | Five transistor memory cell with shared power line |
| US5737260A (en) * | 1996-03-27 | 1998-04-07 | Sharp Kabushiki Kaisha | Dual mode ferroelectric memory reference scheme |
| US5764581A (en) * | 1997-03-04 | 1998-06-09 | Advanced Micro Devices Inc. | Dynamic ram with two-transistor cell |
-
1997
- 1997-08-20 KR KR1019970039728A patent/KR100249160B1/ko not_active Expired - Fee Related
-
1998
- 1998-05-05 US US09/071,893 patent/US6011739A/en not_active Expired - Lifetime
- 1998-06-25 DE DE19828402A patent/DE19828402B4/de not_active Expired - Fee Related
- 1998-07-24 JP JP10209055A patent/JPH11110971A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100249160B1 (ko) | 2000-03-15 |
| DE19828402A1 (de) | 1999-02-25 |
| US6011739A (en) | 2000-01-04 |
| KR19990016994A (ko) | 1999-03-15 |
| DE19828402B4 (de) | 2004-11-18 |
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