JP2893708B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリセルが一対のドライバトランジスタと
ワード線をゲートとする一対のアクセストランジスタを
有するSRAM（スタティックRAM）型の半導体メモリ装置
に関する。
ワード線をゲートとする一対のアクセストランジスタを
有するSRAM（スタティックRAM）型の半導体メモリ装置
に関する。
〔発明の概要〕 本発明は、メモリセルが一対のドライバトランジスタ
と一対のアクセストランジスタを有する半導体メモリ装
置において、ドライバトランジスタの閾値電圧をアクセ
ストランジスタの閾値電圧より高くし、且つワード線に
印可する電圧を読み出し時の方が書き込み時より低い電
圧とすることにより、メモリセルの情報保持特性を改善
するものである。
と一対のアクセストランジスタを有する半導体メモリ装
置において、ドライバトランジスタの閾値電圧をアクセ
ストランジスタの閾値電圧より高くし、且つワード線に
印可する電圧を読み出し時の方が書き込み時より低い電
圧とすることにより、メモリセルの情報保持特性を改善
するものである。
SRAMは、マトリクス状に配列されるメモリセルを有
し、各メモリセルにはフリップフロップを構成するよう
にトランジスタが配置される。
し、各メモリセルにはフリップフロップを構成するよう
にトランジスタが配置される。
第５図は典型的なSRAMの要部であり、負荷抵抗型のメ
モリセルの例である。各メモリセルは、ソースが接地さ
れ相互にゲート−ドレインが接続される一対のドライバ
トランジスタ51,52を有し、その各ドレインには、電源
電圧Vccとの間で負荷抵抗53,54が接続される。さらに、
各ドレインには、それぞれアクセストランジスタ55,56
が各ビット線57,58との間で接続される。このアクセス
トランジスタ55,56のゲートはワード線59と接続され、
一対のビット線57,58の端部にはビット線負荷60,61が電
源電圧Vccとの間で設けられている。書き込みや読み出
し動作は、選択されたワード線59が高レベルとなってア
クセストランジスタ55,56がオンになって行われ、情報
の記憶は、ノード62、63の一方が高レベルに、他方が低
レベルに保持されて行われる。
モリセルの例である。各メモリセルは、ソースが接地さ
れ相互にゲート−ドレインが接続される一対のドライバ
トランジスタ51,52を有し、その各ドレインには、電源
電圧Vccとの間で負荷抵抗53,54が接続される。さらに、
各ドレインには、それぞれアクセストランジスタ55,56
が各ビット線57,58との間で接続される。このアクセス
トランジスタ55,56のゲートはワード線59と接続され、
一対のビット線57,58の端部にはビット線負荷60,61が電
源電圧Vccとの間で設けられている。書き込みや読み出
し動作は、選択されたワード線59が高レベルとなってア
クセストランジスタ55,56がオンになって行われ、情報
の記憶は、ノード62、63の一方が高レベルに、他方が低
レベルに保持されて行われる。
このようなSRAMにおいては、スタンバイ電流の仕様が
小さく抑えられているために、負荷抵抗53,54の抵抗値
が高く設定される。従って、高い書き込み電位（ノード
62,63の一方の電位）を維持することが情報を蓄積する
上で必要であり、メモリセルの動作マージンを確保する
ために、接合リーク電流やドライバトランジスタのサブ
スレッショルド電流を小さくすることが行われている。
小さく抑えられているために、負荷抵抗53,54の抵抗値
が高く設定される。従って、高い書き込み電位（ノード
62,63の一方の電位）を維持することが情報を蓄積する
上で必要であり、メモリセルの動作マージンを確保する
ために、接合リーク電流やドライバトランジスタのサブ
スレッショルド電流を小さくすることが行われている。
このサブスレッショルド電流を小さくするための方法
として、ドライバトランジスタ51,52の閾値電圧Vthを高
くする方法が知られる。しかし、通常、ドライバトラン
ジスタ51,52はアクセストランジスタ55,56と同じプロセ
スから形成され、ドライバトランジスタ51,52の閾値電
圧Vthを高くした時では、同時にアクセストランジスタ
の閾値電圧Vthも高くなり、電源電圧Vcc−閾値電圧Vth
（アクセストランジスタ）で与えられる書き込み電位も
低下してしまう。このために、メモリセルの高い動作マ
ージンを得ることが困難となっている。
として、ドライバトランジスタ51,52の閾値電圧Vthを高
くする方法が知られる。しかし、通常、ドライバトラン
ジスタ51,52はアクセストランジスタ55,56と同じプロセ
スから形成され、ドライバトランジスタ51,52の閾値電
圧Vthを高くした時では、同時にアクセストランジスタ
の閾値電圧Vthも高くなり、電源電圧Vcc−閾値電圧Vth
（アクセストランジスタ）で与えられる書き込み電位も
低下してしまう。このために、メモリセルの高い動作マ
ージンを得ることが困難となっている。
そこで、本発明は、上述の技術的な課題に鑑み、高い
動作マージンのメモリセルから、その情報保持特性に優
れた半導体メモリ装置の提供を目的とする。
動作マージンのメモリセルから、その情報保持特性に優
れた半導体メモリ装置の提供を目的とする。
上述の目的を達成するために、本発明の半導体メモリ
装置は、例えばマトリクス状に配列されるメモリセルを
有し、各メモリセルには一対のドライバトランジスタ
と、ワード線により選択される一対のアクセストランジ
スタが形成される。ここで、一対のドライバトランジス
タは、相互にゲートとドレインが接続され、フリップフ
ロップを構成できる。各アクセストランジスタは、それ
ぞれワード線と略直交して設けられるビット線と上記ド
ライバトランジスタのドレインとの間に接続される。
装置は、例えばマトリクス状に配列されるメモリセルを
有し、各メモリセルには一対のドライバトランジスタ
と、ワード線により選択される一対のアクセストランジ
スタが形成される。ここで、一対のドライバトランジス
タは、相互にゲートとドレインが接続され、フリップフ
ロップを構成できる。各アクセストランジスタは、それ
ぞれワード線と略直交して設けられるビット線と上記ド
ライバトランジスタのドレインとの間に接続される。
そして、本発明の半導体メモリ装置では、上記ドライ
バトランジスタの閾値電圧が上記アクセストランジスタ
の閾値電圧よりも高くされ、且つワード線に印可する電
圧を読み出し時の方が書き込み時より低い電圧としれた
ことを特徴とする。このワード線の駆動方法の一例とし
ては、書き込み時に電源電圧Vccとし、読み出し時に電
源電圧Vccから閾値電圧Vth程度の電圧を差し引いた中間
電圧とすることができる。
バトランジスタの閾値電圧が上記アクセストランジスタ
の閾値電圧よりも高くされ、且つワード線に印可する電
圧を読み出し時の方が書き込み時より低い電圧としれた
ことを特徴とする。このワード線の駆動方法の一例とし
ては、書き込み時に電源電圧Vccとし、読み出し時に電
源電圧Vccから閾値電圧Vth程度の電圧を差し引いた中間
電圧とすることができる。
〔作用〕 ドライバトランジスタの閾値電圧をアクセストランジ
スタの閾値電圧よりも高くすることで、書き込み電圧を
引き上げることができる。ところが、アクセストランジ
スタの閾値電圧が低い場合、データの読み出しの際に通
常のワード線の電圧（例えば電源電圧Vcc）をアクセス
トランジスタのゲートに印加した時、アクセストランジ
スタの電流値が増大し、メモリセルの動作マージンを示
すβＲ比（相互コンダクタンス比＝ドライバトランジス
タのコンダクタンス／アクセストランジスタのコンダク
タンス）が低下する。そこで、本発明の半導体メモリ装
置では、ワード線の電位を読み出し時のアクセストラン
ジスタを書き込み時よりも高インピーダンスとする。こ
れにより、βＲ比の低下を防止することができ、メモリ
セルの動作マージンを確保することができる。
スタの閾値電圧よりも高くすることで、書き込み電圧を
引き上げることができる。ところが、アクセストランジ
スタの閾値電圧が低い場合、データの読み出しの際に通
常のワード線の電圧（例えば電源電圧Vcc）をアクセス
トランジスタのゲートに印加した時、アクセストランジ
スタの電流値が増大し、メモリセルの動作マージンを示
すβＲ比（相互コンダクタンス比＝ドライバトランジス
タのコンダクタンス／アクセストランジスタのコンダク
タンス）が低下する。そこで、本発明の半導体メモリ装
置では、ワード線の電位を読み出し時のアクセストラン
ジスタを書き込み時よりも高インピーダンスとする。こ
れにより、βＲ比の低下を防止することができ、メモリ
セルの動作マージンを確保することができる。
本発明の好適な実施例を図面を参照しながら説明す
る。
る。
本実施例はマトリクス状のメモリセルを有するSRAMで
ある。第１図にその回路構成を示す。そのメモリセル10
は、マトリクス状に配列され、各メモリセル10は一対の
nMOSトランジスタからなるドライバトランジスタ1,2を
有している。これらドライバトランジスタ1,2は、ソー
スに接地電圧GNDが供給され、各ゲートが他のドライバ
トランジスタのドレインに接続されている。その各ドレ
インには、高抵抗の負荷抵抗5,6の一端が接続されてお
り、各負荷抵抗5,6の他端には電源電圧Vccが供給され
る。これら負荷抵抗5,6とドライバトランジスタ1,2で入
出力相互に接続された一対のインバーターを構成し、フ
リップフロップを構成する。このドライバトランジスタ
1,2の閾値電圧Vthは、サブスレッショルド電流を実用上
無視できる程度に抑える値に設定され、例えば0.8〜0.9
V程度高めに設定される。
ある。第１図にその回路構成を示す。そのメモリセル10
は、マトリクス状に配列され、各メモリセル10は一対の
nMOSトランジスタからなるドライバトランジスタ1,2を
有している。これらドライバトランジスタ1,2は、ソー
スに接地電圧GNDが供給され、各ゲートが他のドライバ
トランジスタのドレインに接続されている。その各ドレ
インには、高抵抗の負荷抵抗5,6の一端が接続されてお
り、各負荷抵抗5,6の他端には電源電圧Vccが供給され
る。これら負荷抵抗5,6とドライバトランジスタ1,2で入
出力相互に接続された一対のインバーターを構成し、フ
リップフロップを構成する。このドライバトランジスタ
1,2の閾値電圧Vthは、サブスレッショルド電流を実用上
無視できる程度に抑える値に設定され、例えば0.8〜0.9
V程度高めに設定される。
それぞれのメモリセル10には、各ドライバトランジス
タ1,2の各ドレインと各ビット線11,12の間に各アクセス
トランジスタ3,4が設けられる。このアクセストランジ
スタ3,4は、そのゲートがワード線Xi,Xi+1,…に接続さ
れており、ワード線Xi,Xi+1,…の電位からオン・オフが
制御される。ワード線Xi,Xi+1,…は一行のメモリセルを
選択し、その選択動作はワード線駆動回路13から行われ
る。上記アクセストランジスタ3,4は、nMOSトランジス
タからなり、特に、その閾値電圧Vthが低めに設定され
る。これは高い書き込み電位を得るためであり、閾値電
圧Vthは例えば0.5〜0.6V程度低めに設定される。この閾
値電圧Vthの調整は、イオン注入工程を追加することで
行うことができる。
タ1,2の各ドレインと各ビット線11,12の間に各アクセス
トランジスタ3,4が設けられる。このアクセストランジ
スタ3,4は、そのゲートがワード線Xi,Xi+1,…に接続さ
れており、ワード線Xi,Xi+1,…の電位からオン・オフが
制御される。ワード線Xi,Xi+1,…は一行のメモリセルを
選択し、その選択動作はワード線駆動回路13から行われ
る。上記アクセストランジスタ3,4は、nMOSトランジス
タからなり、特に、その閾値電圧Vthが低めに設定され
る。これは高い書き込み電位を得るためであり、閾値電
圧Vthは例えば0.5〜0.6V程度低めに設定される。この閾
値電圧Vthの調整は、イオン注入工程を追加することで
行うことができる。
上記ワード線Xi,Xi+1,…と略直交して設けられるビッ
ト線11,12は、対となって、アクセストランジスタ3,4を
介してメモリセルの情報を読み出し、或いは書き込むの
に用いられる。各ビット線11,12の終端部には、pMOSト
ランジスタからなるビット線負荷14が形成される。この
ビット線負荷14のソース側には電源電圧Vccが供給され
る。さらに、図示を省略するが、これらビット線11,12
には、ビット線対を選択するための列選択トランジスタ
が形成され、その列選択トランジスタに連続してコモン
データ線が形成され、そのコモンデータ線にセンスアン
プや書き込み回路等が接続される。
ト線11,12は、対となって、アクセストランジスタ3,4を
介してメモリセルの情報を読み出し、或いは書き込むの
に用いられる。各ビット線11,12の終端部には、pMOSト
ランジスタからなるビット線負荷14が形成される。この
ビット線負荷14のソース側には電源電圧Vccが供給され
る。さらに、図示を省略するが、これらビット線11,12
には、ビット線対を選択するための列選択トランジスタ
が形成され、その列選択トランジスタに連続してコモン
データ線が形成され、そのコモンデータ線にセンスアン
プや書き込み回路等が接続される。
このような回路構成を有する本実施例のSRAMは、その
読み出し時にアクセストランジスタ3,4が中間電位VMを
用いて選択されるため、電源電圧Vccにより選択される
場合に比較してインピーダンスが高くなる。これにより
次に説明するようにメモリセルの動作マージンが高くさ
れる。
読み出し時にアクセストランジスタ3,4が中間電位VMを
用いて選択されるため、電源電圧Vccにより選択される
場合に比較してインピーダンスが高くなる。これにより
次に説明するようにメモリセルの動作マージンが高くさ
れる。
第２図はこのような中間電位VMを与えるためのワード
線駆動回路の一例である。このワード線駆動回路は、原
ワード線選択信号▲▼のタイミングに基づいて、書
き込み時と読み出し時でレベルの異なる信号を発生させ
る。このワード線駆動回路は、ライトイネーブル信号WE
に応じて切り換えられる２通りの電流パスを構成するよ
うに、pMOSトランジスタ21の経路と、pMOSトランジスタ
22,23からなる経路がある。一方の経路を構成するpMOS
トランジスタ21は、ソースに電源電圧Vccが与えられ、
ライトイネーブル信号WEを反転した信号がインバーター
24からそのゲートに供給される。このpMOSトランジスタ
21のドレインはインバーターを構成するpMOSトランジス
タ25のソースに接続される。他方の経路については、電
源電圧Vccに接続されるpMOSトランジスタ22がダイオー
ドとして機能し、そのpMOSトランジスタ22に直列に接続
されるpMOSトランジスタ23のゲートにライトイネーブル
信号WEが供給される。このpMOSトランジスタ23のドレイ
ンがインバーターを構成するpMOSトランジスタ25のソー
スに接続される。
線駆動回路の一例である。このワード線駆動回路は、原
ワード線選択信号▲▼のタイミングに基づいて、書
き込み時と読み出し時でレベルの異なる信号を発生させ
る。このワード線駆動回路は、ライトイネーブル信号WE
に応じて切り換えられる２通りの電流パスを構成するよ
うに、pMOSトランジスタ21の経路と、pMOSトランジスタ
22,23からなる経路がある。一方の経路を構成するpMOS
トランジスタ21は、ソースに電源電圧Vccが与えられ、
ライトイネーブル信号WEを反転した信号がインバーター
24からそのゲートに供給される。このpMOSトランジスタ
21のドレインはインバーターを構成するpMOSトランジス
タ25のソースに接続される。他方の経路については、電
源電圧Vccに接続されるpMOSトランジスタ22がダイオー
ドとして機能し、そのpMOSトランジスタ22に直列に接続
されるpMOSトランジスタ23のゲートにライトイネーブル
信号WEが供給される。このpMOSトランジスタ23のドレイ
ンがインバーターを構成するpMOSトランジスタ25のソー
スに接続される。
そして、pMOSトランジスタ25とnMOSトランジスタ26は
インバーターを構成する。その共通接続されたゲートに
は、原ワード線選択信号▲▼が供給され、共通接続
されたドレインからは読み出し時と書き込み時で電位の
変化するワード線選択信号WLが出力される。
インバーターを構成する。その共通接続されたゲートに
は、原ワード線選択信号▲▼が供給され、共通接続
されたドレインからは読み出し時と書き込み時で電位の
変化するワード線選択信号WLが出力される。
第３図は第２図の回路の動作を説明するための波形図
であり、まず、書き込み時においては、ライトイネーブ
ル信号WEが高レベル（≒Vcc）とされ、pMOSトランジス
タ23がオフ，インバーター24を介して信号が供給される
pMOSトランジスタはオンになる。すると、pMOSトランジ
スタ25のソースの電位が電源電圧Vccまで持ち上がるこ
とになり、原ワード線選択信号▲▼に応じて、ワー
ド線選択信号WLは接地電圧GNDと電源電圧Vccの間でスイ
ングする。
であり、まず、書き込み時においては、ライトイネーブ
ル信号WEが高レベル（≒Vcc）とされ、pMOSトランジス
タ23がオフ，インバーター24を介して信号が供給される
pMOSトランジスタはオンになる。すると、pMOSトランジ
スタ25のソースの電位が電源電圧Vccまで持ち上がるこ
とになり、原ワード線選択信号▲▼に応じて、ワー
ド線選択信号WLは接地電圧GNDと電源電圧Vccの間でスイ
ングする。
一方、読み出し時においては、ライトイネーブル信号
WEが低レベル（≒GND）とされる。すると、pMOSトラン
ジスタ21がオフになり、pMOSトランジスタ23がオンにな
る。これで書き込み時とは、電流の経路が変わり、pMOS
トランジスタ22,23を介してpMOSトランジスタ25のソー
スに電流が流れる。この場合、pMOSトランジスタ22はゲ
ート−ドレイン間が接続されているために、ダイオード
として機能し、その閾値電圧Vth分だけpMOSトランジス
タ23のソースでは電位が下がる。よって、pMOSトランジ
スタ25のソース電位も電源電圧Vccから閾値電圧Vthを差
し引いた中間電位VMとなり、ワード線選択信号WLは接地
電圧GNDと中間電位VMの間でスイングすることになる。
WEが低レベル（≒GND）とされる。すると、pMOSトラン
ジスタ21がオフになり、pMOSトランジスタ23がオンにな
る。これで書き込み時とは、電流の経路が変わり、pMOS
トランジスタ22,23を介してpMOSトランジスタ25のソー
スに電流が流れる。この場合、pMOSトランジスタ22はゲ
ート−ドレイン間が接続されているために、ダイオード
として機能し、その閾値電圧Vth分だけpMOSトランジス
タ23のソースでは電位が下がる。よって、pMOSトランジ
スタ25のソース電位も電源電圧Vccから閾値電圧Vthを差
し引いた中間電位VMとなり、ワード線選択信号WLは接地
電圧GNDと中間電位VMの間でスイングすることになる。
この様なワード線駆動回路を用いて、ワード線Xi,X
i+1…を選択した時では、書き込み時において、選択に
かかるワード線の電位が電源電圧Vccになり、低めに設
定された閾値電圧Vthを有するアクセストランジスタ3,4
のインピーダンスは低い。このため、ドライバトランジ
スタ1,2のゲート−ドレインの電位である書き込み電位
は上昇する。
i+1…を選択した時では、書き込み時において、選択に
かかるワード線の電位が電源電圧Vccになり、低めに設
定された閾値電圧Vthを有するアクセストランジスタ3,4
のインピーダンスは低い。このため、ドライバトランジ
スタ1,2のゲート−ドレインの電位である書き込み電位
は上昇する。
そして、その読み出し時においては、上述のワード線
駆動回路13によって、選択にかかるワード線の電位が中
間電位VMとされる。このため、アクセストランジスタ3,
4のインピーダンスは、書き込み時に比較して高インピ
ーダンスとされる。その結果、読み出し時ではアクセス
トランジスタ3,4による電圧低下分が大きくなり、昇圧
されたビット線11,12の影響でドライバトランジスタ1,2
のゲート電位が変化し、データが反転したりや破壊され
たりするのが防止される。すなわち、βＲ比が大きくな
り、動作マージンが大きくなって、ソフトエラー耐性も
強くなることになる。
駆動回路13によって、選択にかかるワード線の電位が中
間電位VMとされる。このため、アクセストランジスタ3,
4のインピーダンスは、書き込み時に比較して高インピ
ーダンスとされる。その結果、読み出し時ではアクセス
トランジスタ3,4による電圧低下分が大きくなり、昇圧
されたビット線11,12の影響でドライバトランジスタ1,2
のゲート電位が変化し、データが反転したりや破壊され
たりするのが防止される。すなわち、βＲ比が大きくな
り、動作マージンが大きくなって、ソフトエラー耐性も
強くなることになる。
上述のように、本実施例のSRAMにおいては、書き込み
時において、アクセストランジスタ3,4の閾値電圧Vthが
低く、ドライバトランジスタ1,2の閾値電圧Vthが高いた
め、その書き込み電圧を高くすることができる。また、
ドライバトランジスタ1,2の高い閾値電圧Vthからサブス
レッショルド電流も低減され、低スタンバイ電流等も実
現できる。
時において、アクセストランジスタ3,4の閾値電圧Vthが
低く、ドライバトランジスタ1,2の閾値電圧Vthが高いた
め、その書き込み電圧を高くすることができる。また、
ドライバトランジスタ1,2の高い閾値電圧Vthからサブス
レッショルド電流も低減され、低スタンバイ電流等も実
現できる。
第４図は、それぞれインバーターの動作を行う従来の
SRAMのメモリセルと本実施例にかかるメモリセルの動作
マージンを比較した図である。この図において、破線Ｔ
は比較例である従来のSRAMのメモリセルにおけるクロス
カップルドコンタクト部の電位VP,VQ,実線Ｕは本実施例
にかかるSRAMのメモリセルにおけるクロスカップルドコ
ンタクト部の電位VP,VQをそれぞれ示す。
SRAMのメモリセルと本実施例にかかるメモリセルの動作
マージンを比較した図である。この図において、破線Ｔ
は比較例である従来のSRAMのメモリセルにおけるクロス
カップルドコンタクト部の電位VP,VQ,実線Ｕは本実施例
にかかるSRAMのメモリセルにおけるクロスカップルドコ
ンタクト部の電位VP,VQをそれぞれ示す。
比較例の破線Ｔでは、アクセストランジスタの閾値電
圧Vthが高いために、書き込み電位すなわちクロスカッ
プルドコンタクト部の電位VP,VQが全体的に低くなり、
図中Δ０で示すメモリセルの動作マージンも小さい。一
方、本実施例では、実線Ｕに示すように、アクセストラ
ンジスタ3,4の閾値電圧Vthが小さく設定されることか
ら、書き込み電圧が高くなり、クロスカップルドコンタ
クト部の電位VP,VQが全体的に大きな振幅を有し、図中
Δ１で示すメモリセルの動作マージンも大きくなる。
圧Vthが高いために、書き込み電位すなわちクロスカッ
プルドコンタクト部の電位VP,VQが全体的に低くなり、
図中Δ０で示すメモリセルの動作マージンも小さい。一
方、本実施例では、実線Ｕに示すように、アクセストラ
ンジスタ3,4の閾値電圧Vthが小さく設定されることか
ら、書き込み電圧が高くなり、クロスカップルドコンタ
クト部の電位VP,VQが全体的に大きな振幅を有し、図中
Δ１で示すメモリセルの動作マージンも大きくなる。
そして、その読み出し時においては、上述のワード線
駆動回路13によって、選択にかかるワード線の電位が中
間電位VMとされる。このため、アクセストランジスタ3,
4のインピーダンスは、書き込み時に比較して高インピ
ーダンスとなり、βＲ比が大きくなって、メモリセルの
高い動作マージンが得られることになる。
駆動回路13によって、選択にかかるワード線の電位が中
間電位VMとされる。このため、アクセストランジスタ3,
4のインピーダンスは、書き込み時に比較して高インピ
ーダンスとなり、βＲ比が大きくなって、メモリセルの
高い動作マージンが得られることになる。
本発明の半導体メモリ装置は、アクセストランジスタ
の閾値電圧がドライバトランジスタのそれよりも低くさ
れる。このため、書き込み電圧を高くすることができ
る。また、読み出し時においては、アクセストランジス
タが書き込み時よりも高インピーダンスとされ、βＲ比
が大きくなる。従って、書き込み電圧が高くなり、且つ
βＲ比が大きくなることから、メモリセルの動作マージ
ンは十分に高いものとなり、低スタンバイ電流やソフト
エラー耐性も改善される。
の閾値電圧がドライバトランジスタのそれよりも低くさ
れる。このため、書き込み電圧を高くすることができ
る。また、読み出し時においては、アクセストランジス
タが書き込み時よりも高インピーダンスとされ、βＲ比
が大きくなる。従って、書き込み電圧が高くなり、且つ
βＲ比が大きくなることから、メモリセルの動作マージ
ンは十分に高いものとなり、低スタンバイ電流やソフト
エラー耐性も改善される。
【図面の簡単な説明】 第１図は本発明の半導体メモリ装置の一例の回路構成を
示す要部回路図、第２図はその一例のワード線駆動回路
の例の回路図、第３図は上記ワード線駆動回路の動作を
説明するための波形図、第４図は本発明の半導体メモリ
装置と従来例の半導体メモリ装置の各メモリセルにおけ
る動作マージンの相違を説明するための各クロスカップ
ルドコンタクト部における電位を示す特性図、第５図は
一般的な従来のSRAMの要部回路図である。 1,2……ドライバトランジスタ 3,4……アクセストランジスタ 5,6……負荷抵抗 10……メモリセル 11,12……ビット線 13……ワード線駆動回路
示す要部回路図、第２図はその一例のワード線駆動回路
の例の回路図、第３図は上記ワード線駆動回路の動作を
説明するための波形図、第４図は本発明の半導体メモリ
装置と従来例の半導体メモリ装置の各メモリセルにおけ
る動作マージンの相違を説明するための各クロスカップ
ルドコンタクト部における電位を示す特性図、第５図は
一般的な従来のSRAMの要部回路図である。 1,2……ドライバトランジスタ 3,4……アクセストランジスタ 5,6……負荷抵抗 10……メモリセル 11,12……ビット線 13……ワード線駆動回路
Claims (1)
- 【請求項１】ワード線により選択される一対のアクセス
トランジスタと、一対のドライバトランジスタとを有す
るメモリセルを有してなる半導体メモリ装置において、 上記ドライバトランジスタの閾値電圧が上記アクセスト
ランジスタの閾値電圧よりも高くされ、且つワード線に
印可する電圧を読み出し時の方が書き込み時より低い電
圧としたことを特徴とする半導体メモリ装置。
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|---|---|---|---|
| JP1087591A JP2893708B2 (ja) | 1989-04-06 | 1989-04-06 | 半導体メモリ装置 |
| US07/505,157 US5070482A (en) | 1989-04-06 | 1990-04-05 | Static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087591A JP2893708B2 (ja) | 1989-04-06 | 1989-04-06 | 半導体メモリ装置 |
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| JP2893708B2 true JP2893708B2 (ja) | 1999-05-24 |
Family
ID=13919242
Family Applications (1)
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|---|---|---|---|
| JP1087591A Expired - Lifetime JP2893708B2 (ja) | 1989-04-06 | 1989-04-06 | 半導体メモリ装置 |
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-
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- 1989-04-06 JP JP1087591A patent/JP2893708B2/ja not_active Expired - Lifetime
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