JP2988525B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2988525B2 JP2988525B2 JP1140031A JP14003189A JP2988525B2 JP 2988525 B2 JP2988525 B2 JP 2988525B2 JP 1140031 A JP1140031 A JP 1140031A JP 14003189 A JP14003189 A JP 14003189A JP 2988525 B2 JP2988525 B2 JP 2988525B2
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000006378 damage Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置さらにはRAM（ランダム・
アクセス・メモリー）に適用して有効な技術に関するも
ので、例えばバイポーラ・CMOS型のRAMに利用して有効
な技術に関するものである。
アクセス・メモリー）に適用して有効な技術に関するも
ので、例えばバイポーラ・CMOS型のRAMに利用して有効
な技術に関するものである。
［従来の技術］ 第３図は従来の半導体記憶装置の構成例を示す。
同図に示す半導体記憶装置はRAMとして構成されたも
のであって、行列方向に配設されたメモリーセル１、こ
のメモリーセル１を行方向および列方向から選択するた
めに布線されたワード線WLおよびデータ線DL、共通デー
タ線CL、上記ワード線WLを他悔い的に選択して駆動する
ワード線選択駆動回路（Ｘデコーダ・ドライバ）２、上
記データ線DLと共通データ線CLとの間に介在するデータ
線選択スイッチ回路３、このデータ線選択スイッチ回路
３を択一的に選択してオン動作させるデータ線選択回路
（Ｙデコーダ）４、上記共通データ線CLを介して記憶デ
ータの読出および書込を行なう読出／書込回路５などを
有する（参考文献：日経BP社刊行「日経エレクトロニク
ス 1987年３月９日号（no.416）」134〜141頁）。
のであって、行列方向に配設されたメモリーセル１、こ
のメモリーセル１を行方向および列方向から選択するた
めに布線されたワード線WLおよびデータ線DL、共通デー
タ線CL、上記ワード線WLを他悔い的に選択して駆動する
ワード線選択駆動回路（Ｘデコーダ・ドライバ）２、上
記データ線DLと共通データ線CLとの間に介在するデータ
線選択スイッチ回路３、このデータ線選択スイッチ回路
３を択一的に選択してオン動作させるデータ線選択回路
（Ｙデコーダ）４、上記共通データ線CLを介して記憶デ
ータの読出および書込を行なう読出／書込回路５などを
有する（参考文献：日経BP社刊行「日経エレクトロニク
ス 1987年３月９日号（no.416）」134〜141頁）。
［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題の
あることが本発明者らによって明らかとされた。
あることが本発明者らによって明らかとされた。
すなわち、共通データ線およびデータ線選択スイッチ
回路がそれぞれ書込用と読出用とで共用されているた
め、第４図に示すように、読出時の動作しきい値VthRと
書込時の動作しきい値VthWとは同じとなっている。
回路がそれぞれ書込用と読出用とで共用されているた
め、第４図に示すように、読出時の動作しきい値VthRと
書込時の動作しきい値VthWとは同じとなっている。
このため、書込時における耐ノイズマージンを高める
ためにはデータ線選択スイッチ回路３の入力しきい値を
高くすることが有効であるが、データ線選択スイッチ回
路３の入力しきい値を高くすると、読出時におけるアク
セス速度が低下するという問題が生じる。
ためにはデータ線選択スイッチ回路３の入力しきい値を
高くすることが有効であるが、データ線選択スイッチ回
路３の入力しきい値を高くすると、読出時におけるアク
セス速度が低下するという問題が生じる。
反対に、データ線選択スイッチ回路３の入力しきい値
を低くすると、読出時におけるアクセス速度は高められ
るが、電源電圧変動などのノイズによる誤動作のおそれ
が大きくなって、書込時に非選択列のメモリーセルの記
憶データを破壊してしまう危険が増す。
を低くすると、読出時におけるアクセス速度は高められ
るが、電源電圧変動などのノイズによる誤動作のおそれ
が大きくなって、書込時に非選択列のメモリーセルの記
憶データを破壊してしまう危険が増す。
本発明の目的は、読出時におけるアクセス速度を低下
させることなく、書込時における記憶データ破壊のおそ
れを小さくするという技術を提供することにある。
させることなく、書込時における記憶データ破壊のおそ
れを小さくするという技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、共通データ線およびデータ線選択スイッチ
回路をそれぞれ読出用と書込用とに分けて設け、書込用
データ線選択スイッチ回路の入力しきい値と読出用デー
タ線選択スイッチ回路の入力しきい値とを互いに異なら
せるとともに、前者を後者よりも絶対値的に高くすると
いうものである。
回路をそれぞれ読出用と書込用とに分けて設け、書込用
データ線選択スイッチ回路の入力しきい値と読出用デー
タ線選択スイッチ回路の入力しきい値とを互いに異なら
せるとともに、前者を後者よりも絶対値的に高くすると
いうものである。
［作用］ 上記した手段によれば、書込用データ線選択スイッチ
回路の入力しきい値を高くすることにより、書込時に非
選択列のメモリーセルの記憶データが破壊されるおそれ
を小さくすることができるとともに、読出用データ線選
択スイッチ回路の入力しきい値を読出時のアクセス速度
を犠牲にしない適値に設定することができるようにな
る。
回路の入力しきい値を高くすることにより、書込時に非
選択列のメモリーセルの記憶データが破壊されるおそれ
を小さくすることができるとともに、読出用データ線選
択スイッチ回路の入力しきい値を読出時のアクセス速度
を犠牲にしない適値に設定することができるようにな
る。
これにより、読出時におけるアクセス速度を低下させ
ることなく、書込時における記憶データ破壊のおそれを
小さくするという目的が達成される。
ることなく、書込時における記憶データ破壊のおそれを
小さくするという目的が達成される。
［実施例］ 以下、本発明の好適な実施例を図面を参照しながら説
明する。
明する。
なお、図において、同一符号は同一あるいは相当部分
を示すものとする。
を示すものとする。
第１図は本発明の技術が適用された半導体記憶装置の
要部における一実施例を示す。
要部における一実施例を示す。
同図に示す半導体記憶装置はバイポーラ・CMOS型のRA
Mとして構成されたものであって、先ず、その基本的な
構成部分として、行列方向に配設されたメモリーセル
１、このメモリーセル１を行方向および列方向から選択
するために布線されたワード線WLおよびデータ線DL、共
通データ線CL、上記ワード線WLを択一的に選択して駆動
するワード線選択駆動回路（Ｘデコーダ・ドライバ）
２、上記データ線WLと共通データ線CLとの間に介在する
データ線選択スイッチ回路３、このデータ線選択スイッ
チ回路３を択一的に選択してオン動作させるデータ線選
択回路（Ｙデコーダ）４、上記共通データ線CLを介して
記憶データの読出および書込を行なう読出／書込回路５
などを有する。
Mとして構成されたものであって、先ず、その基本的な
構成部分として、行列方向に配設されたメモリーセル
１、このメモリーセル１を行方向および列方向から選択
するために布線されたワード線WLおよびデータ線DL、共
通データ線CL、上記ワード線WLを択一的に選択して駆動
するワード線選択駆動回路（Ｘデコーダ・ドライバ）
２、上記データ線WLと共通データ線CLとの間に介在する
データ線選択スイッチ回路３、このデータ線選択スイッ
チ回路３を択一的に選択してオン動作させるデータ線選
択回路（Ｙデコーダ）４、上記共通データ線CLを介して
記憶データの読出および書込を行なう読出／書込回路５
などを有する。
ここで、第１図に示した実施例の半導体記憶装置で
は、上記共通データ線CLおよびデータ線選択スイッチ回
路３がそれぞれ、読出用（CLRおよび3R）と書込用（CLW
および3W）とに分けて設けられている。つまり、読出用
共通データ線CLR、読出用データ線選択スイッチ回路3
R、書込用共通データ線CLW、書込用データ線選択スイッ
チ回路3Wが設けられている。読出用データ線選択スイッ
チ回路3RはｐチャンネルMOSトランジスタM1,M2によって
構成され、書込用データ線選択スイッチ回路3Wはｎチャ
ンネルMOSトランジスタM3,M4によって構成されている。
は、上記共通データ線CLおよびデータ線選択スイッチ回
路３がそれぞれ、読出用（CLRおよび3R）と書込用（CLW
および3W）とに分けて設けられている。つまり、読出用
共通データ線CLR、読出用データ線選択スイッチ回路3
R、書込用共通データ線CLW、書込用データ線選択スイッ
チ回路3Wが設けられている。読出用データ線選択スイッ
チ回路3RはｐチャンネルMOSトランジスタM1,M2によって
構成され、書込用データ線選択スイッチ回路3Wはｎチャ
ンネルMOSトランジスタM3,M4によって構成されている。
さらに、上述した構成に加えて、書込用データ線選択
スイッチ回路3Wの入力側に高しきい値化回路６が介在さ
せられていて、書込用データ線選択スイッチ回路3Wの入
力しきい値だけが選択的に高められている。この高入力
しきい値化回路６は、CMOSトランジスタM5,M6のそれぞ
れのゲート幅とチャンネル長の比を互いに異ならせるこ
とによって入力しきい値が高められたインバータによっ
て構成されている。
スイッチ回路3Wの入力側に高しきい値化回路６が介在さ
せられていて、書込用データ線選択スイッチ回路3Wの入
力しきい値だけが選択的に高められている。この高入力
しきい値化回路６は、CMOSトランジスタM5,M6のそれぞ
れのゲート幅とチャンネル長の比を互いに異ならせるこ
とによって入力しきい値が高められたインバータによっ
て構成されている。
これにより、第２図に示すように、読出時の動作しき
い値VthRと書込時の動作値VthWとがそれぞれ独立して設
定されるようになっている。
い値VthRと書込時の動作値VthWとがそれぞれ独立して設
定されるようになっている。
以上のようにして、書込用データ線選択スイッチ回路
3Rの入力しきい値だけを選択的に高くしたことにより、
書込時の誤動作による非選択列のメモリーセルの記憶デ
ータが破壊されるおそれを小さくすることができととも
に、読出用データ線選択スイッチ回路の入力しきい値を
読出時のアクセス速度を犠牲にしない適値に設定するこ
とができるようになる。
3Rの入力しきい値だけを選択的に高くしたことにより、
書込時の誤動作による非選択列のメモリーセルの記憶デ
ータが破壊されるおそれを小さくすることができととも
に、読出用データ線選択スイッチ回路の入力しきい値を
読出時のアクセス速度を犠牲にしない適値に設定するこ
とができるようになる。
これにより、読出時におけるアクセス速度を低下させ
ることなく、書込時における記憶データ破壊のおそれを
小さくすることができるようになる。
ることなく、書込時における記憶データ破壊のおそれを
小さくすることができるようになる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、高しきい値化回路６はCMOSインバータ以外の
回路であってもよい。
回路であってもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるバイポーラ・CMOS
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えばCMOS型あるいはECL型のRAM
にも適用できる。
明をその背景となった利用分野であるバイポーラ・CMOS
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えばCMOS型あるいはECL型のRAM
にも適用できる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、読出時におけるアクセス速度を低下させる
ことなく、書込時における記憶データ破壊のおそれを小
さくすることができるという効果が得られる。
ことなく、書込時における記憶データ破壊のおそれを小
さくすることができるという効果が得られる。
第１図は本発明の一実施例による半導体記憶装置の概略
構成を示す図、 第２図は上記装置におけるデータ線選択スイッチ回路の
動作を示す図、 第３図は従来の半導体記憶装置の構成例を示す図、 第４図は上記装置におけるデータ線選択スイッチ回路の
動作を示す図である。 １……メモリーセル、２……ワード線選択駆動回路、3R
……読出用データ線選択スイッチ回路、3W……書込用デ
ータ線選択スイッチ回路、４……データ線選択回路、５
……読出／書込回路、６……高しきい値化回路、WL……
ワード線、DL……データ線、CLR……書込用共通データ
線、CLW……読出用データ線、CL……共通データ線。
構成を示す図、 第２図は上記装置におけるデータ線選択スイッチ回路の
動作を示す図、 第３図は従来の半導体記憶装置の構成例を示す図、 第４図は上記装置におけるデータ線選択スイッチ回路の
動作を示す図である。 １……メモリーセル、２……ワード線選択駆動回路、3R
……読出用データ線選択スイッチ回路、3W……書込用デ
ータ線選択スイッチ回路、４……データ線選択回路、５
……読出／書込回路、６……高しきい値化回路、WL……
ワード線、DL……データ線、CLR……書込用共通データ
線、CLW……読出用データ線、CL……共通データ線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 哲也 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 舘野 実 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (72)発明者 田辺 知己 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (56)参考文献 特開 昭60−691（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41
Claims (3)
- 【請求項１】ワード線とデータ線の所定の交点に設けら
れたメモリセルと、 データ線選択回路と、 前記データ線選択回路の出力により前記データ線と書き
込み用第１共通データ線との接続を制御する第１スイッ
チ回路と、 前記データ線選択回路の出力により前記データ線と読み
出し用第２共通データ線との接続を制御する第２スイッ
チ回路と、 前記第１及び第２共通データ線に接続された読み出し書
き込み回路とを有し、 前記第１スイッチ回路の入力側に高しきい値化されたイ
ンバータ回路が介在されることにより前記第１スイッチ
回路の入力しきい値は前記第２スイッチ回路の入力しき
い値より大きくされていることを特徴とする半導体記憶
装置。 - 【請求項２】前記インバータ回路は、CMOSトランジスタ
のそれぞれのゲート幅とチャネル長の比を互いに異なら
せることにより入力しきい値が高められていることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】前記１スイッチ回路は前記データ線と前記
第１共通データ線との間に接続された第１導電型のMOS
トランジスタからなり、 前記第２スイッチ回路は前記データ線と前記第２共通デ
ータ線との間に接続された第２導電型のMOSトランジス
タからなり、 前記インバータの入力端子および対応する前記第２導電
型MOSトランジスタの入力端子に共通の選択信号が入力
されるように構成されていることを特徴とする請求項１
または２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140031A JP2988525B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140031A JP2988525B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033195A JPH033195A (ja) | 1991-01-09 |
| JP2988525B2 true JP2988525B2 (ja) | 1999-12-13 |
Family
ID=15259349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140031A Expired - Fee Related JP2988525B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988525B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW330265B (en) * | 1994-11-22 | 1998-04-21 | Hitachi Ltd | Semiconductor apparatus |
| JP3579205B2 (ja) | 1996-08-06 | 2004-10-20 | 株式会社ルネサステクノロジ | 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム |
-
1989
- 1989-05-31 JP JP1140031A patent/JP2988525B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033195A (ja) | 1991-01-09 |
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Legal Events
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