JP3230848B2 - スタティックランダムアクセスメモリ装置 - Google Patents
スタティックランダムアクセスメモリ装置Info
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、一般にスタティック
ランダムアクセスメモリ装置に関し、特に、高い集積度
を有し、かつ低電力消費のスタティックランダムアクセ
スメモリ装置に関する。
ランダムアクセスメモリ装置に関し、特に、高い集積度
を有し、かつ低電力消費のスタティックランダムアクセ
スメモリ装置に関する。
【０００２】
【従来の技術】一般にスタティックランダムアクセスメ
モリは、コンピュータをはじめとする様々な電気機器に
用いられており、それらの機器における機能が向上され
るにつれて、半導体メモリにおける低電力消費および高
集積度がより強く望まれている。
モリは、コンピュータをはじめとする様々な電気機器に
用いられており、それらの機器における機能が向上され
るにつれて、半導体メモリにおける低電力消費および高
集積度がより強く望まれている。
【０００３】図１６は、従来のＳＲＡＭにおけるメモリ
セル回路およびソース電位制御回路の回路図である。図
１６に示した回路は、特開昭５６−１４３５８７号公報
（対応米国特許番号４，４０９，６７９）に開示されて
いる。図１６を参照して、１つのメモリセルＭＡは、デ
ータ記憶回路を構成するＮＭＯＳトランジスタＱＢ５お
よびＱＢ６ならびに抵抗Ｒ１およびＲ２と、アクセスゲ
ートとしてのＮＭＯＳトランジスタＱＢ３およびＱＢ４
とを含む。トランジスタＱＢ３およびＱＢ４は、ゲート
がワード線ＷＬに接続される。トランジスタＱＢ５およ
びＱＢ６のソースは、ソース線ＳＬを介してソース電位
制御回路８ｚに接続される。
セル回路およびソース電位制御回路の回路図である。図
１６に示した回路は、特開昭５６−１４３５８７号公報
（対応米国特許番号４，４０９，６７９）に開示されて
いる。図１６を参照して、１つのメモリセルＭＡは、デ
ータ記憶回路を構成するＮＭＯＳトランジスタＱＢ５お
よびＱＢ６ならびに抵抗Ｒ１およびＲ２と、アクセスゲ
ートとしてのＮＭＯＳトランジスタＱＢ３およびＱＢ４
とを含む。トランジスタＱＢ３およびＱＢ４は、ゲート
がワード線ＷＬに接続される。トランジスタＱＢ５およ
びＱＢ６のソースは、ソース線ＳＬを介してソース電位
制御回路８ｚに接続される。
【０００４】ソース電位制御回路８ｚは、予め定められ
た中間電位を発生するためのＮＭＯＳトランジスタＱＢ
７，ＱＢ８，ＱＢ９およびＱＢ１０ならびに抵抗Ｒ３お
よびＲ４を含む。中間電位発生回路の出力ノードＮｏ
は、ソース線ＳＬに接続される。出力ノードＮｏと接地
との間にＮＭＯＳトランジスタＱＢ１１が接続される。
トランジスタＱＢ１１は、ゲートが、列デコーダ（図示
せず）から出力される列選択信号Ｙを受けるように接続
される。ビット線Ｂ１およびＢ２は、Ｙゲート回路を構
成するＮＭＯＳトランジスタＱＢ１２およびＱＢ１３を
介して、図示されていないＩＯ線に接続される。
た中間電位を発生するためのＮＭＯＳトランジスタＱＢ
７，ＱＢ８，ＱＢ９およびＱＢ１０ならびに抵抗Ｒ３お
よびＲ４を含む。中間電位発生回路の出力ノードＮｏ
は、ソース線ＳＬに接続される。出力ノードＮｏと接地
との間にＮＭＯＳトランジスタＱＢ１１が接続される。
トランジスタＱＢ１１は、ゲートが、列デコーダ（図示
せず）から出力される列選択信号Ｙを受けるように接続
される。ビット線Ｂ１およびＢ２は、Ｙゲート回路を構
成するＮＭＯＳトランジスタＱＢ１２およびＱＢ１３を
介して、図示されていないＩＯ線に接続される。
【０００５】動作において、図１６に示された列が選択
されるとき、図示されていない列デコーダから高レベル
の列選択信号Ｙが与えられる。したがって、トランジス
タＱＢ１１，ＱＢ１２およびＱＢ１３がオンする。トラ
ンジスタＱＢ１１がオンするので、メモリセルＭＡは、
電源電圧として、電源電位ＶＤＤおよび接地電位ＶＳＳ
が与えられる。これに加えて、ワード線ＷＬが高レベル
になるので、トランジスタＱＢ３およびＱＢ４がオンす
る。したがって、ビット線Ｂ１およびＢ２は、ストアさ
れていたデータ信号に基づいて、トランジスタＱＢ５お
よびＱＢ６によりそれぞれ駆動される。
されるとき、図示されていない列デコーダから高レベル
の列選択信号Ｙが与えられる。したがって、トランジス
タＱＢ１１，ＱＢ１２およびＱＢ１３がオンする。トラ
ンジスタＱＢ１１がオンするので、メモリセルＭＡは、
電源電圧として、電源電位ＶＤＤおよび接地電位ＶＳＳ
が与えられる。これに加えて、ワード線ＷＬが高レベル
になるので、トランジスタＱＢ３およびＱＢ４がオンす
る。したがって、ビット線Ｂ１およびＢ２は、ストアさ
れていたデータ信号に基づいて、トランジスタＱＢ５お
よびＱＢ６によりそれぞれ駆動される。
【０００６】他方、図１６において示された列が選択さ
れないとき、列選択信号Ｙが低レベルになる。したがっ
て、トランジスタＱＢ１１，ＱＢ１２およびＱＢ１３が
オフする。トランジスタＱＢ１１がオフするので、トラ
ンジスタＱＢ５およびＱＢ６のソースには、ソース線電
位制御回路８ｚから出力された、ＶＤＤとＶＳＳとの間
の中間の電位がソース線ＳＬを介して与えられる。これ
により、選択されない列において設けられたメモリセル
において消費される電力が減少される。
れないとき、列選択信号Ｙが低レベルになる。したがっ
て、トランジスタＱＢ１１，ＱＢ１２およびＱＢ１３が
オフする。トランジスタＱＢ１１がオフするので、トラ
ンジスタＱＢ５およびＱＢ６のソースには、ソース線電
位制御回路８ｚから出力された、ＶＤＤとＶＳＳとの間
の中間の電位がソース線ＳＬを介して与えられる。これ
により、選択されない列において設けられたメモリセル
において消費される電力が減少される。
【０００７】
【発明が解決しようとする課題】図１６に示したメモリ
セルＭＡは、６つの素子によって構成されており、した
がって、これら６つの素子を形成するために、半導体基
板上で広い領域を要する。特に、アクセスゲートとして
２つのトランジスタＱＢ３およびＱＢ４が必要であるの
で、これらを形成するために基板上の領域が占められ
る。これに加えて、１つの列あたり２本のビット線Ｂ１
およびＢ２ならびにソース線ＳＬが必要であるので、列
方向における配線間の間隔が狭くなっている。このこと
は、集積度を高めるための障害となっている。すなわ
ち、図１６に示したＳＲＡＭでは、１つの列において、
２本のビット線Ｂ１およびＢ２に加えて、ソース線ＳＬ
を設ける必要があるので、特に列方向に形成される配線
が過密になる。
セルＭＡは、６つの素子によって構成されており、した
がって、これら６つの素子を形成するために、半導体基
板上で広い領域を要する。特に、アクセスゲートとして
２つのトランジスタＱＢ３およびＱＢ４が必要であるの
で、これらを形成するために基板上の領域が占められ
る。これに加えて、１つの列あたり２本のビット線Ｂ１
およびＢ２ならびにソース線ＳＬが必要であるので、列
方向における配線間の間隔が狭くなっている。このこと
は、集積度を高めるための障害となっている。すなわ
ち、図１６に示したＳＲＡＭでは、１つの列において、
２本のビット線Ｂ１およびＢ２に加えて、ソース線ＳＬ
を設ける必要があるので、特に列方向に形成される配線
が過密になる。
【０００８】半導体基板上のメモリセルによって占めら
れる領域を減少させるため、５つの素子によって構成さ
れたメモリセルを備えたＳＲＡＭが知られる。図１７，
図１８および図１９に示したメモリセル回路は、そのよ
うなＳＲＡＭの従来の例を示しており、これらは、特開
昭６１−２４０９２号公報および／または特開昭６１−
２６９９７号公報において開示されている。
れる領域を減少させるため、５つの素子によって構成さ
れたメモリセルを備えたＳＲＡＭが知られる。図１７，
図１８および図１９に示したメモリセル回路は、そのよ
うなＳＲＡＭの従来の例を示しており、これらは、特開
昭６１−２４０９２号公報および／または特開昭６１−
２６９９７号公報において開示されている。
【０００９】図１７は、５つの素子により構成されたメ
モリセルを含む従来のＳＲＡＭの回路図である。図１７
を参照して、このＳＲＡＭは、各々が３つのＮＭＯＳト
ランジスタおよび２つの抵抗によって構成されたメモリ
セルＭＢ１ないしＭＢ４を含む。ｋ番目の列内に設けら
れたメモリセルＭＢ１およびＭＢ２におけるドライバト
ランジスタのソースは、書込み線ＷＲｋに接続される。
アクセストランジスタは、ビット線ＢＬｋに接続され
る。ｋ＋１番目のメモリセルＭＢ３およびＭＢ４も、同
様にして、書込み線ＷＲｋ＋１およびビット線ＢＬｋ＋
１に接続される。
モリセルを含む従来のＳＲＡＭの回路図である。図１７
を参照して、このＳＲＡＭは、各々が３つのＮＭＯＳト
ランジスタおよび２つの抵抗によって構成されたメモリ
セルＭＢ１ないしＭＢ４を含む。ｋ番目の列内に設けら
れたメモリセルＭＢ１およびＭＢ２におけるドライバト
ランジスタのソースは、書込み線ＷＲｋに接続される。
アクセストランジスタは、ビット線ＢＬｋに接続され
る。ｋ＋１番目のメモリセルＭＢ３およびＭＢ４も、同
様にして、書込み線ＷＲｋ＋１およびビット線ＢＬｋ＋
１に接続される。
【００１０】図１７に示したＳＲＡＭにおいて書込み線
ＷＲｋおよびＷＲｋ＋１が設けられている目的は、書込
み動作において、書込み線を介してメモリセルに電源電
位ＶＤＤを与えるためである。すなわち、データが書込
まれるべき列、すなわちアクセスされるべき列内のメモ
リセルに、書込み線を介してデータ書込みのための電源
電圧ＶＤＤが与えられる。一方、読出し動作において
は、書込み線は接地電位ＶＳＳに保たれる。書込み線の
電圧を制御する目的は、メモリセルにおける電力消費を
減少させるためではないことが指摘される。
ＷＲｋおよびＷＲｋ＋１が設けられている目的は、書込
み動作において、書込み線を介してメモリセルに電源電
位ＶＤＤを与えるためである。すなわち、データが書込
まれるべき列、すなわちアクセスされるべき列内のメモ
リセルに、書込み線を介してデータ書込みのための電源
電圧ＶＤＤが与えられる。一方、読出し動作において
は、書込み線は接地電位ＶＳＳに保たれる。書込み線の
電圧を制御する目的は、メモリセルにおける電力消費を
減少させるためではないことが指摘される。
【００１１】図１７に示したＳＲＡＭにおいて生じ得る
誤動作を防ぐために、図１８に示すようにＳＲＡＭが改
善されている。これに加えて、図１７に示したＳＲＡＭ
の集積度を向上させるために、図１９に示したＳＲＡＭ
が提案されている。図１８および図１９に示したＳＲＡ
Ｍも、図１７に示したＳＲＡＭと同様に、書込み動作を
行なうために書込み線ＷＲｋ，ＷＲｋ＋１，ＷＲｉおよ
びＷＲｉ＋１が設けられており、メモリセル回路におけ
る電力消費を減少させる目的で設けられているものでは
ないことが指摘される。したがって、これらの書込み線
は、書込み動作において電源電位ＶＤＤにもたらされ、
一方、読出し動作において接地電位ＶＳＳにもたらされ
る。
誤動作を防ぐために、図１８に示すようにＳＲＡＭが改
善されている。これに加えて、図１７に示したＳＲＡＭ
の集積度を向上させるために、図１９に示したＳＲＡＭ
が提案されている。図１８および図１９に示したＳＲＡ
Ｍも、図１７に示したＳＲＡＭと同様に、書込み動作を
行なうために書込み線ＷＲｋ，ＷＲｋ＋１，ＷＲｉおよ
びＷＲｉ＋１が設けられており、メモリセル回路におけ
る電力消費を減少させる目的で設けられているものでは
ないことが指摘される。したがって、これらの書込み線
は、書込み動作において電源電位ＶＤＤにもたらされ、
一方、読出し動作において接地電位ＶＳＳにもたらされ
る。
【００１２】上記で説明した従来のメモリセルにおい
て、メモリセル回路における電力消費が高いことに加え
て、ワード線に接続されたＮＭＯＳトランジスタのゲー
ト酸化膜が破壊されやすいことも指摘される。すなわ
ち、ＳＲＡＭがアクティブ状態、すなわちＳＲＡＭの読
出しまたは書込みが行なわれているときであっても、す
べてのメモリセルには、電源電圧として電源電位ＶＤＤ
およびＶＳＳが与えられている。したがって、アクセス
されないメモリセル内のアクセストランジスタのゲート
−ソース間にＶＤＤ−ＶＳＳの電圧が与えられることに
なる。ＳＲＡＭにおける高集積化が進むと、ゲート酸化
膜の厚さがより薄くなるので、ゲート−ソース間に与え
られる電圧によりゲート酸化膜がより破壊されやすくな
っている。ゲート酸化膜の破壊を防ぐためには、ゲート
−ソース間に与えられる電圧を減少させることが好まし
い。しかしながら、従来のＳＲＡＭでは、メモリセルは
常に一定の電源電圧が与えられているので、時間が経過
するにつれてゲート酸化膜が破壊されてしまう。言換え
ると、ゲート酸化膜の破壊による経時的故障率が高いこ
とが指摘される。
て、メモリセル回路における電力消費が高いことに加え
て、ワード線に接続されたＮＭＯＳトランジスタのゲー
ト酸化膜が破壊されやすいことも指摘される。すなわ
ち、ＳＲＡＭがアクティブ状態、すなわちＳＲＡＭの読
出しまたは書込みが行なわれているときであっても、す
べてのメモリセルには、電源電圧として電源電位ＶＤＤ
およびＶＳＳが与えられている。したがって、アクセス
されないメモリセル内のアクセストランジスタのゲート
−ソース間にＶＤＤ−ＶＳＳの電圧が与えられることに
なる。ＳＲＡＭにおける高集積化が進むと、ゲート酸化
膜の厚さがより薄くなるので、ゲート−ソース間に与え
られる電圧によりゲート酸化膜がより破壊されやすくな
っている。ゲート酸化膜の破壊を防ぐためには、ゲート
−ソース間に与えられる電圧を減少させることが好まし
い。しかしながら、従来のＳＲＡＭでは、メモリセルは
常に一定の電源電圧が与えられているので、時間が経過
するにつれてゲート酸化膜が破壊されてしまう。言換え
ると、ゲート酸化膜の破壊による経時的故障率が高いこ
とが指摘される。
【００１３】この発明は、上記のような課題を解決する
ためになされたもので、低電力消費の下で、スタティッ
クランダムアクセスメモリの集積度を向上させることを
目的とする。
ためになされたもので、低電力消費の下で、スタティッ
クランダムアクセスメモリの集積度を向上させることを
目的とする。
【００１４】この発明のもう１つの目的は、スタティッ
クランダムアクセスメモリの高集積化が進む中で、与え
られた電圧によりメモリセルが破壊されるのを防ぐこと
である。
クランダムアクセスメモリの高集積化が進む中で、与え
られた電圧によりメモリセルが破壊されるのを防ぐこと
である。
【００１５】
【課題を解決するための手段】この発明に係るスタティ
ックランダムアクセスメモリ装置は、メモリセルアレイ
と、行デコーダ手段と、ワード線電圧制御手段とを含
む。メモリセルアレイは、複数のメモリセルと、複数の
ビット線と、複数のワード線とを含む。メモリセルの各
々は、単一の入出力ノードを介して与えられるデータ信
号を記憶するデータ記憶手段と、入出力ノードに一方端
が接続された単一のスイッチング手段とを有し、行およ
び列に配設される。ビット線の各々は、対応する列の各
メモリセルにおける単一のスイッチング手段の他方端に
接続される。ワード線の各々は、対応する行の各メモリ
セルにおける単一のスイッチング手段の制御端に接続さ
れる。行デコーダ手段は、行アドレス信号をデコード
し、複数のワード線を選択的に活性化させる。ワード線
電圧制御手段は、行デコーダ手段により活性化されるワ
ード線に、読出動作時には電源電圧を、書込動作時には
電源電圧より高い昇圧電圧を与える。
ックランダムアクセスメモリ装置は、メモリセルアレイ
と、行デコーダ手段と、ワード線電圧制御手段とを含
む。メモリセルアレイは、複数のメモリセルと、複数の
ビット線と、複数のワード線とを含む。メモリセルの各
々は、単一の入出力ノードを介して与えられるデータ信
号を記憶するデータ記憶手段と、入出力ノードに一方端
が接続された単一のスイッチング手段とを有し、行およ
び列に配設される。ビット線の各々は、対応する列の各
メモリセルにおける単一のスイッチング手段の他方端に
接続される。ワード線の各々は、対応する行の各メモリ
セルにおける単一のスイッチング手段の制御端に接続さ
れる。行デコーダ手段は、行アドレス信号をデコード
し、複数のワード線を選択的に活性化させる。ワード線
電圧制御手段は、行デコーダ手段により活性化されるワ
ード線に、読出動作時には電源電圧を、書込動作時には
電源電圧より高い昇圧電圧を与える。
【００１６】
【作用】この発明におけるスタティックランダムアクセ
スメモリ装置では、１つの列内に配設された各メモリセ
ルが、各メモリセル内に設けられた単一のスイッチング
手段を介して対応する１本のビット線に接続される。し
たがって、従来のものと比較して、半導体基板上の集積
度が向上される。これに加えて、ワード線電圧制御手段
が、ワード線に、読出動作時には電源電圧を、書込動作
時には電源電圧より高い昇圧電圧を与えるので、読出動
作時の誤書込みを防止することができる。
スメモリ装置では、１つの列内に配設された各メモリセ
ルが、各メモリセル内に設けられた単一のスイッチング
手段を介して対応する１本のビット線に接続される。し
たがって、従来のものと比較して、半導体基板上の集積
度が向上される。これに加えて、ワード線電圧制御手段
が、ワード線に、読出動作時には電源電圧を、書込動作
時には電源電圧より高い昇圧電圧を与えるので、読出動
作時の誤書込みを防止することができる。
【００１７】
【実施例】図２は、この発明の一実施例を示すＳＲＡＭ
のブロック図である。図２を参照して、このＳＲＡＭ１
ａは、行アドレス信号ＲＡ０〜ＲＡｍを受ける行アドレ
スバッファ３と、列アドレス信号ＣＡ０ないしＣＡｎを
受ける列アドレスバッファ４と、行アドレス信号をデコ
ードしワード線を選択的に活性化させる行デコーダ５
と、列アドレス信号をデコードしビット線を選択する列
デコーダ６と、活性化されたワード線の電位を昇圧する
ワード線昇圧回路７とを含む。多数のメモリセルＭＣが
半導体基板上で行および列に配設され、メモリセルアレ
イが構成される。１つの列内に配設されたメモリセル
は、対応する１本のビット線ＢＬ１，ＢＬ２，…を介し
てＹゲート回路１０に接続される。一方、１つの列内に
配設されたメモリセルは、対応する１本のソース線ＳＬ
１，ＳＬ２，…を介してソース線電位制御回路８に接続
される。１つの行内に配設されたメモリセルは、対応す
る１本のワード線ＷＬ１，ＷＬ２，…を介してワード線
昇圧回路７に接続される。
のブロック図である。図２を参照して、このＳＲＡＭ１
ａは、行アドレス信号ＲＡ０〜ＲＡｍを受ける行アドレ
スバッファ３と、列アドレス信号ＣＡ０ないしＣＡｎを
受ける列アドレスバッファ４と、行アドレス信号をデコ
ードしワード線を選択的に活性化させる行デコーダ５
と、列アドレス信号をデコードしビット線を選択する列
デコーダ６と、活性化されたワード線の電位を昇圧する
ワード線昇圧回路７とを含む。多数のメモリセルＭＣが
半導体基板上で行および列に配設され、メモリセルアレ
イが構成される。１つの列内に配設されたメモリセル
は、対応する１本のビット線ＢＬ１，ＢＬ２，…を介し
てＹゲート回路１０に接続される。一方、１つの列内に
配設されたメモリセルは、対応する１本のソース線ＳＬ
１，ＳＬ２，…を介してソース線電位制御回路８に接続
される。１つの行内に配設されたメモリセルは、対応す
る１本のワード線ＷＬ１，ＷＬ２，…を介してワード線
昇圧回路７に接続される。
【００１８】ビット線ＢＬ１，ＢＬ２，…は、Ｙゲート
回路１０およびＩＯ線１４を介してセンスアンプ９に接
続される。Ｙゲート回路１０は、列デコーダ６から出力
される列選択信号に応答して、ビット線ＢＬ１，ＢＬ
２，…のうちの１本を選択的にＩＯ線１４に接続する。
センスアンプ９は、入力バッファ１３を介して与えられ
る書込みイネーブル信号／ＷＥに応答して活性化され
る。したがって、メモリセルから読出されたデータ信号
は、センスアンプ９により増幅された後、出力バッファ
１２を介して出力データＤｏとして出力される。一方、
書込まれるべきデータ信号Ｄｉは、入力バッファ１１，
ＩＯ線１４およびＹゲート回路１０を介してメモリセル
に与えられる。
回路１０およびＩＯ線１４を介してセンスアンプ９に接
続される。Ｙゲート回路１０は、列デコーダ６から出力
される列選択信号に応答して、ビット線ＢＬ１，ＢＬ
２，…のうちの１本を選択的にＩＯ線１４に接続する。
センスアンプ９は、入力バッファ１３を介して与えられ
る書込みイネーブル信号／ＷＥに応答して活性化され
る。したがって、メモリセルから読出されたデータ信号
は、センスアンプ９により増幅された後、出力バッファ
１２を介して出力データＤｏとして出力される。一方、
書込まれるべきデータ信号Ｄｉは、入力バッファ１１，
ＩＯ線１４およびＹゲート回路１０を介してメモリセル
に与えられる。
【００１９】ソース線電位制御回路８は、列アドレスバ
ッファ４を介して与えられる列アドレス信号ＣＡ０ない
しＣＡｎに応答して、非選択の列に設けられているソー
ス線ＳＬ１，ＳＬ２，…を予め定められた中間電位にも
たらす。他方、列アドレス信号ＣＡ０ないしＣＡｎによ
って選択された列内に設けられている１本の選択線に、
ソース線電位制御回路８は、接地電位ＶＳＳを与える。
ッファ４を介して与えられる列アドレス信号ＣＡ０ない
しＣＡｎに応答して、非選択の列に設けられているソー
ス線ＳＬ１，ＳＬ２，…を予め定められた中間電位にも
たらす。他方、列アドレス信号ＣＡ０ないしＣＡｎによ
って選択された列内に設けられている１本の選択線に、
ソース線電位制御回路８は、接地電位ＶＳＳを与える。
【００２０】図１は、図２に示した１つのメモリセルＭ
Ｃの回路図である。図１を参照して、メモリセルＭＣ
は、ドライバトランジスタとしてのＮＭＯＳトランジス
タＱ１およびＱ２と、負荷としての抵抗Ｒ１およびＲ２
と、アクセスゲートとしてのＮＭＯＳトランジスタＱ３
とを含む。トランジスタＱ１およびＲ１によって１つの
インバータが構成され、一方、トランジスタＱ２および
抵抗Ｒ２によってもう１つのインバータが構成される。
したがって、２つのクロスカップルされたインバータに
より、データ記憶回路が構成される。トランジスタＱ２
と抵抗Ｒ２との共通接続ノードＮ１は、データ記憶回路
の単一の入出力ノードを構成する。トランジスタＱ３
は、ノードＮ１と単一のビット線ＢＬとの間に接続さ
れ、かつワード線ＷＬｉ上の信号に応答して動作する。
Ｃの回路図である。図１を参照して、メモリセルＭＣ
は、ドライバトランジスタとしてのＮＭＯＳトランジス
タＱ１およびＱ２と、負荷としての抵抗Ｒ１およびＲ２
と、アクセスゲートとしてのＮＭＯＳトランジスタＱ３
とを含む。トランジスタＱ１およびＲ１によって１つの
インバータが構成され、一方、トランジスタＱ２および
抵抗Ｒ２によってもう１つのインバータが構成される。
したがって、２つのクロスカップルされたインバータに
より、データ記憶回路が構成される。トランジスタＱ２
と抵抗Ｒ２との共通接続ノードＮ１は、データ記憶回路
の単一の入出力ノードを構成する。トランジスタＱ３
は、ノードＮ１と単一のビット線ＢＬとの間に接続さ
れ、かつワード線ＷＬｉ上の信号に応答して動作する。
【００２１】ビット線ＢＬの一方端は、ビット線負荷ト
ランジスタＱ４を介して電源電位ＶＤＤに接続される。
ビット線ＢＬの他方端は、図２に示したＹゲート回路１
０を構成するＮＭＯＳトランジスタＱ７を介してＩＯ線
１４に接続される。トランジスタＱ７は、列デコーダ６
から出力される列選択信号Ｙｊに応答して動作する。ア
クセスゲートトランジスタＱ３は、ワード線ＷＬｉを介
して、ワード線昇圧回路７によって昇圧されたワード線
信号を受ける。
ランジスタＱ４を介して電源電位ＶＤＤに接続される。
ビット線ＢＬの他方端は、図２に示したＹゲート回路１
０を構成するＮＭＯＳトランジスタＱ７を介してＩＯ線
１４に接続される。トランジスタＱ７は、列デコーダ６
から出力される列選択信号Ｙｊに応答して動作する。ア
クセスゲートトランジスタＱ３は、ワード線ＷＬｉを介
して、ワード線昇圧回路７によって昇圧されたワード線
信号を受ける。
【００２２】ドライバトランジスタＱ１およびＱ２のソ
ースは、ソース線ＳＬｊに接続される。ソース線電位制
御回路８は、列アドレス信号ＣＡ０ないしＣＡｎに応答
して、あらかじめ定められた中間電位または接地電位Ｖ
ＳＳをソース線ＳＬｊを介して、メモリセルＭＣ内のド
ライバトランジスタＱ１およびＱ２のソースに与える。
ースは、ソース線ＳＬｊに接続される。ソース線電位制
御回路８は、列アドレス信号ＣＡ０ないしＣＡｎに応答
して、あらかじめ定められた中間電位または接地電位Ｖ
ＳＳをソース線ＳＬｊを介して、メモリセルＭＣ内のド
ライバトランジスタＱ１およびＱ２のソースに与える。
【００２３】図１では１つのメモリセルＭＣについての
み示されているが、他のメモリセルも同様の回路接続を
有することが指摘される。特に、１つの列内に設けられ
たメモリセルは、単一のビット線ＢＬｊおよび単一のソ
ース線ＳＬｊに共通して接続される。
み示されているが、他のメモリセルも同様の回路接続を
有することが指摘される。特に、１つの列内に設けられ
たメモリセルは、単一のビット線ＢＬｊおよび単一のソ
ース線ＳＬｊに共通して接続される。
【００２４】図３は、図１に示したメモリセル回路の動
作を説明するためのタイミングチャートである。図１お
よび図３を参照して、まず、書込み動作において、書込
みイネーブル信号／ＷＥが立下がる。書込のための行ア
ドレス信号ＲＡｗによって選択された行におけるワード
線ＷＬｉは、図２に示したワード線昇圧回路７によって
昇圧された高電位になる。一方、書込のための列アドレ
ス信号ＣＡｗによって選択された列におけるソース線Ｓ
Ｌｊは、ソース線電位制御回路８によって接地電位ＶＳ
Ｓにもたらされている。これに加えて、列アドレス信号
ＣＡｗによって選択されたビット線ＢＬｊは、書込まれ
るべき入力データ信号Ｄｉに基づいた高電位または低電
位になる。したがって、アクセスゲートトランジスタＱ
３が強くオンし（すなわちより低いオン抵抗でオン
し）、ビット線ＢＬｊ上のデータ信号が入出力ノードＮ
１を介してデータ記憶回路に与えられる。データ記憶回
路の状態は、与えられたデータ信号に基づいて決定され
る。
作を説明するためのタイミングチャートである。図１お
よび図３を参照して、まず、書込み動作において、書込
みイネーブル信号／ＷＥが立下がる。書込のための行ア
ドレス信号ＲＡｗによって選択された行におけるワード
線ＷＬｉは、図２に示したワード線昇圧回路７によって
昇圧された高電位になる。一方、書込のための列アドレ
ス信号ＣＡｗによって選択された列におけるソース線Ｓ
Ｌｊは、ソース線電位制御回路８によって接地電位ＶＳ
Ｓにもたらされている。これに加えて、列アドレス信号
ＣＡｗによって選択されたビット線ＢＬｊは、書込まれ
るべき入力データ信号Ｄｉに基づいた高電位または低電
位になる。したがって、アクセスゲートトランジスタＱ
３が強くオンし（すなわちより低いオン抵抗でオン
し）、ビット線ＢＬｊ上のデータ信号が入出力ノードＮ
１を介してデータ記憶回路に与えられる。データ記憶回
路の状態は、与えられたデータ信号に基づいて決定され
る。
【００２５】一方、読出し動作において、読出しのため
の行アドレス信号ＲＡｒにより選択されたワード線ＷＬ
ｉが高レベルにもたらされる。したがって、トランジス
タＱ３がオンするので、ビット線ＢＬｊの電位がわずか
に変化される。読出しのための列アドレス信号ＣＡｒに
応答して、列デコーダ６は高レベルの列選択信号Ｙｊを
トランジスタＱ７のゲートに与えるので、トランジスタ
Ｑ７がオンする。したがって、ビット線ＢＬｊ上に現わ
れた電位変化は、トランジスタＱ７およびＩＯ線１４を
介して図２に示したセンスアンプ９に与えられる。セン
スアンプによって増幅されたデータ信号は、出力バッフ
ァ１２を介して出力データＤｏとして出力される。
の行アドレス信号ＲＡｒにより選択されたワード線ＷＬ
ｉが高レベルにもたらされる。したがって、トランジス
タＱ３がオンするので、ビット線ＢＬｊの電位がわずか
に変化される。読出しのための列アドレス信号ＣＡｒに
応答して、列デコーダ６は高レベルの列選択信号Ｙｊを
トランジスタＱ７のゲートに与えるので、トランジスタ
Ｑ７がオンする。したがって、ビット線ＢＬｊ上に現わ
れた電位変化は、トランジスタＱ７およびＩＯ線１４を
介して図２に示したセンスアンプ９に与えられる。セン
スアンプによって増幅されたデータ信号は、出力バッフ
ァ１２を介して出力データＤｏとして出力される。
【００２６】上記のように、書込みまたは読出しが行な
われる列内のソース線ＳＬｊは、書込みおよび読出し期
間において接地電位ＶＳＳに保たれている。すなわち、
アクセスされるべき１つの列内に設けられたソース線Ｓ
Ｌｊに、ソース線電位制御回路８によって接地電位ＶＳ
Ｓが与えられる。このことは、ソース線ＳＬｊに接続さ
れたメモリセルに、電源電位ＶＤＤと接地電位ＶＳＳと
によって決定される電位差が電源電圧として与えられる
ことを意味する。すなわち、アクセスされる列内のメモ
リセルは、ＶＤＤ−ＶＳＳの電源電圧が与えられる。
われる列内のソース線ＳＬｊは、書込みおよび読出し期
間において接地電位ＶＳＳに保たれている。すなわち、
アクセスされるべき１つの列内に設けられたソース線Ｓ
Ｌｊに、ソース線電位制御回路８によって接地電位ＶＳ
Ｓが与えられる。このことは、ソース線ＳＬｊに接続さ
れたメモリセルに、電源電位ＶＤＤと接地電位ＶＳＳと
によって決定される電位差が電源電圧として与えられる
ことを意味する。すなわち、アクセスされる列内のメモ
リセルは、ＶＤＤ−ＶＳＳの電源電圧が与えられる。
【００２７】一方、図１に示した列とは異なる他の列
（図示せず）内に設けられたメモリセルがアクセスされ
るとき、アクセスされない列のソース線ＳＬｊは、電源
電位ＶＤＤと接地電位ＶＳＳとの間の予め定められた中
間電位Ｖｍにもたらされる。すなわち、ソース線電位制
御回路８は、列アドレス信号ＣＡｘに応答して、書込み
または読出しが行なわれない列のソース線ＳＬｊに中間
電位Ｖｍを与える。このことは、メモリセルＭＣの電源
電圧として、ＶＤＤ−Ｖｍの電位差が電源電圧として与
えられることを意味する。電源電圧の値がＶｍだけ減少
されるので、アクセスされない列において設けられたメ
モリセルにより消費される電力が減少される。
（図示せず）内に設けられたメモリセルがアクセスされ
るとき、アクセスされない列のソース線ＳＬｊは、電源
電位ＶＤＤと接地電位ＶＳＳとの間の予め定められた中
間電位Ｖｍにもたらされる。すなわち、ソース線電位制
御回路８は、列アドレス信号ＣＡｘに応答して、書込み
または読出しが行なわれない列のソース線ＳＬｊに中間
電位Ｖｍを与える。このことは、メモリセルＭＣの電源
電圧として、ＶＤＤ−Ｖｍの電位差が電源電圧として与
えられることを意味する。電源電圧の値がＶｍだけ減少
されるので、アクセスされない列において設けられたメ
モリセルにより消費される電力が減少される。
【００２８】これに加えて、電源電圧の減少により、ア
クセスゲートトランジスタＱ３のゲート−ソース間に与
えられる電圧が減少されることも指摘される。したがっ
て、トランジスタＱ３のゲート酸化膜に与えられる電圧
が減少されるので、高集積化が進みしたがって、ゲート
酸化膜の厚さがさらに薄くなっても、与えられた電圧に
よりゲート酸化膜が破壊されるのが防がれる。言換える
と、メモリセルＭＣの経時的な故障率が低くなる。
クセスゲートトランジスタＱ３のゲート−ソース間に与
えられる電圧が減少されることも指摘される。したがっ
て、トランジスタＱ３のゲート酸化膜に与えられる電圧
が減少されるので、高集積化が進みしたがって、ゲート
酸化膜の厚さがさらに薄くなっても、与えられた電圧に
よりゲート酸化膜が破壊されるのが防がれる。言換える
と、メモリセルＭＣの経時的な故障率が低くなる。
【００２９】図４は、図２に示したソース線電位制御回
路の一例を示す部分回路図である。図４に示した回路
は、ｊ番目のソース線ＳＬｊの電位を制御するために設
けられた部分に相当する。デコーダ回路８ａｊは、電源
電位ＶＤＤと出力ノードＮ２との間に並列に接続された
ＰＭＯＳトランジスタ８０１ないし８０ｎと、ノードＮ
２と接地電位ＶＳＳとの間に直列に接続されたＮＭＯＳ
トランジスタ８１１ないし８１ｎとを含む。トランジス
タ８０１ないし８０ｎは、ゲートが、各々が予め定めら
れた規則に従って反転されたまたは反転されない列アド
レス信号ＣＡ０ｊないしＣＡｎｊを受けるように接続さ
れる。同様に、トランジスタ８１１ないし８１ｎも、ゲ
ートが変更された列アドレス信号ＣＡ０ｊないしＣＡｎ
ｊをそれぞれ受けるように接続される。外部的に与えら
れた列アドレス信号ＣＡ０ないしＣＡｎが、予め定めら
れた規則に従って、図示されていない変更回路により変
更された後、変更列アドレス信号ＣＡ０ｊないしＣＡｎ
ｊとしてデコーダ回路８ａｊに与えられる。
路の一例を示す部分回路図である。図４に示した回路
は、ｊ番目のソース線ＳＬｊの電位を制御するために設
けられた部分に相当する。デコーダ回路８ａｊは、電源
電位ＶＤＤと出力ノードＮ２との間に並列に接続された
ＰＭＯＳトランジスタ８０１ないし８０ｎと、ノードＮ
２と接地電位ＶＳＳとの間に直列に接続されたＮＭＯＳ
トランジスタ８１１ないし８１ｎとを含む。トランジス
タ８０１ないし８０ｎは、ゲートが、各々が予め定めら
れた規則に従って反転されたまたは反転されない列アド
レス信号ＣＡ０ｊないしＣＡｎｊを受けるように接続さ
れる。同様に、トランジスタ８１１ないし８１ｎも、ゲ
ートが変更された列アドレス信号ＣＡ０ｊないしＣＡｎ
ｊをそれぞれ受けるように接続される。外部的に与えら
れた列アドレス信号ＣＡ０ないしＣＡｎが、予め定めら
れた規則に従って、図示されていない変更回路により変
更された後、変更列アドレス信号ＣＡ０ｊないしＣＡｎ
ｊとしてデコーダ回路８ａｊに与えられる。
【００３０】ｊ番目の列内のメモリセルがアクセスされ
るとき、すべての変更列アドレス信号ＣＡ０ｊないしＣ
Ａｎｊが高レベルになる。したがって、すべてのトラン
ジスタ８１１ないし８１ｎがオンするので、出力ノード
Ｎ２を介して低レベルの信号が出力回路８ｂｊに与えら
れる。したがって、出力回路８ｂｊ内のＰＭＯＳトラン
ジスタ８３１およびＮＭＯＳトランジスタ８３４がオン
するので、ソース線ＳＬｊが接地電位ＶＳＳにもたらさ
れる。その結果、ｊ番目の列内の設けられているメモリ
セルに、電位差（ＶＤＤ−ＶＳＳ）が電源電圧として与
えられることになる。
るとき、すべての変更列アドレス信号ＣＡ０ｊないしＣ
Ａｎｊが高レベルになる。したがって、すべてのトラン
ジスタ８１１ないし８１ｎがオンするので、出力ノード
Ｎ２を介して低レベルの信号が出力回路８ｂｊに与えら
れる。したがって、出力回路８ｂｊ内のＰＭＯＳトラン
ジスタ８３１およびＮＭＯＳトランジスタ８３４がオン
するので、ソース線ＳＬｊが接地電位ＶＳＳにもたらさ
れる。その結果、ｊ番目の列内の設けられているメモリ
セルに、電位差（ＶＤＤ−ＶＳＳ）が電源電圧として与
えられることになる。
【００３１】ｊ番目の列内に設けられたメモリセルがア
クセスされないとき、トランジスタ８１１ないし８１ｎ
のうちの少なくとも１つが、変更列アドレス信号ＣＡ０
ｊないしＣＡｎｊに応答してオフする。これに加えて、
トランジスタ８０１ないし８０ｎのうちの少なくとも１
つがオンする。したがって出力ノードＮ２を介して高レ
ベルの電圧が出力回路８ｂｊに与えられる。出力回路８
ｂｊ内のトランジスタ８３２がオンするので、トランジ
スタ８３４がオフする。その結果、常時オンしているＮ
ＭＯＳトランジスタ８３３のしきい電圧Ｖｔｈによって
決定される電圧（ＶＤＤ−Ｖｔｈ）が中間電位Ｖｍとし
てソース線ＳＬｊに与えられる。
クセスされないとき、トランジスタ８１１ないし８１ｎ
のうちの少なくとも１つが、変更列アドレス信号ＣＡ０
ｊないしＣＡｎｊに応答してオフする。これに加えて、
トランジスタ８０１ないし８０ｎのうちの少なくとも１
つがオンする。したがって出力ノードＮ２を介して高レ
ベルの電圧が出力回路８ｂｊに与えられる。出力回路８
ｂｊ内のトランジスタ８３２がオンするので、トランジ
スタ８３４がオフする。その結果、常時オンしているＮ
ＭＯＳトランジスタ８３３のしきい電圧Ｖｔｈによって
決定される電圧（ＶＤＤ−Ｖｔｈ）が中間電位Ｖｍとし
てソース線ＳＬｊに与えられる。
【００３２】中間電位Ｖｍの値は、図１に示したビット
線ＢＬｊおよびノードＮ１の間の相対的な電位差によ
り、オンされるべきでないトランジスタＱ３が誤ってオ
ンしない範囲に設定される。これに加えて、中間電位Ｖ
ｍの値は、当然に、データ記憶回路のデータ記憶状態が
変更されないように決定される。たとえば、電源電位Ｖ
ＤＤとして５ボルト，接地電位ＶＳＳとして０ボルトの
電圧が与えられる場合では、中間電位Ｖｍは、３．５な
いし４．５ボルトの範囲内に設定される。Ｖｍの設定
は、図４に示した出力回路８ｂｊ内のトランジスタ８３
３のしきい電圧Ｖｔｈによって決定される。
線ＢＬｊおよびノードＮ１の間の相対的な電位差によ
り、オンされるべきでないトランジスタＱ３が誤ってオ
ンしない範囲に設定される。これに加えて、中間電位Ｖ
ｍの値は、当然に、データ記憶回路のデータ記憶状態が
変更されないように決定される。たとえば、電源電位Ｖ
ＤＤとして５ボルト，接地電位ＶＳＳとして０ボルトの
電圧が与えられる場合では、中間電位Ｖｍは、３．５な
いし４．５ボルトの範囲内に設定される。Ｖｍの設定
は、図４に示した出力回路８ｂｊ内のトランジスタ８３
３のしきい電圧Ｖｔｈによって決定される。
【００３３】図５および図６は、図２に示したソース線
電位制御回路８の一部として適用可能な別の回路をそれ
ぞれ示している。図５を参照して、ソース線電位制御回
路８ｃｊは、電源電位ＶＤＤと接地電位ＶＳＳとの間に
直列に接続されたＮＭＯＳトランジスタ８６１，８２０
ないし８２ｎを含む。トランジスタ８６１は常時オンし
ており、そのしきい電圧によって前述と同様に中間電位
Ｖｍが決定される。ソース線電位制御回路８ｃｊの動作
も、図４に示した回路と同様であるので説明が省略され
る。
電位制御回路８の一部として適用可能な別の回路をそれ
ぞれ示している。図５を参照して、ソース線電位制御回
路８ｃｊは、電源電位ＶＤＤと接地電位ＶＳＳとの間に
直列に接続されたＮＭＯＳトランジスタ８６１，８２０
ないし８２ｎを含む。トランジスタ８６１は常時オンし
ており、そのしきい電圧によって前述と同様に中間電位
Ｖｍが決定される。ソース線電位制御回路８ｃｊの動作
も、図４に示した回路と同様であるので説明が省略され
る。
【００３４】図６を参照して、このソース線電位制御回
路８ｄｊは、ＰＭＯＳトランジスタ８４０ないし８４ｎ
と、ＮＭＯＳトランジスタ８６０，８５０ないし８５ｎ
とを含む。この回路の動作も、図４に示した回路８ａｊ
と基本的に同様であるので説明が省略される。
路８ｄｊは、ＰＭＯＳトランジスタ８４０ないし８４ｎ
と、ＮＭＯＳトランジスタ８６０，８５０ないし８５ｎ
とを含む。この回路の動作も、図４に示した回路８ａｊ
と基本的に同様であるので説明が省略される。
【００３５】図８は、図２に示したワード線昇圧回路７
の部分回路図である。図８に示したワード線昇圧回路７
ｉは、ｉ番目のワード線ＷＬｉに与えられる電圧を昇圧
させるために設けられる。図８を参照して、昇圧回路７
ｉは、外部から与えられる書込イネーブル信号／ＷＥに
応答して、昇圧された電圧を発生する昇圧電圧発生回路
７ａと、行デコーダ（図示せず）から与えられる信号Ｗ
Ｌｉ′に応答して、昇圧された電圧を伝送するブーステ
ィングバッファ回路７ｂと、信号／ＷＥに応答して、昇
圧電圧または電源電圧ＶＤＤを選択的に出力するスイッ
チング回路７ｃとを含む。
の部分回路図である。図８に示したワード線昇圧回路７
ｉは、ｉ番目のワード線ＷＬｉに与えられる電圧を昇圧
させるために設けられる。図８を参照して、昇圧回路７
ｉは、外部から与えられる書込イネーブル信号／ＷＥに
応答して、昇圧された電圧を発生する昇圧電圧発生回路
７ａと、行デコーダ（図示せず）から与えられる信号Ｗ
Ｌｉ′に応答して、昇圧された電圧を伝送するブーステ
ィングバッファ回路７ｂと、信号／ＷＥに応答して、昇
圧電圧または電源電圧ＶＤＤを選択的に出力するスイッ
チング回路７ｃとを含む。
【００３６】書込動作において、ＮＭＯＳトランジスタ
７０１は常時オンしているので、ノードＮ３は予めＶＤ
Ｄ−Ｖｔｈ（Ｖｔｈはトランジスタ７０１のしきい電
圧）にもたらされている。信号／ＷＥが高レベル（＝Ｖ
ＤＤ）から低レベル（＝ＶＳＳ＝０）に変化すると、キ
ャパシタ７１２の結合によりノードＮ３の電位はほぼ２
ＶＤＤ−Ｖｔｈになる。信号／ＷＥは遅延回路７０９に
より遅延された後、ＰＭＯＳトランジスタ７０６のゲー
トに与えられる。したがって、ノードＮ３が電圧２ＶＤ
Ｄ−Ｖｔｈになった後、トランジスタ７０６がオンす
る。したがって、ノードＮ４も、ほぼ２ＶＤＤ−Ｖｔｈ
にもたらされる。
７０１は常時オンしているので、ノードＮ３は予めＶＤ
Ｄ−Ｖｔｈ（Ｖｔｈはトランジスタ７０１のしきい電
圧）にもたらされている。信号／ＷＥが高レベル（＝Ｖ
ＤＤ）から低レベル（＝ＶＳＳ＝０）に変化すると、キ
ャパシタ７１２の結合によりノードＮ３の電位はほぼ２
ＶＤＤ−Ｖｔｈになる。信号／ＷＥは遅延回路７０９に
より遅延された後、ＰＭＯＳトランジスタ７０６のゲー
トに与えられる。したがって、ノードＮ３が電圧２ＶＤ
Ｄ−Ｖｔｈになった後、トランジスタ７０６がオンす
る。したがって、ノードＮ４も、ほぼ２ＶＤＤ−Ｖｔｈ
にもたらされる。
【００３７】行デコーダ５（図示せず）から与えられる
入力ワード線信号ＷＬｉ′が低レベルが高レベル（＝Ｖ
ＤＤ）に変化すると、ノードＮ５の電圧はＶＤＤ−Ｖｔ
ｈ（トランジスタ７０２のしきい電圧もＶｔｈであると
する）になる。入力ワード線信号ＷＬｉ′は、インバー
タにより構成された遅延回路７１０を介してＮＭＯＳト
ランジスタ７０４のゲートにも与えられる。したがっ
て、遅延回路７１０によって決定される時間長さの経過
の後、トランジスタ７０４がオフする。したがって、キ
ャパシタ７１３の結合によりノードＮ５の電位が上昇す
るので、ＮＭＯＳトランジスタ７０３がさらに強くオン
する（さらに低いオン抵抗でオンする）。その結果、昇
圧された電圧２ＶＤＤ−Ｖｔｈがワード線ＷＬｉに与え
られる。
入力ワード線信号ＷＬｉ′が低レベルが高レベル（＝Ｖ
ＤＤ）に変化すると、ノードＮ５の電圧はＶＤＤ−Ｖｔ
ｈ（トランジスタ７０２のしきい電圧もＶｔｈであると
する）になる。入力ワード線信号ＷＬｉ′は、インバー
タにより構成された遅延回路７１０を介してＮＭＯＳト
ランジスタ７０４のゲートにも与えられる。したがっ
て、遅延回路７１０によって決定される時間長さの経過
の後、トランジスタ７０４がオフする。したがって、キ
ャパシタ７１３の結合によりノードＮ５の電位が上昇す
るので、ＮＭＯＳトランジスタ７０３がさらに強くオン
する（さらに低いオン抵抗でオンする）。その結果、昇
圧された電圧２ＶＤＤ−Ｖｔｈがワード線ＷＬｉに与え
られる。
【００３８】一方、読出し動作において、２つのＮＭＯ
Ｓトランジスタ７０５および７０８によって構成された
トランスミッションゲートが、信号／ＷＥおよびＷＥに
応答してオンする。高レベル（＝ＶＤＤ）の入力ワード
線信号ＷＬｉ′が与えられるので、ＮＭＯＳトランジス
タ７０４およびＰＭＯＳトランジスタ７０７がそれぞれ
オフおよびオンする。したがって、ワード線ＷＬｉに、
電源電位ＶＤＤが与えられることになる。
Ｓトランジスタ７０５および７０８によって構成された
トランスミッションゲートが、信号／ＷＥおよびＷＥに
応答してオンする。高レベル（＝ＶＤＤ）の入力ワード
線信号ＷＬｉ′が与えられるので、ＮＭＯＳトランジス
タ７０４およびＰＭＯＳトランジスタ７０７がそれぞれ
オフおよびオンする。したがって、ワード線ＷＬｉに、
電源電位ＶＤＤが与えられることになる。
【００３９】図９は、図２に示したセンスアンプ９の回
路図である。図１０は、図９に示したセンスアンプ９の
動作を説明するためのタイミングチャートである。図９
を参照して、ＩＯ線１４を介して、メモリセルから読出
された信号ＳｉがＮＭＯＳトランジスタ９２のゲートに
与えられる。ノードＮａの電位は、常時オンしているＰ
ＭＯＳトランジスタ９１を介して予め定められた電位に
保たれている（時刻ｔ０）。したがって、ノードＮｂ
も、ノードＮａの電位に応答してオンしているＮＭＯＳ
トランジスタ９５により、予め定められた別の電位に保
たれている。
路図である。図１０は、図９に示したセンスアンプ９の
動作を説明するためのタイミングチャートである。図９
を参照して、ＩＯ線１４を介して、メモリセルから読出
された信号ＳｉがＮＭＯＳトランジスタ９２のゲートに
与えられる。ノードＮａの電位は、常時オンしているＰ
ＭＯＳトランジスタ９１を介して予め定められた電位に
保たれている（時刻ｔ０）。したがって、ノードＮｂ
も、ノードＮａの電位に応答してオンしているＮＭＯＳ
トランジスタ９５により、予め定められた別の電位に保
たれている。
【００４０】時刻ｔ１において、読出されたデータ信号
に基づいて入力信号Ｓｉの電位がわずかに低くなる。し
たがって、トランジスタ９２のオン抵抗が高くなるの
で、ノードＮａの電位が上昇する。したがって、ＮＭＯ
Ｓトランジスタ９４のゲートの電位が上昇するので、ト
ランジスタ９４はより低いオン抵抗でオンする。その結
果、ノードＮｃの電位がより大きな振幅で下降する（時
刻ｔ２）。ＰＭＯＳトランジスタ９６およびＮＭＯＳト
ランジスタ９７によって構成されたインバータが、ノー
ドＮｃでの電位変化を反転しかつ増幅するので、反転さ
れた信号が出力信号Ｓｏとして得られる。
に基づいて入力信号Ｓｉの電位がわずかに低くなる。し
たがって、トランジスタ９２のオン抵抗が高くなるの
で、ノードＮａの電位が上昇する。したがって、ＮＭＯ
Ｓトランジスタ９４のゲートの電位が上昇するので、ト
ランジスタ９４はより低いオン抵抗でオンする。その結
果、ノードＮｃの電位がより大きな振幅で下降する（時
刻ｔ２）。ＰＭＯＳトランジスタ９６およびＮＭＯＳト
ランジスタ９７によって構成されたインバータが、ノー
ドＮｃでの電位変化を反転しかつ増幅するので、反転さ
れた信号が出力信号Ｓｏとして得られる。
【００４１】図１１は、図２に示したＳＲＡＭ１ａにお
いて適用可能な別のメモリセルの回路図である。図１１
を参照して、メモリセルＭＣ′は、図１に示したメモリ
セルＭＣと比較すると、抵抗Ｒ１およびＲ２に代えて設
けられたＰＭＯＳトランジスタＱ５およびＱ６を含む。
各トランジスタＱ５およびＱ６は、薄膜トランジスタ
（以下「ＴＦＴ」という）により形成される。
いて適用可能な別のメモリセルの回路図である。図１１
を参照して、メモリセルＭＣ′は、図１に示したメモリ
セルＭＣと比較すると、抵抗Ｒ１およびＲ２に代えて設
けられたＰＭＯＳトランジスタＱ５およびＱ６を含む。
各トランジスタＱ５およびＱ６は、薄膜トランジスタ
（以下「ＴＦＴ」という）により形成される。
【００４２】図２０を参照して、１つのＴＦＴＱ５は、
不純物導入酸化膜２１上に形成された多結晶シリコン層
２２と、多結晶シリコン層２２を囲んで形成された熱酸
化膜２３と、酸化膜２１上に形成された薄膜多結晶シリ
コン２４，２５と、熱酸化膜２３を囲んで形成された薄
膜多結晶シリコン２６とを含む。多結晶シリコン層２２
は、ＴＦＴＱ５のゲート電極を形成する。薄膜多結晶シ
リコン２４および２５は、ＴＦＴＱ５のソース電極およ
びドレイン電極を形成する。薄膜多結晶シリコン２６
は、ＴＦＴＱ５のチャネル領域として働く。熱酸化膜２
３は、ＴＦＴＱ５のゲート酸化膜として設けられる。
不純物導入酸化膜２１上に形成された多結晶シリコン層
２２と、多結晶シリコン層２２を囲んで形成された熱酸
化膜２３と、酸化膜２１上に形成された薄膜多結晶シリ
コン２４，２５と、熱酸化膜２３を囲んで形成された薄
膜多結晶シリコン２６とを含む。多結晶シリコン層２２
は、ＴＦＴＱ５のゲート電極を形成する。薄膜多結晶シ
リコン２４および２５は、ＴＦＴＱ５のソース電極およ
びドレイン電極を形成する。薄膜多結晶シリコン２６
は、ＴＦＴＱ５のチャネル領域として働く。熱酸化膜２
３は、ＴＦＴＱ５のゲート酸化膜として設けられる。
【００４３】図１２は、この発明の別の実施例を示すメ
モリセルの回路図である。図１２では、２つの隣接した
列内にそれぞれ設けられた２つのメモリセルＭＣｊおよ
びＭＣｊ＋１が示される。ｊ番目の列内のメモリセルＭ
Ｃｊは、ビット線ＢＬｊに接続される。ｊ＋１番目の列
内に設けられたメモリセルＭＣｊ＋１は、ビット線ＢＬ
ｊ＋１に接続される。図１に示した回路では、１つの列
内に１本のソース線ＳＬｊが設けられていたが、図１２
に示した回路では、隣接した２つの列について１本のソ
ース線ＳＬｋが設けられている。したがって、隣接した
２つのメモリセルＭＣｊおよびＭＣｊ＋１内のドライバ
トランジスタのソースは、ソース線ＳＬｋに共通に接続
される。
モリセルの回路図である。図１２では、２つの隣接した
列内にそれぞれ設けられた２つのメモリセルＭＣｊおよ
びＭＣｊ＋１が示される。ｊ番目の列内のメモリセルＭ
Ｃｊは、ビット線ＢＬｊに接続される。ｊ＋１番目の列
内に設けられたメモリセルＭＣｊ＋１は、ビット線ＢＬ
ｊ＋１に接続される。図１に示した回路では、１つの列
内に１本のソース線ＳＬｊが設けられていたが、図１２
に示した回路では、隣接した２つの列について１本のソ
ース線ＳＬｋが設けられている。したがって、隣接した
２つのメモリセルＭＣｊおよびＭＣｊ＋１内のドライバ
トランジスタのソースは、ソース線ＳＬｋに共通に接続
される。
【００４４】ソース線電位制御回路８′も、列アドレス
信号ＣＡ０ないしＣＡｎに応答して動作するのである
が、その動作は図１に示した回路８と比較して少し変更
されている。すなわち、ｊ番目およびｊ＋１番目のいず
れの列内のメモリセルＭＣｊおよびＭＣｊ＋１がいずれ
もアクセスされないとき、ソース線電位制御回路８′
は、列アドレス信号ＣＡ０ないしＣＡｎに応答して、中
間電位Ｖｍをソース線ＳＬｋに与える。したがって、メ
モリセルＭＣｊおよびＭＣｊ＋１に、電位差ＶＤＤ−Ｖ
ｍが電源電圧として供給される。その結果、図１に示し
た回路と同様に、電力消費およびゲート酸化膜の破壊の
防止における利点が得られる。
信号ＣＡ０ないしＣＡｎに応答して動作するのである
が、その動作は図１に示した回路８と比較して少し変更
されている。すなわち、ｊ番目およびｊ＋１番目のいず
れの列内のメモリセルＭＣｊおよびＭＣｊ＋１がいずれ
もアクセスされないとき、ソース線電位制御回路８′
は、列アドレス信号ＣＡ０ないしＣＡｎに応答して、中
間電位Ｖｍをソース線ＳＬｋに与える。したがって、メ
モリセルＭＣｊおよびＭＣｊ＋１に、電位差ＶＤＤ−Ｖ
ｍが電源電圧として供給される。その結果、図１に示し
た回路と同様に、電力消費およびゲート酸化膜の破壊の
防止における利点が得られる。
【００４５】ｊ番目およびｊ＋１番目の列内のいずれか
のメモリセルがアクセスされるとき、ソース線電位制御
回路８′は、ソース線ＳＬｋに接地電位ＶＳＳを与え
る。したがって、メモリセルＭＣｊおよびＭＣｊ＋１
は、電位差ＶＤＤ−ＶＳＳが電源電圧として与えられ
る。図１２に示した実施例では、アクセスされない一方
の列内のメモリセルにも、電位差ＶＤＤ−ＶＳＳが電源
電圧として与えられるが、１つの列内に設けられたメモ
リセルにおいて消費される電力は微小であるので、電力
消費における上記の利点は失われないことが指摘され
る。
のメモリセルがアクセスされるとき、ソース線電位制御
回路８′は、ソース線ＳＬｋに接地電位ＶＳＳを与え
る。したがって、メモリセルＭＣｊおよびＭＣｊ＋１
は、電位差ＶＤＤ−ＶＳＳが電源電圧として与えられ
る。図１２に示した実施例では、アクセスされない一方
の列内のメモリセルにも、電位差ＶＤＤ−ＶＳＳが電源
電圧として与えられるが、１つの列内に設けられたメモ
リセルにおいて消費される電力は微小であるので、電力
消費における上記の利点は失われないことが指摘され
る。
【００４６】図１３は、この発明のさらに別の実施例を
示すＳＲＡＭのブロック図である。図１３を参照して、
このＳＲＡＭ１ｂは、図２に示したＳＲＡＭ１ａと比較
すると、ソース線制御回路８ｅの半導体基板上での位置
が異なっている。すなわち、図２に示したＳＲＡＭ１ａ
では、列デコーダ６およびソース線電位制御回路８がメ
モリセルアレイに対し同じ側に設けられていたが、図１
３に示したＳＲＡＭ１ｂでは、ソース線制御回路８ｅが
メモリセルアレイの反対の側に設けられている。言換え
ると、列デコーダ６およびソース線制御回路８ｅは、半
導体基板上でメモリセルアレイを挟んで互いに対向する
位置に置かれている。したがって、図２に示したＳＲＡ
Ｍ１ａが有する利点に加えて、図１３に示したＳＲＡＭ
１ｂは、次のような利点をも有している。すなわち、図
２に示したＳＲＡＭ１ａでは、ソース線がＹゲート回路
１０を貫通して設けられる必要があった。言換えると、
ＳＲＡＭ１ａでは、ソース線が、Ｙゲート回路１０内に
残されたわずかの領域を用いて設けられる必要があった
ので、この部分において回路が複雑になる。すなわち、
高集積化が進む中で回路設計が次第に難しくなることが
予想される。したがって、図１３に示すようにソース線
制御回路８ｅがメモリセルアレイの反対側に設けられる
ので、ソース線はＹゲート回路１０を貫通しなくなる。
その結果、高集積化が進んでも前述のような問題が生じ
るのが防がれる。
示すＳＲＡＭのブロック図である。図１３を参照して、
このＳＲＡＭ１ｂは、図２に示したＳＲＡＭ１ａと比較
すると、ソース線制御回路８ｅの半導体基板上での位置
が異なっている。すなわち、図２に示したＳＲＡＭ１ａ
では、列デコーダ６およびソース線電位制御回路８がメ
モリセルアレイに対し同じ側に設けられていたが、図１
３に示したＳＲＡＭ１ｂでは、ソース線制御回路８ｅが
メモリセルアレイの反対の側に設けられている。言換え
ると、列デコーダ６およびソース線制御回路８ｅは、半
導体基板上でメモリセルアレイを挟んで互いに対向する
位置に置かれている。したがって、図２に示したＳＲＡ
Ｍ１ａが有する利点に加えて、図１３に示したＳＲＡＭ
１ｂは、次のような利点をも有している。すなわち、図
２に示したＳＲＡＭ１ａでは、ソース線がＹゲート回路
１０を貫通して設けられる必要があった。言換えると、
ＳＲＡＭ１ａでは、ソース線が、Ｙゲート回路１０内に
残されたわずかの領域を用いて設けられる必要があった
ので、この部分において回路が複雑になる。すなわち、
高集積化が進む中で回路設計が次第に難しくなることが
予想される。したがって、図１３に示すようにソース線
制御回路８ｅがメモリセルアレイの反対側に設けられる
ので、ソース線はＹゲート回路１０を貫通しなくなる。
その結果、高集積化が進んでも前述のような問題が生じ
るのが防がれる。
【００４７】図１４および図１５は、この発明のさらに
別の実施例をそれぞれ示すＳＲＡＭのブロック図であ
る。一般に、ＳＲＡＭのような半導体集積回路装置は、
長方形のパッケージ内に収納されている。長方形のパッ
ケージがしばしば用いられる理由は、パッケージの対向
する２つの側に入出力のためのリード（または入出力ピ
ン）を設けるためである。したがって、長方形のパッケ
ージに収納される半導体集積回路装置の形状、すなわち
半導体チップの形状は、長方形であることが好ましい。
したがって、図１４または図１５に示すように回路を構
成することにより、この要望を満足させることができ
る。
別の実施例をそれぞれ示すＳＲＡＭのブロック図であ
る。一般に、ＳＲＡＭのような半導体集積回路装置は、
長方形のパッケージ内に収納されている。長方形のパッ
ケージがしばしば用いられる理由は、パッケージの対向
する２つの側に入出力のためのリード（または入出力ピ
ン）を設けるためである。したがって、長方形のパッケ
ージに収納される半導体集積回路装置の形状、すなわち
半導体チップの形状は、長方形であることが好ましい。
したがって、図１４または図１５に示すように回路を構
成することにより、この要望を満足させることができ
る。
【００４８】図１４を参照して、ＳＲＡＭ１ｃは、メモ
リセルアレイを挟んで行デコーダ５に対向した位置に置
かれた列アドレスバッファ４′，列デコーダ６′，ソー
ス線電位制御回路８ｆおよびＹゲート回路１０′を含
む。列方向に設けられたビット線ＢＬ１，ＢＬ２，…
は、行方向に設けられた延長ビット線ＥＢＬ１，ＥＢＬ
２，…を介してＹゲート回路１０′に接続される。同様
に、列方向に設けられたソース線ＳＬ１，ＳＬ２，…
は、延長ソース線ＥＳＬ１，ＥＳＬ２，…を介してソー
ス線電位制御回路８ｆに接続される。図１４に示したＳ
ＲＡＭ１ｃが有する利点は、基本的に図２に示したＳＲ
ＡＭ１ａが有するものと同様であるが、前述のように、
ＳＲＡＭ１ｃは、長方形の半導体チップ内により容易に
形成され得るという利点を有している。この利点に加え
て、図１５に示したＳＲＡＭ１ｄは、さらに次のような
利点も有している。
リセルアレイを挟んで行デコーダ５に対向した位置に置
かれた列アドレスバッファ４′，列デコーダ６′，ソー
ス線電位制御回路８ｆおよびＹゲート回路１０′を含
む。列方向に設けられたビット線ＢＬ１，ＢＬ２，…
は、行方向に設けられた延長ビット線ＥＢＬ１，ＥＢＬ
２，…を介してＹゲート回路１０′に接続される。同様
に、列方向に設けられたソース線ＳＬ１，ＳＬ２，…
は、延長ソース線ＥＳＬ１，ＥＳＬ２，…を介してソー
ス線電位制御回路８ｆに接続される。図１４に示したＳ
ＲＡＭ１ｃが有する利点は、基本的に図２に示したＳＲ
ＡＭ１ａが有するものと同様であるが、前述のように、
ＳＲＡＭ１ｃは、長方形の半導体チップ内により容易に
形成され得るという利点を有している。この利点に加え
て、図１５に示したＳＲＡＭ１ｄは、さらに次のような
利点も有している。
【００４９】図１５を参照して、ＳＲＡＭ１ｄは、図１
４に示したＳＲＡＭ１ｃと比較すると、ソース線電位制
御回路８ｇが、メモリセルアレイを挟んで列デコーダ
６′と対向する位置に置かれている。すなわち、ソース
線電位制御回路８ｇは、行デコーダ５と同じ側に設けら
れる。これにより、図１４および図１５を比較してわか
るように、行方向に形成されるべき配線すなわちワード
線，延長ビット線および延長ソース線の密度が緩和され
るので、高集積化の進行により容易に対応することが可
能となる。
４に示したＳＲＡＭ１ｃと比較すると、ソース線電位制
御回路８ｇが、メモリセルアレイを挟んで列デコーダ
６′と対向する位置に置かれている。すなわち、ソース
線電位制御回路８ｇは、行デコーダ５と同じ側に設けら
れる。これにより、図１４および図１５を比較してわか
るように、行方向に形成されるべき配線すなわちワード
線，延長ビット線および延長ソース線の密度が緩和され
るので、高集積化の進行により容易に対応することが可
能となる。
【００５０】図７は、図１４または図１５に示したＳＲ
ＡＭ１ｃまたは１ｄにおいて用いられる配線の断面構造
図である。図７を参照して、ｎ型基板１００内にＰウェ
ル１０１が形成される。Ｐウェル１０１内に形成された
ｎ+ 拡散領域１０２および１０３によって、アクセスト
ランジスタのソースおよびドレインが形成される。ポリ
シリコン１０４によってアクセストランジスタのゲート
が形成される。基板１００上に形成された絶縁層１０５
および１０９の上に第１アルミ配線１０６が形成され
る。配線１０６は、コンタクトホールを介してＮ+ 拡散
領域１０３に接続される。第１アルミ配線層１０６の上
に形成された絶縁層１０７および１１０上に第２アルミ
配線層１０８が形成される。配線層１０８は、スルーホ
ールを介して第１アルミ配線層１０６に接続される。図
１４および図１５に示したＳＲＡＭ１ｃおよび１ｄで
は、列方向に設けられたビット線およびソース線が第１
アルミ配線層１０６によって形成される。一方、行方向
に設けられたワード線，延長ビット線および延長ソース
線は、第２アルミ配線層１０８によって形成される。
ＡＭ１ｃまたは１ｄにおいて用いられる配線の断面構造
図である。図７を参照して、ｎ型基板１００内にＰウェ
ル１０１が形成される。Ｐウェル１０１内に形成された
ｎ+ 拡散領域１０２および１０３によって、アクセスト
ランジスタのソースおよびドレインが形成される。ポリ
シリコン１０４によってアクセストランジスタのゲート
が形成される。基板１００上に形成された絶縁層１０５
および１０９の上に第１アルミ配線１０６が形成され
る。配線１０６は、コンタクトホールを介してＮ+ 拡散
領域１０３に接続される。第１アルミ配線層１０６の上
に形成された絶縁層１０７および１１０上に第２アルミ
配線層１０８が形成される。配線層１０８は、スルーホ
ールを介して第１アルミ配線層１０６に接続される。図
１４および図１５に示したＳＲＡＭ１ｃおよび１ｄで
は、列方向に設けられたビット線およびソース線が第１
アルミ配線層１０６によって形成される。一方、行方向
に設けられたワード線，延長ビット線および延長ソース
線は、第２アルミ配線層１０８によって形成される。
【００５１】以上の実施例では、その詳細が図８に示さ
れているワード線昇圧回路７が用いられているのである
が、これらの実施例を実現するためには、ワード線の昇
圧レベルとトランジスタのしきい電圧および／または相
互コンダクタンスとの間に次のような関係が要求され
る。
れているワード線昇圧回路７が用いられているのである
が、これらの実施例を実現するためには、ワード線の昇
圧レベルとトランジスタのしきい電圧および／または相
互コンダクタンスとの間に次のような関係が要求され
る。
【００５２】図２１を参照して、縦軸はワード線電圧Ｖ
W L を示し、横軸はビット線電圧Ｖ B L を示す。ワード
線電圧ＶW L とビット線電圧ＶB L との間の関係に依存
して、曲線Ｃ１により仕切られたデータ「０」書込領域
と、曲線Ｃ２により仕切られたデータ「１」書込領域と
が存在する。メモリセルへのデータ書込動作が行なわれ
るとき、ワード線電圧ＶW L は、ワード線昇圧回路７に
より、ラインＶW L W により示された昇圧レベル２ＶＤ
Ｄ−Ｖｔｈまで昇圧される。これに加えて、ビット線電
圧ＶB L がＶB 1 以下（データ「０」書込）またはＶＢ
２以上（データ「１」書込）に変化されるので、所望の
データがメモリセルに書込まれ得る。
W L を示し、横軸はビット線電圧Ｖ B L を示す。ワード
線電圧ＶW L とビット線電圧ＶB L との間の関係に依存
して、曲線Ｃ１により仕切られたデータ「０」書込領域
と、曲線Ｃ２により仕切られたデータ「１」書込領域と
が存在する。メモリセルへのデータ書込動作が行なわれ
るとき、ワード線電圧ＶW L は、ワード線昇圧回路７に
より、ラインＶW L W により示された昇圧レベル２ＶＤ
Ｄ−Ｖｔｈまで昇圧される。これに加えて、ビット線電
圧ＶB L がＶB 1 以下（データ「０」書込）またはＶＢ
２以上（データ「１」書込）に変化されるので、所望の
データがメモリセルに書込まれ得る。
【００５３】これに対して、データ読出動作が行なわれ
るとき、ワード線電圧ＶW L はラインＶW L R により示
された電源電圧レベルＶＤＤになる。このとき、もし、
ビット線電圧ＢB L が図２１に示した電圧レベルＶB 0
よりも低いと、読出動作においてデータ「０」の書込が
引き起こされる。言い換えると、ストアされていたデー
タが破壊されてしまう。読出動作におけるこのようなデ
ータ破壊を防ぐため、図１に示した回路においてトラン
ジスタの回路定数が次のように選択される。
るとき、ワード線電圧ＶW L はラインＶW L R により示
された電源電圧レベルＶＤＤになる。このとき、もし、
ビット線電圧ＢB L が図２１に示した電圧レベルＶB 0
よりも低いと、読出動作においてデータ「０」の書込が
引き起こされる。言い換えると、ストアされていたデー
タが破壊されてしまう。読出動作におけるこのようなデ
ータ破壊を防ぐため、図１に示した回路においてトラン
ジスタの回路定数が次のように選択される。
【００５４】図１を参照して、今、メモリセルＭＣの入
出力ノードＮ１が、ストアされたデータに従って低レベ
ルにもたらされているものと仮定する。すなわち、この
状態ではトランジスタＱ２がオンしている。読出動作に
おいてワード線ＷＬｉが電源電圧レベルＶＤＤになった
とき、トランジスタＱ３がオンする。このとき、ソース
線ＳＬｊは接地電位ＶＳＳ（＝０ボルト）にもたらされ
ている。したがって、ワード線ＷＬｉが活性化されてい
る期間において、電源電位ＶＤＤと接地電位ＶＳＳとの
間で、導通したトランジスタＱ４，Ｑ３およびＱ２によ
り電流経路が形成される。もし、トランジスタＱ４の相
互コンダクタンスがトランジスタＱ２およびＱ３の合計
よりもあまりに低いと、ワード線活性化期間においてビ
ット線電圧ＶB Lは図２１に示したＶB 0 よりも低くな
ってしまう。すなわち、データ破壊が引き起こされる。
したがって、データ破壊を防ぐため、図１に示した実施
例において、ワード線活性化期間におけるビット線電圧
ＶB L はＶB 0 を越えるように、図１に示したトランジ
スタＱ２，Ｑ３およびＱ４の相互コンダクタンス（また
はしきい電圧）が決定される。
出力ノードＮ１が、ストアされたデータに従って低レベ
ルにもたらされているものと仮定する。すなわち、この
状態ではトランジスタＱ２がオンしている。読出動作に
おいてワード線ＷＬｉが電源電圧レベルＶＤＤになった
とき、トランジスタＱ３がオンする。このとき、ソース
線ＳＬｊは接地電位ＶＳＳ（＝０ボルト）にもたらされ
ている。したがって、ワード線ＷＬｉが活性化されてい
る期間において、電源電位ＶＤＤと接地電位ＶＳＳとの
間で、導通したトランジスタＱ４，Ｑ３およびＱ２によ
り電流経路が形成される。もし、トランジスタＱ４の相
互コンダクタンスがトランジスタＱ２およびＱ３の合計
よりもあまりに低いと、ワード線活性化期間においてビ
ット線電圧ＶB Lは図２１に示したＶB 0 よりも低くな
ってしまう。すなわち、データ破壊が引き起こされる。
したがって、データ破壊を防ぐため、図１に示した実施
例において、ワード線活性化期間におけるビット線電圧
ＶB L はＶB 0 を越えるように、図１に示したトランジ
スタＱ２，Ｑ３およびＱ４の相互コンダクタンス（また
はしきい電圧）が決定される。
【００５５】たとえば、上記の条件を満足するため、図
１に示した回路は、トランジスタＱ４のしきい電圧がト
ランジスタＱ２およびＱ３のしきい電圧よりも小さくな
るように設計される。別の例では、図２２に示すよう
に、図１に示したＮＭＯＳトランジスタＱ４に代えて、
接地されたゲートを有するＰＭＯＳトランジスタＱ４′
が用いられる。
１に示した回路は、トランジスタＱ４のしきい電圧がト
ランジスタＱ２およびＱ３のしきい電圧よりも小さくな
るように設計される。別の例では、図２２に示すよう
に、図１に示したＮＭＯＳトランジスタＱ４に代えて、
接地されたゲートを有するＰＭＯＳトランジスタＱ４′
が用いられる。
【００５６】上記のすべての実施例および説明は、デー
タ書込動作において、ワード線電圧ＶW L が電源電圧Ｖ
ＤＤよりも昇圧される場合について記載されたが、以下
の記載では、データ読出動作において、ワード線電圧Ｖ
W L が電源電圧ＶＤＤよりも減少される（またはプルダ
ウンされる）実施例について説明する。
タ書込動作において、ワード線電圧ＶW L が電源電圧Ｖ
ＤＤよりも昇圧される場合について記載されたが、以下
の記載では、データ読出動作において、ワード線電圧Ｖ
W L が電源電圧ＶＤＤよりも減少される（またはプルダ
ウンされる）実施例について説明する。
【００５７】図２３は、この発明のさらに別の実施例を
示すＳＲＡＭのブロック図である。図２３を参照して、
ＳＲＡＭ１ｅは、図２に示したＳＲＡＭ１ａと比較する
と、ワード線昇圧回路７に代えて、ワード線電圧減少回
路７′を含む。ワード線電圧減少回路７′は、データ書
込動作において、選択されたワード線を電源電圧レベル
ＶＤＤ（たとえば３．０ボルト）にもたらし、一方、デ
ータ読出動作において、選択されたワード線を減少され
たレベルＶＤＤ−Ｖｔｈ（たとえば１．５ボルトにもた
らす。
示すＳＲＡＭのブロック図である。図２３を参照して、
ＳＲＡＭ１ｅは、図２に示したＳＲＡＭ１ａと比較する
と、ワード線昇圧回路７に代えて、ワード線電圧減少回
路７′を含む。ワード線電圧減少回路７′は、データ書
込動作において、選択されたワード線を電源電圧レベル
ＶＤＤ（たとえば３．０ボルト）にもたらし、一方、デ
ータ読出動作において、選択されたワード線を減少され
たレベルＶＤＤ−Ｖｔｈ（たとえば１．５ボルトにもた
らす。
【００５８】図２４は、図２３に示したワード線電圧減
少回路７′の部分回路図である。図２４に示した減少回
路７ｉ′は、ｉ番目のワード線ＷＬｉに与えられる電圧
を制御するために設けられる。減少回路７ｉ′は、ＰＭ
ＯＳトランジスタ７２１ないし７２６と、ＮＭＯＳトラ
ンジスタ７２７ないし７３３とを含む。
少回路７′の部分回路図である。図２４に示した減少回
路７ｉ′は、ｉ番目のワード線ＷＬｉに与えられる電圧
を制御するために設けられる。減少回路７ｉ′は、ＰＭ
ＯＳトランジスタ７２１ないし７２６と、ＮＭＯＳトラ
ンジスタ７２７ないし７３３とを含む。
【００５９】データ書込動作において、低レベルの信号
／ＷＥおよび高レベルの信号ＷＬｉ′が与えられる。ト
ランジスタ７２１，７２２，７２９がオンするので、ト
ランジスタ７２５がオンする。したがって、トランジス
タ７２５を介して電源電圧レベルＶＤＤのワード線電圧
ＷＬｉが出力される。一方、データ読出動作において、
高レベルの信号／ＷＥおよびＷＬｉ′が与えられる。ト
ランジスタ７２７および７２４がオンするので、トラン
ジスタ７２５はオフする。これに加えて、トランジスタ
７３０および７２６がオンするので、トランジスタ７３
２がオンする。したがって、トランジスタ７３２を介し
て、減少された電圧ＶＤＤ−Ｖｔｈ（Ｖｔｈはトランジ
スタ７３２のしいき電圧）がワード線ＷＬｉの電圧とし
て出力される。
／ＷＥおよび高レベルの信号ＷＬｉ′が与えられる。ト
ランジスタ７２１，７２２，７２９がオンするので、ト
ランジスタ７２５がオンする。したがって、トランジス
タ７２５を介して電源電圧レベルＶＤＤのワード線電圧
ＷＬｉが出力される。一方、データ読出動作において、
高レベルの信号／ＷＥおよびＷＬｉ′が与えられる。ト
ランジスタ７２７および７２４がオンするので、トラン
ジスタ７２５はオフする。これに加えて、トランジスタ
７３０および７２６がオンするので、トランジスタ７３
２がオンする。したがって、トランジスタ７３２を介し
て、減少された電圧ＶＤＤ−Ｖｔｈ（Ｖｔｈはトランジ
スタ７３２のしいき電圧）がワード線ＷＬｉの電圧とし
て出力される。
【００６０】図２５を参照して、図２３に示したＳＲＡ
Ｍ１ｅにおけるデータ「０」書込領域およびデータ
「１」書込領域が、曲線Ｃ３およびＣ４によりそれぞれ
仕切られている。データ書込動作において、ワード線電
圧ＶW L はラインＶW L W ′により示された電源電圧レ
ベルＶＤＤになる。これに加えて、ビット線電圧ＶB L
がＶB 4 以下またはＶB 5 以上に変化されるので、メモ
リセルにデータ「０」または「１」が書込まれる。
Ｍ１ｅにおけるデータ「０」書込領域およびデータ
「１」書込領域が、曲線Ｃ３およびＣ４によりそれぞれ
仕切られている。データ書込動作において、ワード線電
圧ＶW L はラインＶW L W ′により示された電源電圧レ
ベルＶＤＤになる。これに加えて、ビット線電圧ＶB L
がＶB 4 以下またはＶB 5 以上に変化されるので、メモ
リセルにデータ「０」または「１」が書込まれる。
【００６１】これに対して、データ読出動作において、
ワード線電圧ＶW L は、ラインＶW L R ′により示され
た減少レベルＶＤＤ−Ｖｔｈになる。この例において
も、ワード線活性化期間におけるビット線電圧ＶB L が
図２５に示したレベルＶB 3 を越えるように回路が設計
されているので、データ読出におけるデータ破壊が防が
れる。
ワード線電圧ＶW L は、ラインＶW L R ′により示され
た減少レベルＶＤＤ−Ｖｔｈになる。この例において
も、ワード線活性化期間におけるビット線電圧ＶB L が
図２５に示したレベルＶB 3 を越えるように回路が設計
されているので、データ読出におけるデータ破壊が防が
れる。
【００６２】上記の記載により、ワード線昇圧回路７に
変えて、ワード線電圧減少回路７′がこの発明に従う実
施例において適用され得ることが説明された。すなわ
ち、図２１および図２５からわかるように、昇圧回路７
および減少回路７′は、データ書込動作における有効な
データ書込を達成し、かつデータ読出動作における望ま
しくないデータ破壊を防ぐために設けられる。
変えて、ワード線電圧減少回路７′がこの発明に従う実
施例において適用され得ることが説明された。すなわ
ち、図２１および図２５からわかるように、昇圧回路７
および減少回路７′は、データ書込動作における有効な
データ書込を達成し、かつデータ読出動作における望ま
しくないデータ破壊を防ぐために設けられる。
【００６３】このように、以上に説明したＳＲＡＭは、
５つの素子によって構成されたメモリセル回路を備えて
いるので、集積度がより向上される。これに加えて、ア
クセスされない列内に設けられたメモリトランジスタに
与えられる電源電圧が、減少されるので、電力消費が減
少され、同時にアクセスゲートトランジスタのゲート酸
化膜の経時的な破壊も防がれる。さらには、高集積化の
進行に伴って予想されるレイアウト上での問題について
も、対策が施されている（図１３および図１５に示した
実施例）。また、長方形の半導体チップ内に形成するた
めの提案もなされている（図１４および図１５に示した
実施例）。
５つの素子によって構成されたメモリセル回路を備えて
いるので、集積度がより向上される。これに加えて、ア
クセスされない列内に設けられたメモリトランジスタに
与えられる電源電圧が、減少されるので、電力消費が減
少され、同時にアクセスゲートトランジスタのゲート酸
化膜の経時的な破壊も防がれる。さらには、高集積化の
進行に伴って予想されるレイアウト上での問題について
も、対策が施されている（図１３および図１５に示した
実施例）。また、長方形の半導体チップ内に形成するた
めの提案もなされている（図１４および図１５に示した
実施例）。
【００６４】さらには、データ読出動作およびデータ書
込動作において、活性化されるワード線の電圧が異なら
しめられているので（図２１および図２５参照）、アク
セスされるべきでないメモリセルにストアされたデータ
が破壊されるのが防がれる。また、データ読出動作にお
いてアクセスゲートトランジスタＱ３がオンしたとき、
トランジスタＱ４（またはＱ４′），Ｑ３およびＱ２を
介して電流経路が形成されても、ビット線電位がデータ
破壊を起こさないようにトランジスタＱ４（またはＱ
４′），Ｑ３およびＱ２の相互コンダクタンス（または
しきい電圧）が設定されている。したがって、これらに
よってもデータ破壊が有効に防がれ得る。
込動作において、活性化されるワード線の電圧が異なら
しめられているので（図２１および図２５参照）、アク
セスされるべきでないメモリセルにストアされたデータ
が破壊されるのが防がれる。また、データ読出動作にお
いてアクセスゲートトランジスタＱ３がオンしたとき、
トランジスタＱ４（またはＱ４′），Ｑ３およびＱ２を
介して電流経路が形成されても、ビット線電位がデータ
破壊を起こさないようにトランジスタＱ４（またはＱ
４′），Ｑ３およびＱ２の相互コンダクタンス（または
しきい電圧）が設定されている。したがって、これらに
よってもデータ破壊が有効に防がれ得る。
【００６５】
【発明の効果】以上のように、この発明によれば、単一
の入出力ノードおよび単一のスイッチング手段を介して
１本のビット線に接続されたデータ記憶手段をメモリセ
ルが備えているので、スタティックランダムアクセスメ
モリにおける集積度が向上される。これに加えて、ワー
ド線に、読出動作時には電源電圧を、書込動作時には電
源電圧より高い昇圧電圧を与えるワード線電圧制御手段
を含むので、読出動作時の誤書込みを防止することがで
きる。 また、他の発明によれば、読出動作時には予め定
められた第１の電圧を、書込動作時には第１の電圧より
高い第２の電圧を与えるワード線電圧制御手段と、ビッ
ト線と電源電圧線との間に接続されかつゲートが接地さ
れたＰＭＯＳトランジスタとを含むので、読出動作時の
誤書込みを防止することができる。 さらに別の発明によ
れば、アクセスされない列に対応したメモリセルの記憶
手段に与えられる電源電圧を、予め定められた電圧値に
選択的に減少させる電源電圧減少手段を含むので、アク
セスされないメモリセルに流れる電流量を減らし、低消
費電力を実現することができる。 また、他の発明によれ
ば、減少電圧供給手段および列選択手段は、メモリセル
を挟んで互いに対向する位置に置かれているので、制御
可能電圧供給線の配線が複雑とならない。 さらに別の発
明によれば、電源電圧減少手段が隣接する２列に共有し
て配置されているので、電源電圧供給手段による面積増
加を抑制することができる。
の入出力ノードおよび単一のスイッチング手段を介して
１本のビット線に接続されたデータ記憶手段をメモリセ
ルが備えているので、スタティックランダムアクセスメ
モリにおける集積度が向上される。これに加えて、ワー
ド線に、読出動作時には電源電圧を、書込動作時には電
源電圧より高い昇圧電圧を与えるワード線電圧制御手段
を含むので、読出動作時の誤書込みを防止することがで
きる。 また、他の発明によれば、読出動作時には予め定
められた第１の電圧を、書込動作時には第１の電圧より
高い第２の電圧を与えるワード線電圧制御手段と、ビッ
ト線と電源電圧線との間に接続されかつゲートが接地さ
れたＰＭＯＳトランジスタとを含むので、読出動作時の
誤書込みを防止することができる。 さらに別の発明によ
れば、アクセスされない列に対応したメモリセルの記憶
手段に与えられる電源電圧を、予め定められた電圧値に
選択的に減少させる電源電圧減少手段を含むので、アク
セスされないメモリセルに流れる電流量を減らし、低消
費電力を実現することができる。 また、他の発明によれ
ば、減少電圧供給手段および列選択手段は、メモリセル
を挟んで互いに対向する位置に置かれているので、制御
可能電圧供給線の配線が複雑とならない。 さらに別の発
明によれば、電源電圧減少手段が隣接する２列に共有し
て配置されているので、電源電圧供給手段による面積増
加を抑制することができる。
【図１】図２に示した１つのメモリセルの回路図であ
る。
る。
【図２】この発明の一実施例を示すＳＲＡＭのブロック
図である。
図である。
【図３】図１に示したメモリセル回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】図２に示したソース線電位制御回路の一例を示
す部分回路図である。
す部分回路図である。
【図５】図２に示したソース線電位制御回路の別の例を
示す部分回路図である。
示す部分回路図である。
【図６】図２に示したソース線電位制御回路のさらに別
の例を示す部分回路図である。
の例を示す部分回路図である。
【図７】図１４または図１５に示したＳＲＡＭにおいて
用いられる配線の断面構造図である。
用いられる配線の断面構造図である。
【図８】図２に示たワード線昇圧回路の部分回路図であ
る。
る。
【図９】図２に示したセンスアンプの回路図である。
【図１０】図９に示たセンスアンプの動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図１１】図２に示したＳＲＡＭにおいて適用可能な別
のメモリセルの回路図である。
のメモリセルの回路図である。
【図１２】この発明の別の実施例を示すメモリセルの回
路図である。
路図である。
【図１３】この発明のさらに別の実施例を示すＳＲＡＭ
のブロック図である。
のブロック図である。
【図１４】この発明のさらに別の実施例を示すＳＲＡＭ
のブロック図である。
のブロック図である。
【図１５】この発明のさらに別の実施例を示すＳＲＡＭ
のブロック図である。
のブロック図である。
【図１６】従来のＳＲＡＭにおけるメモリセル回路およ
びソース線電位制御回路の回路図である。
びソース線電位制御回路の回路図である。
【図１７】５つの素子により構成されたメモリセルを含
む従来のＳＲＡＭの回路図である。
む従来のＳＲＡＭの回路図である。
【図１８】５つの素子により構成されたメモリセルを含
む従来のＳＲＡＭの別の例を示す回路図である。
む従来のＳＲＡＭの別の例を示す回路図である。
【図１９】５つの素子により構成されたメモリセルを含
む従来のＳＲＡＭのさらに別の例を示す回路図である。
む従来のＳＲＡＭのさらに別の例を示す回路図である。
【図２０】図１１に示したメモリセルにおいて用いられ
ているＴＦＴの断面構造図である。
ているＴＦＴの断面構造図である。
【図２１】ワード線昇圧回路を用いている実施例におけ
るワード線電圧とビット線電圧との間の関係を示す電気
特性図である。
るワード線電圧とビット線電圧との間の関係を示す電気
特性図である。
【図２２】接地されたゲートを有するビット線負荷トラ
ンジスタを示す回路図である。
ンジスタを示す回路図である。
【図２３】この発明のさらに別の実施例を示すＳＲＡＭ
のブロック図である。
のブロック図である。
【図２４】図２３に示したワード線電圧減少回路の部分
回路図である。
回路図である。
【図２５】ワード線電圧減少回路を用いている実施例に
おけるワード線電圧とビット線電圧との間の関係を示す
電気特性図である。
おけるワード線電圧とビット線電圧との間の関係を示す
電気特性図である。
６ 列デコーダ ７ ワード線昇圧回路 ８ ソース線電位制御回路 １４ ＩＯ線 ＢＬｊ ビット線 ＳＬｊ ソース線 ＭＣ メモリセル
Claims (7)
- 【請求項１】 各々が、単一の入出力ノードを介して与
えられるデータ信号を記憶するデータ記憶手段と、前記
入出力ノードに一方端が接続された単一のスイッチング
手段とを有し、行および列に配設された複数のメモリセ
ルと、 各々が対応する前記列の各メモリセルにおける前記単一
のスイッチング手段の他方端に接続された複数のビット
線と、 各々が対応する前記行の各メモリセルにおける前記単一
のスイッチング手段の制御端に接続された複数のワード
線とを含むメモリセルアレイと、 行アドレス信号をデコードし、前記複数のワード線を選
択的に活性化させる行デコーダ手段と、前記行デコーダ手段により活性化される ワード線に、読
出動作時には電源電圧を、書込動作時には前記電源電圧
より高い昇圧電圧を与えるワード線電圧制御手段とを含
む、スタティックランダムアクセスメモリ装置。 - 【請求項２】 各々が、単一の入出力ノードを介して与
えられるデータ信号を記憶するデータ記憶手段と、前記
入出力ノードに一方端が接続された単一のスイッチング
手段とを有し、行および列に配設された複数のメモリセ
ルと、 各々が対応する前記列の各メモリセルにおける前記単一
のスイッチング手段の他方端に接続された複数のビット
線と、 各々が対応する前記行の各メモリセルにおける前記単一
のスイッチング手段の制御端に接続された複数のワード
線とを含むメモリセルアレイと、 行アドレス信号をデコードし、前記複数のワード線を選
択的に活性化させる行デコーダ手段と、 前記行デコーダ手段により活性化されるワード線に、読
出動作時には予め定められた第１の電圧を、書込動作時
には前記第１の電圧より高い第２の電圧を与えるワード
線電圧制御手段と、 各々が、対応する前記ビット線と電源電圧線との間に接
続され、ゲートが接地された複数のＰＭＯＳトランジス
タとを含む、スタティックランダムアクセスメモリ装
置。 - 【請求項３】 さらに、 列アドレス信号に応答して、アクセスされない列に対応
したメモリセルの記憶手段に与えられる電源電圧を、予
め定められた電圧値に選択的に減少させる電源電圧減少
手段を含む、請求項１または請求項２に記載のスタティ
ックランダムアクセスメモリ装置。 - 【請求項４】 複数の行および複数の列に配設された複
数のメモリセルを備 えたメモリセルアレイと、 各々が前記メモリセルアレイ内の対応する１つの列内に
設けられ、前記対応する１つの列内のメモリセルに接続
された複数のビット線とを含み、 各前記メモリセルは、 単一の入出力ノードを有し、前記入出力ノードを介して
与えられるデータ信号を記憶するデータ記憶手段と、 対応する列内のビット線と前記入出力ノードとの間に接
続され、行アドレス信号に応答してオンされる単一のス
イッチング手段とを備え、 前記データ記憶手段は、制御可能な電源電圧が与えら
れ、 さらに、 列アドレス信号に応答して、アクセスされない列内のメ
モリセルに与えられる前記電源電圧を予め定められた電
圧値に選択的に減少させる電源電圧減少手段を含み、 前記電源電圧減少手段は、 前記メモリセルアレイ内の複数の列に沿ってそれぞれ設
けられ、対応する列内のメモリセルに前記制御可能な電
源電圧をそれぞれ供給するための複数の制御可能電圧供
給線と、 列アドレス信号に応答して、前記アクセスされない列内
に設けられた制御可能電圧供給線に前記予め定められた
電圧値を有する減少電圧を選択的に供給する減少電圧供
給手段と、 前記メモリセルアレイ内の複数の行に沿ってそれぞれ設
けられ、かつ前記複数の制御可能電圧供給線にそれぞれ
接続された複数の延長電圧供給線とを含み、 前記減少電圧供給手段は、前記複数の延長電圧供給線を
介して、前記複数の制御可能電圧供給線に前記減少電圧
を与える、スタティックランダムアクセスメモリ装置。 - 【請求項５】 複数の行および複数の列に配設された複
数のメモリセルを備えたメモリセルアレイと、 各々が前記メモリセルアレイ内の対応する１つの列内に
設けられ、前記対応する１つの列内のメモリセルに接続
された複数のビット線とを含み、 各前記メモリセルは、 単一の入出力ノードを有し、前記入出力ノードを介して
与えられるデータ信号を記憶するデータ記憶手段と、 対応する列内のビット線と前記入出力ノードとの間に接
続され、行アドレス信号に応答してオンされる単一のス
イッチング手段とを備え、 前記データ記憶手段は、制御可能な電源電圧が与えら
れ、 さらに、 列アドレス信号に応答して、アクセスされない列内のメ
モリセルに与えられる前記電源電圧を予め定められた電
圧値に選択的に減少させる電源電圧減少手段を含み、 前記電源電圧減少手段は、 前記メモリセルアレイ内の複数の列に沿ってそれぞれ設
けられ、対応する列内のメモリセルに前記制御可能な電
源電圧をそれぞれ供給するための複数の制御可能電圧供
給線と、 列アドレス信号に応答して、前記アクセスされない列内
に設けられた制御可能電圧供給線に前記予め定められた
電圧値を有する減少電圧を選択的に供給する減少電圧供
給手段とを含み、 さらに、 前記メモリセルアレイがその中に形成された半導体基板
と、 列アドレス信号に応答して、アクセスされるべきメモリ
セルを含んでいる列を選択する列選択手段とを含み、 前記減少電圧供給手段および列選択手段は、前記基板上
で、前記メモリセルアレイを挟んで互いに対向する位置
に置かれている、スタティックランダムアクセスメモリ
装置。 - 【請求項６】 さらに、 行アドレス信号に応答して、アクセスされるべきメモリ
セルを含んでいる行を選択する行選択手段を含み、 前記行選択手段および列選択手段は、前記基板上で、前
記メモリセルアレイを挟んで互いに対向する位置に置か
れている、請求項５に記載のスタティックランダムアク
セスメモリ装置。 - 【請求項７】 前記電源電圧減少手段は、隣接する２列
に共有して配置されている、請求項３に記載のスタティ
ックランダムアクセスメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23854792A JP3230848B2 (ja) | 1991-09-20 | 1992-09-07 | スタティックランダムアクセスメモリ装置 |
| US07/943,648 US5276652A (en) | 1991-09-20 | 1992-09-11 | Static random access memory including a simplified memory cell circuit having a reduced power consumption |
| DE4231355A DE4231355C2 (de) | 1991-09-20 | 1992-09-18 | Statische Schreib/Lesespeicheranordnung |
| KR1019920017204A KR960003999B1 (ko) | 1991-09-20 | 1992-09-21 | 저전력소비의 단순화된 메모리셀 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-242088 | 1991-09-20 | ||
| JP24208891 | 1991-09-20 | ||
| JP23854792A JP3230848B2 (ja) | 1991-09-20 | 1992-09-07 | スタティックランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198183A JPH05198183A (ja) | 1993-08-06 |
| JP3230848B2 true JP3230848B2 (ja) | 2001-11-19 |
Family
ID=26533757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23854792A Expired - Fee Related JP3230848B2 (ja) | 1991-09-20 | 1992-09-07 | スタティックランダムアクセスメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5276652A (ja) |
| JP (1) | JP3230848B2 (ja) |
| KR (1) | KR960003999B1 (ja) |
| DE (1) | DE4231355C2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452256A (en) * | 1993-12-25 | 1995-09-19 | Sony Corporation | Integrated circuit card having improved power efficiency |
| US5453950A (en) * | 1995-01-24 | 1995-09-26 | Cypress Semiconductor Corp. | Five transistor memory cell with shared power line |
| US5729501A (en) * | 1995-09-08 | 1998-03-17 | International Business Machines Corporation | High Speed SRAM with or-gate sense |
| JPH103787A (ja) * | 1996-06-13 | 1998-01-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5881016A (en) * | 1997-06-13 | 1999-03-09 | Cirrus Logic, Inc. | Method and apparatus for optimizing power consumption and memory bandwidth in a video controller using SGRAM and SDRAM power reduction modes |
| EP0920027B1 (en) * | 1997-11-28 | 2004-03-03 | STMicroelectronics S.r.l. | A low power RAM memory cell with a single bit line |
| KR100482737B1 (ko) * | 1997-12-11 | 2005-08-24 | 주식회사 하이닉스반도체 | 에스램의라이트드라이버회로 |
| JP2003059273A (ja) * | 2001-08-09 | 2003-02-28 | Hitachi Ltd | 半導体記憶装置 |
| JP2004199829A (ja) * | 2002-12-20 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4388274B2 (ja) | 2002-12-24 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6940778B2 (en) * | 2003-10-29 | 2005-09-06 | Hewlett-Packard Development Company, L.P. | System and method for reducing leakage in memory cells using wordline control |
| US7826253B2 (en) * | 2005-02-03 | 2010-11-02 | Nec Corporation | Semiconductor memory device and driving method thereof |
| JP4578329B2 (ja) * | 2005-06-03 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100662215B1 (ko) * | 2005-07-28 | 2006-12-28 | 민경식 | 에스램 회로 및 그 구동방법 |
| US7289354B2 (en) * | 2005-07-28 | 2007-10-30 | Texas Instruments Incorporated | Memory array with a delayed wordline boost |
| US7920429B2 (en) * | 2007-03-30 | 2011-04-05 | Hynix Semiconductor Inc. | Semiconductor memory device for reducing power consumption |
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