[go: up one dir, main page]

KR960003999B1 - 저전력소비의 단순화된 메모리셀 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치 - Google Patents

저전력소비의 단순화된 메모리셀 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치 Download PDF

Info

Publication number
KR960003999B1
KR960003999B1 KR1019920017204A KR920017204A KR960003999B1 KR 960003999 B1 KR960003999 B1 KR 960003999B1 KR 1019920017204 A KR1019920017204 A KR 1019920017204A KR 920017204 A KR920017204 A KR 920017204A KR 960003999 B1 KR960003999 B1 KR 960003999B1
Authority
KR
South Korea
Prior art keywords
voltage
column
word line
signal
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019920017204A
Other languages
English (en)
Other versions
KR930006730A (ko
Inventor
아나미 겐지
Original Assignee
미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시 뎅끼 가부시끼가이샤, 시기 모리야 filed Critical 미쓰비시 뎅끼 가부시끼가이샤
Publication of KR930006730A publication Critical patent/KR930006730A/ko
Application granted granted Critical
Publication of KR960003999B1 publication Critical patent/KR960003999B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

저전력소비의 단순화된 메모리셀 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
제 1 도는 제 2 도에 표시된 메모리셀 중 하나의 회로도.
제 2 도는 본 발명의 1실시예를 표시하는 SRAM의 블록도.
제 3 도는 제 1 도에 표시되는 메모리셀 회로의 동작을 설명하는 타이밍챠트.
제 4 도는 제 2 도에 표시된 소스선 전위 제어회로의 1예를 표시하는 부분회로도.
제 5 도는 제 2 도에 표시된 소스선 전위 제어회로의 다른 한 예를 표시하는 부분회로도.
제 6 도는 제 2 도에 표시된 소스선 전위 제어회로의 또 다른 한 예를 표시하는 부분회로도.
제 7 도는 제 14 도 또는 제 15 도에 표시된 SRAM에 사용되는 배선의 단면 구조도.
제 8 도는 제 2 도에 표시되는 워드선 승압회로의 부분회로도.
제 9 도는 제 2 도에 표시되는 센스앰프의 회로도.
제 10 도는 제 9 도에 표시되는 센스앰프의 동작을 설명하는 타이밍챠트.
제 11 도는 제 2 도에 표시되는 SRAM에 적용가능한 다른 메모리셀의 회로도.
제 12 도는 본 발명의 다른 실시예를 표시하는 메모리셀의 회로도.
제 13 도는 본 발명의 더욱 다른 실시예를 표시하는 SRAM의 블록도.
제 14 도는 본 발명의 또 다른 실시예를 표시하는 SRAM의 블록도.
제 15 도는 본 발명의 또 다른 실시예를 표시하는 SRAM의 블록도.
제 16 도는 종래 SRAM에서의 메모리셀회로와 소스선 전위 제어회로의 회로도.
제 17 도는 5개 소자로 구성되는 각 메모리셀을 포함하는 종래 SRAM 회로도.
제 18 도는 5개 소자로 구성되는 각 메모리셀을 포함하는 종래 SRAM의 다른예를 표시하는 회로도.
제 19 도는 5개 소자에 의해 구성되는 각 메모리셀을 포함하는 종래 SRAM의 다른예를 표시하는 회로도.
제 20 도는 제 11 도에 표시되는 메모리셀 MC'에 의해 사용되는 TFT Q5의 구성을 표시하는 단면도.
제 21 도는 워드선 승압회로를 사용하는 실시예에서의 워드선 전압과 비트선 전압간의 관계를 표시하는 전기 특성의 그래프도.
제 22 도는 접지게이트를 가지는 비트 부하 트랜지스터를 표시하는 회로도.
제 23 도는 본 발명의 다른 실시예에 따른 SRAM을 표시하는 블록도.
제 24 도는 제 23 도에 표시되는 워드선 전압 축소회로 7'를 표시하는 부분회로도.
제 25 도는 워드선 전압 축소회로를 사용하는 실시예에서의 워드선 전압과 비트선 전압간의 관계를 표시하는 전기특성의 그래프도.
* 도면의 주요부분에 대한 부호의 설명
5 : 로우디코더 13 : IO 버퍼
6 : 컬럼디코더 8 : 소스선 전위제어회로
9 : 센스앰프 10 : Y게이트회로
본 발명은 일반적으로 스태틱 랜덤 액세스 메모리 장치에 관한 것이고, 특히 고집적과 저전력소비의 랜덤 액세스 메모리 장치에 관한 것이다.
일반적으로 스태택 랜덤 액세스 메모리는 컴퓨터와 같은 각종 전기기기에 사용되고 있다.
저전력 소비와 고접적도가 그들의 기기의 기능이 향상됨에 따라 반도체 메모리에서 크게 요망되고 있다.
제 16 도는 종래의 SRAM에 있어 메모리셀회로 및 소스전위회로의 회로도이다.
제 16 도에 표시되는 회로는 특개소 56-143587호 공보(대응특허번호 4,409,679)에 개지되어 있다.
제 16도 를 참조하여, 1메모리셀 MA는 데이터 기억회로를 구성하는 NMOS 트랜지스터 QB5와 QB6 그리고 액세스게이트로서의 NMOS 트랜지스터 QB3과 QB4를 포함한다.
트랜지스터 QB3과 QB4는 워드선 WL에 접속되는 그들의 게이트를 가진다.
트랜지스터 QB5와 QB6의 소스는 소스선 SL을 통하여 소스전위 제어회로 8Z에 접속된다.
소스전위 제어회로 8Z는 소정의 중간전위와 저항 R3과 R4를 발생하는 NMOS 트랜지스터 QB7, QB8, QB9 그리고 QB10를 포함한다.
중간전위 발생회로의 출력노드 NO는 소스선 SL에 접속된다.
NMOS 트랜지스터 QBB11은 출력노드 NO와 접지사이에 접속된다.
트랜지스터 QB11은 컬럼디코더(표시되지 않음)에서 제공되는 컬럼선택신호 Y를 받도록 접속된 게이트를 가진다.
비트선 B1과 B2는 Y게이트회로를 구성하는 NMOS 트랜지스터 QB12와 QB13을 통하여 IO선(표시되지 않음)에 접속된다.
동작에 있어서, 제 16 도에 표시되는 컬럼이 선택될때 하이레벨 컬럼 선택신호 Y는 컬럼디코더(표시되지 않음)에서 제공된다.
따라서, 트랜지스터 QB11, QB12 그리고 QB13은 턴온한다.
트랜지스터 QB11, QB12 그리고 QB13은 턴온하다.
트랜지스터 QB11이 턴온할때, 전원전위 VDD 및 접지전위 VSS는 전원전압으로서 메모리셀 MA에 제공된다.
게다가, 워드선 WL이 하이레벨에 될때, 트랜지스터 QB3과 QB4는 턴온한다.
따라서 비트선 B1과 B2는 기억된 데이터 신호에 응답하고 각각 트랜지스터 QB5와 QB6에 의해 구동된다.
제 16 도에 표시되는 컬럼이 선택되지 않을때, 컬럼선택신호 Y는 로우레벨이 된다.
그러므로, 트랜지스터 QB11, QB12 그리고 QB13은 턴오프 한다.
트랜지스터 QB11이 턴오프할때, 소스선 전위 제어회로 8Z에서 제공되는 VDD와 VSS 사이의 중간전위는 소스선 SL를 통하여 트랜지스터 QB5와 QB6의 소스에 제공된다.
따라서 비선택 컬럼의 메모리셀에서 소비되는 전력은 감소된다.
제16도에 표시되는 메모리셀 MA는 6소자에 의해 구성된다.
넓은 영역이 이러한 6소자를 형성하기 위해서 반도체기판상에서 필요하게 된다.
기판상의 일정한 영역이 2개의 트랜지스터 QB3과 QB4를 형성하기 위해 점유되고, 특히 액세스 게이트로서 필요하다.
게다가, 2개 비트선 B1과 B2, 그리고 소스선 SL이 각 컬럼에 필요하게 되므로, 컬럼 방향에서의 배선사이의 공간이 좁게 된다.
이것은 집적도의 개선에 장해가 된다.
즉, 제 16 도에 표시한 SRAM에서는, 1개의 열에 있어, 2개의 비트선 B1 및 B2에 가하여, 소스선 SL를 설치할 필요가 있으므로 특히 컬럼 방향으로 형성되는 배선이 과밀하게 된다.
5소자로 구성되는 각 메모리셀을 포함하는 SRAM은 반도체기판상의 메모리셀에 의해 점유되는 영역을 감소된다는 것이 알려져 있다.
제 17,18 그리고 제 19 도에 표시되는 메모리셀회로는 그러한 SRAM의 종래의 예를 표시한다.
이러한 것은 특개소 61-24092호 공보 및/또는 특개소 61-26997호 공보에 개지되어 있다.
제 17 도는 5소자에 의해 구성되는 각 메모리셀을 포함하는 종래의 SRAM의 회로도이다.
제 17 도를 참조하여 SRAM은 3개의 NMOS 트랜지스터와 2개의 저항에 의해 구성되는 메모리셀 MB1-MB4를 포함한다. K번째 컬럼에 제공되는 메모리셀 MB1와 MB2의 드라이버 트랜지스터의 소스는 기록선 WRK에 접속된다.
액세스 트랜지스터는 비트선 BLK에 접속된다.
K+1번째 컬럼에 제공되는 메모리셀 MB3과 MB4는 같은 방법으로 기록선 WRK+1과 비트선 BLK+1에 접속된다.
제 17 도에 표시된 SRAM에 제공되는 기록선 WRK와 WRK+1의 목적은 기록동작에 있어 기록선을 통하여 메모리셀에 전원전위 VDD를 공급하기 위해서다.
데이터 기록동작을 위한 전원전압 VDD는 데이터가 기록되어야 하는 열, 즉 액세스되어야 할 열에서의 메모리셀에 기록선을 통하여 제공된다.
판독동작에 있어서, 기록선은 접지전위 VSS에 유지된다.
기록선의 전압을 제어하는 목적은 메모리셀에서 전력소비를 감소하는 것이 아니라는 것이 분명하게 된다.
제 17 도에 표시되는 SRAM에 있어의 생길 수 있는 오동작을 방지하기 위해 제 18 도에 표시되는 것과 같은 SRAM이 개선된다.
이것에 의하여, 제19도 표시되는 SRAM은 제17도에 표시되는 SRAM의 집적도를 향상하기 위해 제안되어 있다.
제 18 도 및 제 19 도에 표시한 SRAM도, 제 17 도에 표시한 SRAM과 동일하게 기록동작을 행하기 위해 기록선 WRK, WRK+1, WRi 및 WRi+1이 설치되어 있고, 메모리셀회로에 있어 전력소비를 감소되게 하는 목적으로 설치되어 있는 것이 아니라는 것이 지적된다.
따라서, 이러한 기록선은 기록동작에 있어 전원전위 VDD에 초래되어, 그리고 판독동작에 있어 접지전위 VSS에 초래된다.
상기와 같은 종래의 메모리셀에 있어서는 워드선에 접속되는 NMOS 트랜지스터의 게이트 산화막이 파괴되기 쉽고, 게다가 많은 전력소비가 메모리셀회로에 있다는 사실도 지적된다.
이것은 전원전위 VDD와 접지전위 VSS가 SRAM이 활성상태에 있을 때, 즉 판독과 기록동작이 SRAM에서 실행되고 있을때라도, 모든 메모리셀에 전원전압으로서 제공된다.
따라서 VDD-VSS의 전압은 액세스 되지 않은 메모리셀내의 액세스 트랜지스터의 게이트 소스 사이에 제공된다.
고 집적도가 SRAM에서 진행될때, 게이트 산화막은 얇게된다.
따라서 게이트 산화막은 게이트-소스산에 제공되는 전압에 의해 파괴되는 경향이 있다.
게이트-소스간에 제공되는 전압은 게이트 산화막의 파괴를 방지하기 위해 감소하는 것은 바람직하다.
그러나, 종래의 SRAM에 있어서는, 게이트산화막은 일정한 전원전압이 항상 메모리셀에 제공되므로 시간이 경과함에 따라 파괴된다. 게이트 산화막의 파괴에 의한 경시적 고장율이 높은 것이 지적된다.
본 발명의 목적은 저전력 소비하에서 스태틱 랜덤 액세스메모리의 집적도를 개량하는 것이다.
본 발명의 다른 목적은 스태틱 랜덤 액세스 메모리의 고집적의 과정에서 제공된 전압에 의해 파괴되는 메모리셀을 방지하는 것이다.
결국, 본 발명의 스태틱 랜덤 액세스 메모리는 로우와 컬럼으로 배열되는 복수의 메모리셀을 포함하는 메모리셀어레이와, 그리고 메모리셀어레이의 컬럼의 대응하는 1개에 제공되고 그리고 컬럼의 대응하는 1개의 메모리셀에 접속되는 복수의 비트선을 포함한다.
각 메모리셀은 신호 입/출력 노드를 통하여 제공되는 데이터신호를 기억하는 데이터 기록회로와, 그리고 로우 어드레스 신호에 응답하고 턴온되는 입/출력 노드와 대응하는 컬럼의 비트선 사이에 접속되는 단일 스위칭 소자를 포함한다.
데이터 기억회로는 제어가능한 전원전압에 의해 제공된다.
게다가 스태틱 랜덤 액세스 메모리는 액세스되지 않은 컬럼의 메모리셀에 제공되는 전원전압을 소정된 전압치에 선택적으로 감소하는 전원전압을 포함한다.
동작에 있어, 1컬럼에 배열되는 각 메모리셀은 각 메모리셀에 제공되는 단일 스위칭소자를 통해 비트선의 대응하는 1개에 접속된다.
그러므로, 종래의 것과 비교하여, 반도체 기판상의 집적레벨은 개량되었다.
더욱 전원전압 감소회로가 액세스되지 않은 컬럼의 메모리셀에 제공되는 전원전압을 감소하므로, 전력소비는 감소되고 메모리셀의 파괴도 방지될 수가 있다.
상기 본 발명의 목적, 특성 그리고 장점은 첨부도면과 함께 있을때 본 발명의 다음같이 상세한 설명으로 더욱 명백하게 된다.
[실시예]
제 2 도를 참조하여, SPAM1a는 로우 어드레스 신호 RAO-RAM에 의해 공급되는 로우 어드레스 버퍼(3)과, 컬럼 어드레스 신호 CA0-CAn에 의해 공급되는 컬럼 어드레스 버퍼(4)와, 로우 어드레스 신호를 디코드하여 선택적으로 워드선을 활성화하는 로우 어드레스(5)와, 컬럼 어드레스 신호를 디코드하고 그리고 비트선을 선택하는 컬러 디코더와, 그리고 활성화된 워드선의 전위를 승압하는 승압회로(7)를 포함한다.
복수의 메모리셀 MC는 반도체 기판상에 로우와 컬럼으로 배열되고 그리고 메모리셀 어레이를 구성한다.
1컬럼에 배열되는 메모리셀은 비트선 BL1, BL2…의 대응하는 하나를 통하여 Y게이트회로(10)에 접속된다.
1컬럼에 배열되는 메모리셀은 소스선 SL1, SL2…의 대응하는 하나를 통하여 소스선 전위 제어회로(8)에 접속한다.
1로우에 배열되는 메모리셀은 워드선 WL1, WL2…의 대응하는 하나를 통하여 워드선 승압회로(7)에 접속된다.
비트선 BL1, BL2…는 Y게이트회로(10)과 IO선(14)를 통하여 센스앰프(9)에 접속된다.
컬럼 디코더(6)에서 제공되는 컬럼 선택신호에 응답하는 Y게이트회로(10)은 비트선 BL1, BL2…중의 하나를 IO선(14)에 선택적으로 접속한다. 센스앰프(9)는 IO버퍼(13)를 통하여 제공되는 기록이네이블신호/WE에 응답하고 활성화된다.
따라서, 메모리셀에서 판독되는 데이터 신호는 그것이 센스앰프(9)에 의해 증폭된 후 출력버퍼(12)를 통하여 출력데이터 D0로서 제공된다. 기록데이터 신호 Di는 IO버퍼(11), IO선(14), 그리고 Y게이트 회로(10)을 통하여 메모리셀에 제공된다.
컬럼 어드레스 버퍼(4)를 통하여 제공되는 컬럼 어드레스 신호 CA0~CAn에 응답하고, 비선택컬럼의 소스선 SL1, SL2를 소정의 중간전위에 가져온다.
소스선 전우 제어회로(8)은 컬럼 어드레스 신호 CA0~CAn에 의해 선택되는 컬럼에 제공되는 1선택선에 접지전위 VSS를 제공한다.
제 1 도는 제 2 도에 표시되는 메모리셀 MC중 하나의 회로이다.
제 1 도를 참조하여, 메모리셀 MC는 드라이버 트랜지스터로서 NMOS 트랜지스터 Q1과 Q2와, 부하로서의 저항 R1과 R2, 그리고 액세스 게이트로서의 NMOS 트랜지스터 Q3을 포함한다.
트랜지스터 Q1과 R1은 1개의 인버터를 구성하고, 한편 트랜지스터 Q2와 저항 R2는 다른 하나의 인버터를 구성한다.
그러므로,데이터 기억회로는 2개의 클로즈 카플된 인버터에 의해 구성된다.
트랜지스터 Q2와 저항 R2 사이의 공통 접속노드 N1은 데이터기억회로의 신호 입/출력 노드를 구성한다.
트랜지스터 Q3은 노드 N1과 신호비트선 BL 사이에 접속되고 그리고 워드선 WLi상의 신호에 응답하고 동작된다.
비트선 BL의 한쪽단은 비트선 부하 트랜지스터 Q4를 통하여 전원전압 VDD에 접속된다.
비트선 BL의 다른쪽단은 제 2 도에 표시되는 Y게이트 회로를 구성하는 NMOS 트랜지스터 Q7을 통하여 IO선(14)에 접속된다.
트랜지스터 Q7은 컬럼디코더(6)에서 제공되는 컬럼선택신호 Yj에 응답하고 동작된다.
액세스 게이트 트랜지스터 Q3은 워드선 WLi를 통하여 워드선승압회로(7)에 의해 공급된다.
드라이버 트랜지스터 Q1과 Q2의 소스는 소스선 SLj에 접속된다.
소스선 전위 제어회로(8)은 소스선 SLj를 통하여 메모리셀 MC에서의 드라이버 트랜지스터 Q1과 Q2의 소스에 소정의 중간전위 또는 접지전위 VSS를 제공한다.
제 1 도는 1개의 메모리셀 MC에 대해서만 표시되어 있으나, 타의 메모리셀도 동일한 회로접속을 가지는 것이 지적된다.
특히 1개의 컬럼내에 설치된 메모리셀은, 단일의 비트선 BLj 및 단일의 소스선 SLi에 공통으로 접속된다.
제 3 도는 제 1 도에 표시되는 메모리셀회로의 동작을 설명하는 타이밍챠트이다.
제 1 도와 제 3 도를 참조하여, 기록 이네이블신호 /WE는 기록동작에 있어 강하된다.
기록동작에 위해 로우 어드레스 신호 RAW에 의해 선택되는 로우의 워드선 WLi는 제 2 도에 표시되는 워드선 승압회로(7)에의해 승압되는 고전위를 얻는다.
기록동작을 위해 컬럼 어드레스 신호 CAW로 선택되는 컬럼의 소스선 SLj는 소스선 전위 제어회로(8)에 접지전위 VSS에 오게 된다.
게다가, 컬럼 어드레스 신호 CAW에 의해 선택되는 비트선 BLj는 메모리셀로 기록되어야 하는 입력데이터 신호 Di에 응답하고 고전위 또는 저전위로 된다.
따라서, 액세스 게이트 트랜지스터 Q3은 더욱 비트선 BLj와 노드 N1 사이의 전류를 전도하고(보다 낮은 온저항으로 턴온한다.), 이리하여 비트선 BLj상의 데이터 신호는 IO 노드 N1을 통하여 데이터 기억회로에 제공된다.
데이터 기억회로의 상태는 제공된 데이터 신호에 의해 결정된다.
판독동작에 있어서, 판독동작을 위해 로우 어드레스 신호 RAr에 의해 선택되는 워드선 WLi는 하이레벨이 된다.
그러므로, 트랜지스터 Q3은 턴온하고, 그리고 비트선 BLj의 전위는 약간 변한다.
트랜지스터 Q7은 판독동작을 위해 컬럼 어드레스 신호 CAr에 응답하고 트랜지스터 Q7의 게이트에 하이 레벨 컬러 선택신호 Yj를 제공한다.
따라서, 비트선 BLj상에 나타난 전위변화는 트랜지스터 Q7과 IO선(14)를 통하여 제 2 도에 표시되는 센스앰프(9)에 제공된다.
센스앰프(9)에 의해 증폭되는 데이터 신호는 출력버퍼(12)를 통하여 출력 데이터 DO로서 제공된다.
상기와 같이, 기록과 판독동작이 실행되는 컬럼의 소스선 SLj는 기록과 판독기간에 접지전위 VSS에서 유지된다.
즉, 접지전위 VSS는 소스선 전위 제어회로(8)에 의해 액세스 되어야 하는 1컬럼에 제공되는 소스선 SLj에 제공된다.
이것은 전원전위 VDD와 접지전위 VSS에 의해 결정되는 전위차가 전원전압으로서 소스선 SLj에 접속되는 메모리셀에 제공되는 것을 뜻한다. 즉, VDD-Vss의 전원전압도 액세스되는 컬럼의 메모리셀에 제공된다.
제 1 도에 표시되는 컬럼과 다른 타의 컬럼(표시되지 않음)에 제공되는 메모리셀이 액세스될 때, 액세스되지 않은 컬럼의 소스선 SLj는 전원전위 VDD와 접지전위 VSS 사이의 소정의 중간전위 Vm(Vm-VDD/2)에 이르게 된다.
소스선 전위 제어회로(8)은 컬럼 어드레스 신호 CAX에 응답하고, 그리고 또는 판독동작이 실행되지 않은 컬럼의 소스선 SLj에 중간전위 Vm을 제공한다.
이것은 VDD-Vm 사이의 전위차는 메모리셀 MC의 전위전압으로서 제공된다.
전원전압의 값은 Vm에 의해 감소되기 때문에, 액세스 되지 않은 컬럼에 제공되는 메모리셀에 의해 소비된 전력은 감소된다.
액세스 게이트 트랜지스터 Q3의 게이트-소스 사이에 제공되는 전압이 전원전압이 감소에 의해 감소되는 것이 분명하게 된다.
게이트 산화막은 집적도 개량으로 얇게 된다. 그러나, 트랜지스터 Q3의 게이트 산화막에 제공되는 전압이 감소되기 때문에 제공된 전압에 의해 파괴되는 것이 방지된다.
이것은 메모리셀 MC의 시간경과로서의 고장율이 낮게 된다.
제 4 도는 제 2 도에 표시된 소스선 전위 제어회로의 1예를 표시하는 부분적인 회로도이다.
제 4 도에 표시되는 회로는 j번째 소스선 SIj의 전위를 제어하기 위해 제공되는 부분에 대응한다.
디코더회로 8aj는 전원전압 VDD와 출력노드 N2 사이에 병렬로 접속되는 PMOS 트랜지스터 801-80n, 그리고 노드 N2에 접지전위 VSS 사이에 직렬로 접속되는 NMOS 트랜지스터 811-81n을 포함한다.
트랜지스터 801-80n은 게이트가 각각이 미리 정해진 규차에 따라 반전되거나 또는 반전되지 않는 컬럼 어드레스 신호 CAOj-CAnj를 받도록 접속된다.
동일하게 트랜지스터 811-81n는 각각 변화된 컬럼 어드레스 신호 CAOj-CAnj를 받도록 접속되는 그들의 게이트를 가진다.
외부적으로 제공된 컬럼 어드레스 신호 CAO-CAN이 표시되지 않는 변경회로에 의해 소정 규칙에 따라 변경된 후, 그들은 변경된 컬럼 어드레스 신호 CAOj-Canj로서 디코더회로 8aj에 제공된다.
제j째 컬럼의 메모리셀이 액세스될때, 모든 변경된 컬럼 어드레스 신호 CAOj-Canj는 하이레벨이 된다. 따라서, 모든 트랜지스터 811-81n은 턴온하고, 그리고 로우레벨 신호는 출력노드 N2를 통하여 출력회로 8bj에 제공된다.
따라서, 출력회로 8bj내의 PMOS 트랜지스터(831)과 NMOS 트랜지스터(834) 턴온하고, 그리고 소스선 SIj는 접지전위 VSS에 오게된다.
그 결과, 전위차(VDD-VCC)는 전원전압으로서 j번째 컬럼에 제공되는 메모리셀에 제공된다.
j번째 컬럼에 제공되는 메모리셀이 액세스되지 않을때, 적어도 트랜지스터 811-81n중의 하나가 변경된 컬럼 어드레스 신호 CAOj-Canj에 응답하고 턴오프 한다.
게다가 트랜지스터 801-80n중 적어도 하나가 턴온한다.
하이레벨 전압이 출력노드 N2를 통하여 출력회로 8bj에 제공된다.
출력회로 8bj내의 트랜지스터(832)가 턴온하기 때문에, 트랜지스터(834)는 턴 오프 한다.
결과로서 항상 턴온하는 NMOS 트랜지스터(833)의 한계전압 Vth에 의해 결정되는 전압(VDD-Vth)은 중간전위 Vm으로서 소스선 SLj에 제공된다. 중간전위 Vm의 값은, 제 1 도에 표시한 비트선 BLj 및 노드 N1간의 상대적인 전위차에 의해, 턴온이 되어서는 안되는 트랜지스터 Q3이 잘못하여 턴온하지 않는 영역에 실정된다.
사실상, 중간전위 Vm의 값은 데이타 기억회로의 데이터기억 상태를 변경하지 않도록 결정된다.
예를들어 5볼트가 전원전위 VDD로서 제공되고 그리고 0볼트가 접지전위 VSS로서 제공될때, 중간전위 Vm은 3.5~4.5볼트의 영역에 설정된다.
Vm은 제 4 도에 표시되는 출력회로 8bj내의 트랜지스터(833)의 한계 전압에 의해 설정된다.
제 5 도와 6 도는 제 2 도에 표시하는 소스선 전위 제어회로(8)의 한 부분으로서 적용가능한 다른 회로를 각각 표시하는 소스선 전위 제어회로(8)의 한 부분으로서 적용가능한 다른 회로를 각각 표시한다.
제 5 도를 참조하여, 소스선 전위 제어회로 8cj는 전원전위 VDD와 접지전위 VSS 사이에 직렬로 접속되는 NMOS 트랜지스터 861, 820-82n을 포함한다.
트랜지스터(861)은 항상 온을 유지하고, 그의 한계전압에 의해 중간전위(Vm)이 상기와 같은 방법으로 결정된다.
소스선전위 제어회로(8cj)의 동작이 제 4 도에 표시된 회로와 같으므로, 설명이 생략된다.
제 6 도는 참조하여, 소스선전위 제어회로(8dj)는 PMOS 트랜지스터(840-84n), 그리고 NMOS 트랜지스터(860,850-85n)를 포함한다.
이 회로의 동작이 제 4 도에 표시된 회로(8aj)와 기본적으로 같으므로, 설명은 생략된다.
제 8 도는 제 2 도에 표시된 워드선 승압회로(7)의 부분적인 회로도이다.
제 8 도에 표시된 워드선 승압회로(7i)는 i번째 워드선(WLi)에 제공되는 전압을 승압하도록 제공된다.
제 8 도를 참조하여, 승압회로(7i)는 승압된 전압을 발생하는 외부에서 제공되는 기록이네이블신호/WE에 응답하는 승압된 전압발생회로(7a)와, 승압된 전압을 전송하는 로우디코더(표시되지 않음)에서 제공되는 신호(WLi)에 응답하는 승압버퍼회로(7b), 그리고 승압된 전압 또는 전원전압(VDD)를 선택적으로 출력하는 신호/WE에 응답하는 스위칭회로(7c)를 포함한다.
NMOS 트랜지스터(701)이 기록동작에서 상시 온을 유지하므로, 노드(N3)은 미리 VDD-Vth(Vth는 트랜지스터(701)의 한계전압)에 온다.
신호/WE가 하이레벨(=VDD)에서 로우레벨(=VSS=0)로 변화할때, 노드(N3)의 전위는 커패시터(712)의 결합에 의해 대략 2VDD-Vth로 된다.
신호/WE가 지연회로(709)에 의해 지연된 후 PMOS 트랜지스터(706)의 게이트에 제공된다.
따라서, 노드(N3)이 전압(2VDD-Vth)로 된 후, 트랜지스터(706)은 턴온한다.
노드(N4)는 또한 대략 2VDD-Vth로 된다.
로우디코더(5)(표시되지 않음)에서 제공되는 입력워드선신호(WLi')가 로우레벨에서 하이레벨로(=VDD) 변화할때, 노드(N5)의 전압은 VDD-Vth가 된다(트랜지스터(702)의 한계전압은 Vth로 한다).
입력워드선신호(WLi')는 인버터에 의해 구성되는 지연회로(710)을 통하여 NMOS 트랜지스터(704)의 게이터에 제공된다.
따라서, 지연회로(710)에 결정되는 시간경과후, 트랜지스터(704)는 턴오프한다.
노드(N5)전위가 커패시터(713)의 결합으로 상승하므로, NMOS 트랜지스터(703)은 더 큰 강하게 턴온한다(낮은 온저항에서 턴온한다).
결과로서, 승압된 전압 2VDD-Vth는 워드선(WLi)에 제공된다.
판독동작에 있어서, NMOS 트랜지스터(705와 708)에 의해 구성된 트랜스미션 게이트는 신호/WE와 WE에 응답하고 턴온한다.
NMOS 트랜지스터(704)와 PMOS 트랜지스터(707)은, 하이레벨(=VDD)입력 워드선신호(WLi')가 제공되므로, 각각 턴온과 턴오프한다.
따라서, 전원전위(VDD)는 워드선(WLi)에 제공된다.
제 9 도는 제 12 도에 표시되는 센스앰프(9)의 회로도이다.
제 10 도는 제 9 도에 표시되는 센스앰프의 동작을 설명하는 타이망챠트이다.
제 9 도를 참조하여, 메모리셀에서 판독된 신호(Si)는 IO선(14)를 통하여 NMOS 트랜지스터(92)의 게이트에 제공된다.
노드(Na)의 전위는 상시 온을 유지하는(시각 t0), PMOS 트랜지스터(91)를 통하여 소정의 전위에서 유지된다.
그러므로, 노드(Nb)도 역시 노드(Na)의 전위에 응답하고 턴온되는 NMOS 트랜지스터(95)에 의해 다른 소정의 전위에서 유지된다.
시각(t1)에 있어서, 입력신호(Si)의 전위는 판독데이터신호에 응답하고 약간 감소한다.
노드(Na)의 전위는 트랜지스터(92)의 저항이 증가되기 때문에 상승한다.
NMOS 트랜지스터(94)는 트랜지스터(94)의 게이트의 전위가 상승하므로 저온저항에서 턴온된다.
결과로서, 노드(Nc)의 전위는 큰진폭으로(시각 t2) 하강한다.
PMOS 트랜지스터(96)과 NMOS 트랜지스터(7)에 의해 구성되는 인버터가 노드(Nc)의 전위변화를 반전하고 증폭하므로, 반전된 신호는 출력신호(So)로서 얻게 된다.
제 11 도는 제 2 도에 표시된 SRAM에 있어 적용가능한 또다른 하나의 메모리셀의 회로도이다.
제 11 도를 참조하여, 메모리셀(MC')는 제 1 도에 표시된 메모리셀(MC)와 비교할때 저항(R1과 R2) 대신 PMOS 트랜지스터(Q5와 Q6)을 포함한다.
트랜지스터(Q5와 Q6)은 박막트랜지스터(이후, "TFT"라 한다)로 각각 형성된다.
제 20 도를 참조하여, 한개의 TFT Q5는 불순물도프된 산화막(21)상에 형성되는 폴리크리스테린(polycrytstalline) 실리콘층(22), 층(22)를 둘러싸고 형성된 열산화막(23), 산화막(21)에 형성되는 박막폴리 크리스테린 실리콘(24,25), 그리고 주위열산화막(23)을 둘러싸고 형성된 박막폴리크리스테린 실리콘(26)을 포함한다.
폴리크리스테린 실리콘층(22)은 TFT Q5의 게이트전극을 구성한다.
박막폴리크리스테린 실리콘(24와 25)는 TFT Q5의 소스전극과 드레인전극을 형성한다.
박막폴리크리스테린 실리콘(26)은 TFT Q5의 채널영역으로서 기능한다. 제 12 도는 본 발명의 다른 하나의 실시예를 표시하는 메모리셀의 회로도이다.
제 12 도는 2개의 부근 칼럼에 각각 제공되는 2개의 메모리셀(MCj와 MCj+1)을 표시한다.
j째 컬럼의 메모리셀(MCj)는 비트(BLj)에 접속된다.
j+1째의 컬럼에 제공되는 메모리셀(MCj+1)은 비트선(BIj+1)에 접속된다.
제 1 도에 표시되는 회로에 있어서, 1소스선(SLj)는 1컬럼에 제공되었다.
그러나, 제 12 도에 표시되는 회로에 있어서는, 1소스선(SLK)는 2개의 인접컬럼에 제공된다.
그러므로, 2개의 인접메모리셀(MCj와 MCj+1)에의 드라이버 트랜지스터의 소스는 소스선(SLK)에 공통으로 접속된다.
소스선전위 제어회로(8')는 컬럼어드레스신호(CA0-CAn)에 응답하고 동작한다.
그러나 그의 동작은 제 1 도에 표시되는 회로(8)와 비교하여 약간 변경된다.
즉, j번째 컬럼 및 j+1번째의 컬럼의 메모리셀(MCj 및 MCj+1)이 액세스되지 않을 경우에 소스선전위 제어회로(8')가 컬럼어드레스신호(CA0-CAn)에 응답하고 소스선(SLK)에 중간전위(Vm)을 제공한다. 그래서, 전위차(VDD-Vm)는 전원전압으로서 2개의 메모리셀(MCj 및 MCj+1)에 공급된다.
결과로서, 제 1 도에 표시된 회로와 같은 방법으로 저전력소비와 게이트산화막의 파괴방지의 이점을 얻게 될 수가 있다.
j번째 및 j+1번째 컬럼중 어느 하나가 액세스될때, 소스선전위 제어회로(8')는 소스선(SLK)에 접지전원(Vss)를 제공한다.
따라서, 전위차(VDD-Vss)는 전원전압으로서 메모리셀 MCj 및 MCj+1)에 제공된다.
제 12 도에 표시된 실시예에 있어서, 전위차(VDD-Vss)는 전원전압으로서 액세스되지 않는 1컬럼내에서의 메모리셀에 제공된다.
그러나, 저전력소비의 상기 이점은 1컬럼에 제공되는 메모리셀에서 소비되는 전력이 매우 작으므로서, 액세스되지 않는 컬럼에서 역시 얻게 된다.
제 13 도는 본 발명의 또다른 실시예를 표시하는 SRAM의 블록도이다.
제 13 도를 참조하여, SRAM(1b)에 있어서, 반도체기판상 소스선 제어회로(8e)의 위치가 제 2 도에 표시된 SRAM(1a)에서의 것과는 다르다.
즉, 제 2 도에 표시된 SRAM에서는, 컬럼디코더(6) 및 소스선전위 제어회로(8) 메모리셀 어레이에 대해 같은 측에 제공되었다.
그러나, 제 13 도에 표시된 SRAM(1b)에 있어서는, 소스선 제어회로(8e)는 메모리셀 어레이의 반대측에 제공된다.
바꾸어 말하면, 컬럼디코더(6)과 소스선 제어회로(8e)는 반도체기판상에서 메모리셀 어레이가 사이에 위치되는 대향위치상에 놓여져 있다. 그러므로, 제 13 도에 표시되는 SRAM(1b)는 제 2 도에 표시된 SRAM(1a)의 이점에 더하여 다음 이점을 가진다.
제 2 도에 표시되는 SRAM에 있어서는, 소스선은 Y게이트회로(10)를 통하여 제공되어야 한다.
즉, 소스선이 SRAM의 Y게이트회로(10)내에 남겨져 있었던 작은 영역에 제공되어야 하므로, 회로는 부분적으로는 복잡한 구성을 가졌었다.
회로설계가 집적도가 개선될 때에는 더욱 더 어렵게 되는 것이 예상된다. 제 13 도에 표시된 것과 같이 소스선 제어회로(8e)가 메모리셀 어레이의 반대측상에 제공되므로, 소스선은 Y게이트회로(10)을 관통하지 않는다.
결과적으로, 상기 문제는 집적도가 개발되어도 방지될 수가 있다. 제14 도와 제 15 도는 본 발명의 더욱 다른 실시예를 각각 표시하는 SRAM의 블록도이다.
일반적으로, SRAM과 같은 반도체 집적회로장치는 장방형 패키지내에 있다.
장방형 패키지는 종종 패키지의 대향하는 2개측에 입/출력(또는 입/출력핀)에 부하를 제공하는데 사용된다.
그러므로, 장방형 패키지내의 반도체 집적회로장치의 형성은, 즉, 반도체칩이 장방형인 것이 바람직하다.
이 요망은 제 14 도 또는 제 15 도에 표시된 회로를 구성하는 것에 의해 만족될 수가 있다.
제 14 도를 참조하여, SRAM(1c)는 메모리셀 어레이를 사이에 끼워서 로우디코더(5)의 대향위치에 자리잡은 모든 컬럼어드레스버터(4')와, 컬럼디코더(6')와, 소스선전위 제어회로(8f), 그리고 Y게이트회로(10')를 포함한다.
컬럼방향으로 제공된 비트선(BL1,BL2,…)는 로우방향으로 제공되는 연장된 비트선(EBL1,EBL2,…)를 통하여 Y게이트회로(10')에 접속된다. 동일하게 컬럼방향으로 제공되는 소스선(SL1,SL2,…)는 연장된 소스선(ESL1,ESL2,…)을 통하여 소스선전위 제어회로(85)에 접속된다.
제 14 도에 표시된 SRAM은 기본적으로 제 2 도에 표시된 SRAM(1a)와 같은 이점을 가진다.
그러나, 상기와 같이, SRAM(1c)는 장방형 반도체칩내에서는 더욱 용이하게 형성된다는 이점을 갖는다.
더욱, 제 15 도에 표시된 SRAM(1d)는 다음과 같은 이점을 가지고 있다.
제 15 도를 참조하여, SRAM(1d)에 있어서, 소스선전위 제어회로(8g)는 제 14 도에 표시된 SRAM(1c)와 비교하여 메모리셀 어레이를 끼워서 컬럼디코더(6')의 위치에 대향하는 곳에 위치된다.
즉, 소스선전위 제어회로(8g)가 로우디코더(5)에 의해 같은측에 제공된다. 제 14 도와 제 15 도에서 볼 수 있는 것과 같이, 로우방향의 배선, 즉, 워드선, 연장된 소스선은 밀도가 완화되므로, 집적도의 진행에 의해 용이하게 대응하는 것이 가능하게 된다.
제 7 도는 제 14 도 또는 제 15 도에 표시되는 SRAM(1c 또는 1d)에 이용되는 배선의 단면도이다.
제 7 도를 참조하여, P웰(101)은 n형기판(100)에 형성된다.
액세스 트랜지스터의 소스와 드레인은 P웰(101)에 형성되는 n+확산영역(102와 103)에 의해 형성된다.
액세스 트랜지스터의 게이트는 폴리실리콘(104)에 의해 형성된다.
제 1 알루미늄배선(106)은 기판(100)상에 형성되는 절연층(105와 109)상에 형성된다.
배선(106)은 콘택트홀을 통하여 N+확산영역(103)에 접속된다.
제 2 알루미늄 배선층(108)은 제 1 알루미늄 배선층(106)상에 형성되는 절연층(107과 110)상에 형성된다.
배선층(108)은 스루홀을 통하여 제 1 알루미늄 배선층(106)에 접속된다. 제 14 도와 제 15 도에 표시된 SRAM(1c와 1d)에 있어서, 컬럼방향으로 제공되는 비트선과 소스선은 제 1 알루미늄 배선층(106)에 의해 형성된다.
로우방향으로 제공되는 연장된 소스선, 연장된 비트선 그리고 워드선은 제 2 알루미늄 배선층(108)에 의해 형성된다.
상기 실시예에 있어서, 제 8 도에 상세하게 표시된 워드선승압회로(7)이 사용되고, 그리고 다음 관계가 이러한 실시예를 설명하기 위해 트랜지스터의 한계전압 그리고/또는 상호 도전과 워드선의 승압레벨사이에서 요구된다.
제 21 도를 참조하여, 세로좌표의 축은 워드선전압(VWL)를 표시하고, 그리고 가로좌표의 축은 비트선전압(VBL)를 표시한다.
워드선전압(VWL)과 비트선전압(VBL)간의 관계를 의존하여, 곡선(C1)에 의해 그려지는 데이터 "0" 기록영역과 곡선(C2)에 의해 그려지는 데이터 "1" 기록영역이 존재한다.
메모리셀로 데이터 기록동작이 도전될때, 워드선전압(VWL)은 선(VWLW)에 의해 표시되는 승압레벨 2VDD-Vth로 승압된다.
게다가 VB1(데이터 "0"기록)보다 낮은 레벨 또는 VB1(데이터 "1"기록)보다 높은 레벨로 변환되는 비트선전압(VBL)로서, 바람직한 데이터가 메모리셀에 기록된다.
한편, 데이터 판독동작이 도전될때, 워드선전압(VWL)은 선(VWLR)에 의해 표시되는 전원전압레벨(VDD)를 얻는다.
이때, 비트선전압(VBL)이 제 21 도에 표시되는 전압레벨(VB0)보다 낮으면, 데이터 "0"의 기록이 판독동작에서 유도된다.
특히, 기억된 데이터는 파괴된다.
판독동작에서 그러한 데이터의 파괴를 방지하기 위해, 제 1 도에 표시된 회로에서의 트랜지스터의 회로상수는 다음과 같이 선택된다.
제 1 도를 참조하여, 메모리셀(MC)의 입/출력노드(N1)이 기억된 데이터에 의거한 로우레벨에 인입되는 것이 추정된다.
환언하면, 트랜지스터(Q2)는 이 상태에서 턴온된다.
판독동작에서, 워드선(WLi)이 공급전압 레벨(VDD)를 얻을때, 트랜지스터(Q3)은 도전된다.
이때에, 소스선(SLJ)는 접지전위(VSS)(=0V)가 된다.
따라서, 워드선(WLi)이 활성화되는 기간에, 전류로는 전원전위(VDD)와 접지전위(VSS) 사이에서 턴온되는 트랜지스터(Q4,43 그리고 Q2)에 의해 형성된다.
트랜지스터(Q2와 Q3)의 총상호 콘덕턴스가 트랜지스터(Q4)보다 훨씬 낮으면, 비트선전압(VBL)은 워드선 활성기간에서 제 21 도에 표시된 VB0보다 낮게 된다.
특히, 데이터 파괴가 발생된다.
그러므로, 그러한 데이터 파괴를 방지하기 위해, 제 1 도에 표시된 트랜지스터(Q2,Q3 그리고 Q4)의 상호 콘덕턴스(또는 한계전압)는 비트선전압(VBL)이 제 1 도에 표시된 실시예에서의 워드선 활성화기간에 VB0위에 있도록 결정된다.
예를들면, 상기 요구를 만족하기 위해, 제 1 도에 표시되는 회로는 트랜지스터(Q4)의 한계전압이 트랜지스터 Q와 Q3의 한계전압보다 작게되는 그러한 방법으로 설계된다.
제 22 도에 표시된 것과 같이, 바람직하게, 접지게이트를 가지는 PMOS 트랜지스터 Q4가 제 1 도에 표시되는 NMOS 트랜지스터 Q4 대신 사용된다.
비록 상기 모든 실시예에 있어서, 경우들이 데이터 기록동작에서 워드선전압(VWL)이 전원전압(VDD)보다 높게되는 승압되는 것이 설명되었더라도, 데이터 판독동작에서 워드선전압(VWL)이 전원전압(VDD)에 비교하여 축소(또는 인하)되는 실시예의 설명은 다음에 같다.
제 23 도는 본 발명의 또다른 실시예에 따른 SRAM을 표시하는 블록도이다.
제 23 도를 참조하여, SRAM(1e)는 제 2 도에 표시되는 SRAM(1a)에 대향하는 워드선 승압회로(7)보다 오히려 워드선전압 감출회로(7')를 포함한다.
워드선전압 감출회로(7')은, 데이터 기록동작에 있어, 선택선 워드선을 전원전압레벨 VDD(예를들면 3.0V)에 인입하고, 한편 데이터 판독동작에서는 선택된 워드선을 축소된 VDD-Vth(예를들면 1.5V)에 인입한다.
제 24 도는 제 3 도에 표시된 워드선전압 축소회로(7')를 표시하는 부분회로도이다.
제 24 도에 표시된 축소(감축)회로(7i)는 i번째 워드선(WLi)에 적용되는 전압을 제어하기 위해 제공된다.
축소회로(7i')는 PMOS 트랜지스터(712-726)과 NMOS 트랜지스터(727-733)를 포함한다.
데이터 기록동작에 있어서, 로우 레벨 신호/WE 및 하이레벨신호 WLi이 적용된다.
트랜지스터(721,722 그리고 723)은 턴온되어, 트랜지스터(725)를 턴온한다.
따라서, 전원전압레벨(VDD)의 워드선전압 WLi는 트랜지스터(725)를 통하여 출력한다.
한편, 데이터 판독동작에서는, 하이레벨/WE과 WLi가 적용된다.
트랜지스터(727과 724)는 턴온되고, 트랜지스터(725)를 턴오프한다. 게다가, 트랜지스터(730과 726)은 턴온되고, 트랜지스터(732)을 턴온하다. 그러므로, 축소된 전압 VDD-Vth(Vth는 트랜지스터(732)의 한계전압이다)은 트랜지스터(732)를 통하여 워드선전압 WLi로서 출력된다. 제 25 도를 참조하여, 제 23 도에 표시된 SRAM(1e0의 데이터 "0" 기록엉역과 데이터 "1" 기록영역은 각각 곡선 C3과 C4에 의해 표시된다.
데이터 기록동작에 있어서, 워드선전압(VWL)은 선(VWLW')에 의해 표시되는 전원전압레벨(VDD)를 얻는다.
게다가 비트선전압(VBL)은 VB5보다 높거나 또는 동일하거나, 또는 VB4보다 낮거나 또는 동일한 레벨에 변환되고, 그래서 데이터 "0" 또는 데이터 "1"이 메모리셀에 기록된다.
한편, 데이터 판독동작에 있어서, 워드선전압(VWL)은 선(VWLR')에 의해 표시되는 축소된 레벨(VDD-Vth)를 얻는다.
또한 이 경우에 있어, 회로는 비트선전압(VBL)이 워드선 활성화기간에 제 25 도에 표시된 레벨 VB3 위에 있는 그러한 방법으로 설계되고, 그래서 데이터 판독동작에서의 데이터 파괴가 방지된다.
상기에서, 워드선전압 축소회로(7')는 본 발명에 따른 실시예에서 워드선 승압회로(7)대신 적용되는 것이 설명되었다.
특히, 제 21 도 25 도에서 볼 수 있는 것과 같이, 승압회로(7) 및 축소회로(7')은 데이터 판독동작에서 바람직하지 않은 데이터파괴를 방지하기 위해 그리고 데이터 기록동작에서 효과적인 데이터 기록을 수행하기 위해 제공된다.
상기 SRAM은 5개 소자에 의해 각각 구성되는 메모리셀을 포함하므로, 그의 밀도는 개선되었다.
게다가, 액세스가 되지 않은 컬럼에 제공되는 메모리 트랜지스터에 적용되느 전원전압이 감소되므로, 전력소비도 감소되고, 동시에, 시간경과로서 발생되는 액세스 게이트 트랜지스터에 게이트 산화막의 파괴는 방지될 수가 있다.
더욱, 측정이 집적도의 과정에 의해 발생되는 추정하는 레이아웃문제를 위해 이루워졌다.
장방형 반도체칩(제 14와 제 15 도에 표시되는 실시예)에서 형성되는 제안이 있다.
본 발명이 상세하게 설명되어지면, 같은 예이고 제한의 방법을 취하지 않을 것이 명백히 이해되고, 본 발명의 정신과 범위는 첨부 청구범위에 의해서만 제한된다는 것이 이해된다.

Claims (26)

  1. 스태틱 랜덤 억세스 메모리장치에 있어서, 로우와 컬럼으로 배열되는 복수의 메모리셀(MC)을 포함하는 메모리셀 어레이와, 상기 메모리셀 어레이내의 상기 컬럼의 대응하는 1개의 제공되고 그리고 상기 컬럼중의 상기 대응하는 한개내의 메모리셀에 접속되는 복수의 비트선(BL1,BL2,…)을 포함하고, 각 상기 메모리셀은 상기 입/출력노드를 통하여 제공되는 데이터신호를 기억하는 단일의 입/출력노드(N1)를 가지는 출력수단을 포함하는 데이터 기억수단(R1,Q1,Q2,Q2)과, 로우 어드레스신호에 응답하고 도전이 만들어지는 대응하는 컬럼과 상기 입/출력노드내의 비트선 사이에 접속되는 단일 스위칭수단(Q3)을 포함하고, 상기 데이터 기억수단은 제어가능한 전원전압으로 공급되고, 상기 메모리장치는 액세스되지 않는 적어도 하나의 컬럼내에 제공되는 메모리셀에 적용되는 상기 전원전압 소정의 전압치로 선택적으로 감소하는 컬럼어드레스신호에 응답하는 전원전압 감소수단(8)을 포함하는 스태틱 랜덤액세스 메모리장치.
  2. 제 1 항에 있어서, 상기 전원전압 감소수단은 한개의 대응하는 컬럼내에 메모리셀에 상기 제어가능한 전원전압을 각각 제공하는 상기 메모리셀내에 복수의 컬럼을 따라 각각 제공하는 복수의 제공가능한 전압공급선과, 액세스되지 않은 상기 적어도 1개의 컬럼내에 제공되는 제어가능한 전압공급선에 상기 소정의 전압치를 가지는 감소된 전압을 선택적으로 공급하는 컬럼어드레스신호에 응답하는 감소된 전압공급수단(8)을 포함하는 스태틱 랜덤액세스 메모리장치.
  3. 제 2 항에 있어서, 상기 전원전압 감소수단은 상기 메모리셀 어레이내의 로우를 따라 각각 제공되고 그리고 상기 복수의제어가능한 전압공급선에 각각 접속되는 복수의 연장된 전압공급선(ESL1,ESL2,…)을 더 포함하는 스태틱 랜덤억세스 메모리장치.
  4. 제 3 항에 있어서, 상기 복수의 제어기는 전압공급선과 상기 복수의 연장전압공급수단은 두개가 다른 배선층 사이에서 형성되는 스태틱 랜덤억세스 메모리장치.
  5. 제 2 항에 있어서, 그위에 형성되는 상기 메모리셀 어레이를 가지는 반도체기판(1b)과, 그리고 액세스 되어야 하는 메모리셀을 포함하는 컬럼을 선택하는 컬럼어드레스신호에 응답하는 컬럼선택수단을 더 포함하고, 상기 감소된 저압공급수단(8e)과 컬럼선택수단(6)은 상기 기판상에서 상기 메모리셀 어레이를 사이에 두고 서로 대향하는 위치에 놓여지는 스태틱 랜덤액세스 메모리장치.
  6. 제 5 항에 있어서, 액세스되어야 하는 메모리셀을 포함하는 로우를 선택하는 로우 어 드레스신호에 응답하는 로우선택수단(5)을 더 포함하고, 상기 로우선택단과 상기 컬럼선택수단(6')은 상기 기판상에서 상기 메모리셀 어레이를 사이에 두고 서로 대향하는 위치에 놓여지는 스태틱 랜덤액세스 메모리장치.
  7. 제 6 항에 있어서, 상기 로우선택수단은 상기 복수의 워드선중 하나를 선택적으로 활성화하는 로우 어드레스신호를 디코드하는 두개의 디코더를 포함하고, 상기 컬럼선택수단은 상기 복수의 비트선상에 데이터신호를 선택적으로 공급하고 컬럼어드레스신호를 디코드하는 컬럼디코더수단을 포함하는 스태틱 랜덤액세스 메모리장치.
  8. 제 1 항에 있어서, 상기 전원전압 감소수단은 액세스되지 않은 적어도 하나의 컬럼과 그 다음의 다른 컬럼내의 메모리셀에 제공되는 상기 전원전압의 상기 소정 전원전압치로 선택적으로 감소하는 컬럼어드레스신호에 응답하는 스태틱 랜덤액세스 메모리장치.
  9. 제 1 항에 있어서, 상기 데이터 기억수단은 상기 전원전압으로서 제 1과 제 2 전원전위로 적용되는 2개 교차 결합된 인버터수단(R1,Q1,R2,Q2)을 포함하고, 상기 전원전압 감소수단은 상기 제 1가 제 2 전원전위 사이의 차인 상기 소정의 전압치에 선택적으로 감소하는 상기 컬럼어드레스신호에 응답하는 전원전위차 감소수단(8)을 포함하는 스태틱 랜덤액세스 메모리장치.
  10. 제 9 항에 있어서, 상기 전원전원차 감소수단은 상기 제 1과 제 2 전원전위의 다른 하나에 상기 제 1과 제 2 전원전위중 하나의 상기 소정의 전압치에 의해 변화하는 상기 컬럼어드레스신호에 응답하는 수단(833)을 포함하는 스태틱 랜덤억세스 메모리장치.
  11. 제 9 항에 있어서, 상기 2개 교차 결합 인버터수단은 2개 교차 결합 NMOS 인버터수단(R1,Q1,R2,Q2)를 포함하는 스태틱 랜덤액세스 메모리장치.
  12. 제 9항에 있어서, 상기 2개 교차 결합 인버터수단은 2개 교차 결합 CMOS 인버터수단(Q5,Q1,Q6,Q2)을 포함하는 스태틱 랜덤액세스 메모리장치.
  13. 제 1 항에 있어서, 상기 메모리셀 어레이내의 상기 로우중 대응하는 하나에 제공되고 그리고 상기 로우중 상기 대응하는 하나의 복수의 메모리에 접속되는 복수의 워드선(WL1,WL2)과, 상기 복수의 워드선중 하나를 선택적으로 활성화하기 위해 로우 어드레스신호를 디코드하는 로우디코더수단(5)을 더 포함하고, 각 메모리셀에 제공되는 상기 단일 스위칭수단은 하나의 대응하는 컬럼내에 제공되는 워드선상의 신호에 응답하고 턴온되는 스태틱 랜덤액세스 메모리장치.
  14. 제 13 항에 있어서, 상기 디코더수단의 출력과 상기 복수의 워드선 사이에 접속되고 활성화된 워드선의 전압을 제어하는 외부적용 기록이네이블신호에 응답하는 워드선전압 제어수단(7,7')을 더 포함하는 스태틱 랜덤액세스 메모리장치.
  15. 제 14 항에 있어서, 상기 워드선전압 제어수단은, 데이터 기록동작에서, 데이터 기록에 적합한 제 1 소정의 전압레벨과 데이터파괴가 발생하지 않는 제 2 의 소정전압레벨에 활성화된 워드선의 전압레벨을 변화하는 스태틱 랜덤액세스 메모리장치.
  16. 제 15 항에 있어서, 상기 워드선전압 제어수단은 상기 제 1 소정의 전압레벨에 활성화된 워드선이 전압을 승압하는 외부인가 기록이네이블신호에 응답하는 전압승압수단(7)을 포함하는 스태틱 랜덤액세스 메모리장치.
  17. 제 16 항에 있어서, 상기 전압승압수단은, 전원전압레벨보다 놓은 승압전압을 발생하는 외부적용 기록이네이블신호에 응답하는 승압된 전압발생수단(7a)과, 승압된 전압을 전송하는 상기 로우디코더수단에서 출력신호에 응답하는 전송수단(7b)과, 상기 전송수단과 전원전압에서 적용되는 승압전압의 하나를 선택적으로 출력하는 기록이네이블신호에 응답하는 스위칭수단(7c)을 포함하는 스태틱 랜덤액세스 메모리장치.
  18. 제 15 항에 있어서, 상기 워드선전압 제어수단은 상기 제 2 소정의 전압레벨에 활성화된 워드선의 전압을 축소하는 외부인가 기록이네이블신호에 응답하는 전압축소수단(7')을 포함하느 스태틱 랜덤액세스 메모리장치.
  19. 제 1 항에 있어서, 상기 전원감소수단은, 어드레스신호에 응답하고 제어신호를 공급하는 어드레스디코딩수단은, 인버터신호를 공급하고 상기 제어수단을 받던 인버터와, 전원신호를 받고 상기 소정의 전압치를 각각 공급하는 상기 인버터신호에 응답하는 직렬접속의 제 1과 제 2 필드 효과장치를 포함하는 스태틱 랜덤액세스 메모리장치.
  20. 제 19 항에 있어서, 상기 제 1 필드 효과장치는 공통으로 접속된 드레인과 상기 전원신호를 받는 제어게이트를 가지고 그리고 상기 반전신호는 상기 제 2 필드 효과장치의 제어게이트에 공급되는 스태틱 랜덤액세스 메모리장치.
  21. 제 1 항에 있어서, 상기 전원감소수단은, 각 어드레스신호를 받는 제어게이트를 각각 가지는 직렬접속의 복수의 제 1 필드 효과장치와, 공통으로 접속된 드레인과 전원신호를 받는 게이트단자와 상기 직렬접속의 제 1 필드 효과장치에 접속되는 소스단자를 가지는 제 2 필드 효과장치를 포함하는 스태틱 랜덤액세스 메모리장치.
  22. 1컬럼을 따라 제공되는 단일비트선(BLj)과 상기 단일비트선에 각각 접속되는 복수의 메모리셀을 포함하고, 각 상기 메모리셀은 상기 입/출력노드를 통하여 제공되는 데이터신호를 기억하는 단일 입/출력노드(N1)를 가지는 데이터 기억수단(R1,Q1,R2,Q2)과, 로우 어드레스신호에 응답하고 턴온되는 입/출력노드와 상기 단일 비트선 사이에 접속되는 단일 스위치수단(Q3)과, 제어가능한 전원전압에 의해 공급되는 상기 데이터기억수단을 포함하고, 상기 메모리수단은 상기 비선택의 1컬럼을 검출하는 컬럼어드레스신호에 응답하는 비선택컬럼 검출수단(8aj)과, 소정의 전압치에 상기 전원전압을 감소하는 상기 비선택 검출수단에 응답하는 전원전압 감소수단(8)을 더 포함하는 스태틱 랜덤액세스 메모리장치.
  23. 컬럼에 배열되는 복수의 비트선과 소스선과, 로우로 배열되는 복수의 워드선과, 상기 비트선과 워드선이 각 교차에 배열되는 복수의 메모리셀을 포함하고, 각 상기 메모리셀은 (ⅰ) 데이터를 기억하는 단일 입/출력노드를 포함하는 데이터 입/출력수단을 포함하는 데이터 기억수단과, 상기 데이터 기억수단 소스전위를 받는 상기 소스선중 대응하는 하나에 접속되고, (ⅱ) 대응하는 컬럼내의 비트선과 입/출력노드 사이에 접속되고 데이터를 기억하는 상기 워드선중 대응하는 하나의 어드레스신호에 응답하고, 각 데이터 기억수단에서 데이터를 판독하는 스위칭수단과, 상기 워드선에 워드선신호를 공급하는 판독/기록제어신호 그리고 어드레스신호에 응답하는 워드선 제어수단, 그리고 상기 소스선에 소스선전위를 공급하는 상기 어드레스신호에 응답하는 소스선 제어수단을 포함하는 반도체기억장치.
  24. 컬럼에 배열되는 복수의 단일 비트선과, 로우로 배열되는 복수의 워드선과, 로우와 컬럼으로 배열되는 복수의 메모리셀을 포함하고, 각 메모리셀은 (ⅰ) 데이터 기억노드와 소스노드 사이에 접속되는 제 1 드라이버 트랜지스터와, 제 1 노드에 접속되는 상기 제 1 드라이버 트랜지스터의 제어전극과, (ⅱ) 상기 제 1 노드와 상기 소스노드 사이에 접속되는 제 2 드라이버 트랜지스터와, 상기 데이터 기억노드에 접속되는 상기 제 2 드라이버 트랜지스터의 제어전극과, (ⅲ) 전원전위와 상기 기억노드 사이에 접속되는 제 1 부하소자와, (ⅳ) 상기 전원전위노드와 상기 제 1 노드 사이에 접속되는 제 2 부하소자와, 그리고 (ⅴ) 대응하는 컬럼에 배열되는 상기 데이터 기억노드와 단일 비트선 사이에 접속되는 전송트랜지스터와, 대응하는 로우로 배열되는 워드선에 접속되는 상기 전송트랜지스터의 제어전극과, 복수의 워드선중 하나를 선택하고 로우로 배열되는 복수의 워드선 디코더 부분을 가지는 워드선 디코더와, 비선택의 시각에 제 2 레벨전위와 선택의 시간에 제 1 레벨전위를 출력하는 로우 어드레스신호에 응답하는 각 워드선 디코더부와, 로우로 배열되는 복수의 워드선전위 공급수단과, 각 워드선전위 공급수단은 대응하는 워드선 디코더부분의 출력이 제 1 레벨전위와 상기 판독/기록신호 지정판독일때 대응하는 워드선에 3번째 레벨전위와 대응하는 워드선 디코더부분의 출력이 제 1 레벨전위와 상기 판독/기록신호 지정기록일때 대응하는 워드선에 상기 3번째 레벨전위보다 높은 4번째 레벨전위와, 대응하는 워드선디코더부의 출력이 2번째 레벨전위일 때, 대응하는 워드에 5번째 레벨전위를 출력하는 대응하는 로우로 배열되는 워드선 디코더부의 출력신호와 판독/기록신호에 응답하는 것을 포함하는 스태틱 랜덤액세스 메모리장치.
  25. 제 24 항에 있어서, 컬럼으로 배열되는 복수의 소스선을 더 포함하고, 각 소스선은 대응하는 컬럼으로 배열되는 상기 복수의 메모리셀의 소스노드에 접속되는 스태틱 랜덤액세스 메모리장치.
  26. 제 25 항에 있어서, 선택된 비트선에 대응하는 소스선에 7번째 레벨전위와 비선택된 비트선에 대응하는 소스선에 8번째 레벨전위를 제공하는 소스선전위 공급수단을 더 포함하는 스태틱 랜덤액세스 메모리장치.
KR1019920017204A 1991-09-20 1992-09-21 저전력소비의 단순화된 메모리셀 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치 Expired - Fee Related KR960003999B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP24208891 1991-09-20
JP91-242088 1991-09-20
JP92-238547 1992-09-07
JP23854792A JP3230848B2 (ja) 1991-09-20 1992-09-07 スタティックランダムアクセスメモリ装置

Publications (2)

Publication Number Publication Date
KR930006730A KR930006730A (ko) 1993-04-21
KR960003999B1 true KR960003999B1 (ko) 1996-03-25

Family

ID=26533757

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920017204A Expired - Fee Related KR960003999B1 (ko) 1991-09-20 1992-09-21 저전력소비의 단순화된 메모리셀 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치

Country Status (4)

Country Link
US (1) US5276652A (ko)
JP (1) JP3230848B2 (ko)
KR (1) KR960003999B1 (ko)
DE (1) DE4231355C2 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5452256A (en) * 1993-12-25 1995-09-19 Sony Corporation Integrated circuit card having improved power efficiency
US5453950A (en) * 1995-01-24 1995-09-26 Cypress Semiconductor Corp. Five transistor memory cell with shared power line
US5729501A (en) * 1995-09-08 1998-03-17 International Business Machines Corporation High Speed SRAM with or-gate sense
JPH103787A (ja) * 1996-06-13 1998-01-06 Mitsubishi Electric Corp 半導体記憶装置
US5881016A (en) * 1997-06-13 1999-03-09 Cirrus Logic, Inc. Method and apparatus for optimizing power consumption and memory bandwidth in a video controller using SGRAM and SDRAM power reduction modes
DE69727939D1 (de) 1997-11-28 2004-04-08 St Microelectronics Srl RAM-Speicherzelle mit niedriger Leistungsaufnahme und einer einzigen Bitleitung
KR100482737B1 (ko) * 1997-12-11 2005-08-24 주식회사 하이닉스반도체 에스램의라이트드라이버회로
JP2003059273A (ja) * 2001-08-09 2003-02-28 Hitachi Ltd 半導体記憶装置
JP2004199829A (ja) * 2002-12-20 2004-07-15 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
US6940778B2 (en) * 2003-10-29 2005-09-06 Hewlett-Packard Development Company, L.P. System and method for reducing leakage in memory cells using wordline control
WO2006083034A1 (ja) * 2005-02-03 2006-08-10 Nec Corporation 半導体記憶装置及びその駆動方法
JP4578329B2 (ja) * 2005-06-03 2010-11-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100662215B1 (ko) * 2005-07-28 2006-12-28 민경식 에스램 회로 및 그 구동방법
US7289354B2 (en) * 2005-07-28 2007-10-30 Texas Instruments Incorporated Memory array with a delayed wordline boost
US7920429B2 (en) * 2007-03-30 2011-04-05 Hynix Semiconductor Inc. Semiconductor memory device for reducing power consumption
KR101250984B1 (ko) * 2008-07-11 2013-04-03 삼성전자주식회사 구동 트랜지스터들을 포함하는 반도체 소자
CN102664040B (zh) * 2012-04-01 2014-08-13 无锡来燕微电子有限公司 一种高速和低功耗快闪存储器架构及操作方法
CN105761747B (zh) * 2016-02-16 2019-01-04 上海华虹宏力半导体制造有限公司 静态随机存储器位线预充电路
CN113658537B (zh) * 2021-08-17 2024-02-20 晟合微电子(肇庆)有限公司 显示器及其驱动方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5616995A (en) * 1979-07-20 1981-02-18 Fujitsu Ltd Memory circuit
JPS6055914B2 (ja) * 1979-10-19 1985-12-07 株式会社東芝 半導体記憶装置
JPS56143587A (en) * 1980-03-26 1981-11-09 Fujitsu Ltd Static type memory circuit
JPS5990290A (ja) * 1982-11-12 1984-05-24 Toshiba Corp 半導体記憶装置
JPS60231996A (ja) * 1984-04-28 1985-11-18 Mitsubishi Electric Corp 半導体記憶装置
JPS6124092A (ja) * 1984-07-13 1986-02-01 Toshiba Corp 半導体記憶装置
JPS6126997A (ja) * 1984-07-18 1986-02-06 Toshiba Corp 半導体記憶装置
JPS61104394A (ja) * 1984-10-22 1986-05-22 Mitsubishi Electric Corp 半導体記憶装置
US4760582A (en) * 1985-02-11 1988-07-26 Jeffers William O Scalable overtone HF chemical laser
US5046052A (en) * 1988-06-01 1991-09-03 Sony Corporation Internal low voltage transformation circuit of static random access memory
JPH0344892A (ja) * 1989-07-12 1991-02-26 Sony Corp 半導体メモリ
JPH07109864B2 (ja) * 1989-09-13 1995-11-22 シャープ株式会社 スタティックｒａｍ

Also Published As

Publication number Publication date
JPH05198183A (ja) 1993-08-06
DE4231355C2 (de) 1997-11-27
JP3230848B2 (ja) 2001-11-19
KR930006730A (ko) 1993-04-21
DE4231355A1 (de) 1993-04-01
US5276652A (en) 1994-01-04

Similar Documents

Publication Publication Date Title
KR960003999B1 (ko) 저전력소비의 단순화된 메모리셀 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
US8014191B2 (en) Semiconductor memory
US6359805B1 (en) Thin film magnetic memory device capable of easily controlling a data write current
US6636454B2 (en) Low-power consumption semiconductor memory device
US6529404B2 (en) Thin film magnetic memory device capable of reducing number of wires and reading data at high speed
US7447058B2 (en) Write margin of SRAM cells improved by controlling power supply voltages to the inverters via corresponding bit lines
US6587371B1 (en) Memory device having wide margin of data reading operation, for storing data by change in electric resistance value
US7643329B2 (en) Asymmetric four-transistor SRAM cell
KR100520016B1 (ko) 강유전체 반도체 메모리
US7532536B2 (en) Semiconductor memory device
KR20090102362A (ko) 정적 메모리 장치 및 라이트 어시시트 기능을 구비하는에스램
US20090040858A1 (en) SRAM Device with a Power Saving Module Controlled by Word Line Signals
US6853579B1 (en) Non-refresh four-transistor memory cell
JP4219663B2 (ja) 半導体記憶装置及び半導体集積回路
JPH11162160A (ja) データ記憶装置
US7535753B2 (en) Semiconductor memory device
JPH06350054A (ja) 安定性の高い非対称的ｓｒａｍセル
US5453950A (en) Five transistor memory cell with shared power line
US7619939B2 (en) Semiconductor storage apparatus
KR940005515B1 (ko) 디코더 회로
US7733681B2 (en) Ferroelectric memory with amplification between sub bit-line and main bit-line
JP2937719B2 (ja) 半導体記憶装置
US6717841B2 (en) Semiconductor memory device having nonvolatile memory cell of high operating stability
KR0170694B1 (ko) 반도체 메모리 장치의 센스 증폭기 풀다운 구동회로
JPH11185474A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

G160 Decision to publish patent application
G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

FPAY Annual fee payment

Payment date: 20090311

Year of fee payment: 14

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20100326

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20100326

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000