JPH06124594A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06124594A JPH06124594A JP4274081A JP27408192A JPH06124594A JP H06124594 A JPH06124594 A JP H06124594A JP 4274081 A JP4274081 A JP 4274081A JP 27408192 A JP27408192 A JP 27408192A JP H06124594 A JPH06124594 A JP H06124594A
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- 238000010586 diagram Methods 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 スタンバイ電流に電源電圧依存性が現れない
半導体記憶装置を得る。 【構成】 電源端子７と複数のメモリセルアレイ９の電
源供給線１２との間に、ＮＭＯＳトランジスタ１１及び
ＰＭＯＳトランジスタ１２が介挿される。ＮＭＯＳトラ
ンジスタ１１のゲート及びドレインは電源端子７に接続
される。ＰＭＯＳトランジスタ１０のソースは電源端子
７に接続され、ソースは電源供給線１２に接続され、ゲ
ートはＮＭＯＳトランジスタ１１のソースに接続され
る。 【効果】 メモリセルアレイ内のメモリセルのオフ電流
が強い電源電圧依存性を有していても、スタンバイ電流
には電源電圧依存性が現れない半導体記憶装置を得るこ
とができる。
半導体記憶装置を得る。 【構成】 電源端子７と複数のメモリセルアレイ９の電
源供給線１２との間に、ＮＭＯＳトランジスタ１１及び
ＰＭＯＳトランジスタ１２が介挿される。ＮＭＯＳトラ
ンジスタ１１のゲート及びドレインは電源端子７に接続
される。ＰＭＯＳトランジスタ１０のソースは電源端子
７に接続され、ソースは電源供給線１２に接続され、ゲ
ートはＮＭＯＳトランジスタ１１のソースに接続され
る。 【効果】 メモリセルアレイ内のメモリセルのオフ電流
が強い電源電圧依存性を有していても、スタンバイ電流
には電源電圧依存性が現れない半導体記憶装置を得るこ
とができる。
Description
【０００１】
【産業上の利用分野】この発明は、ＳＲＡＭ等の半導体
記憶装置に関し、特にその低消費電力化技術に関する。
記憶装置に関し、特にその低消費電力化技術に関する。
【０００２】
【従来の技術】図５は従来の完全ＣＭＯＳ型のＳＲＡＭ
のメモリセルの構成を示す回路図である。
のメモリセルの構成を示す回路図である。
【０００３】図５に示すように、完全ＣＯＭＳ型のメモ
リセル１００は、ＰＭＯＳトランジスタＱ１及びＮＭＯ
ＳトランジスタＱ２とかならるＣＯＭＳインバータ１と
ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ
４とかならるＣＯＭＳインバータ２とを交差接続するこ
とにより構成される。
リセル１００は、ＰＭＯＳトランジスタＱ１及びＮＭＯ
ＳトランジスタＱ２とかならるＣＯＭＳインバータ１と
ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ
４とかならるＣＯＭＳインバータ２とを交差接続するこ
とにより構成される。
【０００４】そして、インバータ１の出力ノードＮ１を
ＮＭＯＳトランジスタＱ５を介してビット線ＢＬに接続
し、インバータ２の出力ノードＮ２をＮＭＯＳトランジ
スタＱ６を介してビット線バーＢＬに接続する。また、
これらのトランジスタＱ５及びＱ６のゲートはワード線
ＷＬに共通接続される。
ＮＭＯＳトランジスタＱ５を介してビット線ＢＬに接続
し、インバータ２の出力ノードＮ２をＮＭＯＳトランジ
スタＱ６を介してビット線バーＢＬに接続する。また、
これらのトランジスタＱ５及びＱ６のゲートはワード線
ＷＬに共通接続される。
【０００５】上記構成のメモリセル１００は、高集積化
を目的として、ＮＭＯＳトランジスタは単結晶で構成さ
れ、ＰＭＯＳトランジスタはＴＦＴ（薄膜ポリシリコン
トランジスタ）で構成されることが多い。。
を目的として、ＮＭＯＳトランジスタは単結晶で構成さ
れ、ＰＭＯＳトランジスタはＴＦＴ（薄膜ポリシリコン
トランジスタ）で構成されることが多い。。
【０００６】そして、上記構成のメモリセル１００は複
数個マトリクス状に配置されてメモリセルアレイを構成
する。メモリセルアレイは、図６に示すように、通常、
１チップに複数個存在し、各メモリセルアレイ９に共通
の電源電圧Ｖcc及び接地電位８が供給される。
数個マトリクス状に配置されてメモリセルアレイを構成
する。メモリセルアレイは、図６に示すように、通常、
１チップに複数個存在し、各メモリセルアレイ９に共通
の電源電圧Ｖcc及び接地電位８が供給される。
【０００７】このような構成において、ワード線ＷＬに
電源電圧Ｖccが付与され、トランジスタＱ５及びＱ６が
オンしているときが、メモリセル１００の選択状態とな
る。メモリセル１００が選択状態になると、ビット線対
ＢＬ，バーＢＬを介してメモリセル１００のノードＮ１
及びＮ２に格納されたデータを外部に読み出すことがで
きるとともに、外部からビット線対ＢＬ，バーＢＬを介
してメモリセルのノードＮ１及Ｎ２にデータを書き込む
ことができる。
電源電圧Ｖccが付与され、トランジスタＱ５及びＱ６が
オンしているときが、メモリセル１００の選択状態とな
る。メモリセル１００が選択状態になると、ビット線対
ＢＬ，バーＢＬを介してメモリセル１００のノードＮ１
及びＮ２に格納されたデータを外部に読み出すことがで
きるとともに、外部からビット線対ＢＬ，バーＢＬを介
してメモリセルのノードＮ１及Ｎ２にデータを書き込む
ことができる。
【０００８】一方、ワード線ＷＬが接地され、トランジ
スタＱ５及びＱ６がオフしているときが、メモリセル１
００の非選択状態となる。このとき、インバータ１とイ
ンバータ２との交叉接続により構成されるラッチによ
り、ノードＮ１及びＮ２にデータが保持される。
スタＱ５及びＱ６がオフしているときが、メモリセル１
００の非選択状態となる。このとき、インバータ１とイ
ンバータ２との交叉接続により構成されるラッチによ
り、ノードＮ１及びＮ２にデータが保持される。
【０００９】メモリセルが非選択状態である場合に、メ
モリセルを流れる消費電流（スタンバイ電流）は、ＰＭ
ＯＳトランジスタのみをＴＦＴで構成した場合、ＰＭＯ
ＳトランジスタＱ１あるいはＱ３を流れるリーク電流に
より決定される。
モリセルを流れる消費電流（スタンバイ電流）は、ＰＭ
ＯＳトランジスタのみをＴＦＴで構成した場合、ＰＭＯ
ＳトランジスタＱ１あるいはＱ３を流れるリーク電流に
より決定される。
【００１０】例えば、ＮＭＯＳトランジスタＱ２がオン
状態のとき、ＮＭＯＳトランジスタＱ４がオフ状態、Ｐ
ＭＯＳトランジスタＱ１がオフ状態、ＰＭＯＳトランジ
スタＱ３がオン状態となり、電源Ｖcc，接地間のパス
は、ＰＭＯＳトランジスタＱ１のオフ時のリークパス
と、ＮＭＯＳトランジスタＱ４のオフ時のリークパスと
の総和となる。しかしながら、ＰＭＯＳトランジスタＱ
１であるＴＦＴのオフ電流（リーク電流）の方が、ＮＭ
ＯＳトランジスタＱ４である単結晶トランジスタのオフ
電流（リーク電流）に比べ非常に大きいため、ＴＦＴの
オフ電流により、スタンバイ電流が決定する。
状態のとき、ＮＭＯＳトランジスタＱ４がオフ状態、Ｐ
ＭＯＳトランジスタＱ１がオフ状態、ＰＭＯＳトランジ
スタＱ３がオン状態となり、電源Ｖcc，接地間のパス
は、ＰＭＯＳトランジスタＱ１のオフ時のリークパス
と、ＮＭＯＳトランジスタＱ４のオフ時のリークパスと
の総和となる。しかしながら、ＰＭＯＳトランジスタＱ
１であるＴＦＴのオフ電流（リーク電流）の方が、ＮＭ
ＯＳトランジスタＱ４である単結晶トランジスタのオフ
電流（リーク電流）に比べ非常に大きいため、ＴＦＴの
オフ電流により、スタンバイ電流が決定する。
【００１１】
【発明が解決しようとする課題】しかしながら、ＴＦＴ
のオフ電流は、図７に示すように、電源電圧Ｖccの上昇
に伴い大きくなるという強い電源電圧依存性を有するた
め、ＴＦＴで構成されるメモリセルからなる従来のＳＲ
ＡＭは、スタンバイ電流の電源電圧依存性が強くなって
しまうという問題点があった。
のオフ電流は、図７に示すように、電源電圧Ｖccの上昇
に伴い大きくなるという強い電源電圧依存性を有するた
め、ＴＦＴで構成されるメモリセルからなる従来のＳＲ
ＡＭは、スタンバイ電流の電源電圧依存性が強くなって
しまうという問題点があった。
【００１２】この発明は上記問題点を解決するためにな
されたもので、オフ電流が電源電圧依存性の強い素子で
メモリセルを構成しても、スタンバイ電流には電源電圧
依存性が現れない半導体記憶装置を得ることを目的とす
る。
されたもので、オフ電流が電源電圧依存性の強い素子で
メモリセルを構成しても、スタンバイ電流には電源電圧
依存性が現れない半導体記憶装置を得ることを目的とす
る。
【００１３】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、スタンバイ電流が流れる複数のメモリセル
からなるメモリセルアレイと、前記メモリセルアレイに
電源電圧を供給する電源供給線と、外部より電源電圧を
受ける電源端子と、前記電源端子より得られる電源電圧
を所定レベル降下させて降下電圧を出力する電源電圧降
下手段と、ソースが前記電源端子に接続され、ドレイン
が前記電源供給線に接続され、ゲートに前記降下電圧が
印加されるＰチャネルトランジスタとを備えて構成され
る。
記憶装置は、スタンバイ電流が流れる複数のメモリセル
からなるメモリセルアレイと、前記メモリセルアレイに
電源電圧を供給する電源供給線と、外部より電源電圧を
受ける電源端子と、前記電源端子より得られる電源電圧
を所定レベル降下させて降下電圧を出力する電源電圧降
下手段と、ソースが前記電源端子に接続され、ドレイン
が前記電源供給線に接続され、ゲートに前記降下電圧が
印加されるＰチャネルトランジスタとを備えて構成され
る。
【００１４】
【作用】この発明におけるＰチャネルトランジスタは、
ソースが電源端子に接続され、ゲートに電源電圧を所定
レベル降下させた降下電圧が印加されるため、Ｐチャネ
ルトランジスタゲート，ソース間電圧は、電源端子より
得られる電源電圧の変動にかかわらず、常に所定レベル
に固定される。したがって、Ｐチャネルトランジスタの
電流特性により、そのドレイン電流量は制限を受ける。
ソースが電源端子に接続され、ゲートに電源電圧を所定
レベル降下させた降下電圧が印加されるため、Ｐチャネ
ルトランジスタゲート，ソース間電圧は、電源端子より
得られる電源電圧の変動にかかわらず、常に所定レベル
に固定される。したがって、Ｐチャネルトランジスタの
電流特性により、そのドレイン電流量は制限を受ける。
【００１５】
【実施例】図１はこの発明の一実施例であるのＳＲＡＭ
の１チップ構成を示す説明図である。同図に示すよう
に、電源電圧Ｖccが供給される電源端子７と複数のメモ
リセルアレイ９の電源供給線１２との間に、ＮＭＯＳト
ランジスタ１１及びＰＭＯＳトランジスタ１２が介挿さ
れる。
の１チップ構成を示す説明図である。同図に示すよう
に、電源電圧Ｖccが供給される電源端子７と複数のメモ
リセルアレイ９の電源供給線１２との間に、ＮＭＯＳト
ランジスタ１１及びＰＭＯＳトランジスタ１２が介挿さ
れる。
【００１６】ＮＭＯＳトランジスタ１１のゲート及びド
レインは電源端子７に接続される。ＰＭＯＳトランジス
タ１０のソースは電源端子７に接続され、ソースは電源
供給線１２に接続され、ゲートはＮＭＯＳトランジスタ
１１のソースに接続される。
レインは電源端子７に接続される。ＰＭＯＳトランジス
タ１０のソースは電源端子７に接続され、ソースは電源
供給線１２に接続され、ゲートはＮＭＯＳトランジスタ
１１のソースに接続される。
【００１７】複数のメモリセルアレイ９は、電源端子
７、ＰＭＯＳトランジスタ１０及び電源供給線１２を介
して電源電圧Ｖccを供給するとともに、ＧＮＤ供給線１
３を介して接地電位８に設定される。
７、ＰＭＯＳトランジスタ１０及び電源供給線１２を介
して電源電圧Ｖccを供給するとともに、ＧＮＤ供給線１
３を介して接地電位８に設定される。
【００１８】図２はＰＭＯＳトランジスタの電流特性を
示すグラフである。同図に示すように、ＰＭＯＳトラン
ジスタは、ゲート（−ソース間）電圧ＶGSが一定の時、
ドレイン（−ソース間）電圧ＶDSに対してドレイン（−
ソース間）電流ＩDSがすぐに飽和状態になる電流特性を
有する。
示すグラフである。同図に示すように、ＰＭＯＳトラン
ジスタは、ゲート（−ソース間）電圧ＶGSが一定の時、
ドレイン（−ソース間）電圧ＶDSに対してドレイン（−
ソース間）電流ＩDSがすぐに飽和状態になる電流特性を
有する。
【００１９】一方、図１で示した構成では、ＰＭＯＳト
ランジスタ１０のゲート電圧ＶGSは、電源電圧Ｖccの変
動にかかわらず、常にＮＭＯＳトランジスタ１１の閾値
電圧ＶTHｎに保たれる。
ランジスタ１０のゲート電圧ＶGSは、電源電圧Ｖccの変
動にかかわらず、常にＮＭＯＳトランジスタ１１の閾値
電圧ＶTHｎに保たれる。
【００２０】図３は、電流供給に制限がない場合におけ
る電源供給線１２の電源供給線電圧Ｖ１２に対するメモ
リセルアレイ９全体を流れるスタンバイ電流の電流曲線
Ｌ１と、ＰＭＯＳトランジスタ１０を流れる電流曲線Ｌ
２１〜Ｌ２４を示すグラフである。同図において、Ｌ２
１は電源電圧Ｖccが４Ｖの場合、Ｌ２２は電源電圧Ｖcc
が５Ｖの場合、Ｌ２３は電源電圧Ｖccが６Ｖの場合、Ｌ
２４は電源電圧Ｖccが７Ｖの場合を示している。同図に
示すように、電源供給線１２に供給される電流量はＰＭ
ＯＳトランジスタ１０を介することにより大きく制限さ
れる。
る電源供給線１２の電源供給線電圧Ｖ１２に対するメモ
リセルアレイ９全体を流れるスタンバイ電流の電流曲線
Ｌ１と、ＰＭＯＳトランジスタ１０を流れる電流曲線Ｌ
２１〜Ｌ２４を示すグラフである。同図において、Ｌ２
１は電源電圧Ｖccが４Ｖの場合、Ｌ２２は電源電圧Ｖcc
が５Ｖの場合、Ｌ２３は電源電圧Ｖccが６Ｖの場合、Ｌ
２４は電源電圧Ｖccが７Ｖの場合を示している。同図に
示すように、電源供給線１２に供給される電流量はＰＭ
ＯＳトランジスタ１０を介することにより大きく制限さ
れる。
【００２１】そして、図３から、実際に図１の構成のＳ
ＲＡＭのメモリセルアレイ９全体を流れる実際のスタン
バイ電流量ＩＳは図４のグラフに示すようになり、電源
電圧Ｖccが上昇してもスタンバイ電流量ＩＳはほぼ一定
に保たれる。
ＲＡＭのメモリセルアレイ９全体を流れる実際のスタン
バイ電流量ＩＳは図４のグラフに示すようになり、電源
電圧Ｖccが上昇してもスタンバイ電流量ＩＳはほぼ一定
に保たれる。
【００２２】このように、ＰＭＯＳトランジスタの電流
特性を活用して、電源供給線１２に流れる電流量を、電
源電圧Ｖccの変動によっても変化しないように構成する
ことにより、オフ電流の電源電圧依存性の強いＴＦＴ等
の素子でメモリセルを構成しても、スタンバイ電流に電
源電圧依存性が現れないＳＲＡＭを得ることができる。
特性を活用して、電源供給線１２に流れる電流量を、電
源電圧Ｖccの変動によっても変化しないように構成する
ことにより、オフ電流の電源電圧依存性の強いＴＦＴ等
の素子でメモリセルを構成しても、スタンバイ電流に電
源電圧依存性が現れないＳＲＡＭを得ることができる。
【００２３】
【発明の効果】以上説明したように、この発明における
Ｐチャネルトランジスタは、ソースが電源端子に接続さ
れ、ゲートに電源電圧を所定レベル降下させた降下電圧
が印加されるため、Ｐチャネルトランジスタのゲート，
ソース間電圧は、電源端子より得られる電源電圧の変動
にかかわらず、常に所定レベルに固定される。したがっ
て、Ｐチャネルトランジスタの電流特性により、そのド
レイン電流量は制限を受ける。
Ｐチャネルトランジスタは、ソースが電源端子に接続さ
れ、ゲートに電源電圧を所定レベル降下させた降下電圧
が印加されるため、Ｐチャネルトランジスタのゲート，
ソース間電圧は、電源端子より得られる電源電圧の変動
にかかわらず、常に所定レベルに固定される。したがっ
て、Ｐチャネルトランジスタの電流特性により、そのド
レイン電流量は制限を受ける。
【００２４】その結果、上記Ｐチャネルトランジスタの
ドレインに接続される電源供給線に供給される電流量は
電源電圧が上昇しても所定量以下に抑えられるため、例
えメモリセルアレイ内のメモリセルのオフ電流が強い電
源電圧依存性を有していても、結果的に、スタンバイ電
流には電源電圧依存性が現れない半導体記憶装置を得る
ことができる。
ドレインに接続される電源供給線に供給される電流量は
電源電圧が上昇しても所定量以下に抑えられるため、例
えメモリセルアレイ内のメモリセルのオフ電流が強い電
源電圧依存性を有していても、結果的に、スタンバイ電
流には電源電圧依存性が現れない半導体記憶装置を得る
ことができる。
【図１】この発明の一実施例であるＳＲＡＭの構成を示
す説明図である。
す説明図である。
【図２】ＰＭＯＳトランジスタの電流特性を示すグラフ
である。
である。
【図３】図１で示したＳＲＡＭの効果を示すグラフであ
る。
る。
【図４】図１で示したＳＲＡＭの効果を示すグラフであ
る。
る。
【図５】従来のＳＲＡＭのメモリセル構成を示す回路図
である。
である。
【図６】従来のＳＲＡＭの構成を示す説明図である。
【図７】従来のＳＲＡＭのスタンバイ電流の電源電圧特
性を示すグラフである。
性を示すグラフである。
７ 電源端子 ９ メモリセルアレイ １０ ＰＭＯＳトランジスタ １１ ＮＭＯＳトランジスタ １２ 電源供給線
Claims (1)
- 【請求項１】 スタンバイ電流が流れる複数のメモリセ
ルからなるメモリセルアレイと、 前記メモリセルアレイに電源電圧を供給する電源供給線
と、 外部より電源電圧を受ける電源端子と、 前記電源端子より得られる電源電圧を所定レベル降下さ
せて降下電圧を出力する電源電圧降下手段と、 ソースが前記電源端子に接続され、ドレインが前記電源
供給線に接続され、ゲートに前記降下電圧が印加される
Ｐチャネルトランジスタとを備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274081A JPH06124594A (ja) | 1992-10-13 | 1992-10-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274081A JPH06124594A (ja) | 1992-10-13 | 1992-10-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124594A true JPH06124594A (ja) | 1994-05-06 |
Family
ID=17536718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4274081A Pending JPH06124594A (ja) | 1992-10-13 | 1992-10-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124594A (ja) |
-
1992
- 1992-10-13 JP JP4274081A patent/JPH06124594A/ja active Pending
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