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JPS5819791A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS5819791A
JPS5819791A JP56117323A JP11732381A JPS5819791A JP S5819791 A JPS5819791 A JP S5819791A JP 56117323 A JP56117323 A JP 56117323A JP 11732381 A JP11732381 A JP 11732381A JP S5819791 A JPS5819791 A JP S5819791A
Authority
JP
Japan
Prior art keywords
channel
buffer
power supply
ground
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP56117323A
Other languages
English (en)
Other versions
JPH0253880B2 (ja
Inventor
Nobuyuki Miyazaki
信行 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
Priority to JP56117323A priority Critical patent/JPS5819791A/ja
Publication of JPS5819791A publication Critical patent/JPS5819791A/ja
Publication of JPH0253880B2 publication Critical patent/JPH0253880B2/ja
Granted legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、メモリーセルの選択時のワード線のレベルが
、グランドと電源電圧との中間に位置するように工夫さ
れた上記バッファーを有することを特徴とする半導体記
憶装置に関するものである従来の×デコーダバッファー
は第１図に示す如くインバーターであり、出力は高レベ
ルが電源電圧となり、低レベルがグランドとなる。メモ
リーセル部トランスミッシせンゲートが、Ｎチャンネル
ＭＯ８’ＦＥＴの場合、ワード線信号レベルの立ち上り
によるトランスミッションゲートのオフからオンへのス
イッチング時間は短かいが、逆に立ち下りによるトラン
スミッションゲートのオンからオフへのスイッチング時
間は長い。従ってアドレスを切り換えた場合、メモリー
アレイの各列で同時に２つのメモリーセルのトランスミ
ッションゲートがオンする時間があり、最悪の場合誤動
作を起こす。トランスミッションゲートがＰチャンネル
ＭＯＳ’ＦＥＴの場合にも、オフからオンへのスイッチ
ング時間は短かく、オンからオフへのスイッチング時間
は長い。従ってこの場合にも上記と同様な誤動作を起こ
す。
本発明は従来のＸデコーダバッファーが有するかかる欠
点を除去したもので、その目的は、各列で２つのメモリ
ーセルが同時に選択される時間を少なくする方法を提供
するものである。
以下実施例に基づいて本発明の詳細な説明する第２図及
び第３図は、メモリーセル部トランスミッションゲート
がＮチャンネルＭＯＳＦＩＩ：Ｔの場合である。１はＸ
デコーダからの信号の久方部、２はワード線への出力部
である。２１はＰチャンネルＭＯ３ＦＥＴ負荷抵抗で、
これにより出力の高レベルは、電源電圧より低く押える
ことができる。３１はＮチャンネルＭＯ８ＦＥ’ｌ’負
荷抵抗で、Ｐチャンネルの場合と同様に、出力部の高レ
ベルが電源電圧より低く押えられる。
第４図と第５図はメモリーセル部トランスミッションゲ
ートがＰチャンネルＭＯ５ＩＦＥＴの場合である。４１
はＮチャンネルＭＯ３Ｉｌ’ＥＴ負荷抵抗で、これによ
り出力の低レベルは、グランドより高くすることができ
る。５１はＰチャンネルＭＯ５ＦＥＴ負荷抵抗で、Ｎチ
ャンネルの場合と同様に、出力部の低レベルがグランド
より高くすることができる。
このような本発明は、以下に記す効果を有するメモリー
セル部トランスミッションゲートがＮチャンネルの場合
、メモリーセル選択時のワード線のレベルが、３〜４Ｖ
（電源電圧ＳＶ）となる。従って、メモリーセルが非選
択となるワード線の立ち下り時間が、従来のものより短
縮され、２つのメモリーセルの同時選択時間も短かくな
り、これによる誤動作が無くなる。また、トランスミッ
ションゲートのゲート電位が３〜４ｖとなるために、従
来のものよりオン抵抗が大きくなり、ワード線のプルア
ップ抵抗とメモリーセルのＮチャンネルＭＯ８ＦＥＴと
の間の短絡電流が小さくなる。
メモリーセル部トランスミッションゲートが、Ｐチャン
ネルＭＯＳＦＩ！：Ｔで構成されている場合にも、Ｎチ
ャンネルＭＯ８ＦＩＤＴで構成されているものと同様な
効果を派生することができる。
【図面の簡単な説明】
第１図は従来のＸデコーダバッファーである。 １はＸデコーダの入力信号部、２はワード線への出力信
号部、第２図は出力の高レベル下げるためのＰチャンネ
ルＭＯ８ＦＥＴ負荷抵抗の回路、第３図も同様なＮチャ
ンネルＭＯ８ＦＩ！ｉＴ負荷抵抗の回路、第４図は出力
の低レベルを上げるためのＮチャンネルＭＯ８’ＮＥＴ
負荷抵抗の回路、う第５図も同様なＰチャン、ネルＭＯ
８ＦＥＴ負荷抵抗の回路である。 ２１．５１はＰチーｙｙネ／ｌ／ＭＯ３！’ＥＴの負荷
抵抗、３１．４１はＮチーｙｙネＡ１４０ＳＦＥＴの負
荷抵抗。 以上 出願人　株式会社諏訪精工舎 代理人　弁理士　最上　　務

Claims (3)

    【特許請求の範囲】
  1. （１）　　行と列を成す形で配置された多数の回路セル
    で構成され、メモリーセルを選択するためのデコーダー
    とそのデコーダーの信号を増幅するためのバッファーを
    有し、バッファーからの信号をメモリーセル部トランス
    ミッションゲートへ導くためのワード線を有する半導体
    記憶装置に於て、メモリーセルの選択時のワード線のレ
    ベルが、グランドと電源電圧との中間に位置するように
    工夫されり上記バッファーを有することを特徴とする半
    導体記憶装置。
  2. （２）上記バッファーの高レベルを、グランドと電源電
    圧との中間レベルにするために、Ｐチャンネｋ　Ｍ　Ｏ
    Ｓ　Ｆ　Ｅ　ＴまたはＮチーｙｙネルＭＯ８？］（：Ｔ
    のプルアップ負荷抵抗を介して、電源と接続された上記
    バッファーを有する特許請求の範囲第１項記載の半導体
    記憶装置。
  3. （３）上記バッファーの低レベルを、グラントド電源電
    圧との中間レベルにするために、Ｐチャンネ＃ＭＯＳＦ
    ＥＴまたはＮチャンネルＭＯ３ＦＥＴのプルダウン負荷
    抵抗を介して、グランドと接続された上記バッファーを
    有する特許請求の範囲第１項記載の半導体記憶装置。
JP56117323A 1981-07-27 1981-07-27 半導体記憶装置 Granted JPS5819791A (ja)

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JP56117323A JPS5819791A (ja) 1981-07-27 1981-07-27 半導体記憶装置

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JPS5819791A true JPS5819791A (ja) 1983-02-04
JPH0253880B2 JPH0253880B2 (ja) 1990-11-20

Family

ID=14708894

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JPH0253880B2 (ja) 1990-11-20

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