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CN1221213A - 半导体集成电路和半导体器件以及两者的制造方法 - Google Patents

半导体集成电路和半导体器件以及两者的制造方法 Download PDF

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Abstract

本发明的课题是提高隔离槽的元件分离特性。在半导体衬底1中用箭头30、31示出的有源半导体区上形成用隔离槽(STI2)分离的元件。将SiOF充填到STI2中。

Description

半导体集成电路和半导体器件以及两者的制造方法
本发明涉及半导体集成电路及半导体器件和半导体集成电路的制造方法及半导体器件的制造方法，特别是涉及半导体集成电路或半导体器件中使用的元件分离、MOS晶体管的侧壁隔离物以及用于连接半导体集成电路的布线和布线的层间绝缘。
图36和图37是示出具有元件分离区的现有的半导体集成电路的一例的典型图。图36中表示半导体集成电路的平面布局图。图37示出沿图36中的A-A线的剖面的结构。
图36～图37中记述的MOS晶体管例如是半导体存储单元的构成要素。
在图36～图37中，1是半导体衬底，2是在半导体衬底1中形成了约0.2～0.3μm的深度的槽后在该槽中填埋绝缘物而形成的浅槽隔离(shallow trench isolation，以下称为STI),3a～3d是在半导体衬底1的主表面上形成的源/漏区，4是在半导体衬底1或STI上淀积的栅氧化膜，5是在栅氧化膜4上淀积的多晶硅栅电极，6是在多晶硅栅电极5上淀积的硅化物膜，7是在硅化物膜6上淀积的氧化膜，8是在栅氧化膜4、多晶硅栅电极5、硅化物膜6和氧化膜7的侧壁形成的侧壁隔离物，11是覆盖半导体衬底1的主表面的层间膜，12是在层间膜11上形成的金属布线。再有，在该说明书中谈到STI时，表示对互相邻接的一组元件进行隔离的方法，但此外在表示该方法中使用的结构时，也使用STI这样的术语。在包含源/漏区3a～3d的有源半导体区的周边部分形成STI2。由源/漏区3a～3d、半导体衬底1、栅氧化膜4和栅电极5形成的MOS晶体管例如用于存储单元。
栅氧化膜4、多晶硅栅电极5、硅化物膜6、氧化膜7和侧壁隔离物8构成信号线9a～9c。作为硅化物膜6的材料，例如可举出硅化钨(WSi)及硅化钛(TiSi)。一般的氧化膜7的材料是氧化硅膜(SiO)。氧化硅膜的电阻率约为2×1015Ω·cm。
图37中示出的场控晶体管10由STI2、存在于其上的布线9b和在STI2的两侧设置的源/漏区3b、3c构成。场控晶体管10是以STI2为栅氧化膜的寄生晶体管。
半导体存储单元的工作的好否受到下述的性质的影响。
1．元件分离特性，
2．布线间电容，
3．栅·源间电容和栅·漏间电容，
4．因硅化物的形成而施加在栅电极上的应力。
在上述的项目1中举出的元件分离特性中，漏泄电流的大小和在元件分离区中被分离的元件间容许的电压的大小，对半导体存储单元的工作的好否影响很大。希望在元件分离区中被分离的元件间容许的电压大，此外希望通过元件分离区流过这些元件间的漏泄电流小。
作为得到这样的所希望的元件分离特性的一种方法，可考虑提高在元件分离区中寄生的场控晶体管10的阈值电压。如果将阈值电压表示为Vth，将费米能级表示为φf，将平带电压表示为VFB，将栅电容表示为C0，将硅的相对介电常数表示为KSi，将真空的介电常数表示为ε0，将单位电荷量表示为q，将受主浓度表示为NA，将源·衬底间电压表示为VBS，则使用硅衬底形成的MOS晶体管的阈值电压Vth由公式(1)给出。再有，硅的相对介电常数KSi约为11.7。 V th = 2 φ f + V FB + 1 C 0 2 K si · E 0 · q · N A · 12 φ f + V BS i - - - ( 1 )
此外，如果将氧化硅膜的相对介电常数表示为KSiO2，将栅氧化膜的膜厚表示为t0X，则MOS晶体管的单位面积的栅电容C0由公式(2)给出。再有，氧化硅膜的相对介电常数KSiO2约为3.9。 C 0 = K SiO 2 · ϵ 0 1 t OX - - - ( 2 )
因为场控晶体管10的栅氧化膜是STI2，故STI2的相对介电常数越小，场控晶体管10的阈值电压越大。结果，为了提高用STI2能进行分离的电压及减小漏泄电流，减小构成STI2的绝缘物的相对介电常数即可。
一般来说，与DRAM的新旧交替相一致，要求减小DRAM的尺寸，而根据按比例缩小(scaling)规则，在减小STI2的开口宽度时，必须降低STI2的介电常数。之所以如此，是因为如果根据按比例缩小规则打算改变STI2的形状，则要求槽的开口宽度变窄，槽的深度变浅，而该要求使元件分离特性下降。此外，如果槽的开口宽度变窄及槽变深，则将绝缘物充填到槽中变得困难。
例如在特开平8-46028号公报中公开了下述技术：使用相对介电常数小于3.3的材料来代替二氧化硅SiO2，即用聚酰亚胺或聚合物的旋转涂敷玻璃(Spin-on glass,SOG)进行充填。但是，用包含SOG等的电介质材料的有机物来充填开口宽度小的槽是困难的。再有，在所公开的元件结构中，由于在半导体表面和槽的表面上没有台阶差，故以高精度来进行掩模重合是困难的。例如在特开平8-151850号公报中记述了在分离槽内的PSG(硅酸盐玻璃)中存在空洞的例子。但是，在该公报中记述的空洞是在分离槽中的PSG的仅一部分中偶然产生的，不以降低分离槽的介电常数为目的。特别是该公报中记述的发明涉及用于防止在分离槽的底部形成的空洞因PSG的回流(reflow)而浮起到表面上的制造方法，其中将分离槽扩展了对应于空洞的部分。与以往相比，电场主要透过的PSG的剖面面积未减少，故该公报的记述不是公开关于使分离槽的介电常数下降的半导体集成电路的制造方法。
此外，作为提高元件分离特性的方法，例如在特开平5-160251号公报中公开了图38、图39中示出的在内部具有空洞25的隔离槽。为了形成这样的隔离槽，首先，在半导体衬底1上形成钝化层20。其次，使用经图形刻蚀的抗蚀剂，通过各向异性刻蚀形成槽。此时，钝化层20残留在不形成槽的半导体衬底1上。在残留钝化层20的区域中包含形成晶体管等的半导体元件的有源半导体区。在槽的内壁形成了氧化膜21后，用水溶性玻璃部分地充填空洞，对其进行内刻蚀(etch back)。其次，使用CVD法淀积二氧化硅23，但此时这样来进行淀积，使得该膜成为在两侧的侧壁淀积的膜的倾斜角度左右相等的膜。通过到达水溶性玻璃的开口除去水溶性玻璃，利用CVD法淀积二氧化硅层24，在半导体衬底1内形成具有空洞25的隔离槽。用CMP(化学机械抛光)法对二氧化硅层23、24进行研磨，使其平坦。然后，如图39所示，在用刻蚀法除去钝化层20后，在有源半导体区26上形成晶体管等。如果打算用该方法在隔离槽中形成空洞，则存在必须经过使用两种CVD法除去水溶性玻璃这样的复杂的工序的问题。此外，在图38、图39中记述的槽的结构中，由于半导体衬底1的表面与氧化膜膜21以接近于直角的角度相交，故电场集中。如果电场集中于在槽的边缘，则会观察到下述现象：或是在晶体管的栅电压·漏电流特性中产生凸峰，或是晶体管的栅宽越短则阈值电压越低的反短沟道效应变得显著。
在上述项目2中举出的布线间电容是决定晶体管个数多的半导体集成电路工作速度的一个重要原因。一般来说，大多使用金属作为图37中示出的布线12，此外大多使用氧化物作为位于布线间或布线与半导体衬底之间的层间膜。例如，在布线间使用氧化硅膜的情况下，如果将布线间距离表示为t0X，其它的符号的定义与公式(2)相同，则单位面积的布线间电容CW由公式(3)给出。由于氧化硅膜的相对介电常数大至3.9，故成为使半导体集成电路的工作变慢的主要原因。 C W = ϵ 0 · K SiO 2 1 t OX - - - ( 3 )
例如在特开平3-156929号公报中记述了为了降低布线间电容在层间膜中具有空洞的半导体器件的制造方法。按照该制造方法，利用溅射法(sputtering)在已形成空洞的状态的层间膜上直接形成铝。在该制造方法中，必须在层间膜中形成直径小的空洞，以免铝被埋在空洞内。如果由空洞构成的空隙少，则使布线间电容下降的效果减小。如果由空洞构成的空隙少则使布线间电容下降的效果减小这一点，对于特开平5-283542号公报中记述的发明来说，也是同样遇到的问题。此外，在特开昭63-318752号公报中公开了在同一层内的邻接的布线间设置空洞从而使布线间电容下降的发明，但该形成方法是在台阶覆盖性差的条件下形成等离子CVDSiN膜、等离子CVDSiO膜、常压CVDSiO膜、常压CVDPSG膜的方法。在使用了这样的方法的情况下，由于台阶覆盖性差，故存在不能充分地覆盖布线而引起绝缘不良的可能性增加的问题。
上述的项目3中举出的栅·源间电容和栅·漏间电容对MOS晶体管的工作速度有很大的影响。这些电容是寄生电容，为了加快MOS晶体管的工作速度，减小这些电容即可。栅·源间电容和栅·漏间电容，对于图37来说，是在夹住侧壁隔离物8的源/漏区3c、3d和多晶硅栅电极5之间产生的。如果类推地应用公式(2)，则可知侧壁隔离物8的相对介电常数越小这些电容就越小。
为了减小侧壁隔离物8的相对介电常数，例如与隔离槽的情况相同，在侧壁隔离物8中设置空洞即可。例如，在特开昭63-211676号公报中公开了具有形成空洞部的侧壁隔离物的MOS晶体管的制造方法。但是，即使在形成了空洞部的状态下形成轻掺杂漏(LightlyDoped Drain:LDD)结构，也存在难以在源/漏区的杂质浓度中产生高低差的问题。
此外，在美国专利第5,516,720号说明书中公开了具有形成了空洞(Void)的侧壁隔离物的MOS晶体管的制造方法。但是，该空洞是侧壁隔离物的仅一部分，在与半导体衬底相接的部分处没有空洞，构成侧壁隔离物的材料附着于半导体衬底。在形成LDD结构时将杂质注入到半导体衬底中，但存在该损伤残留于侧壁隔离物中的问题。
在上述项目4中举出的因形成硅化物而施加于栅电极上的应力，使经过沟道的载流子(电子或空穴)的迁移率下降。对图37来说，由于施加于栅电极5上的应力在栅氧化膜4和半导体衬底1的界面处产生应力，所以引起该现象。为了减少信号线9a～9c电阻值而在栅电极5上形成硅化物膜6，但由于此时进行以下的工序，故对栅电极5施加应力。即，在多晶硅栅电极5上淀积钨(W)或钛(Ti)等的高熔点金属的工序，及通过进行RTA(快速热处理)等热处理使多晶硅与高熔点金属发生化学反应而形成硅化物(WSi、TiSi等)的工序。
例如在特开平4-151866号公报中公开了在布线层(保护环)中设置缝或孔以缓和在角部等处的应力的技术。但是，所公开的缝宽为20μm～40μm。因而，存在下述问题：使用该公报中记述的技术例如在宽度比约0.1μm窄的布线中插入缝是困难的。
现有的半导体集成电路的隔离槽如以上所述那样来构成，由于刻蚀的损伤及体积膨胀率不同的材料相接，故存在刻蚀时及热处理时在槽的内壁处产生微小缺陷的问题。
此外，在现有的半导体集成电路的制造方法中，在设置空洞来减小隔离槽的介电常数的情况下，存在在隔离槽中设置空洞的工序复杂且制造困难的问题。
此外，在现有的半导体集成电路中，存在因布线间或布线与半导体衬底之间设置的层间膜使半导体集成电路的工作速度下降的问题。
在现有的半导体器件的制造方法中，在侧壁隔离物中形成了空洞之后进行用于形成源/漏区的杂质的注入，在该过程中存在下述问题：在源/漏区中形成具有足够的杂质浓度的差的LDD结构是困难的。此外，为了形成具有足够的杂质浓度的差的LDD结构，要使空洞变小，这样就存在下述问题：由于因离子注入而受到损伤的侧壁隔离物残留在源/漏区上，故在侧壁隔离物和硅衬底的界面处产生界面能级，从源通过漏区流到漏极的电子的一部分被该界面能级俘获，成为流过界面附近的漏电流的散射的主要原因，使漏电流减小。
此外，在现有的半导体器件及其制造方法中，存在下述问题：由于对栅电极施加应力而使栅绝缘膜正下方的半导体衬底中的载流子的迁移率下降，从而使晶体管的电流驱动力下降。
本发明是为了解决上述问题而完成的，其目的在于，减少在半导体集成电路的隔离槽中因在其内壁残留的刻蚀损伤及体积膨胀率不同的材料相接而产生的微小缺陷引起的漏泄电流。
此外，其目的在于，简化在隔离槽中设置空洞的工序，使半导体集成电路的制造变得容易。
此外，其目的在于，通过在布线间或布线与半导体衬底之间设置的层间膜中形成空洞来提高半导体集成电路的工作速度。
此外，其目的在于，在离子注入后，通过除去因离子注入而残留损伤的侧壁隔离物，来消除流过界面附近的漏电流的散射的主要原因，防止漏电流减小。
此外，其目的在于，缓和与栅电极有关的应力，防止栅绝缘膜正下方的半导体衬底中的载流子迁移率的下降，防止晶体管的电流驱动力的下降。
与本发明的第1方面有关的半导体集成电路的特征在于：具备具有规定的主面的半导体衬底；在上述规定的主面上设置的多个元件；以及在上述规定的主面上设置的用于分离上述多个元件间的隔离槽，用氟化物充填上述隔离槽。
与本发明的第2方面有关的半导体集成电路的特征在于：在本发明的第1方面的半导体集成电路中，上述氟化物是SiOF。
与本发明的第3方面有关的半导体集成电路的特征在于：在本发明的第1或第2方面的半导体集成电路中，在上述隔离槽的内壁还具备对上述半导体衬底进行氧化而形成的氧化膜。
与本发明的第4方面有关的半导体集成电路的制造方法的特征在于，具备：在设置多个元件的半导体衬底的主面上形成绝缘膜的工序；在上述绝缘膜上形成回流玻璃的工序；为了分离上述多个元件，在上述主面上贯通上述回流玻璃和上述绝缘膜，在半导体衬底内部形成具有底面的隔离槽的工序；以及使上述回流玻璃回流，在上述底面的上方封住上述隔离槽的工序。
与本发明的第5方面有关的半导体集成电路的制造方法的特征在于：在本发明的第4方面的半导体集成电路的制造方法中，上述回流玻璃是硼磷硅玻璃(boron phospho silicate glass)。
与本发明的第6方面有关的半导体集成电路的特征在于，具备：具有规定的主面的半导体衬底；在上述半导体衬底的上方设置的第1布线；在上述半导体衬底与上述第1布线之间设置的第2布线；以及与上述第2布线隔离而设置的、用于在上述半导体衬底上支撑上述第1布线的支撑体，只用充满层状空间的规定的气体对上述第1布线和上述第2布线进行绝缘，该层状空间位于上述第1布线和上述第2布线之间，而且位于离上述规定的主面的规定的距离处。
与本发明的第7方面有关的半导体集成电路的特征在于：在本发明的第6方面的半导体集成电路中，上述第1布线是多条位线，上述第2布线是多条字线。
与本发明的第8方面有关的半导体集成电路的制造方法的特征在于，具备：在第1布线层的上部形成层间膜的工序；在上述层间膜上形成回流玻璃膜的工序；相对于上述层间膜和上述回流玻璃膜垂直地形成多个槽的工序；使上述回流玻璃膜回流，在上述多个槽中形成空洞的工序；使回流后的上述回流玻璃膜变得平坦的工序；以及在平坦后的上述回流玻璃膜上形成第2布线层的工序。
与本发明的第9方面有关的半导体器件的制造方法的特征在于，具备：在半导体衬底的规定的主面上形成栅电极的工序；形成第1侧壁隔离物以便覆盖上述栅电极的工序；形成覆盖上述第1侧壁隔离物且与上述半导体衬底相接的第2侧壁隔离物的工序；以上述栅电极和上述第1侧壁隔离物为掩模，将杂质导入到上述半导体衬底中，形成源和漏的工序；以及除去上述第1侧壁隔离物的工序。
与本发明的第10方面有关的半导体器件的制造方法的特征在于：在本发明的第9方面的半导体器件的制造方法中，形成上述源和漏的工序将上述第1和第2侧壁隔离物两者作为掩模。
与本发明的第11方面有关的半导体器件的制造方法的特征在于：在本发明的第9方面的半导体器件的制造方法中，形成上述源和漏的工序只将上述第1侧壁隔离物作为掩模。
与本发明的第12方面有关的半导体器件的特征在于，具备：具有规定的主面的半导体衬底；层叠在上述主面上的、包含栅电极的层叠体；以及覆盖上述层叠体的圆顶状的侧壁隔离物，上述侧壁隔离物用空洞与上述层叠体隔离。
与本发明的第13方面有关的半导体器件的制造方法的特征在于，具备：准备具有规定的主面的半导体衬底的工序；在上述规定的主面上形成栅绝缘膜的工序；在上述栅绝缘膜上形成多晶硅膜的工序；在上述多晶硅膜上形成具有空洞的金属膜的工序；以及使上述多晶硅膜与上述金属膜反应形成硅化物的工序。
与本发明的第14方面有关的半导体器件的制造方法的特征在于：在本发明的第13方面的半导体器件的制造方法中，还具备在上述半导体衬底的上述规定的主面上的上述栅绝缘膜、上述多晶硅膜和上述金属膜的侧壁上形成比上述金属膜高的上述侧壁隔离物的工序，形成上述金属膜的工序包括在包围上述侧壁隔离物和上述多晶硅膜的凹部中淀积上述金属膜的工序。
与本发明的第15方面有关的半导体器件的特征在于，具备：具有规定的主面的半导体衬底；在上述规定的主面上设置的栅绝缘膜；在上述栅绝缘膜上设置的多晶硅膜；以及在上述多晶硅膜上设置的硅化物膜，上述硅化物膜具有空洞。
图1是示出实施例1的STI的剖面结构的一例的典型图。
图2是示出实施例1的STI的一步制造工序的典型图。
图3是示出实施例1的STI的一步制造工序的典型图。
图4是示出实施例1的STI的一步制造工序的典型图。
图5是示出实施例1的STI的一步制造工序的典型图。
图6是示出实施例2的STI的一步制造工序的典型图。
图7是示出实施例2的STI的一步制造工序的典型图。
图8是示出实施例2的STI的一步制造工序的典型图。
图9是示出实施例2的STI的一步制造工序的典型图。
图10是示出实施例2的STI的一步制造工序的典型图。
图11是示出实施例2的STI的一步制造工序的典型图。
图12是示出实施例3的半导体集成电路的平面构成的一例的典型图。
图13是示出图12的半导体集成电路的B-B线的剖面的典型图。
图14是示出图12的半导体集成电路的C-C线的剖面的典型图。
图15是示出实施例3的半导体集成电路的上表面的典型图。
图16是示出实施例3的半导体集成电路的一步制造工序的典型图。
图17是示出实施例3的半导体集成电路的一步制造工序的典型图。
图18是示出实施例3的半导体集成电路的一步制造工序的典型图。
图19是示出实施例4的半导体集成电路的一步制造工序的典型图。
图20是示出实施例5的半导体集成电路的一步制造工序的典型图。
图21是示出实施例5的半导体集成电路的一步制造工序的典型图。
图22是示出实施例5的半导体集成电路的一步制造工序的典型图。
图23是示出实施例5的半导体集成电路的剖面结构的另一例的典型图。
图24是示出实施例6的半导体器件的平面构成的一例的典型图。
图25是示出实施例6的半导体器件的一构成例的局部剖面斜视图。
图26是示出实施例6的半导体器件的一构成例的局部剖面斜视图。
图27是示出实施例6的半导体器件的一步制造工序的局部剖面斜视图。
图28是示出实施例6的半导体器件的一步制造工序的局部剖面斜视图。
图29是示出实施例6的半导体器件的一步制造工序的局部剖面斜视图。
图30是示出实施例6的半导体器件的一步制造工序的局部剖面斜视图。
图31是示出实施例6的半导体器件的一步制造工序的局部剖面斜视图。
图32是示出实施例6的半导体器件的一步制造工序的局部剖面斜视图。
图33是示出实施例7的半导体器件的剖面结构的一例的典型图。
图34是示出实施例7的半导体器件的一步制造工序的典型图。
图35是示出实施例7的半导体器件的一步制造工序的典型图。
图36是示出现有的半导体集成电路的平面构成的一例的布局图。
图37是示出现有的半导体集成电路的剖面结构的一例的典型图。
图38是示出现有的槽隔离的一步制造工序的剖面图。
图39是示出现有的槽隔离的一步制造工序的剖面图。
图40是示出实施例6的半导体器件的另一构成例的局部剖面斜视图。
图41是示出实施例6的半导体器件的另一构成例的局部剖面斜视图。
图42是示出实施例6的半导体器件的另一构成例的局部剖面斜视图。
实施例1
以下说明的本发明的实施例1的半导体集成电路具备至少2个元件和用于分离该元件之间的隔离槽，在该隔离槽中充填作为氟化物的SiOF。
这里特别就发明的效果明显的情况、即对上述隔离槽是在硅衬底上形成的STI的情况进行说明。
图1是示出实施例1的半导体集成电路的构成的一例的典型图。
图1示出在半导体集成电路中形成的STI2的附近的放大剖面。在半导体衬底1中，在用箭头30、31表示的有源半导体区上形成用STI2分离的元件。
STI2由在槽的侧壁形成的氧化硅膜32、在半导体衬底1的主面与槽的边界附近处形成的硅氧化物34和在槽中以在纸面垂直方向上延伸的带状进行充填的SiOF构成。在槽的开口部的周围形成了硅氧化物34，它起到缓和集中于槽开口部周围的半导体衬底1的电场的作用。
在形成STI2时，在槽内部，其内壁受到因刻蚀而引起的损伤，此外，由于体积膨胀率不同的材料(半导体衬底1和氧化硅膜32)相接(硅Si的体积膨胀率约为3.1×10-6，二氧化硅SiO2及SiOF的体积膨胀率约为1.2×10-7)，故在刻蚀时及热处理时在材料界面处产生微小的缺陷。但是，通过用SiOF35来充填槽，由于在SiOF35的充填时生成的氟离子与硅原子的悬挂键结合，故减少了在用箭头30、31表示的区域中形成的元件间流动的漏泄电流。
再有，SiOF的相对介电常数约为2.0至3.0。通过用比氧化硅膜的相对介电常数小的材料来充填，与以往相比可减小经由STI2邻接的晶体管相互间的寄生耦合，进一步提高了实施例1的STI2的元件分离特性。因而，作为充填在STI2中的氟化物，SiOF是较为理想的。
此外，关于电阻率，因为SiO2的电阻率约为2×1016Ω·cm,SOG的电阻率约为1×1013至1×1014Ω·cm,SiOF的电阻率约为2×1015Ω·cm，故与以往相比，不成为使元件分离特性恶化的主要原因。
其次，使用图2至图5说明用SiOF35进行充填的STI2的制造方法。对半导体衬底1进行热氧化，在半导体衬底1的主面上形成具有约0.01μm的厚度的氧化硅膜33。再者，按顺序淀积具有约0.03μm的厚度的多晶硅膜36和具有约0.02μm的厚度的氮化膜37。在氮化膜37上形成具有约0.06μm的厚度的抗蚀剂38，对其进行图形刻蚀。将该经图形刻蚀的抗蚀剂38作为掩模，进行各向异性刻蚀，形成槽39(参照图2)。再有，槽39的宽度约为0.2μm，其深度从半导体衬底1的主面算起约为0.2μm。
从图2的状态开始除去了抗蚀剂38后，对槽39的内壁和多晶硅膜36的内壁进行热氧化，形成具有约0.005μm的厚度的氧化硅膜32(参照图3)。该氧化硅膜32起到保护槽39的内壁的作用。例如，氧化膜32防止将绝缘物充填到槽39中时内壁受到损伤，同时防止槽39的内壁被存在于半导体衬底1的外部的重金属(Ti、Co、W等)所污染。此外，随着槽39的内壁被氧化，具有在形成槽39时产生的损伤的区域(槽39的内壁面)也被氧化，使该区域进入到氧化膜32内。因而，减少了半导体衬底1的内壁因刻蚀引起的损伤。
在槽39的端部处，从半导体衬底1的主面向上伸出地形成硅氧化物34。该硅氧化物34成为STI2的侧壁，可抑制在槽39与半导体衬底1的主面的边界处的STI2的电场集中。
其次，为了充填槽39，通过CVD法在半导体衬底1的整个面上淀积SiOF膜40(参照图4)。图4的SiOF膜40用化学机械抛光法(以下称为CMP)进行平坦化处理。在平坦化时，由于将氮化膜37作为CMP的中止层来使用，故除去位于氮化膜37的上方的SiOF膜40A，形成SiOF35(参照图5)。以刻蚀法除去作为中止层使用的氮化膜37和多晶硅膜36，形成图1中示出的STI2。关于其后执行的用于在半导体衬底1上形成元件的掩模重合，也由于在STI2中存在台阶差而变得容易。
实施例2
在实施例1中说明了，由于充填STI2的SiOF的相对介电常数比以往使用的SiO2小，从而可提高元件分离特性的情况。一种相对介电常数非常小的物质是空气，即使在图38和图39中示出的现有的隔离槽中，在现有技术的说明中也叙述了有将内部作成空洞的情况。
但是，现有的具有空洞的隔离槽的制造方法是复杂的。本实施例2的半导体集成电路的制造方法简化了STI的形成空洞的工序。
图6～图11是示出实施例2的半导体集成电路的制造方法的各工序的典型图。图6～图11与实施例1的说明中使用的图1～图5同样地示出STI附近的半导体衬底的放大剖面。在图6～图11中，与图1～图5相同的符号的部分是相当于图1～图5相同符号部分的部分，其大小也大致相同。
首先，准备形成了如图6中示出的那种槽39的半导体衬底1。在该半导体衬底1中，在半导体衬底1的主面上从下算起按顺序层叠形成氧化硅膜33、多晶硅膜36、氮化膜37、BPSG膜41和抗蚀剂42。BPSG膜41的厚度约为0.08μm，抗蚀剂42的厚度约为0.06μm。将该经图形刻蚀的抗蚀剂42作为掩模进行各向异性刻蚀，穿过多个膜33、36、37、41，形成在半导体衬底1中具有底面的槽39。
在除去抗蚀剂42后，通过热氧化形成氧化硅膜32和硅氧化物34(参照图7)，而该工序与图2至图3中示出的工序相同。
其次，通过在800～850℃下进行高温热处理，BPSG膜41引起回流，用BPSG膜41封住图7中示出的槽39的开口部，形成空洞43(参照图8)。
利用将氮化膜37作为中止层的CMP法，除去BPSG膜的上部41A，形成BPSG44以便封住图7中示出的槽39的开口部(参照图9)。在CMP之后，除去氮化膜37(参照图10)。除去多晶硅膜36，硅氧化物34作为STI2的侧壁在表面上显现出来(参照图11)。
在图8中示出的工序中，为了形成空洞43，这样来设定BPSG膜41的回流的温度及时间，以便从槽39的底部算起用箭头45示出的高度达到某种程度，例如确保为0.2μm～0.1μm。该高度越高越好。在槽39的越深处，槽39的宽度越窄，以免被回流的BPSG44落到槽39中。但是，即使在槽39中不作成锥状，也可因BPSG膜41的回流而盖住槽39。
在上述的制造方法中，由于包含利用回流玻璃(BPSG膜41)的回流形成空洞43的工序，故可简化半导体集成电路的工序。
再有，在上述的实施例2的说明中，作为回流玻璃将BPSG为例进行了说明，但这是因为将BPSG用于悬垂是较为理想的，例如也可使用BPTEOS作为回流玻璃。
此外，由于硅氧化物34的周边也向槽39的内部鼓起，故具有固定作为槽39的盖子的BPSG44的效果。
实施例3
其次说明的实施例3的半导体集成电路的特征在于，在布线之下成为空洞。图12是示出本发明的实施例3的半导体集成电路的平面构成的布局图。图13示出图12的半导体集成电路的B-B线的剖面，图14示出图12的半导体集成电路的C-C线的剖面。
在图12中，多个有源半导体区50被元件分离区51相互分离开。有源半导体区50在构成铺设于其上的字线52的同时，还构成MOS晶体管。将在图12的平面内与字线52正交而配置的位线53连接到存在于有源半导体区50中的MOS晶体管的源/漏区上。位线53与有源半导体区50的连接是通过位线接触点54来进行的。有源半导体区50与图中省略的存储电容器的电连接是通过存储线接触点55来进行的。此外，位线53与其它布线的连接是通过接触点56来进行的。字线52与位线的宽度都是约0.2μm。
如图13所示，在半导体衬底1和位线53之间设置空洞57。空洞57的高度、即半导体衬底1的主面与位线53的间隔约为0.5μm。具有约0.2μm的厚度的位线53由位线接触点54及接触点56固定在半导体衬底1上而被支撑。这些接触点54、56的直径约为0.2～1.5μm。在位线53上形成具有约0.3μm的厚度的层间氧化膜58。然后，在层间氧化膜58上形成BPSG膜59以便进行平坦化处理。该BPSG膜59的厚度约为0.1μm。再有，为了容易看图起见，在图12中省略这些层间氧化膜58及BPSG膜59。
再有，接触点54、56与半导体衬底1通过构成它们的元件间形成的共价键进行结合。因而，通过提高半导体衬底1的表面的清洁度，可谋求提高结合强度。
如图14所示，在层间氧化膜58中形成槽60。在图14中示出了用BPSG膜59封住槽60的上部的情况。图15示出了形成图14中示出的BPSG膜59之前的半导体集成电路的上表面。在用BPSG膜59覆盖之前，图14中示出的空洞57经由槽60与外部相通。如下面所述，槽60是为了形成空洞57而设置的，但通过用BPSG膜59进行平坦化，可再在上层形成布线层等。
这样，通过设置空洞57，如图13所示，只用空气充满位于字线52和位线53之间、而且位于从半导体衬底1算起的规定的距离的层状的空间200，空间200有助于字线52和位线53的绝缘。在空间200的附近没有接触点54、56，字线52和位线53之间的布线间电容成为问题，但与以往相比降低了字线52和位线53之间的布线间电容，可谋求提高半导体集成电路的工作速度。此外，位线53间的布线电容也由于槽60而降低。
在上述的实施例3的说明中，在半导体衬底1与位线53之间只存在空洞57，但如图16所示，在半导体衬底1上也可有绝缘膜61，它起到与上述的实施例3相同的效果。再有，该绝缘膜61起到将接触点54、56固定在半导体衬底1上的辅助的作用。此外，利用绝缘膜61可防止半导体衬底1被构成位线53的材料所污染。
其次，使用图17和图18说明图13和图14中示出的空洞57的形成方法。如图17和图18中所示，在形成空洞57的部分中形成了水溶性玻璃62的层。如果，将该半导体集成电路浸在水中，则从图17的槽60将水溶性玻璃62溶解出来。如果全部除去在层间氧化膜58下设置的水溶性玻璃62，则在水溶性玻璃62存在处形成空洞57。由于图18中示出的水溶性玻璃62与图17中示出的水溶性玻璃62相接，故图18中示出的水溶性玻璃62也通过槽60被除去。
以下说明用于得到图18中示出的结构的制造工序。在形成了字线52后，淀积水溶性玻璃62，用CMP法使水溶性玻璃62平坦化。在对水溶性玻璃62上形成的掩模进行了图形刻蚀后，通过各向异性刻蚀除去水溶性玻璃62的一部分，形成用于形成的接触节点的孔。其后，例如淀积掺杂多晶硅，在上述孔中充填掺杂多晶硅。将残留的水溶性玻璃62作为中止层，用CMP法使掺杂多晶硅平坦化。其次，例如淀积钨W或钛Ti等金属，形成金属膜。在金属膜上形成掩模，进行掩模的图形刻蚀，利用刻蚀形成金属布线。最后如果淀积氧化膜58，则可得到图18中示出的结构。
再有，在水溶性玻璃中，有掺了B2O3的BSG(硼硅玻璃)。水溶性玻璃62的膜通过下述方法形成：例如流过SiH4、O2的混合气体，在该气氛中在约400℃～500℃下加热分解BO3(C2H5O)3(三乙氧基硼酸盐)或BO2(C2H3O)3(三甲氧基硼酸盐)。
实施例4
在实施例3的半导体集成电路中，在半导体衬底1和位线53之间设置了空洞57，但也可在位线53和在其上形成的布线之间设置空洞。
图19是示出具有上述结构的实施例4的半导体集成电路的剖面结构的典型图。在图19中，与图13相同的符号的部分相当于图13的相同符号的部分。如图19所示，在位线53上形成了具有约0.2μm的厚度的氧化膜65。在氧化膜65上形成了高度约0.3μm的空洞66。在氧化膜65上夹住空洞66形成了金属布线67。该金属布线67的厚度约为0.2μm。在金属布线67上形成了具有约0.05μm的厚度的氧化膜68。
由于在位线53和金属布线67之间存在空洞66，故利用在位线53和金属布线67之间且离开半导体衬底1规定的距离的层状空间201来降低布线间电容，起到与实施例3相同的效果。金属布线67用与位线53电连接的钨栓75来支撑。在图19中只画出一个钨栓75，但在图示省略的部分中存在多个钨栓75。于是，以机械方面也稳定的方式，用钨栓75支撑金属布线67。
通过与实施例3的半导体集成电路中形成的空洞57相同的制造方法来形成空洞66。
实施例5
在实施例4中，关于在全部布线间的层间氧化膜中形成空洞的情况进行了说明，但在布线间的层间氧化膜的一部分中形成空洞的情况下，可知虽然其效果较小，但仍有效果。实施例5的半导体集成电路的制造方法是在层间氧化膜的一部分中形成空洞的情况的简单的制造方法。
图20～图22是示出在布线间的层间氧化膜的一部分中形成空洞的制造方法的典型图。在图20～图22中，与图19相同的符号的部分相当于图19的相同符号的部分。如图20所示，在位线53上形成了具有约0.5μm的厚度的层间氧化膜69，此外，在层间氧化膜69上形成了具有约0.5μm的厚度的BPSG膜70。在该层间氧化膜69和BPSG膜70中形成了宽度约为0.15μm的平面形状的槽71。
如图21所示，通过对BPSG膜70进行回流，封住在BPSG膜70中形成的槽71。此时，设定尽可能不使BPSG进入层间氧化膜69的槽71内的条件，例如实施例2中示出的条件。其次，通过进行回流(reflow)，进行在表面上形成了凹凸的BPSG膜70的平坦化(图22)。如图23所示，淀积金属布线72。通过以上的工艺，简单地形成用于降低金属布线72和位线53之间的布线间电容的空洞73。
实施例6
图24是示出实施例6的半导体器件的平面构成的布局图。在图25中示出使图24的字线80的D-D线的剖面露出的斜视图，在图26中示出使E-E线的剖面露出的斜视图。如图25和图26所示，在侧壁隔离物81与层叠体83之间有空洞82。通过空洞82来防止来自外部的应力直接传到层叠体83上，预期能缓和层叠体83的周边部的应力。如果将大的应力加到栅端(层叠体83的周边部)，则因产生缺陷及界面能级，故产生MOS晶体管关断时的漏泄电流增加的问题。此外，由于在LDD结构中杂质浓度低的源/漏区89与栅电极85之间形成空洞82，故可减少源·栅间电容及漏·栅间电容。通过这些电容的减少，可提高MOS晶体管的工作速度。
如以上所述，由于在在侧壁隔离物81与层叠体83之间存在空洞82，可提高MOS晶体管的特性，但由于只在侧壁隔离物81中其厚度较薄，故难以设置以自对准方式形成的源/漏区88、89的杂质浓度之差。
使用图27～图29说明关于既形成空洞82又容易地形成LDD结构用的制造方法，其次使用图30和图31说明在该制造方法中如何实现容易地形成LDD结构的工序。
首先，如图27所示，在半导体衬底1上层叠具有约0.01μm的厚度的栅氧化膜84、具有约0.1μm的厚度的多晶硅栅电极85、具有约0.03μm的厚度的硅化钨膜86、具有约0.02μm的厚度的TEOS(四乙氧基原硅酸盐)膜87、具有约0.02μm的厚度的水溶性玻璃膜95、约0.02μm的厚度的氮化膜96，形成带状的层叠体83。该层叠体83的宽度约为0.1μm。在层叠体83上淀积厚度约为0.06μm的水溶性玻璃，以氮化膜96为掩模，使用反应离子刻蚀装置，用各向异性刻蚀法除去约0.07μm的水溶性玻璃，形成作为第1侧壁隔离物的水溶性玻璃制的隔离物。
在该水溶性玻璃制的隔离物上使用使SiH2Cl2及NH3的气体反应的减压CVD装置来淀积氮化膜。该淀积的条件是：压力为0.2～0.5Torr，温度为600℃～700℃。其后，使用反应离子刻蚀装置对氮化膜进行各向异性刻蚀，形成第2侧壁隔离物81，以便覆盖水溶性玻璃制的隔离物90(参照图28)。
如图29所示，除去侧壁隔离物81的一部分，形成具有约0.2～1μm的长度的窗口91。该窗口91的形成可通过使用经图形刻蚀的掩模以刻蚀方式除去侧壁隔离物81的一部分来进行。如果按原样浸在水中，则通过该窗口91，水溶性玻璃制的隔离物90被溶解而被除去。此外，将该窗口91的配置位置设定在除图24中示出的有源半导体区50以外的部位上。
图30示出了在图27中示出的层叠体83形成后，以层叠体83作为掩模形成了杂质浓度低的源/漏区89的部位。
在图31或图32中示出的状态下，即存在隔离物90或隔离物81、90两者的状态下注入离子99，形成杂质浓度高的源/漏区88。
在形成水溶性玻璃制的隔离物90、没有形成图32中示出的侧壁隔离物81的状态下，即在图31中示出的状态下注入离子的情况下，可防止侧壁隔离物81的损伤。在隔离物81、90两者都存在的状态下(参照图32)注入离子99的情况下，侧壁隔离物81因离子注入而受到损伤，在侧壁隔离物81与半导体衬底1相接的部分处产生界面能级。
另一方面，在侧壁隔离物81形成前的注入的情况下，由于在离子注入后形成侧壁隔离物81，故不需要淀积侧壁隔离物81时的热处理。例如在以氮化膜为主要材料的情况下，使用减压CVD装置，在800℃的温度下形成侧壁隔离物81。此外，在TEOS的情况下，混合臭氧和TEOS，使用常压CVD装置形成侧壁隔离物81。TEOS的热分解温度是约700℃，但通过使用氧化能力强的臭氧，可将形成温度下降到约400℃。
由于不需要热处理，不会引起被注入的离子的热扩散，故在制造尺寸小的器件方面容限(margin)可取得较大。由于在这种情况下除去水溶性玻璃制的隔离物90，故可防止因该部分的影响而引起的界面能级的产生。
以上关于LDD结构的晶体管进行了说明，但当然也适用于DDD(双掺杂漏Double Doped Drain)结构(参照图40)、埋入沟道(Buriedchannel)结构(参照图41)、袋状(pocket)注入层位于LDD层、DDD层的内侧的结构(参照图42)。在图42中用符号200示出的区域是袋状注入层。相对于形成n-层201时的栅电极结构，例如以倾斜35度的方式旋转注入硼，形成袋状注入层200。
此外，可应用氮化膜以外的材料作为侧壁81的材料，当然使用TEOS、SiO2、多晶硅等其它材料来形成侧壁81也具有同样的效果。再者，侧壁81也可以具有TEOS/Si3N4的2层结构。
实施例7
其次，使用图33说明实施例7的半导体器件。在图33中，示出了下述的一种MOS晶体管，该MOS晶体管具备：在半导体衬底1中形成的源/漏区100、101；在半导体衬底1上形成的栅氧化膜102；在栅氧化膜102上形成的多晶硅栅电极103；在栅电极103上形成的硅化钛104a；以及在栅氧化膜102、栅电极103和硅化物104a的侧壁形成的侧壁隔离物105。
本实施例7的半导体器件的特征在于，在硅化钛104a的内部具有空洞106。
在栅电极103上的硅化钛104a中形成的空洞106，使成为降低经过沟道内移动的载流子的迁移率的原因的栅端部的应力得到缓和。通过使载流子的迁移率不因应力而降低，可得到驱动力高的晶体管。此外，由于在硅化钛104a形成时包含于多晶硅栅电极103中的杂质被取入到硅化钛104a中，故使多晶硅变成耗尽层。由于该原因，晶体管的阈值电压发生偏差，但由于硅化钛104a具有空洞，故杂质的取入变少，故该偏差也变小。
使用图34和图35说明图33中示出的MOS晶体管的制造方法。首先，在半导体衬底1上淀积厚度约为0.01μm的氧化膜、厚度约为0.05μm的掺杂多晶硅膜、及厚度约为0.05μm的氮化膜，如果对其进行图形刻蚀，则形成由栅氧化膜102、多晶硅栅电极103和氮化膜107构成的层叠体。该层叠体的宽度约为0.1μm。以该层叠体为掩模，例如注入砷离子，以自对准的方式形成杂质浓度低的源/漏区101。其次，在淀积氧化膜后，用各向异性刻蚀法除去该氧化膜，留下侧壁隔离物105。其后，以该侧壁隔离物105为掩模，例如注入磷离子，以自对准的方式形成杂质浓度高的源/漏区100(参照图34)。
其次，用刻蚀法除去图34中示出的氮化膜107，在半导体衬底1的整个主面上淀积例如钛(参照图35)。在钛的情况下，如果栅长在约0.5μm以下，则由于用箭头110示出的开口宽度(除去了氮化膜107的空间的宽度)较小，故使用钛的氯化物(TiCl4)等气体，利用CVD装置，在300℃的温度下，经过40分钟淀积0.02μm的膜厚，可在栅电极103上进行形成空洞106那样的淀积。
如果用RTA法对图35中示出的半导体器件进行热处理，则与硅接触的钛引起化学反应，形成硅化钛104a、104b。由于钛不与氧化硅膜及氮化硅膜反应，故以自对准的方式在晶体管的栅电极103和源/漏区100上形成硅化钛104a、104b。如果用刻蚀除去残留在氧化膜上的未反应的钛，则因为硅化钛104a、104b是电阻低的物质，故可实现电阻低的栅电极103和源/漏。
此外，在上述实施例中，使用了钛作为形成空洞的金属膜，但使用Ni、W、Co等高熔点金属，也可得到同样的效果。
如以上所述，按照与本发明的第1方面有关的半导体集成电路，具有下述效果：用充填在隔离槽中的SiOF消除悬挂键，减少了在用隔离槽分离的元件间流动的漏泄电流。
按照与本发明的第2方面有关的半导体集成电路，具有下述效果：由于SiOF的相对介电常数比二氧化硅小，故可提高隔离槽的元件分离特性。
按照与本发明的第3方面有关的半导体集成电路，具有下述效果：能用氧化膜来保护隔离槽，同时能减少在氧化膜与半导体衬底之间产生的悬挂键，减少元件间的漏泄电流。
按照与本发明的第4方面有关的半导体集成电路的制造方法，具有下述效果：在回流玻璃的回流时，使回流玻璃向槽中的侵入不达到槽的底面，能简单地在回流玻璃与槽底面之间形成空洞。
按照与本发明的第5方面有关的半导体集成电路的制造方法，具有下述效果：由于硼磷硅玻璃容易悬垂，故能缓和制造条件。
按照与本发明的第6方面有关的半导体集成电路，具有下述效果：能通过用规定的气体充满的层状空间来降低第1布线与第2布线之间的电容，能提高半导体集成电路的工作速度。
按照与本发明的第7方面有关的半导体集成电路，具有下述效果：由于具有多条位线和字线，这些位线和字线的重叠增多，故可提高工作速度。
按照与本发明的第8方面有关的半导体集成电路的制造方法，具有下述效果：能通过回流玻璃的回流容易地在槽中形成空洞。
按照与本发明的第9方面有关的半导体器件的制造方法，具有下述效果：由于除去了因杂质的导入而受到损伤的第1侧壁隔离物，故可防止因第1侧壁隔离物的损伤而引起的半导体器件的特性的恶化。
按照与本发明的第10方面有关的半导体器件的制造方法，具有下述效果：能防止第2侧壁隔离物形成时的杂质的扩散，能容易地实现装置的小型化。
按照与本发明的第11方面有关的半导体器件的制造方法，具有下述效果：不使第2侧壁隔离物受到杂质导入时的损伤，可防止半导体器件的特性的恶化。
按照与本发明的第12方面有关的半导体器件，具有下述效果：由于通过空洞与层叠体隔离的侧壁隔离物不将来自外部的应力传递给层叠体，进而不传递给栅电极，故可减少半导体器件关断时的漏泄电流。
按照与本发明的第13方面有关的半导体器件的制造方法，具有下述效果：能减少多晶硅在形成硅化物上被硅化物取入的杂质，能减小晶体管的阈值电压的离散性。
按照与本发明的第14方面有关的半导体器件的制造方法，具有能在金属膜中容易地形成空洞的效果。
按照与本发明的第15方面有关的半导体器件，具有下述效果：由于在硅化物层中形成了空洞，故可缓和加在栅电极上的应力，减少因应力而产生的缺陷及界面能级，可减少半导体器件关断时的漏泄电流。

Claims (15)

1．一种半导体集成电路，其特征在于：
具备：
具有规定的主面的半导体衬底；
在所述规定的主面上设置的多个元件；以及
在所述规定的主面上设置的用于分离所述多个元件间的隔离槽，
用氟化物充填所述隔离槽。
2．如权利要求1所述的半导体集成电路，其特征在于：所述氟化物是SiOF。
3．如权利要求1或权利要求2所述的半导体集成电路，其特征在于：在所述隔离槽的内壁上还具备对所述半导体衬底进行氧化而形成的氧化膜。
4．一种半导体集成电路的制造方法，其特征在于，具备：
在设置多个元件的半导体衬底的主面上形成绝缘膜的工序；
在所述绝缘膜上形成回流玻璃的工序；
为了分离所述多个元件，在所述主面上贯通所述回流玻璃和所述绝缘膜，在半导体衬底内部形成具有底面的隔离槽的工序；以及
使所述回流玻璃回流，在所述底面的上方封住所述隔离槽的工序。
5．如权利要求4所述的半导体集成电路的制造方法，其特征在于：所述回流玻璃是硼磷硅玻璃。
6．一种半导体集成电路，其特征在于：
具备：
具有规定的主面的半导体衬底；
在所述半导体衬底的上方设置的第1布线；
在所述半导体衬底与所述第1布线之间设置的第2布线；以及与所述第2布线隔离而设置的、用于在所述半导体衬底上支撑所述第1布线的支撑体，
只用充满层状空间的规定的气体对所述第1布线和所述第2布线进行绝缘，该层状空间位于所述第1布线和所述第2布线之间，而且位于离所述规定的主面的规定的距离处。
7．如权利要求6所述的半导体集成电路，其特征在于：
所述第1布线是多条位线，
所述第2布线是多条字线。
8．一种半导体集成电路的制造方法，其特征在于，具备：
在第1布线层的上部形成层间膜的工序；
在所述层间膜上形成回流玻璃膜的工序；
相对于所述层间膜和所述回流玻璃膜垂直地形成多个槽的工序；
使所述回流玻璃膜回流，在所述多个槽中形成空洞的工序；
使回流后的所述回流玻璃膜变得平坦的工序；以及
在平坦后的所述回流玻璃膜上形成第2布线层的工序。
9．一种半导体器件的制造方法，其特征在于，具备：
在半导体衬底的规定的主面上形成栅电极的工序；
形成第1侧壁隔离物以便覆盖所述栅电极的工序；
形成覆盖所述第1侧壁隔离物且与所述半导体衬底相接的第2侧壁隔离物的工序；
以所述栅电极和所述第1侧壁隔离物为掩模，将杂质导入到所述半导体衬底中，形成源和漏的工序；以及
除去所述第1侧壁隔离物的工序。
10．如权利要求9所述的半导体器件的制造方法，其特征在于：形成所述源和漏的工序中将所述第1和第2侧壁隔离物两者作为掩模。
11．如权利要求9所述的半导体器件的制造方法，其特征在于：形成所述源和漏的工序中只将所述第1侧壁隔离物作为掩模。
12．一种半导体器件，其特征在于：
具备：
具有规定的主面的半导体衬底；
层叠在所述主面上的、包含栅电极的层叠体；以及
覆盖所述层叠体的圆顶状的侧壁隔离物，
所述侧壁隔离物用空洞与所述层叠体隔离。
13．一种半导体器件的制造方法，其特征在于，具备：
准备具有规定的主面的半导体衬底的工序；
在所述规定的主面上形成栅绝缘膜的工序；
在所述栅绝缘膜上形成多晶硅膜的工序；
在所述多晶硅膜上形成具有空洞的金属膜的工序；以及
使所述多晶硅膜与所述金属膜反应形成硅化物的工序。
14．如权利要求13所述的半导体器件的制造方法，其特征在于：
还具备在所述半导体衬底的所述规定的主面上的所述栅绝缘膜、所述多晶硅膜和所述金属膜的侧壁上形成比所述金属膜高的所述侧壁隔离物的工序，
形成所述金属膜的工序包括在包围所述侧壁隔离物和所述多晶硅膜的凹部中淀积所述金属膜的工序。
15．一种半导体器件，其特征在于：
具备：
具有规定的主面的半导体衬底；
在所述规定的主面上设置的栅绝缘膜；
在所述栅绝缘膜上设置的多晶硅膜；以及
在所述多晶硅膜上设置的硅化物膜，
所述硅化物膜具有空洞。
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