JP3039350B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3039350B2 JP3039350B2 JP8004470A JP447096A JP3039350B2 JP 3039350 B2 JP3039350 B2 JP 3039350B2 JP 8004470 A JP8004470 A JP 8004470A JP 447096 A JP447096 A JP 447096A JP 3039350 B2 JP3039350 B2 JP 3039350B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に素子間を絶縁分離するトレンチを有す
る半導体装置の製造方法に関する。
方法に関し、特に素子間を絶縁分離するトレンチを有す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置のトレンチの埋設方法
(以下“従来法”という)について、図５及び図６を参照
して説明する。なお、図５は、工程Ａ〜工程Ｂからなる
従来法の工程順断面図であり、図６は、図５工程Ｂに続
く工程Ｃ〜工程Ｄからなる工程順断面図である。
(以下“従来法”という)について、図５及び図６を参照
して説明する。なお、図５は、工程Ａ〜工程Ｂからなる
従来法の工程順断面図であり、図６は、図５工程Ｂに続
く工程Ｃ〜工程Ｄからなる工程順断面図である。
【０００３】従来法は、まず図５工程Ａに示すように、
半導体基板31に、素子領域を電気的に絶縁分離するため
にトレンチ32を開口し、表面を薄く酸化して膜厚500Å
の二酸化シリコン膜33を形成した後、ＬＰＣＶＤ法にて
膜厚1200Åの窒化シリコン膜34を形成する。
半導体基板31に、素子領域を電気的に絶縁分離するため
にトレンチ32を開口し、表面を薄く酸化して膜厚500Å
の二酸化シリコン膜33を形成した後、ＬＰＣＶＤ法にて
膜厚1200Åの窒化シリコン膜34を形成する。
【０００４】次に、同じく工程Ａに示すように、ＬＰＣ
ＶＤ法によってテトラエトキシシラン(以下“TEOS”と
略記する))を原料とし、ホウ素及びリンを含んだガラス
膜(以下“TEOS−BPSG膜”と略記する)35を膜厚15,000Å
形成してトレンチを完全に埋設し、続いて、温度1000℃
で窒素と酸素の混合気体雰囲気中で熱処理を行う。
ＶＤ法によってテトラエトキシシラン(以下“TEOS”と
略記する))を原料とし、ホウ素及びリンを含んだガラス
膜(以下“TEOS−BPSG膜”と略記する)35を膜厚15,000Å
形成してトレンチを完全に埋設し、続いて、温度1000℃
で窒素と酸素の混合気体雰囲気中で熱処理を行う。
【０００５】次に、図５工程Ｂに示すように、トレンチ
部以外の領域に形成されたTEOS−BPSG膜35を、バッファ
−ド弗酸を用いた等方性ウエットエッチングによって除
去する。このとき、エッチング後のトレンチ部の段差が
大きくなりすぎないようにする必要がある。その後、図
６工程Ｃに示すように、トレンチ部の段差を平坦化する
ため、塗布・焼成法によるリンを含んだガラス膜(以下
“塗布PSG膜”と略記する)38を形成する。
部以外の領域に形成されたTEOS−BPSG膜35を、バッファ
−ド弗酸を用いた等方性ウエットエッチングによって除
去する。このとき、エッチング後のトレンチ部の段差が
大きくなりすぎないようにする必要がある。その後、図
６工程Ｃに示すように、トレンチ部の段差を平坦化する
ため、塗布・焼成法によるリンを含んだガラス膜(以下
“塗布PSG膜”と略記する)38を形成する。
【０００６】最後に、図６工程Ｄに示すように、トレン
チ部以外の領域に形成された塗布PSG膜38及び窒化シリ
コン膜34を、それぞれバッファ−ド弗酸及び熱リン酸を
用いた等方性ウエットエッチングによって除去する。
チ部以外の領域に形成された塗布PSG膜38及び窒化シリ
コン膜34を、それぞれバッファ−ド弗酸及び熱リン酸を
用いた等方性ウエットエッチングによって除去する。
【０００７】
【発明が解決しようとする課題】上記従来法では、TEOS
−BPSG膜35をエッチングした後(図５工程Ｂの段階)のト
レンチ部の段差が4,000Åを越えると、その後の塗布PSG
膜38を形成するときに(図６工程Ｃの段階)クラックが発
生しやすくなる。
−BPSG膜35をエッチングした後(図５工程Ｂの段階)のト
レンチ部の段差が4,000Åを越えると、その後の塗布PSG
膜38を形成するときに(図６工程Ｃの段階)クラックが発
生しやすくなる。
【０００８】この塗布PSG膜38にクラック39が発生した
例を図７(Ａ)に示す。一旦クラック39が発生すると、そ
の後バッファ−ド弗酸によってトレンチ部以外の領域に
ある塗布PSG膜38を除去する際(図６工程Ｄの段階)、ク
ラック39の部分も同時にエッチングされ、このため、ク
ラック39の幅が大きく増幅されるようになる。
例を図７(Ａ)に示す。一旦クラック39が発生すると、そ
の後バッファ−ド弗酸によってトレンチ部以外の領域に
ある塗布PSG膜38を除去する際(図６工程Ｄの段階)、ク
ラック39の部分も同時にエッチングされ、このため、ク
ラック39の幅が大きく増幅されるようになる。
【０００９】さらに直下にあるTEOS−BPSG膜35の一部も
エッチングされてしまうので［図７(Ｂ)（塗布PSG膜を
エッチングした後の図）参照］、クラック39が発生した
部分に大きな段差ができてしまう。そのため、後工程で
ポリシリコンで抵抗などを形成する際、この段差部でポ
リシリコンのエッチング残りによるショ−ト不良が発生
しやすくなる。
エッチングされてしまうので［図７(Ｂ)（塗布PSG膜を
エッチングした後の図）参照］、クラック39が発生した
部分に大きな段差ができてしまう。そのため、後工程で
ポリシリコンで抵抗などを形成する際、この段差部でポ
リシリコンのエッチング残りによるショ−ト不良が発生
しやすくなる。
【００１０】そこで、クラック39が発生した場合、塗布
PSG膜38の除去・再形成が必要になるが、塗布PSG膜38の
直下にTEOS−BPSG膜35があるため(図７参照)、塗布PSG
膜38のみを除去しようとしても、どうしてもその下にあ
るTEOS−BPSG膜35までエッチングされてしまう。そのた
め、エッチング後のトレンチの段差がより大きくなって
しまい、再度塗布PSG膜を形成すると、段差部にたまるP
SGの量が多くなって、より一層クラックが発生する危険
性が高くなってしまうという問題が生じ、実質的に塗布
PSG膜の再形成は困難であった。
PSG膜38の除去・再形成が必要になるが、塗布PSG膜38の
直下にTEOS−BPSG膜35があるため(図７参照)、塗布PSG
膜38のみを除去しようとしても、どうしてもその下にあ
るTEOS−BPSG膜35までエッチングされてしまう。そのた
め、エッチング後のトレンチの段差がより大きくなって
しまい、再度塗布PSG膜を形成すると、段差部にたまるP
SGの量が多くなって、より一層クラックが発生する危険
性が高くなってしまうという問題が生じ、実質的に塗布
PSG膜の再形成は困難であった。
【００１１】本発明は、上記問題点に鑑み成されたもの
であって、その目的(課題)とするところは、塗布絶縁膜
にクラックが発生しても、容易に塗布絶縁膜のみを除去
して再度塗布絶縁膜を形成することができる半導体装置
の製造方法を提供することにある。
であって、その目的(課題)とするところは、塗布絶縁膜
にクラックが発生しても、容易に塗布絶縁膜のみを除去
して再度塗布絶縁膜を形成することができる半導体装置
の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】そこで本発明は、半導体
基板上に形成される素子を絶縁分離するトレンチを備え
た半導体装置の製造方法において、前記半導体基板に前
記トレンチを形成する工程と、前記トレンチ内を埋め尽
くすように全面にリン及び／又はホウ素を含む第１の絶
縁膜を堆積する工程と、等方正エッチングにより前記第
１の絶縁膜を全面エッチングして前記トレンチ以外の領
域の第１の絶縁膜を除去する工程と、全面に第２の絶縁
膜を形成する工程と、前記第２の絶縁膜の全面に塗布絶
縁膜を形成する工程と、その後前記塗布絶縁膜および前
記第２の絶縁膜を順次エッチバックして平坦化処理を行
う工程とを有し、前記塗布絶縁膜を形成する工程により
形成された塗布絶縁膜にクラックが発生した場合は、前
記塗布絶縁膜に対するエッチング速度よりも前記第２の
絶縁膜に対するエッチング速度の方が小さいエッチング
液を用いて前記塗布絶縁膜を優先的に除去するようにし
たものである。尚、前記第２の絶縁膜が多層構造であっ
てもよい。
基板上に形成される素子を絶縁分離するトレンチを備え
た半導体装置の製造方法において、前記半導体基板に前
記トレンチを形成する工程と、前記トレンチ内を埋め尽
くすように全面にリン及び／又はホウ素を含む第１の絶
縁膜を堆積する工程と、等方正エッチングにより前記第
１の絶縁膜を全面エッチングして前記トレンチ以外の領
域の第１の絶縁膜を除去する工程と、全面に第２の絶縁
膜を形成する工程と、前記第２の絶縁膜の全面に塗布絶
縁膜を形成する工程と、その後前記塗布絶縁膜および前
記第２の絶縁膜を順次エッチバックして平坦化処理を行
う工程とを有し、前記塗布絶縁膜を形成する工程により
形成された塗布絶縁膜にクラックが発生した場合は、前
記塗布絶縁膜に対するエッチング速度よりも前記第２の
絶縁膜に対するエッチング速度の方が小さいエッチング
液を用いて前記塗布絶縁膜を優先的に除去するようにし
たものである。尚、前記第２の絶縁膜が多層構造であっ
てもよい。
【００１３】
【００１４】
【発明の実施の形態】本発明は、エッチング液を用いて
クラックの入った塗布絶縁膜を除去するために、そのエ
ッチング液に対して塗布絶縁膜のエッチング速度よりも
小さいエッチング速度を持つ絶縁膜を第１の絶縁膜と塗
布絶縁膜の間に形成しておく。これにより、第１の絶縁
膜をエッチングすることなくクラックの入った塗布絶縁
膜のみを除去できるので、塗布絶縁膜を再度形成し直す
ことができる。
クラックの入った塗布絶縁膜を除去するために、そのエ
ッチング液に対して塗布絶縁膜のエッチング速度よりも
小さいエッチング速度を持つ絶縁膜を第１の絶縁膜と塗
布絶縁膜の間に形成しておく。これにより、第１の絶縁
膜をエッチングすることなくクラックの入った塗布絶縁
膜のみを除去できるので、塗布絶縁膜を再度形成し直す
ことができる。
【００１５】
【実施例】次に、本発明の実施例について、図面を参照
して詳細に説明するが、本発明は、以下の実施例にのみ
限定されるものではなく、前記した本発明の要旨を逸脱
しない限り種々の変形、変更が可能である。
して詳細に説明するが、本発明は、以下の実施例にのみ
限定されるものではなく、前記した本発明の要旨を逸脱
しない限り種々の変形、変更が可能である。
【００１６】（実施例１）図１及び図２は、本発明に係
る半導体装置の製造方法の一実施例(実施例１)を示す図
であり、そのうち図１は、工程Ａ〜工程Ｂからなる製造
工程順縦断面図であり、図２は、図１工程Ｂに続く工程
Ｃ〜工程Ｄからなる製造工程順縦断面図である。
る半導体装置の製造方法の一実施例(実施例１)を示す図
であり、そのうち図１は、工程Ａ〜工程Ｂからなる製造
工程順縦断面図であり、図２は、図１工程Ｂに続く工程
Ｃ〜工程Ｄからなる製造工程順縦断面図である。
【００１７】本実施例１では、まず図１工程Ａに示すよ
うに、半導体基板11に、素子領域を電気的に絶縁分離す
るためにトレンチ12を開口し、表面を薄く酸化して膜厚
500Åの二酸化シリコン膜13を形成した後、ＬＰＣＶＤ
法にて膜厚1200Åの第１の窒化シリコン膜14を形成す
る。
うに、半導体基板11に、素子領域を電気的に絶縁分離す
るためにトレンチ12を開口し、表面を薄く酸化して膜厚
500Åの二酸化シリコン膜13を形成した後、ＬＰＣＶＤ
法にて膜厚1200Åの第１の窒化シリコン膜14を形成す
る。
【００１８】次に、同じく図１工程Ａに示すように、Ｌ
ＰＣＶＤ法にて膜厚15,000ÅのTEOS−BPSG膜15を形成し
てトレンチを完全に埋設した後、温度1000℃で窒素と酸
素の混合気体雰囲気中で熱処理を行う。続いて、トレン
チ部以外の領域に形成されたTEOS−BPSG膜15をバッファ
−ド弗酸を用いた等方性ウエットエッチングによって除
去する。このとき、エッチング後のトレンチ部の段差が
4000Åを越えないようにエッチング時間を調整する。
ＰＣＶＤ法にて膜厚15,000ÅのTEOS−BPSG膜15を形成し
てトレンチを完全に埋設した後、温度1000℃で窒素と酸
素の混合気体雰囲気中で熱処理を行う。続いて、トレン
チ部以外の領域に形成されたTEOS−BPSG膜15をバッファ
−ド弗酸を用いた等方性ウエットエッチングによって除
去する。このとき、エッチング後のトレンチ部の段差が
4000Åを越えないようにエッチング時間を調整する。
【００１９】次に、図１工程Ｂに示すように、ＬＰＣＶ
Ｄ法にて膜厚1200Åの第２の窒化シリコン膜17を形成
し、その後、図２工程Ｃに示すように、トレンチ部の段
差を平坦化するため塗布PSG膜18を形成する。
Ｄ法にて膜厚1200Åの第２の窒化シリコン膜17を形成
し、その後、図２工程Ｃに示すように、トレンチ部の段
差を平坦化するため塗布PSG膜18を形成する。
【００２０】最後に、図２工程Ｄに示すように、四弗化
炭素(CF4)と酸素(O2)を用いた異方性ドライエッチング
によって、塗布PSG膜18、上層の第２の窒化シリコン膜1
7、下層の第１の窒化シリコン膜14の順にエッチバック
を行う。
炭素(CF4)と酸素(O2)を用いた異方性ドライエッチング
によって、塗布PSG膜18、上層の第２の窒化シリコン膜1
7、下層の第１の窒化シリコン膜14の順にエッチバック
を行う。
【００２１】ここで、本実施例１による作用効果につい
て、図３を参照して説明する。なお、図３は、実施例１
による作用効果を説明する図であって、そのうち(Ａ)
は、塗布PSG膜にクラックが発生した場合を示す図であ
り、(Ｂ)は塗布PSG膜を除去した後の図である。
て、図３を参照して説明する。なお、図３は、実施例１
による作用効果を説明する図であって、そのうち(Ａ)
は、塗布PSG膜にクラックが発生した場合を示す図であ
り、(Ｂ)は塗布PSG膜を除去した後の図である。
【００２２】この実施例１において、塗布PSG膜18とTEO
S−BPSG膜15との間に第２の窒化シリコン膜17が存在す
るが、この第２の窒化シリコン膜17のバッファ−ド弗酸
に対するエッチング速度は、塗布PSG膜18のエッチング
速度に比べると非常に小さいため、図３(Ａ)に示すよう
に、仮に塗布PSG膜18にクラック19が生じても、バッフ
ァ−ド弗酸にてこの塗布PSG膜18のみを除去することが
可能である［図３(Ｂ)参照］。従って、この段階から前
掲の図２工程Ｃにより再度塗布PSG膜18を形成すること
が可能である。
S−BPSG膜15との間に第２の窒化シリコン膜17が存在す
るが、この第２の窒化シリコン膜17のバッファ−ド弗酸
に対するエッチング速度は、塗布PSG膜18のエッチング
速度に比べると非常に小さいため、図３(Ａ)に示すよう
に、仮に塗布PSG膜18にクラック19が生じても、バッフ
ァ−ド弗酸にてこの塗布PSG膜18のみを除去することが
可能である［図３(Ｂ)参照］。従って、この段階から前
掲の図２工程Ｃにより再度塗布PSG膜18を形成すること
が可能である。
【００２３】さらに、TEOS−BPSG膜15上に第２の窒化シ
リコン膜17を形成することにより、段差部に塗布PSG膜1
8のたまる量が少なくなるので、クラックの発生を低減
することができる。
リコン膜17を形成することにより、段差部に塗布PSG膜1
8のたまる量が少なくなるので、クラックの発生を低減
することができる。
【００２４】（実施例２）図４は、本発明に係る半導体
装置の製造方法の他の実施例(実施例２)を示す工程Ａ〜
工程Ｃからなる製造工程順縦断面図である。
装置の製造方法の他の実施例(実施例２)を示す工程Ａ〜
工程Ｃからなる製造工程順縦断面図である。
【００２５】本実施例２では、まず図４工程Ａに示すよ
うに、半導体基板21にトレンチ22を開口し、二酸化シリ
コン膜23，第１の窒化シリコン膜24，TEOS−BPSG膜25を
形成した後、トレンチ部以外の領域にあるTEOS−BPSG膜
25をバッファ−ド弗酸を用いて除去する。次に、同じく
図４工程Ａに示すように、常圧ＣＶＤ法にて膜圧4000〜
5000Åの第２の二酸化シリコン膜26を形成し、続いて、
ＬＰＣＶＤ法にて膜圧1000Åの第２の窒化シリコン膜27
を形成する。
うに、半導体基板21にトレンチ22を開口し、二酸化シリ
コン膜23，第１の窒化シリコン膜24，TEOS−BPSG膜25を
形成した後、トレンチ部以外の領域にあるTEOS−BPSG膜
25をバッファ−ド弗酸を用いて除去する。次に、同じく
図４工程Ａに示すように、常圧ＣＶＤ法にて膜圧4000〜
5000Åの第２の二酸化シリコン膜26を形成し、続いて、
ＬＰＣＶＤ法にて膜圧1000Åの第２の窒化シリコン膜27
を形成する。
【００２６】その後、図４工程Ｂに示すように、トレン
チ部の段差を平坦化するため塗布PSG膜28を形成する。
最後に、図４工程Ｃに示すように、四弗化炭素(CF4)と
酸素(O2)を用いた異方性ドライエッチングによって、塗
布PSG膜28，第２の窒化シリコン膜27，第２の二酸化シ
リコン膜26，第１の窒化シリコン膜24の順にエッチバッ
クを行う。
チ部の段差を平坦化するため塗布PSG膜28を形成する。
最後に、図４工程Ｃに示すように、四弗化炭素(CF4)と
酸素(O2)を用いた異方性ドライエッチングによって、塗
布PSG膜28，第２の窒化シリコン膜27，第２の二酸化シ
リコン膜26，第１の窒化シリコン膜24の順にエッチバッ
クを行う。
【００２７】この実施例２においては、塗布PSG膜28とT
EOS−BPSG膜25との間に存在する絶縁膜は、第２の窒化
シリコン膜27と第２の二酸化シリコン膜26との二層構造
になっているが、塗布PSG膜28に接している方の絶縁膜
は第２の窒化シリコン膜27であるため、塗布PSG膜28に
クラックが発生しても、容易にこの塗布PSG膜28を除去
することができ、再形成させることができる。さらに、
二層構造の絶縁膜全体の膜圧を厚くすることで、段差部
の領域が狭くなり、塗布PSG膜28がたまり難くなり、表
面をより平坦にすることができる(図４工程Ｃ参照)。
EOS−BPSG膜25との間に存在する絶縁膜は、第２の窒化
シリコン膜27と第２の二酸化シリコン膜26との二層構造
になっているが、塗布PSG膜28に接している方の絶縁膜
は第２の窒化シリコン膜27であるため、塗布PSG膜28に
クラックが発生しても、容易にこの塗布PSG膜28を除去
することができ、再形成させることができる。さらに、
二層構造の絶縁膜全体の膜圧を厚くすることで、段差部
の領域が狭くなり、塗布PSG膜28がたまり難くなり、表
面をより平坦にすることができる(図４工程Ｃ参照)。
【００２８】
【発明の効果】本発明は、以上詳記したとおり、塗布絶
縁膜の下に、使用するエッチング液に対するエッチング
速度が塗布絶縁膜よりはるかに小さい絶縁膜を形成する
ことを特徴とし、これにより、仮に塗布絶縁膜にクラッ
クが発生しても、前記エッチング液を用いて容易に塗布
絶縁膜のみを除去して再度塗布絶縁膜を形成することが
できるという効果を有する。
縁膜の下に、使用するエッチング液に対するエッチング
速度が塗布絶縁膜よりはるかに小さい絶縁膜を形成する
ことを特徴とし、これにより、仮に塗布絶縁膜にクラッ
クが発生しても、前記エッチング液を用いて容易に塗布
絶縁膜のみを除去して再度塗布絶縁膜を形成することが
できるという効果を有する。
【図１】本発明に係る半導体装置の製造方法の一実施例
(実施例１)を示す工程Ａ〜工程Ｂからなる製造工程順縦
断面図。
(実施例１)を示す工程Ａ〜工程Ｂからなる製造工程順縦
断面図。
【図２】図１工程Ｂに続く工程Ｃ〜工程Ｄからなる製造
工程順縦断面図。
工程順縦断面図。
【図３】実施例１による作用効果を説明する図であっ
て、そのうち(Ａ)は、塗布PSG膜にクラックが発生した
場合を示す図であり、(Ｂ)は塗布PSG膜を除去した後の
図。
て、そのうち(Ａ)は、塗布PSG膜にクラックが発生した
場合を示す図であり、(Ｂ)は塗布PSG膜を除去した後の
図。
【図４】本発明に係る半導体装置の製造方法の他の実施
例(実施例２)を示す工程Ａ〜工程Ｃからなる製造工程順
縦断面図。
例(実施例２)を示す工程Ａ〜工程Ｃからなる製造工程順
縦断面図。
【図５】従来の半導体装置のトレンチの埋設方法につい
て説明する図であって、工程Ａ〜工程Ｂからなる工程順
縦断面図。
て説明する図であって、工程Ａ〜工程Ｂからなる工程順
縦断面図。
【図６】図５工程Ｂに続く工程Ｃ〜工程Ｄからなる工程
順縦断面図。
順縦断面図。
【図７】従来法による問題点を説明する図であって、
(Ａ)は塗布PSG膜にクラックが発生した例を示す図であ
り、(Ｂ)は塗布PSG膜をエッチングした後の図。
(Ａ)は塗布PSG膜にクラックが発生した例を示す図であ
り、(Ｂ)は塗布PSG膜をエッチングした後の図。
１１，２１，３１ 半導体基板 １２，２２，３２ トレンチ １３，２３，３３ 二酸化シリコン膜 １４，２４， − 第１の窒化シリコン膜 − ， − ，３４ 窒化シリコン膜 １５，２５，３５ ＴＥＯＳ−ＢＰＳＧ膜 − ，２６， − 第２の二酸化シリコン膜 １７，２７， − 第２の窒化シリコン膜 １８，２８，３８ 塗布ＰＳＧ膜 １９， − ，３９ クラック
Claims (2)
- 【請求項１】 半導体基板上に形成される素子を絶縁分
離するトレンチを備えた半導体装置の製造方法におい
て、 前記半導体基板に前記トレンチを形成する工程と、前記
トレンチ内を埋め尽くすように全面にリン及び／又はホ
ウ素を含む第１の絶縁膜を堆積する工程と、等方正エッ
チングにより前記第１の絶縁膜を全面エッチングして前
記トレンチ以外の領域の第１の絶縁膜を除去する工程
と、全面に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜の全面に塗布絶縁膜を形成する工程と、その後前
記塗布絶縁膜および前記第２の絶縁膜を順次エッチバッ
クして平坦化処理を行う工程とを有し、前記塗布絶縁膜
を形成する工程により形成された塗布絶縁膜にクラック
が発生した場合は、前記塗布絶縁膜に対するエッチング
速度よりも前記第２の絶縁膜に対するエッチング速度の
方が小さいエッチング液を用いて前記塗布絶縁膜を優先
的に除去することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の絶縁膜が多層構造であること
を特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8004470A JP3039350B2 (ja) | 1996-01-16 | 1996-01-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8004470A JP3039350B2 (ja) | 1996-01-16 | 1996-01-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199582A JPH09199582A (ja) | 1997-07-31 |
| JP3039350B2 true JP3039350B2 (ja) | 2000-05-08 |
Family
ID=11585020
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8004470A Expired - Fee Related JP3039350B2 (ja) | 1996-01-16 | 1996-01-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039350B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3519589B2 (ja) * | 1997-12-24 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体集積回路の製造方法 |
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