[go: up one dir, main page]

CN1471173A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1471173A
CN1471173A CNA031487114A CN03148711A CN1471173A CN 1471173 A CN1471173 A CN 1471173A CN A031487114 A CNA031487114 A CN A031487114A CN 03148711 A CN03148711 A CN 03148711A CN 1471173 A CN1471173 A CN 1471173A
Authority
CN
China
Prior art keywords
mentioned
film
dielectric film
gate electrode
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA031487114A
Other languages
English (en)
Other versions
CN1252832C (zh
Inventor
v
石塚典男
岩崎富生
֮
太田裕之
三浦英生
高橋正人
鈴木範夫
池田修二
田中英樹
美馬宏行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TRECENTI SEMICONDUCTOR Inc
Hitachi Ltd
Original Assignee
TRECENTI SEMICONDUCTOR Inc
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TRECENTI SEMICONDUCTOR Inc, Hitachi Ltd filed Critical TRECENTI SEMICONDUCTOR Inc
Publication of CN1471173A publication Critical patent/CN1471173A/zh
Application granted granted Critical
Publication of CN1252832C publication Critical patent/CN1252832C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明的目的在于提供可以有效地抑制在衬底上产生的晶体缺陷，性能良好的半导体器件和制造方法。其特征在于包括：半导体衬底，具有上述半导体衬底上形成的沟和埋入到上述沟内的埋入绝缘膜的元件隔离区，和与上述元件隔离区相邻接且形成有栅极绝缘膜和栅极绝缘膜上边的栅极电极的有源区域，上述栅极电极的至少一部分位于上述元件隔离区上边，且存在有上述栅极电极的第1元件隔离区的上述埋入绝缘膜的上侧的第1端面，位于比不存在上述栅极电极膜的第2元件隔离区的上述埋入绝缘膜的第2端面更往上边的区域。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件，特别是涉及具有具备沟和埋入到沟内的绝缘膜的元件隔离区的半导体器件。
背景技术
在MOS晶体管的栅极电极侧壁上形成有将成为侧壁的绝缘膜，向其两端注入杂质形成源极或漏极区。在源极或漏极区中，在硅衬底中，大多会发生晶体缺陷，作为防止该结晶缺陷的方法，在特开平08-97210号公报中，公开了如图8所示在栅极电极的侧面和要成为侧壁的硅氮化物膜及其下边的衬底之间存在着氧化膜的构成。
此外，可以进行数据的电写入和电擦除的非易失性半导体存储装置，由于例如可以在保持已组装到布线基板上边的原状不变的状态下进行数据的改写，便于使用，所以可以范围广阔地在那些需要存储器的各种产品中使用。
特别是一揽子电擦除型EEPROM(电可擦可编程只读存储器；以下叫做闪速存储器)，具有一揽子地电擦除存储器阵列一定范围(存储器阵列的所有存储单元或规定的存储单元群)的数据的功能。此外，闪速存储器由于是单晶体管叠层栅极构造，故对推动单元小型化和向高集成化迈进的期待也大。
单晶体管叠层栅极构造的1个非易失性存储单元(以下，简称为存储单元)基本上用1个2层栅极场效应晶体管(金属绝缘体半导体场效应晶体管；以下叫做MISFET)构成。该2层栅极MISFET，可采用在半导体衬底上边通过隧道绝缘膜设置浮置栅极电极，再在其上边通过层间膜叠层控制栅极电极的办法形成。数据的存储，可采用向上述浮置栅极电极注入电子，或从浮置栅极电极上抽出电子的办法进行。
至于闪速存储器，已公开了具有在半导体衬底上行列状配置的多个存储单元，在各列中上述多个存储单元的源极·漏极区彼此并联连接，在各行中字线进行延伸的存储器阵列构成的并联型闪速存储器的构造及其使用方法(例如，参看专利文献1：特开平08-97210号公报)。这种闪速存储器，作为‘AND型闪速存储器’的名称，也是人们所熟知的。
此处，将专利文献1和专利文献2(特开平08-279566号公报)的内容引入作为参考。
但是，本发明人发现：若使用上述众所周知的构造，则不能充分地抑制在含有源极和漏极区等的有源区域的衬底上发生的晶体缺陷。
这是因为晶体缺陷的产生并不仅仅决定于栅极电极的应力，来自其它元件隔离区的应力或基于已注入的杂质的原因也会产生不能忽视的显著影响。
此外，本发明人还发现在开发具有上述AND型闪速存储器的半导体集成电路器件时存在着以下一些问题。就是说，显然的是：随着闪速存储器的高集成化存储单元虽然被微细化，但是，同时在衬底上发生的晶体缺陷将增加，存储单元的结漏电流增大，因而将产生存储器读出不合格或数据破坏模式等的不合格。
该晶体缺陷，虽然起因于在例如已注入进杂质的区域中产生的应力、在栅极电极或元件隔离部分的形成过程中产生的应力等，但是特别是在用浅沟隔离(以下，叫做STI)构成元件隔离部分的情况下，估计在衬底上会产生许多的晶体缺陷。
STI可以采用例如在衬底上形成了浅沟之后，向该沟内埋入绝缘膜，再使其表面平坦化的办法形成。但是，在形成了STI后进行的800℃以上的热处理工序中，在沟的侧壁上会产生因氧化膜的生长而形成的体积膨胀，该体积膨胀受埋入到沟内部的绝缘膜束缚，在衬底上产生将成为晶体缺陷原因的压缩应力。
该压缩应力，由于易于集中于有源区域的宽度相对窄、图形密度相对高的地方，故在闪速存储器的情况下，在有源区域的相对宽的区域，例如有源区域的宽度比外围电路区域相对窄的存储器阵列中，晶体缺陷就产生得多，从而产生存储单元的结漏电流。
发明内容
于是，本发明的第1目的在于提供可以有效地抑制在衬底上产生的晶体缺陷的性能良好的半导体器件和制造方法。
本发明的第2目的在于提供可以抑制在闪速存储器中在衬底上产生的晶体缺陷，提高存储单元的结漏电流的裕度的技术。
为了实现上述目的，本发明的做法是使得元件隔离区中的埋入氧化膜凹陷进去。借助于此，就可以抑制衬底的晶体缺陷的产生。具体地说，可以具有以下的构成。
本发明的发明者，对在衬底上形成有元件隔离区，在元件隔离区上形成了栅极构造而且在已用高浓度向硅衬底中注入进砷或磷等的杂质的情况下，易于产生晶体缺陷的现象进行了研究。其结果是查清了这样的情况：当向衬底中注入进杂质后，在已注入进杂质的区域(杂质形成区域)上就会产生高的应力(杂质诱生应力)，该杂质诱生应力由于受在栅极构造或元件隔离形成过程中产生的应力(STI应力)的束缚而产生晶体缺陷。根据这一点，发现：可以采用减小STI应力使得不束缚该杂质应力的办法，来抑制晶体缺陷。
或者，元件隔离区是这样的隔离区：在硅衬底上边形成沟，例如，埋入埋入氧化膜。在晶体管的形成过程中，存在着许多硅衬底氧化工序。由于将成为氧化反应物的氧也将通过埋入氧化膜进行扩散，故在沟侧壁上，也会生长氧化膜。在从Si变化成SiO2时，将产生2倍的体积膨胀。由于该体积膨胀受已埋入的氧化膜束缚，故在硅衬底中就会产生高的压缩应力。为此，为了减小该压缩应力，就要使已埋入的埋入氧化膜从硅衬底表面凹陷进去。借助于此，采用减小氧化所伴随的应力的办法的就可以抑制晶体缺陷。
此外，具体地说，可以采用如下的形态。
(1)、其特征在于包括：半导体衬底，具有上述半导体衬底上形成的沟和埋入到上述沟内的埋入绝缘膜的元件隔离区，和与上述元件隔离区相邻接且形成有栅极绝缘膜和栅极绝缘膜上边的栅极电极的有源区域，上述栅极电极的至少一部分位于上述元件隔离区上边，且存在有上述栅极电极的第1元件隔离区的上述埋入绝缘膜的上侧的第1端面，位于比不存在上述栅极电极膜的第2元件隔离区的上述埋入绝缘膜的第2端面更往上边的区域。
不存在上述栅极电极的第2元件隔离区，例如，可以是位于上述第1元件隔离区周围的区域。作为上述第2元件隔离区测定的上述绝缘膜的端面，可以在距元件隔离区的沟一侧端部仅仅离开沟深的量的测定区域中测量。如果，在难于规定上述测定区域的情况下，也可以在含有被有源区域挟持着的元件隔离区的中央的区域中进行测量(例如，在元件隔离区的衬底一侧端部上已形成了比元件隔离区更低的低下部分的情况下，则可以定为避开该部分的区域)。
另外，例如，上述第1界面，是在上述埋入绝缘膜的界面之内，与位于其上边的栅极电极相对区域的界面。此外，例如，上述第2界面，是在上述埋入绝缘膜的界面之内与在其上边形成的层间绝缘膜相对区域的界面。
(2)、在(1)中，第1端面和第2端面之差比上述栅极绝缘膜的厚度还大。结果变成为在形成栅极电极的过程中，要形成在不使用本发明的情况下有可能形成的台阶量更大的台阶。作为一个例子，在这里定为栅极绝缘膜的厚度。
(3)、在(1)中，在上述有源区域中具有已与上述栅极电极对应地注入了杂质的杂质区域，第1端面和第2端面之差比从上述杂质区域中的衬底表面到杂质浓度变成为最高的深度为止的距离还大。
(4)、在(1)中，第1界面和第2界面之差大于40nm。或者，小于200nm。更为理想的是处于该范围内。
(5)、被形成为使得元件隔离区的埋入绝缘膜界面比半导体衬底更低。例如，具备：半导体衬底；具有在上述半导体衬底上边形成有栅极电极的有源区域；具有在上述半导体衬底上形成的沟和埋入到该沟内的埋入绝缘膜的元件隔离区，上述埋入绝缘膜的界面，在比已形成了上述栅极电极的半导体衬底表面更低的位置上形成。
此外，更为理想的是含有在上述(1)中所述的构成。
另外，所谓上述埋入绝缘膜的界面，可以在距上述沟底部最远的界面处进行测量。例如，是上述埋入绝缘膜的最上边的端部。或者，也可以在从上述埋入绝缘膜的元件隔离区的沟一侧端部仅仅离开沟深的量的测定区域上进行测量。如果，在难于规定上述测定区域的情况下，也可以在含有被有源区域挟持着的元件隔离区的中央的区域中进行测量。
(6)、在(5)中，在上述有源区域中具有已与上述栅极电极对应地注入了杂质的杂质区域，第1端面和第2端面之差，比从上述杂质区域中的衬底表面到杂质浓度变成为最高的深度为止的距离还大。
(7)、具备：半导体衬底；上述元件隔离区；上述栅极绝缘膜；上述有源区域和上述元件隔离区；具有位于比已淀积到上述有源区域上的上述栅极电极还往上边的上端面的层间绝缘膜，其特征在于：上述栅极电极的一部分位于上述元件隔离区上，要淀积到位于上述栅极电极的周围的上述元件隔离区上的上述层间绝缘膜的一部分，在沟底面一侧，用位于上述栅极电极的下边的上述元件隔离区的上述埋入绝缘膜的上表面形成。
作为更为具体的例子，在有源区域上边和元件隔离区上边的一部分上具备栅极电极膜和栅极绝缘膜，该元件隔离区的埋入氧化膜和该绝缘膜之间的界面，从半导体衬底表面凹陷了进去，此外，还从处于元件隔离区上边的栅极绝缘膜和埋入氧化膜之间的界面凹陷了进去。或者，元件隔离区的埋入氧化膜与该绝缘膜之间的界面从处于元件隔离区上边的栅极电极膜和埋入氧化膜之间的界面凹陷了进去，此外，还从半导体衬底表面凹陷进杂质的形成深度以上。
(8)、在(1)到(7)中，埋入氧化膜具有使用高密度(1×1010到1×1012个/cm3)的等离子体制作的HDP膜。
(9)、具备：具有位于比已淀积到元件隔离区和有源区域上的栅极电极还往上边的上端面的层间绝缘膜，其特征在于：上述栅极电极的一部分，位于上述元件隔离区上，具有其构成如下的区域：在上述元件隔离区的上述埋入绝缘膜与淀积到上述埋入绝缘膜的上边的膜相对的界面之内，存在有上述栅极电极的第1元件隔离区的第1界面，在比位于上述第1元件隔离区周围的第2元件隔离区的第2界面还高的位置上形成，配置上述栅极电极的区域的上述半导体衬底表面位于上述第1界面和第2界面之间。
(10)、具有如下工序：在半导体衬底上形成沟，向上述沟内埋入导电性比上述衬底还低的埋入绝缘膜，形成元件隔离区和与元件隔离区相邻的有源区域的工序；向上述半导体衬底上淀积栅极绝缘膜和栅极电极膜并在其上边淀积绝缘膜，进行图形化以形成栅极电极的工序；除去上述元件隔离区的上述埋入绝缘膜的一部分，在上述埋入绝缘膜的表面上，形成存在有上述栅极电极的第1区域，和在上述第1区域的周围形成且比上述第1区域还低的第2区域的工序。
(11)、在(10)中，上述第2区域的上述埋入绝缘膜，被除去的厚度大于上述绝缘膜的厚度。
(12)、在(10)中，上述第2区域的上述埋入绝缘膜，被除去的厚度大于40nm小于200nm。
(13)、具有如下工序：在半导体衬底上形成沟，向上述沟内埋入导电性比上述衬底还低的埋入绝缘膜，形成元件隔离区和与上述元件隔离区相邻的有源区域的工序；向上述半导体衬底上淀积栅极绝缘膜和栅极电极膜以及在其上边淀积绝缘膜，使之图形化以形成栅极电极的工序；向半导体衬底上边涂敷光刻胶，使之图形化以在上述元件隔离区上，在存在有上述栅极电极的第1区域上剩下光刻胶，除去不存在上述栅极电极的第2区域的光刻胶，除去上述第2区域的上述埋入绝缘膜的一部分的工序；在上述半导体衬底表面上形成热氧化膜，使杂质通过上述热氧化膜向上述半导体衬底上注入，进行退火以形成杂质区域的工序；向上述半导体衬底上淀积导电性比半导体衬底还低的绝缘膜的工序；在上述所淀积的绝缘膜的上述杂质区域的位置上开孔，形成接触孔的工序；向上述接触孔内埋入导电性比硅高的导电性材料以形成栓塞的工序。
(14)、在(13)中，上述第2区域的上述埋入绝缘膜，被除去的深度大于从上述杂质区域的衬底到上述杂质将变成为最高浓度的深度。
(15)、具有如下的工序：
(1)在半导体衬底上形成沟，向沟内埋入埋入氧化膜，形成元件隔离区和用元件隔离区进行电隔离的有源区域的工序；
(2)向半导体衬底上淀积栅极氧化膜、栅极电极膜和绝缘膜，进行图形化以形成栅极电极的工序；
(3)向上述半导体衬底上边涂敷光刻胶，使上述光刻胶图形化，除去元件隔离区中的氧化膜的一部分的工序；
(4)使上述半导体衬底表面热氧化以形成热氧化膜，从上述热氧化膜的上边向上述半导体衬底内注入杂质，使之退火形成杂质区域的工序；
(5)向上述元件隔离区和有源区域的上边淀积层间绝缘膜的工序；
(6)在上述层间绝缘膜上开孔，形成接触孔的工序；
(7)向上述接触孔内埋入导电性材料，形成电连到上述杂质区域上的栓塞的工序；
(8)在上述层间绝缘膜上边，形成电连到上述栓塞上的布线层的工序。
(17)、此外，本发明涉及半导体集成电路器件及其制造技术，特别是涉及提供适合于高集成化的非易失性半导体存储装置和对制造方法用之有效的技术。
为了实现上述目的，例如，就要相对地加大存储器阵列中的元件隔离部分的凹槽量，相对地减小或使外围电路区域中的元件隔离部分的凹槽量变成为0。借助于此，就可以在闪速存储器中抑制在衬底上发生的晶体缺陷，提高存储单元的结漏电流的裕度。
具体地说，可以具有异化的构成。
具有：在衬底的将成为存储器阵列的元件隔离部分的区域上形成第1沟，在衬底的将成为元件隔离部分的区域上形成第2沟的工序；在向衬底上边淀积上绝缘膜后，使绝缘膜平坦化并向第1和第2沟的内部埋入绝缘膜的工序；在用光刻胶图形把外围电路区域被覆起来后，刻蚀已埋入到第1沟的内部的绝缘膜，使已埋入到第1沟的内部的绝缘膜的上表面比已埋入到第2沟的内部的绝缘膜的上表面凹陷得更深，在存储器阵列上形成凹槽量相对地大的元件隔离部分，在外围电路区域上形成凹槽量为0或相对地小的元件隔离部分的工序。
如上所述，采用可以相对地加大有源区域的相对窄的存储器阵列的元件隔离部分的凹槽量的办法减小元件隔离部分在衬底产生的应力，故可以抑制在衬底上产生的晶体缺陷，可以提高存储单元的结漏电流的裕度。
附图说明
图1A-1H是本发明的一个实施例的栅极构造的制造工序的模式图。
图2是对本发明的一个实施例进行补充的模式图。
图3是对本发明的一个实施例进行补充的模式图，示出了杂质注入后的硅衬底的隆起。
图4是对本发明的一个实施例进行补充的模式图，示出了元件隔离应力的发生机理。
图5是对本发明的一个实施例进行补充的模式图，示出了在硅衬底表面上产生的应力对埋入氧化膜凹陷量的依赖性。
图6是对本发明的一个实施例进行补充的模式图，示出了根据实施例进行试制的结果。
图7是对本发明的一个实施例进行补充的模式图，示出了另一形态的一个例子。
图8是对本发明的一个实施例进行补充的模式图。示出了另一形态的一个例子。
图9是对本发明的一个实施例进行补充的模式图。示出了另一形态的一个例子。
图10是对本发明的一个实施例进行补充的模式图。示出了另一形态的一个例子。
图11A-11D是对本发明的一个实施例进行补充的模式图。示出了另一形态的一个例子。
图12A-12D是对本发明的一个实施例进行补充的模式图。示出了另一形态的一个例子。
图13A-13D是对本发明的一个实施例进行补充的模式图。示出了另一形态的一个例子。
图14A-14C是对本发明的一个实施例进行补充的模式图。示出了另一形态的一个例子。
图15A-15C是对本发明的一个实施例进行补充的模式图。示出了另一形态的一个例子。
图16A、16B是对本发明的一个实施例进行补充的模式图。示出了另一形态的一个例子。
图17是作为本发明的实施例3的闪速存储器的块构成的说明图。
图18是含于图17的闪速存储器中的存储器阵列的一个例子的部分电路图。
图19是图17的存储器阵列的主要部分平面图。
图20是与图19同一平面区域，而且是比图3更往上层的布局层的主要部分平面图。
图21A是图19的A-A线的存储器阵列的主要部分剖面图。
图21B是外围电路区域的主要部分剖面图。
图22是图19的B-B线的存储器阵列的主要部分剖面图。
图23是图17的闪速存储器的制造工序中的主要部分平面图。
图24是与图23同一工序时的闪速存储器的主要部分剖面图。
图25是接在图23、图24后边的闪速存储器制造工序中的与图24同一地方的主要部分剖面图。
图26是接在图25后边的闪速存储器制造工序中的与图23同一地方的主要部分平面图。
图27是与图26同一工序时的闪速存储器的与图24同一地方的主要部分剖面图。
图28是接在图26、图27后边的闪速存储器制造工序中的与图24同一地方的主要部分剖面图。
图29是接在图28后边的闪速存储器制造工序中的与图23同一地方的主要部分平面图。
图30是与图29同一工序时的闪速存储器的与图24同一地方的主要部分剖面图。
图31是接在图29、图30后边的闪速存储器制造工序中的与图23同一地方的主要部分平面图。
图32是与图31同一工序时的闪速存储器的与图24同一地方的主要部分剖面图。
图33是接在图31、图32后边的闪速存储器制造工序中的与图23同一地方的主要部分平面图。
图34是与图33同一工序时的闪速存储器的与图24同一地方的主要部分剖面图。
图35是接在图33、图34后边的闪速存储器制造工序中的与图24同一地方的主要部分剖面图。
图36是接在图35后边的闪速存储器制造工序中的与图24同一地方的主要部分剖面图。
图37是接在图36后边的闪速存储器制造工序中的与图24同一地方的主要部分剖面图。
图38是接在图37后边的闪速存储器制造工序中的与图23同一地方的主要部分平面图。
图39是与图38同一工序时的闪速存储器的与图24同一地方的主要部分剖面图。
图40是接在图38、图39后边的闪速存储器制造工序中的与图23同一地方的主要部分平面图。
图41是与图40同一工序时的闪速存储器的与图24同一地方的主要部分剖面图。
图42是接在图40、图41后边的闪速存储器制造工序中的与图24同一地方的主要部分剖面图。
具体实施方式
以下，对本发明的实施形态的实施例进行说明。另外，本发明并不限于以下所述的形态，也可以变形为得到同样效果的其它形态。
用图1A-1H、图9、图10对作为本发明的一个实施形态的半导体器件的制造工序进行说明。图9是平面布局图，图1A-1H是图9的A-A’处的剖面图，图10是B-B’处的埋入氧化膜凹陷形成后的剖面图。
(1)在硅衬底100上形成浅沟，以1000℃前后的温度使其沟内热氧化形成5到30nm的热氧化膜102。然后，向沟内埋入埋入氧化膜。例如，埋入用CVD或溅射法形成的氧化硅等的埋入氧化膜103。例如，该沟的形成方法也可以用以下所示的方法构成。在向硅衬底100上边淀积上衬垫氧化膜和硅氮化物膜后使之图形化，然后，以硅氮化膜为掩模用干法刻蚀法在硅衬底上边形成200到400nm的沟。
然后，理想的是进行埋入氧化膜的致密化。例如，在稀释氧化气氛中或氮气气氛中，实施1000℃到1150℃、1到2小时的退火。然后，用CMP法等平坦化后除去硅衬底上边多余的埋入氧化膜103，形成元件隔离区(STI区域)119(图1A)。元件隔离区以外将变成为有源区域118。
(2)在900℃、氧气气氛中对硅衬底100表面实施热处理，形成约10nm的牺牲氧化膜125，以该膜为缓冲层用浓度1E13(个/cm2)左右注入硼或磷等的杂质，形成阱层105。然后，用稀释后的HF除去上述热氧化膜，向衬底上边依次淀积栅极氧化膜106、多晶硅膜107、钨膜108、硅氮化物膜109并使之图形化以形成栅极电极(图1B)。这时，也可以完全不除去栅极氧化膜106。
(3)然后，淀积光刻胶104，用使栅极电极图形化后的掩模，在栅极电极上边保留光刻胶。这时要作成为使得图形化的光刻胶尺寸变成为稍微大于掩模尺寸，以便用光刻胶把全部栅极电极被覆起来。
上述掩模由于不除去栅极端部下边的栅极氧化膜106，故要使用的掩模也可以是在形成工序(1)的浅沟时使用的掩模。此外，只要是满足本目的的方法，也可以使用别的方法(图1C)。此外，即便是除去栅极端部下边的栅极氧化膜106，只要是电学特性不降低的产品，也可以使图形化后的光刻胶尺寸变成为不比掩模尺寸大。可以作成为与掩模尺寸对应的光刻胶尺寸。
(4)用干法刻蚀使埋入氧化膜103从硅衬底100的表面凹陷进去(图1D)。由于栅极电极变成为掩模，故栅极电极下边的埋入氧化膜不会被除去，而其它区域的埋入氧化膜则被除去规定的厚度，在栅极电极端部附近将形成凹陷进去的台阶126(参看图10)。这样一来，倘同时观看图1D和图10就会明白，结果就变成为在栅极电极向元件隔离区伸出来的部分的周围区域(元件隔离区)的表面(要形成元件隔离区的埋入绝缘膜上和要淀积到其上边的层之间的界面)，对于栅极电极下边的埋入膜形成台阶(图10)，对于衬底也形成台阶(图1D)。
(5)然后，在900℃、在氧气气氛中进行热处理以在硅衬底表面上形成厚度3到10nm的热氧化膜A110，以该膜为缓冲层向硅衬底100内以1E13(个/cm2)左右注入硼(在PMOS的情况下)或砷(在NMOS的情况下)，形成低浓度层111(图1E)。在本实施例中，在工序(8)中，为了进行来自硅衬底100的电极引出，虽然使将成为电极栓塞的多晶硅115直接淀积到接触区域120上使之进行接触，但是，在需要使这时的接触电阻低电阻化的情况下，理想的是在图1F工序的硅氮化物膜A112图形化后再形成硅化物膜，上述硅化物膜例如是CoSi2、TiSi2、NiSi2等。
另外，在本实施例中，虽然讲述的是形成热氧化膜A110向硅衬底内导入硼或砷等的杂质(掺杂元素)的形态，但是从使工艺效率化的观点看，也可以作成为使硅衬底暴露向其中导入杂质而不实施形成上述热氧化膜A110的工序。
(6)然后，在淀积上将成为绝缘膜的硅氮化物膜A112之后，使之图形化，向已露出来的硅衬底100内以5E14到3E15(个/cm2)左右注入硼(在PMOS的情况下)或砷(在NMOS的情况下)。然后，例如在1000℃下实施短时间的灯退火，形成高浓度层114。
为了用化学气相淀积法形成所谓的层间绝缘膜，向整个衬底表面上淀积氧化膜A113，用CMP法等使氧化膜113平坦化(图1F)。在这里，所谓绝缘膜，指的是在栅极电极形成后要淀积到埋入氧化膜103上边的膜。此外，是导电性比上述半导体衬底低的膜。
(7)用各向异性干法刻蚀，部分地除去氧化膜A113，形成接触区域120(图1G)。
(8)为了引出来自硅衬底100的电极，向接触区域120上淀积将成为电极栓塞的多晶硅115，完成晶体管(图1H)。此外，根据需要，还要在作为上述层间绝缘膜的氧化膜A113的上边的层上，形成连接到上述栓塞上的布线层。另外，电极栓塞由于只要电阻低即可，故也可以是别的金属，例如，钨等。
对其次的本发明的作用效果进行说明。图2示出了在省略作为本实施例的(3)、(4)工序进行制造的情况下的栅极端部附近(图1H的c)的TEM象。由图2可知，从硅氮化物端部附近产生晶体缺陷，进而掺入了杂质的硅衬底表面，已经向上隆起。根据该隆起，可以认为在已注入了杂质的区域上产生了高的应力。采用测定硅衬底的挠曲量的办法对该应力(杂质诱生应力)进行评价，其结果如图3所示，可知在杂质注入后，一直到注入量5E14个/cm2为止产生-350MPa左右的压缩应力，随着浓度增加到3E15个/cm2，应力会增加到-500MPa。这被认为是因为当向硅衬底内注入杂质后，所注入的原子存在于硅原子的晶格间位置上，故在注入后的区域内就会产生高的应力的缘故。此外，在注入后的热处理后，该隆起的杂质原子与硅原子进行置换，剩余的原子将进一步隆起所注入进的杂质那么大的量。
晶体缺陷，大多在注入了杂质的区域附近存在着元件隔离区(STI区域)的情况下出现。该STI构造是先在硅衬底上形成沟，然后埋入埋入氧化膜，与现有的LOCOS构造比，由于可以确保掩模尺寸那样的有源区域宽度，故理想的是在0.25微米工艺以后再使用。但是，该STI构造，存在着在硅衬底中产生高的压缩应力，产生晶体缺陷的可能性。STI构造的应力产生机理如下(参看图4)。图4模式性地示出了与具有埋入氧化膜103和热氧化膜102的SGI区域相邻接的有源区域的硅衬底部分的状态。在晶体管在形成过程中，由于存在着许多硅衬底氧化工序，作为氧化反应物的氧也将通过沟内部的埋入氧化膜103进行扩散，故在沟侧壁上也会生长氧化膜。在从Si变化成SiO2时，将产生2倍的体积膨胀。由于该体积膨胀受已埋入的氧化膜103束缚，故在硅衬底中就会产生高的压缩应力(STI应力)。
晶体缺陷的杂质诱生应力，被认为是归因于该应力受到大的束缚而产生的。即，为了防止晶体缺陷，可以说关键在于第1如何解除杂质诱生应力，第2如何减小束缚杂质应力的STI应力。
人们认为采用使STI区域的埋入氧化膜从硅衬底凹陷进去的办法，就可以使沟的侧壁(图5的A部分)变成为自由面，就可以解除杂质诱生应力减小STI应力。图5对在形成了STI构造后注入杂质，在硅衬底表面上产生的应力和埋入氧化膜凹陷量的依赖性进行了解析。解析是在有源区域宽度0.5微米，STI的沟宽为0.3微米，沟深为0.35微米，杂质注入深度40nm的条件下进行的。图中横轴是埋入氧化膜的凹陷量(图5的B)，纵轴是在硅衬底表面上产生的应力。在硅衬底表面上产生的应力，在埋入氧化膜的凹陷量处于杂质注入区域内(杂质注入深度不足40nm)的情况下，虽然减小得不那么大，但是，当超过了杂质注入深度时，则将急剧地减小，在沟深的一半左右以后就变成为大体上恒定的应力值，可知采用STI的埋入氧化膜凹陷进去的办法，就可以减小在硅衬底表面上产生的应力。图6示出了以本结果为基础试制晶体管的结果。图6示出了与图2对应的场所。图6是根据本实施例试制晶体管，使埋入氧化膜凹陷50nm的结果。可知未产生在图2中产生的晶体缺陷，本方法是有效的。
如上所述，由于可以采用使STI区域的埋入氧化膜从硅衬底凹陷进去的办法，解除杂质诱生应力，此外，还可以减小束缚杂质应力的STI应力，故可以对防止晶体缺陷作出贡献。
在本实施例中，在工序(8)中，为了进行来自硅衬底100的电极引出，虽然使将成为电极栓塞的多晶硅115直接淀积到接触区域120上使之进行接触，但是，在需要使这时的接触电阻低电阻化的情况下，理想的是在图1F工序的硅氮化物膜A112图形化后再形成硅化物膜，上述硅化物膜，例如是CoSi2、TiSi2、NiSi2等。
此外，如图5所示，从减小应力的观点来看使埋入氧化膜的凹陷量变成为杂质注入深度以上是理想的。这里所说的杂质注入深度，是使杂质浓度参差的标准偏差σ与从硅衬底表面到硅衬底中的杂质峰值浓度位置为止的距离Rp合起来的Rp+σ，是在图1H的工序C的位置处浓度深度均一部分处的深度。在栅极电极端部或元件隔离区端部处，由于峰值浓度深度变化大，故可以在被这些区域夹在中间的峰值浓度深度小的区域中进行测定。
例如，可以在衬底的侧壁端部(在不具备侧壁的情况下是栅极电极端部)和元件隔离沟端部之间的距离的中间部分(例如，1/2的场所)处进行测定。
另外，这可以用例如能散X射线(EDX)等进行测定。
此外，具体地说，理想的是具备到杂质的峰值浓度为止的深度，或者，比较理想的是具备到上述峰值浓度为止的深度的1.5倍，更为理想的是具备2倍深度以上的埋入氧化膜的凹陷量。
或者，根据图5，从减小应力效果来看，使埋入氧化膜凹陷50nm以上是理想的。另外，把上限定为效果变动少、作为稳定区域的200nm以下左右是妥当的。因为即便是定为比这更大，也存在着不会有显著的效果增加的可能。由于在此后的工序中要向其上边淀积膜，故即便是从减少台阶的观点来看，抑制到该程度以下也是妥当的。另外，上述效果虽然也有减小的可能性，但是考虑到制造上的方便或与杂质注入区域的关系，也可以定为使之具有例如40nm以上的埋入氧化膜的凹陷量。
另外，关于杂质峰值浓度研究，如上所述，鉴于已导入到衬底内的低浓度的杂质的峰值和高浓度的杂质的峰值不同的情况，可以根据高浓度杂质的浓度峰值进行上述判断等。
此外，与杂质的浓度峰值比，从半导体衬底表面开始随着变成为深的区域，所导入的杂质浓度变低。元件隔离膜的从半导体衬底表面算起的凹槽量，已预先定为构成阱的杂质浓度与注入杂质浓度变成为相同的结面的深度以下，从之后要形成的半导体器件的电学特性的观点看是理想的。从采取充分的裕度以稳定地抑制特性降低而与匹配误差无关的观点来看，凹槽量预先定为上述结面的深度的80％以下的深度是理想的。
在本实施例中，虽然以光刻胶为掩模借助于干法刻蚀除去元件隔离中的埋入氧化膜，但是，当然也可以用别的方法进行。
作为别的方法，例如，也可以在图1B之后进行图1E所述的离子注入，然后再形成元件隔离区的凹槽。
作为该情况下的工序，虽然基本上可以具有与图1A-1H同样的工序，但是，其特征在于不实施图1C-1E的工序而代之以实施以下的工序。
在图1F之前，要实施以下的工序(1)、(2)。借助于此，就可以比较容易地在埋入氧化膜103上形成凹陷。
(1)、向硅衬底100内以1E13(个/cm2)左右注入硼(在PMOS的情况下)或砷(在NMOS的情况下)等杂质，形成低浓度层111。然后，在淀积上将成为绝缘膜的硅氮化物膜A112后，使之图形化(图16A)。
(2)、以硅氮化物膜A112为掩模，用干法刻蚀法使埋入氧化膜103从硅衬底100表面凹陷进去，向已露出来的硅衬底100内以5E14到3E15(个/cm2)左右注入硼(在PMOS的情况下)或砷(在NMOS的情况下)，形成高浓度层114(图16B)。
然后，采用借助于灯泡退火，短时间维持为大约1000℃，借助于使归因于注入而变得混乱的结晶构造再结晶化的办法，使已形成了上述高浓度层的区域的衬底表面作为接触变成为良好的状态。
借助于此，由于与使用光刻胶的情况比较可以进行自对准的定位，故可以减小器件特性的参差。此外，还可应用于微细化图形。采用省略图7C的光刻胶形成工序如图16A、16B所示使刻蚀变成为与图1对应的情况更长一点的办法，就可以有效地形成元件隔离区的凹槽。
另外，在上述说明中，在图1B中，在栅极电极的图形化时，虽然说明为要除去栅极电极周围的硅衬底上边的硅氧化膜，但是，也可以选用除此之外的形态。
例如，在图1B中，在栅极电极图形化时不除去周围的硅衬底上边的热氧化膜地形成栅极电极。在该侧壁部分上形成硅氮化物膜A112并使之图形化的工序中，虽然公开的是在栅极电极部分和元件隔离部分之间的硅衬底100露出来的形态，但是也可以作成为如下所示。
例如，在该栅极电极的侧壁部分上形成侧壁绝缘膜并使之图形化的工序中，使刻蚀量变得比上述形态更少，使衬垫氧化膜等的氧化膜在上述区域的硅衬底100表面上剩下来。借助于此，就可以省略或减少形成图1E所示的热氧化膜A110的工序。
另外，在图1D中虽然使埋入氧化膜从硅衬底表面一样地凹陷进去，但是，不言而喻只要哪怕是在埋入氧化膜的一部分中从硅衬底凹陷进去就具有效果。或者，在元件形成区域中，在由被插进来的元件隔离层夹在中间的SGI区域之内，要作成为使得过半数已凹陷进去(具体地说，可以配置为使得被元件形成区域夹在中间的剖面上的元件隔离层的表面的过半数的区域已凹陷进去)。
作为凹陷的测定场所，除此之外也可以把埋入绝缘膜的上端部当作比较对象。
图7作为其它的形态，示出了已变更为使得在上述制造工序中，在栅极电极形成前，进行埋入氧化膜的凹陷形成的情况。如图7所示，存在着栅极电极膜被形成为使得绕进STI沟上端部A的可能性。从抑制电场集中在沟上端部内，MOS晶体管的阈值电压的漂移等的电特性变化的观点看，理想的是如先前所述在上述(2)的工序的栅极电极形成后再进行埋入氧化膜的凹陷形成。
当然，从它们影响少的产品或别的观点看，埋入氧化膜的凹陷形成，也可以在含有栅极电极的晶体管形成前在STI形成后(工序(1)后)进行。
此外，晶体缺陷的产生，大多在向硅衬底内注入杂质，然后的结晶恢复退火中产生。为此，上述埋入氧化膜的凹陷形成，在该结晶恢复退火之前进行是有效的。
此外，作为STI构造的制造方法，若象图11A-11D所示地那样进行制造，由于难于形成使与埋入氧化膜103的沟相邻接的区域比别的埋入氧化膜103表面低的低下区域，故在使用本方法的情况下是特别有效的。
(1)、在硅衬底100上边淀积上厚度约10nm的衬垫氧化膜121，厚度约150nm的硅氮化物膜B122后使之图形化，然后，向硅氮化物膜B122上边淀积氧化膜B123。用仅仅在深度方向上选择性地刻蚀的干法刻蚀法，使氧化膜B123在衬垫氧化膜121和硅氮化物膜B122端部侧壁上剩下来(图11A)。
(2)、以氧化膜B123为掩模在硅衬底100上形成200到400nm左右的沟(图1B)。
(3)、以1000℃左右的温度使沟内热氧化形成5到30nm的热氧化膜102。然后，向沟内埋入埋入绝缘膜。例如，埋入用CVD法或溅射法形成的氧化硅等的埋入氧化膜103。接着，在稀释氧化气氛中或氮气气氛中进行1000到1150℃、1到2个小时的退火(图11C)。
(4)、以硅氮化物膜B122为阻挡层用CMP法等使埋入氧化膜103平坦化，然后，用分别加热到150到200℃左右的磷酸和氟酸除去硅氮化物膜B122和衬垫氧化膜B121(图11D)。采用作成为这样的STI构造的制造方法，结果就变成为可以向硅衬底100上边恰好淀积图11D的d那么厚的埋入氧化膜103，由于难于形成埋入氧化膜的上述低下区域，故在使用这样的制造方法的情况下强制性地形成凹陷的本方法是特别有效的。
归因于象这样地进行制作，栅极电极的一部分就位于元件隔离区内，在元件隔离区的埋入绝缘膜与在埋入绝缘膜的上边淀积的膜相对的界面之内，栅极电极所位于的第1元件隔离区的第1界面，就可以在比位于第1元件隔离区的周围的第2元件隔离区的第2界面更高的位置上形成，且被形成为具有这样的关系：栅极电极所配置的区域的半导体衬底表面位于在上述第1界面与第2界面之间。
此外，作为STI构造的制造方法，如果象图12A-12D那样地进行制造，由于难于形成埋入氧化膜3的上述低下区域，故在使用本方法的情况下是特别有效的。
(1)、在硅衬底100上边淀积上厚度约10nm的衬垫氧化膜121、厚度约150nm的硅氮化物膜B122后，使之图形化，以硅氮化物膜B122为掩模，在硅衬底100上边形成200到400nm左右的沟。然后，以1000℃前后的温度使其沟内热氧化形成5到30nm的热氧化膜102(图12A)。
(2)、向沟内埋入埋入氧化膜。埋入例如用CVD或溅射法形成的氧化硅等的埋入氧化膜103。接着，在稀释氧化气氛中或氮气气氛中，对埋入氧化膜103实施1000℃到1150℃、1到2小时的退火，进行埋入氧化膜103的致密化。然后，以硅氮化物膜B122为阻挡层用CMP法等使埋入氧化膜103平坦化(图12B)。
(3)、用加热到150到200℃左右的磷酸除去硅氮化物膜B122(图12C)。
(4)、向硅衬底100上边淀积氧化膜B123，用仅仅在深度方向上选择性地刻蚀该氧化膜B123的干法刻蚀法，仅仅在埋入氧化膜103的侧壁上剩下氧化膜B123(图12D)。之后，也可以以使氧化膜B123致密化为目的进行1000℃左右的退火。
采用作成为这样的STI构造的制造方法，结果就变成为可以向硅衬底100上边恰好淀积图12D的d那么厚的埋入氧化膜103，由于难于形成埋入氧化膜的上述低下区域，故在使用这样的制造方法的情况下强制性地形成凹陷的本方法是特别有效的。
此外，作为STI构造的制造方法，若象图13A-13D所示地那样进行制造，由于难于形成埋入氧化膜103的上述低下区域，故在使用本方法的情况下是特别有效的。
(1)、在硅衬底100上边淀积上厚度约10nm的衬垫氧化膜121，厚度约200到250nm的硅氮化物膜B122后使之图形化，以硅氮化物膜B122为掩模在硅衬底100上形成200到400nm左右的沟(图13A)。
(2)、然后，用加热到150到200℃左右的磷酸除去硅氮化物膜B122的一部分，使硅氮化物膜B122从硅衬底100的沟上端部后退20到50nm(图13B)。
(3)、以1000℃前后的温度使其沟内热氧化形成5到30nm的热氧化膜102。然后，向沟内埋入埋入绝缘膜。例如，埋入用CVD法或溅射法形成的氧化硅等的埋入氧化膜103。接着，在稀释氧化气氛中或氮气气氛中，对埋入氧化膜103实施1000℃到1150℃、1到2小时的退火，进行埋入氧化膜103的致密化(图13C)。
(4)、以硅氮化物膜B122为阻挡层用CMP法等使埋入氧化膜103平坦化，然后，用分别加热到150到200℃左右的磷酸和氟酸除去硅氮化物膜B122和衬垫氧化膜B121(图13D)。采用作成为这样的STI构造的制造方法，结果就变成为可以向硅衬底上边恰好淀积图13D的d那么厚的埋入氧化膜103，由于难于形成埋入氧化膜的上述低下区域，故在使用这样的制造方法的情况下强制性地形成凹陷的本方法是特别有效的。
此外，作为STI构造的制造方法，如果象图14所示的那样进行制造，由于难于形成埋入氧化膜103的上述低下区域，故在使用本方法的情况下是特别有效的。
(1)、在硅衬底100上边淀积上厚度约10nm的衬垫氧化膜121、厚度约150am的硅氮化物膜B122后，使之图形化，以硅氮化物膜B122为掩模，在硅衬底100上边形成200到400nm左右的沟。然后，在AMAT公司制造的ISSG(In-Situ Steam Generation，现场水蒸气生成)氧化炉体内，以1000到1150℃前后的温度使该沟内热氧化形成5到30nm的热氧化膜102。若使用ISSG氧化方式，由于把氢和氧导入到炉内，在炉内形成水蒸气而不是在炉外形成将成为氧化剂的水蒸气，故不仅仅是硅，而且硅氮化物膜也被氧化。为此，在硅氮化物膜B122膜表面上形成氧化，结果硅氮化物膜B122就变成为从沟上端部后退的形状(图14A)。
(2)、向沟内埋入埋入绝缘膜。埋入例如用CVD法或溅射法形成的氧化硅等的埋入氧化膜103。接着，在稀释氧化气氛中或氮气气氛中，对埋入氧化膜103实施1000℃到1150℃、1到2小时的退火，进行埋入氧化膜103的致密化。然后，以硅氮化物膜B122为阻挡层用CMP法等使埋入氧化膜103平坦化(图14B)。
(3)、用分别加热到150到200℃左右的磷酸和氟酸除去硅氮化物膜B122和衬垫氧化膜(图14C)。
此外，采用作成为这样的STI构造的制造方法，结果就变成为在硅衬底上边恰好淀积图14C的d那么厚的埋入氧化膜103，由于埋入氧化膜难于形成上述低下区域，故在这样的制造方法的情况下，强制性地形成凹陷的本方法是特别有效的。
此外，作为STI构造的制造方法，若象图15A-15C所示的那样进行制造，由于难于形成埋入氧化膜103的上述低下区域，故在使用本方法的情况下，也是特别有效的。
(1)、在硅衬底100上边依次淀积上厚度约10nm的衬垫氧化膜121、厚度约10到50nm的多晶硅膜(或无定形硅膜)124、厚度约150nm的硅氮化物膜B122后，使之图形化，以硅氮化物膜B122为掩模，在硅衬底100上边形成200到400nm左右的沟。然后，以1000到1150℃前后的温度使沟内热氧化形成5到30nm的热氧化膜102。这时，由于多晶硅膜124被氧化，故可以在硅衬底100上边的沟上端部上形成厚的氧化膜(图15A)。
(2)、向沟内埋入埋入绝缘膜。埋入例如用CVD法或溅射法形成的氧化硅等的埋入氧化膜103。接着，在稀释氧化气氛中或氮气气氛中，对埋入氧化膜103实施1000℃到1150℃、1到2小时的退火，进行埋入氧化膜103的致密化(图15B)。
(3)、然后，以硅氮化物膜B122为阻挡层用CMP法等使埋入氧化膜103平坦化，用分别加热到150到200℃左右的磷酸和氟酸除去硅氮化物膜B122和衬垫氧化膜121(图15C)。
采用作成为这样的STI构造的制造方法，结果就变成为在硅衬底上边恰好淀积图15C的d那么厚的埋入氧化膜103，由于埋入氧化膜难于形成上述低下区域，故在这样的制造方法的情况下，形成凹陷的本方法是特别有效的。
此外，作为埋入氧化膜的制造方法，使用1×1010到1×1012个/cm3的高密度的等离子体制作的HDP膜，密度比用CVD法或溅射法制作的膜高，难于用氟酸除去。为此，在要除去已经不要的衬垫氧化膜121或牺牲氧化膜125时，该膜就难于除去，上述低下区域就难于形成，所以，在使用HDP膜的情况下本方法是特别有效的。
作为减小STI的应力的方法，有如下方法：在工序(1)的热氧化膜2形成后在NO气体中进行热处理，在硅衬底和热氧化膜2界面上形成氮氧化物的方法、和暴露于氮等离子体中，在热氧化膜2表面上形成氮氧化物的方法。这些方法，虽然可以抑制氧的扩散，减小STI应力，但是不能完全防止氧的扩散。为此，在这种情况下本方法也是有效的。
就是说，在存在起因于STI而产生的应力的情况下，本方法是有效的。
此外，在上述的实施例中，虽然示出的是与DRAM和其它的一般的MOS等的场效应晶体管有关的构造，但是，若把本发明应用于象闪速存储器等那样沟氧化量多的半导体器件，其效果很大。
其次，作为实施例3根据附图详细地说明本发明的实施形态。另外，在用来说明实施形态的全部附图中，对那些具有同一功能的构件，赋予同一标号而省略其重复的说明。
此外，在本实施形态中，把MOSFET(金属氧化物半导体场效应晶体管)用做场效应晶体管的总称，把它简写为MOS，把p沟型的MOSFET简写为PMOS，把n沟型的MOSFET简写为NMOS。
在本实施形态中，例如，对把本发明应用于具有512兆位的存储容量的闪速存储器的情况进行说明。但是，本发明并不限定于512兆位的闪速存储器，还可以有种种的应用，例如，在比512兆位小的256兆位的闪速存储器，或者大于512兆位的闪速存储器中也可以应用。
图17示出了该闪速存储器的一个实施形态的块构成。首先，根据该图，对本实施形态的闪速存储器的构成的概要进行说明。
对于存储器阵列MARY，在把选择字线的行译码器XD连接起来的同时，还通过读出放大器数据锁存器SADL把选择位线的列译码器YD连接起来。输入输出缓冲器IOB，在通过行地址缓冲器XB连接到行译码器XD上的同时，还通过列地址缓冲器YB连接到列译码器YD上，此外，还连接到读出放大器数据锁存器SADL和控制电路CC上。控制电路CC，则通过电源控制电路VCC连接到行译码器XD和读出放大器数据锁存器SADL上。
控制电路CC，由指令译码器、电源切换电路和写入/擦除电路构成。此外，电源控制电路VCC，由基准电压产生电路、写入/擦除电压产生电路和验证电压产生电路构成。在这里，基准电压产生电路，是为了产生写入/擦除电压产生电路和验证电压产生电路等的各个规定电压而产生要向各个电路输入的参照电压的电路。
存储器阵列MARY，被配置为占有半导体衬底的主面的大部分，具有被配置为与图的水平方向平行的规定条数的字线、被配置为与此垂直的方向平行的规定条数的位线、和网格排列在这些字线和位线的实质的交点上的多个2层栅极构造型存储单元。该存储单元以被配置在同一列上的m+1个为单位，块分割成单元部件，该单元部件，以n+1个为单位构成存储单元块。
此外，本实施形态的闪速存储器，采用所谓的阶层位线方式，存储器阵列MARY的位线，由把构成各个单元部件的m+1个存储单元的漏极共通连结起来的子位线和通过漏极一侧的选择MOS选择性地把被配置成同一列的p+1条子位线连接起来的主位线构成。
构成存储器阵列MARY的各个单元部件的m+1个存储单元的源极，分别共有连结到对应的局域源极线上，这些局域源极线，通过对应的源极一侧的选择MOS连结到共通源极线上。此外，存储器阵列MARY的被配置在同一行上的n+1个存储单元的控制栅极，分别共通连结到对应的字线上，漏极一侧的选择MOS和源极一侧的选择MOS，分别共通连结到被配置为与字线平行的p+1条漏极一侧块选择信号线或源极一侧块选择信号线上。
其次，图18示出了含于图17的闪速存储器中的存储器阵列部分的电路图。根据该图，对存储器阵列的具体构成进行说明。这些电路由NMOS构成。
如图18所示，本实施形态的闪速存储器的存储器阵列MARY，含有p+1个的存储单元块MCB0到MCBp(在图18中，仅仅例示出了存储单元块MCB0、MCB1和存储单元块MCB2以及与这些存储单元块相关的部分。以下，同样)，这些存储单元块中的每一个，都包括被配置为与图的水平方向平行的m+1条字线W00～W0m到Wp0～Wpm，和被配置为与图的垂直方向平行的n+1条的主位线MB0～MBn(MB)。在这些字线和主位线的实质上的交点上，分别网格配置(m+1)×(n+1)个的2层栅极构造型的存储单元MC。
存储器阵列MARY，虽然没有什么特别限定，但是被构成为例如AND型阵列，构成存储单元块MCB0～MCBp的存储单元MC，以配置为同一列的m+1个为单位分别块分割成n+1个单元部件CU00～CU0n到CUp0～CUpn。构成这些单元部件的m+1个存储单元MC的漏极，分别被共通连结到对应的子位线SB00～SB0n到SBp0～SBpn上。其源极则分别被共通连结到对应的局域源极线SS00～SS0n到SSp0～SSpn上。此外，各个单元部件的子位线SB00～SB0n到SBp0～SBpn，其栅极通过已连结到对应的漏极一侧的块选择信号线MD0～MDp上的n沟型的漏极一侧选择MOSN1被连结到对应的主位线MB0～MBn上，局域源极线SS00～SS0n到SSp0～SSpn，其栅极通过已连结到对应的源极一侧的块选择信号线MS0～MSp上的n沟型的源极一侧选择MOSN3被连结到共通源极线SL上。
存储单元块MCB0～MCBp的各个单元部件，还分别含有分别设置在已把对应的m+1个存储单元MC共通连结起来的漏极即子位线SB00～SB0n到SBp0～SBpn，和把对应的m+1个存储单元MC共通连结起来的源极即局域源极线SS00～SS0n到SSp0～SSpn之间的n沟型的短路MOSN2。含于各个存储单元块中的n+1个短路MOSN2，分别被共通连结到对应的短路MOS用的块选择信号线SC0～SCp上。
其次，用图19到图22说明本实施形态的闪速存储器的元件配置和元件构造。图19是上述存储器阵列的主要部分平面图，图20是与图19同一平面区域且比图19更往上层的布局层的主要部分平面图，图21A、21B是存储器阵列和外围电路区域的主要部分剖面图，图22是图19的B-B线(沿着对字线进行交叉的方向(Y方向)切断存储单元的沟道部分的线)的剖面图。外围电路是控制存储器阵列、与存储器阵列进行数据的授受的相关电路的总称。
另外，图21A所示的存储器阵列，相当于图19的A-A线(沿着其延伸方向(X方向)切断字线W上边的线)的剖面。在图21B所示的外围电路区域上形成有与存储器阵列不同的电路元件，在外围电路区域中所示的低电压系NMOS和PMOS，是驱动电压例如为1.8到3.3V左右的相对低的外围电路用的MOS。在外围电路区域中虽然也形成有驱动电压相对高的外围电路用MOS，但是，在这里予以省略。此外，在这里，是以图21A、21B和图22的剖面图为中心进行的说明，至于那些说明平面构成的地方，请随时参看图19和图20。
构成上述半导体芯片的半导体衬底1，例如，由p型硅单晶构成，在存储器阵列MARY的半导体衬底1上，形成例如导入硼(B)构成的p阱PWm，在外围电路区域的半导体衬底1上，形成例如导入硼的p阱PWp和例如导入磷(P)或砷(As)构成的n阱NWp。
p阱PWm，没有什么特别限制，位于在其下层上形成的埋入n阱NWm和在p阱PWm的侧部一侧形成的n阱NWp中，且与半导体衬底1电隔离。该埋入n阱NWm，是例如向半导体衬底1内导入磷或砷形成的，具备抑制或防止来自半导体衬底1上边的其它元件的噪声通过半导体衬底1侵入到p阱PWm(即存储单元MC)，或者与半导体衬底1独立地把p阱PWm的电位设定为规定值的功能。
在半导体衬底1的主面上，形成有例如沟型的隔离部分(沟隔离)STI，隔离部分STI被形成为把绝缘膜埋入到在半导体衬底1上挖出的沟内，隔离部分STI的绝缘膜例如由氧化硅等构成。存储器阵列MARY中的隔离部分STI，使得沿着字线的延伸方向(X方向)配置的多个存储单元MC间电隔离那样地，沿着Y方向平面带状地配置，构成具有例如不足1微米宽度的条带状的有源区域。
此外，在存储器阵列MARY中，隔离部分STI的绝缘膜的上表面凹陷得比半导体衬底1的表面还深，凹槽量(从半导体衬底1的表面到隔离部分STI的绝缘膜的上表面为止的凹陷量)相对地大，例如为80nm左右。采用象这样地把隔离部分STI作成为凹槽量较大的构造，由于沟的侧壁的上部将变成为自由面，故在以800℃以上的温度进行热处理的情况下等，就可以减小在半导体衬底1上产生的应力。
在有源区域的宽度在1微米以上，且图形较疏散配置的外围电路区域中，隔离部分STI的绝缘膜的上表面被平面化为使得与半导体衬底1的表面大体上一致。凹槽量为0或较小，例如为0到40nm左右。
在外围电路区域中，从有源区域到隔离部分STI连续地存在着MOS的栅极电极。为此，若在外围电路区域中采用凹槽量大的隔离部分STI，则在有源区域的端部将产生电场的集中，变成为MOS的栅极绝缘膜易于遭受破坏。为了避免该现象，理想的是使外围电路区域的隔离部分STI的凹槽量为0或较小。另外，外围电路区域的有源区域，由于比存储器阵列的有源区域大，故在外围电路区域中，隔离部分STI分散在半导体衬底1上产生的应力，即便是凹槽量形成得不大，也可以抑制晶体缺陷的产生。
各个存储单元MC，具有在半导体衬底1上形成的一对n型半导体区域2S、2D，在半导体衬底1的主面(有源区域)上形成的绝缘膜3a，在其上边形成的浮置栅极电极用的导体膜4，和在其上边形成的层间膜5，在其上边形成控制栅极电极用的导体膜6。
存储单元MC的n型半导体区域2S，是要形成源极区的区域，可用上述局域源极线SS的一部分形成，此外，n型半导体区域2D，是要形成漏极区的区域，可用上述子位线SB的一部分形成。局域源极线SS和子位线SB，使得平面地把沿着上述Y方向配置的多个存储单元MC夹在中间那样地，被形成为沿着Y方向彼此平行地平面带状地延伸，变成为该被夹在中间的多个存储单元MC所共有的区域。
在本实施形态中，该n型半导体区域2S(局域源极线SS)和n型半导体区域2D(子位线SB)，采用向例如半导体衬底1内导入例如1014/cm2左右以上的砷的办法形成。借助于此，就可以实现半导体区域2S、2D的浅结，而且，由于在可以抑制或防止短沟道效应等的发生的同时增加杂质浓度，故可以实现微细化、可靠性的确保和电阻(表面电阻)的降低。另外局域源极线SS通过选择MOSN3与用金属膜等形成的共通源极线SL(参看图1)电连，子位线SB则通过选择MOSN1与用金属膜等形成的主位线MB电连。
构成存储单元MC的绝缘膜3a，由例如厚度9到10nm的氧化硅等构成，变成为从半导体衬底1向浮置栅极电极用的导体膜4注入参与信息写入或擦除的电子，或向半导体衬底1放出保持在该导体膜4内的电子时的电子通过区域(隧道绝缘膜)。
浮置栅极电极用导体膜4，其构成为从下层开始叠层2层的导体膜(下层导体膜4a、上层导体膜4b)。下层导体膜4a和上层导体膜4b，例如都由已导入了杂质的低电阻的多晶硅构成，其厚度是：下层导体膜4a例如为70nm左右，上层导体膜4b例如为40nm左右。
但是，导体膜4，如沿着图19的上述X方向的剖面(图21A)所示，剖面被形成为T形形状，上层导体膜4b的宽度，变成为比其下层导体膜4a的宽度还宽。借助于此，就可以在保持小的存储单元MC的栅极长度不变的状态下，增大浮置栅极电极用的导体膜4对控制栅极电极用的导体膜6的相向面积，可以增大在这些栅极电极间形成的电容。因此，可以在保持微细存储单元MC原状的状态下，提高存储单元MC的动作效率。
此外，在浮置栅极电极用的导体膜4的导体膜4b和半导体衬底1之间，存在着例如由氧化硅等形成的绝缘膜7，实现一对n型半导体区域2S、2D与导体膜4b之间的绝缘。
浮置栅极电极用的上层导体膜4b的表面，已被上述层间膜5覆盖起来，借助于此，浮置栅极电极用的导体膜4，与控制栅极电极用的导体膜6进行绝缘。上述层间膜5，采用例如在氧化硅膜上通过氮化硅膜再重叠氧化硅膜的办法构成，其厚度例如为15nm左右。控制栅极电极用的导体膜6，是用来进行信息的读出、写入和擦除的电极，与字线W一体地形成，用字线W的一部分构成。该控制栅极电极用的导体膜6(字线W)，例如采用从下层开始依次把2层导体膜(下层导体膜6a、上层导体膜6b)重叠起来的办法形成。下层导体膜6a，由例如厚度100nm左右的低电阻的多晶硅构成。其上层导体膜6b，例如由厚度80nm左右的钨硅化物(WSix)构成，在已电连接到下层导体膜6a上的状态下重叠起来。采用设置该上层导体膜6b的办法，由于可以降低字线W的电阻，故可以提高闪速存储器的动作速度。但是，导体膜6的构造，并不限于此，可进行种种变更，例如，也可以作成为中间存在着氮化钨等的势垒导体膜把钨等的金属膜重叠到低电阻多晶硅上边的构造。在该情况下，由于大幅降低字线W的电阻，可以进一步提高闪速存储器的动作速度，另外，在字线W上边，形成由例如氧化硅构成的帽状(cap)绝缘膜8。
低电压系NMOSQLn、低电压系PMOSQLp、短路MOSN2、选择MOSN1、N3(参照图18等)等的MOS构造，用与上述存储单元MC相同的工艺形成。这些MOS的栅极电极(低电压系NMOSQLn的栅极电极10n、低电压系PMOSQLp的栅极电极10p、短路MOSN2的栅极电极9和选择MOSN1的栅极电极10)具有在浮置栅极电极用导体膜4上通过层间膜5叠层控制栅极电极用导体膜6的构造。导体膜4和导体膜6通过接触孔SC电连接，在导体膜6上形成有帽状绝缘膜8。
此外，这些MOS，分别具有各自分开形成的源极·漏极，例如在低电压系NMOSQLn上形成n型半导体区域11n，在低电压系PMOSQLp上形成p型半导体区域11p和选择MOSN1的n型半导体区域11。此外，低电压系NMOSQLn、低电压系PMOSQLp和短路MOSN2的栅极绝缘膜，用与构成存储单元MC的隧道绝缘膜的绝缘膜3a同一层构成，选择MOSN1的栅极绝缘膜，用例如厚度为20nm左右的氧化硅等构成的绝缘膜3b构成。另外，在本实施形态中，虽然用同一层的绝缘膜3a构成存储单元MC的隧道绝缘膜和低电压系MOS等的栅极绝缘膜，但是，并不限于此，也可以用不同层的绝缘膜构成。
此外，在这样的浮置栅极电极用的导体膜4、控制栅极电极用的导体膜6、栅极电极9、10、10n、10p和帽状绝缘膜8的侧面上，例如被覆有由氧化硅构成的绝缘膜12a。特别是在上述栅极宽度方向上彼此相邻接的字线W之间，已变成为用该绝缘膜12a填埋起来的状态。在这样的绝缘膜12a上边和导体膜6上边，淀积有例如由氧化硅构成的绝缘膜12b。
在该绝缘膜12b上边，形成由例如钨等构成的第1层布线L1。规定的第1层布线L1，通过已在绝缘膜12b上穿孔的接触孔CON1，与低电压系NMOSQLn的n型半导体区域11n，低电压系PMOSQLp的p型半导体区域11p和选择MOSN1的n型半导体区域11电连起来。此外，在绝缘膜12b上边，淀积有由例如氧化硅构成的绝缘膜12c，借助于此，把第1层布线L1的表面覆盖起来。在该绝缘膜12c上边，形成第2层布线L2。第2层布线L2的构成为从下层开始依次叠层例如氮化钛、铝和氮化钛，并通过埋入到在绝缘膜12c上穿孔的贯通孔TH1内部的栓塞13与第1层布线L1电连。该第2层布线L2的表面，已被例如由氧化硅构成的绝缘膜12d覆盖起来。然后，在该绝缘膜12d上边，形成第3层布线，虽然未画出来。第3层布线的构成为从下层开始把例如氮化钛、铝和氮化钛叠层起来，并通过在绝缘膜12d上穿孔的贯通孔与第2层布线L2电连起来。
其次，按照工序顺序说明闪速存储器的制造方法的一个例子。
图23和图24，是本实施形态的闪速存储器的制造工序中的图。图23是相当于上述图10的存储器阵列(包括短路MOS和选择MOS)的主要部分平面图。图24是相当于上述图21的含有闪速存储器的存储器阵列和外围电路区域的主要部分剖面图。在这里的存储器阵列，相当于图19的A-A线剖面(在后续图中也同样)。在外围电路区域中，例示出了低电压系NMOS和PMOS。
首先，如图23和图24所示，在由硅单晶构成的半导体衬底(在该阶段中，是叫做半导体晶片的平面大体上圆形的半导体薄片)1的主面上，形成沟型的隔离部分STI和被配置为使得被它围起来的有源区域Lm等。
隔离部分STI，例如可以如下地形成。在半导体衬底1的规定的地方形成了隔离沟14后，对半导体衬底1实施热氧化处理，形成5到20nm左右的氧化硅膜，虽然未画出来。接着，向半导体衬底1的主面上边，用CVD法或溅射法，淀积例如由氧化硅构成的绝缘膜15。然后，采用用CMP法等研磨绝缘膜15的表面的办法，使得绝缘膜15的表面与半导体衬底1的主面大体上一致那样地，在隔离沟14内剩下绝缘膜15。
接着，图25是后续制造工序中的与图24同一地方的主要部分剖面图。首先，在用光刻胶图形把外围电路区域覆盖起来之后，把该光刻胶图形用做掩模，对埋入到存储器阵列的隔离沟14内部的绝缘膜15进行规定量深刻蚀。然后，对半导体衬底1实施1000℃左右的热处理，进行绝缘膜15的致密化。借助于此，在外围电路区域上形成凹槽量为0到40nm左右的隔离部分STI，在存储器阵列上形成凹槽量为80nm左右的隔离部分STI。
接着，采用用规定的能量用离子注入法等向半导体衬底1的规定部分内选择性地导入规定杂质的办法，形成埋入n阱NWm，p阱PWm，p阱PWp和n阱NWp。
其次，形成厚度不同的2种绝缘膜3a、3b。首先，在半导体衬底1的主面上边，用热氧化法等形成例如厚度为20nm左右的厚的绝缘膜。接着，在该厚的绝缘膜上边，在形成了使存储器阵列(除去选择MOS)和外围电路区域露出来，把除此之外的区域覆盖起来那样的光刻胶图形后，以之为刻蚀掩模用湿法刻蚀等刻蚀除去在那里露出来的厚的绝缘膜。然后，在除去了该光刻胶图形后，对要在存储器阵列上形成隧道氧化膜的半导体衬底1再次实施热氧化处理。借助于此，在存储器阵列(除去选择MOS区域)和外围电路区域上，形成例如厚度为9nm左右的较薄的栅极绝缘膜3a，在选择MOS区域上，形成例如厚度为25nm左右的较厚的绝缘膜3b(参看图22)。
接着，图26是后续制造工序中的与图23同一地方的主要部分平面图，图27是后续制造工序中的与图24同一地方的主要部分剖面图。
首先，在半导体衬底1的主面上边，从下层开始依次用CVD法等淀积上例如厚度70nm左右的由低电阻的多晶硅构成的下层导体膜4a和由氮化硅等构成的绝缘膜16后，采用用光刻技术和干法刻蚀技术加工该绝缘膜16和下层导体膜4a的办法，使在存储器阵列上形成浮置栅极电极的下层导体膜4a图形化。这时，外围电路区域和选择MOS区域，全体地被下层导体膜4a和绝缘膜19覆盖起来。接着，采用用离子注入法等向半导体衬底1内导入存储单元的源极·漏极用的杂质(例如砷)的办法，形成一对n型半导体区域2S、2D(局域源极线SS和子位线SB)。这时，外围电路区域和选择MOS区域等，已用下层导体膜4a覆盖起来。
接着，图28是后续制造工序中的与图24同一地方的主要部分剖面图。
在这里，首先，在半导体衬底1的主面上边，用CVD法等淀积上例如由氧化硅构成的绝缘膜7之后，用CMP法研磨该绝缘膜7，使得该绝缘膜7在半导体衬底1的主面上边的凹坑内剩下，然后，用干法刻蚀法等进行刻蚀。借助于此，使半导体衬底1的主面上边平坦化。此外，还要使得在其上边淀积的后述的浮置栅极电极用的上层导体膜不与存储单元的源极·漏极用的n型半导体区域2S、2D进行接触。这时，虽然绝缘膜16也会被除去，但是却起着保护下层的功能。
接着，图29是后续制造工序中的与图23同一地方的主要部分平面图，图30是后续制造工序中的与图24同一地方的主要部分剖面图。
首先，在半导体衬底1的主面上边，淀积上例如厚度40nm左右的由低电阻多晶硅构成的上层导体膜4b之后，在其上边，用光刻技术形成光刻胶图形PR1，以该光刻胶图形PR1为刻蚀掩模，用干法刻蚀法等除去从那里露出来的上层导体膜4b，借助于此形成由下层导体膜4a和上层导体膜4b构成的浮置栅极电极。另外，这时，外围电路区域、短路MOS区域和选择MOS区域，已全体地被上层导体膜4b覆盖起来。
接着，图31是后续制造工序中的与图23同一地方的主要部分平面图，图32是后续制造工序中的与图24同一地方的主要部分剖面图。
在这里，首先，在采用从下层开始依次用CVD法等淀积例如由氧化硅膜、氮化硅膜和氧化硅膜的办法，形成了例如厚度15nm左右的层间膜5后，在其上边，用光刻技术形成用来形成接触孔SC的光刻胶图形PR2。接着，采用以该光刻胶图形PR2为刻蚀掩模，用干法刻蚀法等除去从那里露出来的层间膜5的办法，在层间膜5上形成接触孔SC。另外，在图31中，上边的行的接触孔SC被配置在选择MOS的栅极电极形成区域上边，下边的行的接触孔SC则被配置在短路MOS的栅极电极形成区域上边。此外，在图32中，在外围电路区域中虽然未示出接触孔SC，但是在图32的剖面中未画出来的别的位置上，在这些MOS栅极电极形成区域上边则形成了导体膜4b的一部分露出来的接触孔SC。
接着，图33是后续制造工序中的与图23同一地方的主要部分平面图，图34是后续制造工序中的与图24同一地方的主要部分剖面图。
在这里，首先，在采用从下层开始依次用CVD法等淀积上例如由低电阻多晶硅构成的下层导体膜6a、由钨硅化物等构成的上层导体膜6b和由氧化硅等构成的帽状绝缘膜8后，在其上边，用光刻技术形成光刻胶图形PR3。采用以该光刻胶图形PR3为刻蚀掩模，用干法刻蚀法等除去从那里露出来的帽状绝缘膜8、上层导体膜6b和下层导体膜6a的办法，在存储器阵列中形成控制栅极电极(字线W)，在除此之外的区域、外围电路区域、短路MOS区域和选择MOS区域等中，形成各个MOS的栅极电极的一部分。在进行该刻蚀处理时，层间膜5起着刻蚀阻挡层的作用。
接着，图35是后续制造工序中的与图24同一地方的主要部分剖面图。
在这里，首先，以帽状绝缘膜8、导体膜6为刻蚀掩模，用干法刻蚀法等刻蚀除去其下层的层间膜5、上层导体膜4b和下层导体膜4a。借助于此，导体膜4与导体膜6自对准地被图形化，结果变成为在字线方向上具有同一形状。
借助于此，在存储器阵列中，完成存储单元MC的控制栅极电极和浮置栅极电极。就是说，完成在浮置栅极电极用的导体膜4上边中间存在着层间膜5地叠层上控制栅极电极用的导体膜6的2层栅极电极构造。存储单元MC的浮置栅极电极和控制栅极电极已完全地绝缘。
此外，在外围电路区域中，完成低电压系NMOS的栅极电极10n和低电压系PMOS的栅极电极10p。在各个MOS的栅极电极中，导体膜4和导体膜6通过接触孔SC电连起来。另外，虽然未画出来，但是即便是在短路MOS区域和选择MOS区域中，也可以分别形成短路MOS的栅极电极和选择MOS的栅极电极。
接着，图36是后续制造工序中的与图24同一地方的主要部分剖面图。
在这里，在外围电路区域中，分别各自分开形成每一个MOS的杂质浓度较低的半导体区域。例如，在低电压系NMOS上形成n型半导体区域11na和在低电压系PMOS上形成p型半导体区域11pa。向n型半导体区域11na内，例如导入砷，向p型半导体区域11pa内，例如导入硼。另外，虽然未画出来，但是即便是在短路MOS区域和选择MOS区域中，也可以分别形成短路MOS的半导体区域和选择MOS的半导体区域。
接着，在用CVD法等在半导体衬底1的主面上边淀积上例如由氧化硅构成的绝缘膜后，采用用各向异性的干法刻蚀法等对之进行刻蚀的办法，在低电压系NMOS的栅极电极10n和低电压系PMOS的栅极电极10p的侧面上形成绝缘膜12a。另外，虽然未画出来，但是，在短路MOS的栅极电极和选择MOS的栅极电极的侧面上也可以分别形成绝缘膜12a，彼此相邻的字线W间，用该绝缘膜12a进行填埋。
接着，图37是后续制造工序中的与图24同一地方的主要部分剖面图。
在这里，在外围电路区域、短路MOS区域和选择MOS区域中，分别各自分开形成每一个MOS的杂质浓度较高的半导体区域。例如，在低电压系NMOS上形成n型半导体区域11nb和在低电压系PMOS上形成p型半导体区域11pb。向n型半导体区域11nb内，例如导入砷，向p型半导体区域11pb内，例如导入硼。借助于此，形成低电压系NMOS的源极·漏极用的一对n型半导体区域11n，和低电压系PMOS的源极·漏极用的一对p型半导体区域11p，在外围电路区域中，完成低电压系NMOSQLn和PMOSQLp。另外，虽然未画出来，但是，也可以形成选择MOS的源极·漏极用的一对n型半导体区域。
接着，图38是后续制造工序中的与图26同一地方的主要部分平面图，图39是后续制造工序中的与图27同一地方的主要部分剖面图。
在这里，在半导体衬底1上边，用CVD法等淀积上例如由氧化硅构成的绝缘膜12b之后，在该绝缘膜12b上，用光刻技术和干法刻蚀技术形成使半导体衬底1的一部分(各MOS的源极·漏极区域)、字线W的一部分和规定MOS的栅极电极的一部分露出来那样的接触孔CON1。接着，在该半导体衬底1上边，用溅射法等淀积上钨等那样的金属膜后，采用用光刻技术和干法刻蚀技术使之图形化的办法，形成第1层布线L1(包括共通源极线)。第1层布线L1，通过接触孔CON1，与各个MOS的源极·漏极用的一对半导体区域、栅极电极和字线W适宜地电连起来。
接着，图40是后续制造工序中的与图26同一地方的主要部分平面图，图41是后续制造工序中的与图27同一地方的主要部分剖面图。
在这里，在半导体衬底1上边，用CVD法等淀积上例如由氧化硅构成的绝缘膜12c之后，在该绝缘膜12c上，用光刻技术和干法刻蚀技术进行使第1层布线L1的一部分露出来那样的贯通孔TH1的穿孔。接着，在该半导体衬底1上边，用溅射法或CVD法等淀积上例如钨等那样的金属膜之后，使得仅仅在贯通孔TH1内才残留下该金属膜那样地用CMP法等对之进行研磨，以在贯通孔TH1内形成栓塞13。然后，在半导体衬底1上边，用溅射法等从下层开始依次淀积例如氮化钛、铝和氮化钛之后，用光刻技术和干法刻蚀技术使之图形化，以形成第2层布线L2(包括主位线)。第2层布线L2通过栓塞13与第1层布线L1电连。
接着，图42是后续制造工序中的与图27同一地方的主要部分剖面图。
在这里，在半导体衬底1上边，用CVD法等淀积上例如由氧化硅构成的绝缘膜12d之后，在该绝缘膜12d上，与上述贯通孔TH1同样，进行使第2层布线L2的一部分露出来那样的贯通孔TH2的穿孔。接着，在与上述栓塞13同样地处理，在贯通孔TH2内形成了由钨等构成的栓塞17之后，在半导体衬底1上边，与第2层布线L2同样，形成例如由氮化钛、铝和氮化钛的叠层膜构成的第3层布线L3。第3层布线L3，通过栓塞17与第2层布线L2电连。然后，在半导体衬底1上边，形成了表面保护膜之后，采用在其一部分上形成使第3层布线L3的一部分露出来那样的开口部分以形成键合焊盘的办法，制造闪速存储器。
如上所述，倘采用本实施形态，由于归因于把有源区域Lm的宽度相对地窄，图形密度相对地高的存储器阵列的隔离部分STI作成为具有相对地大的凹槽量的凹槽构造，而可以减小隔离部分STI在半导体衬底1上产生的应力，故可以抑制半导体衬底1的晶体缺陷，可以提高存储单元的结漏电流的裕度。
此外，由于可以提高结漏电流的裕度，故可以实现存储单元尺寸的缩小，可以实现因栅极长度的缩小得到的写入特性的高速化或芯片尺寸的缩小。
以上虽然根据发明的实施形态具体地说明了由本发明人进行的发明，但本发明并不限于上述实施形态，在不脱离其要旨的范围内当然可进行种种的变更。
例如，在上述实施形态中，虽然说明的是应用于AND型闪速存储器的情况，但是，包括NOR型闪速存储器、DRAM(动态随机存取存储器)在内，在尺寸短小且具有反复重复性的存储器件，而且微细化、低功耗化的要求高的所有的产品中也可以应用。此外，在SRAM(静态读写存储器)或逻辑产品中也可以得到同样的效果。
倘采用本方法，则可以有效地防止衬底上位错的产生。

Claims (39)

1、一种半导体器件，其特征在于包括：
半导体衬底，
具有上述半导体衬底上形成的沟和埋入到上述沟内的埋入绝缘膜的元件隔离区，和与上述元件隔离区相邻接且形成有栅极绝缘膜和栅极绝缘膜上边的栅极电极的有源区域，
上述栅极电极的至少一部分位于上述元件隔离区上边，且存在有上述栅极电极的第1元件隔离区的上述埋入绝缘膜上侧的第1端面，位于比不存在上述栅极电极膜的第2元件隔离区的上述埋入绝缘膜的第2端面更往上边的区域。
2、根据权利要求1所述的半导体器件，其特征在于：第1端面与第2端面之差，比上述栅极绝缘膜的厚度大。
3、根据权利要求1所述的半导体器件，其特征在于：在上述有源区域内具有与上述栅极电极对应地向衬底内注入了杂质的杂质区域，第1端面与第2端面之差，比上述杂质区域的从衬底表面到杂质浓度变成为最高的深度为止的距离还大。
4、根据权利要求1所述的半导体器件，其特征在于：第1端面与第2端面之差在40nm以上。
5、根据权利要求1所述的半导体器件，其特征在于：第1端面与第2端面之差在200nm以下。
6、一种半导体器件，具备：
半导体衬底；
在上述半导体衬底上边形成有栅极电极的有源区域；
具有在上述半导体衬底上形成的沟和埋入到该沟内的埋入绝缘膜的元件隔离区，其特征在于：
上述元件隔离区的上述埋入绝缘膜与在上述埋入绝缘膜的上边淀积的膜之间的界面，或离上述沟底部最远的上述埋入绝缘膜的界面，在比形成有上述栅极电极的半导体衬底表面更低的位置上形成。
7、一种半导体器件，具备：
半导体衬底；
在上述半导体衬底上边形成有栅极电极的有源区域；
具有在上述半导体衬底上形成的沟和埋入到该沟内的埋入绝缘膜的元件隔离区，其特征在于：
上述元件隔离区的上述埋入绝缘膜与在上述埋入绝缘膜的上边淀积的膜之间的界面，或上述埋入绝缘膜的界面，在比形成有上述栅极电极的半导体衬底表面更低的位置上形成，
上述有源区域具有与上述栅极电极对应向衬底中注入了杂质的杂质区域，上述埋入绝缘膜的界面与上述半导体衬底表面之差，比上述杂质区域中的从衬底表面到杂质浓度变成为最高的深度为止的距离还大。
8、一种半导体器件，具备：
半导体衬底；
具有在上述半导体衬底上形成的沟和已埋入到上述沟内的埋入绝缘膜的元件隔离区；与上述元件隔离区相邻接且形成有栅极绝缘膜和栅极绝缘膜上的栅极电极的有源区域；具有位于比已淀积到上述元件隔离区和上述有源区域上的上述栅极电极还往上边的上端面的层间绝缘膜，其特征在于：
上述栅极电极的一部分位于上述元件隔离区上，
淀积到位于上述栅极电极周围的上述元件隔离区上的上述层间绝缘膜的一部分，在比位于上述栅极电极下边的上述元件隔离区的上述埋入绝缘膜的上表面更往沟底面一侧形成。
9、根据权利要求1所述的半导体器件，其特征在于：埋入氧化膜具有使用密度为1×1010到1×1012个/cm3的等离子体制作的HDP膜。
10、一种半导体器件，具备：
半导体衬底；
具有在上述半导体衬底上形成的沟和已埋入到上述沟内的埋入绝缘膜的元件隔离区；与上述元件隔离区相邻接且形成有栅极绝缘膜和栅极绝缘膜上的栅极电极的有源区域；具有位于比已淀积到上述元件隔离区和上述有源区域上的上述栅极电极还往上边的上端面的层间绝缘膜，
其特征在于：
上述栅极电极的一部分位于上述元件隔离区上，
上述元件隔离区的上述埋入绝缘膜与淀积到上述埋入绝缘膜上边的膜相对的界面之内，存在有上述栅极电极的第1元件隔离区的第1界面，在比位于上述第1元件隔离区周围的第2元件隔离区的第2界面还高的位置上形成，配置上述栅极电极的区域的上述半导体衬底表面位于上述第1界面和第2界面之间。
11、一种半导体器件，具有：
具有形成有元件的多个有源区域和隔离有源区域彼此间的元件隔离区的半导体衬底；
在半导体衬底的有源区域的表面上中间存在着栅极绝缘膜形成的栅极电极；
在半导体衬底的元件隔离区中形成并用埋入绝缘膜填埋起来的沟，
其特征在于：埋入绝缘膜的上端从半导体衬底的有源区域表面向沟底部一侧后退。
12、一种半导体器件的制造方法，其特征在于具有如下工序：
在半导体衬底中形成沟，向上述沟内埋入导电性比上述衬底还低的埋入绝缘膜，形成元件隔离区和与元件隔离区相邻的有源区域的工序；
向上述半导体衬底上淀积栅极绝缘膜和栅极电极膜并在其上边淀积绝缘膜，进行图形化以形成栅极电极的工序；
除去上述元件隔离区的上述埋入绝缘膜的一部分，在上述埋入绝缘膜的表面上，形成存在有上述栅极电极的第1区域，和在上述第1区域的周围形成且比上述第1区域还低的第2区域的工序。
13、根据权利要求12所述的半导体器件的制造方法，其特征在于：上述第2区域的上述埋入绝缘膜，被除去的厚度大于上述栅极绝缘膜的厚度。
14、根据权利要求12所述的半导体器件的制造方法，其特征在于：上述第2区域的上述埋入绝缘膜，被除去的厚度大于40nm。
15、根据权利要求12所述的半导体器件的制造方法，其特征在于：上述第2区域的上述埋入绝缘膜，被除去的厚度小于200nm。
16、一种半导体器件的制造方法，其特征在于具有如下工序：
在半导体衬底上形成沟，向上述沟内埋入导电性比上述衬底还低的埋入绝缘膜，形成元件隔离区和与上述元件隔离区相邻的有源区域的工序；
向上述半导体衬底上淀积栅极绝缘膜和栅极电极膜以及在其上边淀积绝缘膜，使之图形化以形成栅极电极的工序；
向半导体衬底上边涂敷光刻胶，使之图形化以在上述元件隔离区上，在存在有上述栅极电极的第1区域上剩下光刻胶，除去不存在上述栅极电极的第2区域的光刻胶，除去上述第2区域的上述埋入绝缘膜的一部分的工序；
在上述半导体衬底表面上形成热氧化膜，使杂质通过上述热氧化膜向上述半导体衬底上注入，进行退火以形成杂质区域的工序；
向上述半导体衬底上淀积导电性比半导体衬底还低的绝缘膜的工序；
在上述所淀积的绝缘膜的上述杂质区域的位置上开孔，形成接触孔的工序；
向上述接触孔内埋入导电性比硅高的导电性材料以形成栓塞的工序。
17、根据权利要求16所述的半导体器件的制造方法，其特征在于：上述第2区域的上述埋入绝缘膜被除去的深度，大于从上述杂质区域的衬底到上述杂质将变成为最高浓度的深度。
18、一种半导体器件的制造方法，其特征在于具有如下的工序：
(1)在半导体衬底上形成沟，向沟内埋入埋入氧化膜，形成元件隔离区和用元件隔离区进行电隔离的有源区域的工序；
(2)向半导体衬底上淀积栅极氧化膜、栅极电极膜和绝缘膜，进行图形化以形成栅极电极的工序；
(3)向上述半导体衬底上边涂敷光刻胶，使上述光刻胶图形化，除去元件隔离区中的氧化膜的一部分的工序；
(4)使上述半导体衬底表面热氧化以形成热氧化膜，从上述热氧化膜的上边向上述半导体衬底内注入杂质，使之退火形成杂质区域的工序；
(5)向上述元件隔离区和有源区域的上边淀积层间绝缘膜的工序；
(6)在上述层间绝缘膜上开孔，形成接触孔的工序；
(7)向上述接触孔内埋入导电性材料，形成电连到上述杂质区域上的栓塞的工序；
(8)在上述层间绝缘膜上边，形成电连到上述栓塞上的布线层的工序。
19、一种半导体器件，具有：
在半导体衬底上形成氧化膜的工序，在上述氧化膜的上边形成氧化防止膜的工序，
除去规定区域的上述氧化防止膜和上述氧化膜以使上述衬底露出来的工序，
刻蚀上述露出来的衬底形成沟的工序，
在上述沟和上述氧化防止膜上淀积绝缘膜的工序，
除去上述氧化防止膜上边的上述绝缘膜的工序，
形成多个元件隔离沟的工序，
中间存在着栅极绝缘膜地在半导体衬底的有源区域的表面上形成的栅极电极，
在半导体衬底的元件隔离区上形成且用埋入绝缘膜填埋起来的沟，
其特征在于：埋入绝缘膜的上端从半导体衬底的有源区域表面向沟底部一侧后退。
20、一种在衬底的主面上具有由埋入到沟内部的绝缘膜构成的多个元件隔离部分的半导体器件，其特征在于：在有源区域宽度小的第1区域中，上述元件隔离部分的凹槽量大，在有源区域宽度大的第2区域中，上述元件隔离部分的凹槽量小或为0。
21、根据权利要求20所述的半导体器件，其特征在于：上述第1区域的有源区域的宽度小于1微米，上述第2区域的有源区域的宽度大于1微米。
22、一种半导体器件，具备由在衬底上配置为行列状的多个存储单元构成的存储器阵列和形成有与上述多个存储单元不同的电路元件的外围电路区域，在衬底的主面上具有由埋入到沟内部的绝缘膜构成的多个元件隔离部分，
其特征在于：上述存储器阵列的上述元件隔离部分的凹槽量大，上述外围电路区域的上述元件隔离部分的凹槽量小或为0。
23、根据权利要求22所述的半导体器件，其特征在于：上述存储器阵列的有源区域的宽度小于1微米，上述外围电路区域的有源区域的宽度大于1微米。
24、根据权利要求22所述的半导体器件，其特征在于：上述存储器阵列的上述元件隔离部分的凹槽量为80nm左右，上述外围电路区域的上述元件隔离部分的凹槽量为0到40nm左右。
25、根据权利要求22所述的半导体器件，其特征在于：上述存储器阵列的有源区域为条带形状。
26、根据权利要求22所述的半导体器件，其特征在于：构成闪速存储器的存储器阵列，其构成为：上述多个存储单元，在各列中上述多个存储单元的源极·漏极区彼此并联连接，在各行中多条字线进行延伸。
27、根据权利要求26所述的半导体器件，其特征在于：上述多个存储单元中的每一个，都具有：在上述源极·漏极区之间的沟道区域上边中间存在着第1绝缘膜设置的浮置栅极电极用的下层导体膜；与上述浮置栅极电极用的下层导体膜电连，中间存在着上述源极·漏极区上边的第2绝缘膜地从上述浮置栅极电极用的下层导体膜向上述源极·漏极区上边延伸的浮置栅极电极用的上层导体膜；中间存在着第3绝缘膜在上述浮置栅极电极用的上层导体膜上边设置，用作重叠到上述浮置栅极电极用的上层导体膜上的上述字线的控制栅极电极用的导体膜。
28、一种半导体器件的制造方法，具有：
(a)在衬底的第1区域上形成第1沟，在与上述第1区域不同的第2区域上形成第2沟的工序；
(b)在向衬底上边淀积上绝缘膜后，使绝缘膜平坦化并向第1和第2沟的内部埋入绝缘膜的工序；
(c)在用光刻胶图形把上述第2区域被覆起来后，刻蚀已埋入到第1沟内部的绝缘膜，使已埋入到第1沟内部的绝缘膜的上表面比已埋入到第2沟内部的绝缘膜的上表面凹陷得更深，在上述第1区域上形成第1元件隔离部分，在上述第2区域上形成第2元件隔离部分的工序，
其特征在于：上述第1区域是有源区域宽度小的区域，上述第2区域是有源区域宽度大的区域。
29、根据权利要求28所述的半导体器件的制造方法，其特征在于：上述第1元件隔离部分的凹槽量大，上述第2元件隔离部分的凹槽量小或为0。
30、根据权利要求28所述的半导体器件的制造方法，其特征在于：上述第1区域的有源区域的宽度小于1微米，上述第2区域的有源区域的宽度大于1微米。
31、根据权利要求28所述的半导体器件的制造方法，其特征在于：还包括：
(d)在上述衬底的主面上形成了栅极绝缘膜之后，采用向上述衬底上边淀积导体膜，以光刻胶图形为掩模对上述导体膜进行加工的办法，在上述第1区域上形成由上述导体膜构成的栅极电极的工序；
(e)分别向在上述第1区域上形成的上述栅极电极两侧的上述衬底内导入杂质，形成源极·漏极区的工序。
32、一种半导体器件的制造方法，所述半导体器件在衬底上配置有行列状的多个存储单元，上述多个存储单元中的每一个都具有浮置栅极电极和控制栅极电极，在各列中，上述多个存储单元的源极·漏极区彼此并联连接，与上述控制栅极电极一体形成的字线在作为上述多个存储单元的栅极长度方向的行方向上延伸构成存储器阵列，和由与上述多个存储单元不同的电路元件构成的外围电路区域，其特征在于具备如下的工序：
(a)在上述衬底的成为上述存储器阵列的元件隔离部分的区域中形成第1沟，在上述衬底的成为上述外围电路区域的元件隔离部分的区域中形成第2沟的工序；
(b)在向上述衬底上边淀积上第1绝缘膜之后，使上述第1绝缘膜平坦化并向上述第1和第2沟内部埋入上述第1绝缘膜的工序；
(c)在用光刻胶图形把上述外围电路区域覆盖起来之后，刻蚀已埋入到上述第1沟内部的第1绝缘膜，使埋入到上述第1沟内部的上述第1绝缘膜的上表面，比埋入到上述第2沟内部的上述第1绝缘膜的上表面凹陷得更深，在上述存储器阵列上形成第1元件隔离部分，在上述外围电路区域上形成第2元件隔离部分的工序。
33、根据权利要求32所述的半导体器件的制造方法，其特征在于：上述存储器阵列中上述第1元件隔离部分的凹槽量大，上述外围电路区域的上述第2元件隔离部分的凹槽量小或为0。
34、根据权利要求33所述的半导体器件的制造方法，其特征在于：上述存储器阵列的有源区域的宽度小于1微米，上述外围电路区域的有源区域的宽度大于1微米。
35、根据权利要求33所述的半导体器件的制造方法，其特征在于：上述存储器阵列的上述第1元件隔离部分的凹槽量为80nm左右，上述外围电路区域的上述第2元件隔离部分的凹槽量为0到40nm左右。
36、根据权利要求33所述的半导体器件的制造方法，其特征在于：上述存储器阵列的有源区域为条带形状。
37、根据权利要求32所述的半导体器件的制造方法，其特征在于：还具有如下的工序：
(d)在上述存储单元的有源区域上边形成成为场效应晶体管的栅极绝缘膜的第2绝缘膜的工序；
(e)在上述存储器阵列的有源区域中，在上述第2绝缘膜上边形成浮置栅极电极用的下层导体膜，使之在上述第1方向上延伸的工序；
(f)向上述浮置栅极电极用的下层导体膜的两侧的上述衬底内，导入杂质形成在上述第1方向上延伸的源极·漏极区的工序；
(g)在上述源极·漏极区上边形成比第2绝缘膜更厚的第3绝缘膜的工序；
(h)沿着上述第1方向形成连接到上述浮置栅极电极用的下层导体膜的上层上，在上述第3绝缘膜上边延伸的浮置栅极电极用的上层导体膜的工序；
(i)在上述浮置栅极电极用的上层导体膜的上层上形成第4绝缘膜的工序；
(j)在上述第4绝缘膜上边形成控制栅极电极用的导体膜的工序；
(k)采用使上述控制栅极电极用的导体膜、上述浮置栅极电极用的上层导体膜和下层导体膜，沿着作为上述行方向的第2方向图形化的办法，形成与上述控制栅极电极一体形成的字线和上述浮置栅极电极的工序。
38、一种半导体器件的制造方法，其特征在于具有如下工序：
在半导体衬底上形成元件隔离沟，向上述元件隔离沟内埋入导电性比上述衬底还低的埋入绝缘膜，形成元件隔离部分的工序；
向上述半导体衬底上淀积栅极绝缘膜和栅极电极膜并向其上边淀积绝缘膜，使之图形化以形成栅极电极的工序；
向上述栅极电极周围的上述半导体衬底内导入杂质的工序；
除去上述元件隔离部分的上述埋入绝缘膜的一部分，使上述埋入绝缘膜的最高区域形成得比上述半导体衬底的表面还低的工序；
对上述半导体衬底进行热处理的工序；
形成电连到在上述半导体衬底的已导入了上述杂质的区域上的栓塞的工序。
39、一种半导体器件的制造方法，其特征在于具有如下工序：
在半导体衬底上形成元件隔离沟，向上述元件隔离沟内埋入导电性比上述衬底还低的埋入绝缘膜，形成元件隔离部分的工序；
向上述半导体衬底上淀积栅极绝缘膜和栅极电极膜并向其上边淀积绝缘膜，使之图形化以形成栅极电极的工序；
在上述栅极电极的侧壁上形成由绝缘膜构成的侧壁的工序；
向上述侧壁周围的上述半导体衬底内导入杂质的工序；
除去上述元件隔离部分的上述埋入绝缘膜的一部分，使上述埋入绝缘膜的最高区域形成得比上述半导体衬底的表面还低的工序；
对上述半导体衬底进行热处理的工序；
形成把上述半导体衬底的已导入了上述杂质的区域和在比上述栅极电极更往上的上层上形成的布线连接起来的栓塞的工序。
CNB031487114A 2002-06-24 2003-06-24 半导体器件及其制造方法 Expired - Fee Related CN1252832C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP182323/2002 2002-06-24
JP2002182323 2002-06-24
JP342143/2002 2002-11-26
JP2002342143 2002-11-26

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100598792A Division CN100511682C (zh) 2002-06-24 2003-06-24 半导体器件

Publications (2)

Publication Number Publication Date
CN1471173A true CN1471173A (zh) 2004-01-28
CN1252832C CN1252832C (zh) 2006-04-19

Family

ID=30447620

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031487114A Expired - Fee Related CN1252832C (zh) 2002-06-24 2003-06-24 半导体器件及其制造方法

Country Status (4)

Country Link
US (2) US7084477B2 (zh)
KR (1) KR100610217B1 (zh)
CN (1) CN1252832C (zh)
TW (1) TWI252565B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102412184A (zh) * 2011-05-23 2012-04-11 上海华力微电子有限公司 离子注入调整隔离氧化物应力的浅沟槽隔离结构制备方法
CN105742285A (zh) * 2014-12-25 2016-07-06 瑞萨电子株式会社 半导体装置及其制造方法
CN113284937A (zh) * 2020-02-19 2021-08-20 铠侠股份有限公司 半导体装置及其制造方法
CN119451201A (zh) * 2025-01-07 2025-02-14 长飞先进半导体(武汉)有限公司 半导体器件及制造方法、功率模块、功率转换电路和车辆

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7807225B2 (en) * 2003-01-31 2010-10-05 Sharp Laboratories Of America, Inc. High density plasma non-stoichiometric SiOxNy films
KR100615085B1 (ko) 2004-01-12 2006-08-22 삼성전자주식회사 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들
US7101751B2 (en) * 2004-05-21 2006-09-05 Texas Instruments Incorporated Versatile system for limiting electric field degradation of semiconductor structures
JP2005340327A (ja) * 2004-05-25 2005-12-08 Renesas Technology Corp 半導体装置及びその製造方法
JP2006278754A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
US20070026605A1 (en) * 2005-08-01 2007-02-01 Macronix International Co., Ltd. Fabricating approach for memory device
KR100650870B1 (ko) * 2005-08-08 2008-07-16 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
JP3976774B1 (ja) * 2006-03-10 2007-09-19 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置およびその制御方法
KR100814374B1 (ko) * 2006-09-20 2008-03-18 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
KR100882797B1 (ko) * 2006-10-20 2009-02-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2008187007A (ja) * 2007-01-30 2008-08-14 Renesas Technology Corp 半導体記憶装置
JP5525694B2 (ja) * 2007-03-14 2014-06-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
WO2008117464A1 (ja) * 2007-03-27 2008-10-02 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
WO2008137483A1 (en) * 2007-05-01 2008-11-13 Dsm Solutions, Inc. Double gate jfet and fabrication method therefor
US7611935B2 (en) * 2007-05-24 2009-11-03 Advanced Micro Devices, Inc. Gate straining in a semiconductor device
JP2009071168A (ja) * 2007-09-14 2009-04-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101394553B1 (ko) 2007-11-08 2014-05-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
JP5417748B2 (ja) * 2008-06-23 2014-02-19 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101034573B1 (ko) * 2010-02-16 2011-05-12 김종관 볏짚 절단기
US8354719B2 (en) * 2010-02-18 2013-01-15 GlobalFoundries, Inc. Finned semiconductor device with oxygen diffusion barrier regions, and related fabrication methods
JP2011253857A (ja) * 2010-05-31 2011-12-15 Elpida Memory Inc 半導体装置およびその製造方法
JP5059204B2 (ja) * 2011-02-21 2012-10-24 株式会社東芝 半導体記憶装置の製造方法
CN105514108B (zh) * 2014-10-11 2018-07-24 中芯国际集成电路制造(上海)有限公司 Mtp器件及其制造方法
US10032786B2 (en) * 2016-09-16 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP7309647B2 (ja) * 2020-03-24 2023-07-18 株式会社東芝 受光装置及び半導体装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2946920B2 (ja) * 1992-03-09 1999-09-13 日本電気株式会社 半導体装置の製造方法
JPH0897210A (ja) 1994-09-28 1996-04-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3328463B2 (ja) 1995-04-06 2002-09-24 株式会社日立製作所 並列型不揮発性半導体記憶装置及び同装置の使用方法
KR100195234B1 (ko) 1996-08-21 1999-06-15 윤종용 반도체장치의 제조방법
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
JP4065572B2 (ja) * 1997-03-28 2008-03-26 株式会社ルネサステクノロジ 半導体装置
US5930633A (en) * 1997-07-23 1999-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated butt-contact process in shallow trench isolation
US5972759A (en) * 1997-07-28 1999-10-26 Taiwan Semiconductor Manufacturing Company Method of making an integrated butt contact having a protective spacer
US6087706A (en) * 1998-04-07 2000-07-11 Advanced Micro Devices, Inc. Compact transistor structure with adjacent trench isolation and source/drain regions implanted vertically into trench walls
TW421859B (en) * 1998-07-27 2001-02-11 Seiko Epson Corp Semiconductor memory apparatus and its fabricating method
US6406987B1 (en) * 1998-09-08 2002-06-18 Taiwan Semiconductor Manufacturing Company Method for making borderless contacts to active device regions and overlaying shallow trench isolation regions
JP3205306B2 (ja) * 1998-12-08 2001-09-04 松下電器産業株式会社 半導体装置およびその製造方法
US6235606B1 (en) * 1999-01-04 2001-05-22 United Microelectronics Corp. Method of fabricating shallow trench isolation
KR100281124B1 (ko) * 1999-01-20 2001-01-15 김영환 반도체소자 및 그의 제조방법
US6133105A (en) * 1999-04-27 2000-10-17 United Microelectronics Corp. Method of manufacturing borderless contact hole including a silicide layer on source/drain and sidewall of trench isolation structure
US6303465B1 (en) * 1999-06-25 2001-10-16 United Microelectronics Corp. Method of forming low leakage current borderless contact
KR100338767B1 (ko) * 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
JP3604072B2 (ja) * 1999-11-08 2004-12-22 沖電気工業株式会社 半導体装置の製造方法
JP4068781B2 (ja) * 2000-02-28 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置および半導体集積回路装置の製造方法
US6368931B1 (en) * 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
JP2002043411A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 半導体装置の製造方法
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
JPWO2002063690A1 (ja) 2001-02-08 2004-06-10 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6569735B2 (en) * 2001-03-20 2003-05-27 Macronix International Co., Ltd. Manufacturing method for isolation on non-volatile memory
US6498383B2 (en) * 2001-05-23 2002-12-24 International Business Machines Corporation Oxynitride shallow trench isolation and method of formation
US6586313B2 (en) * 2001-11-29 2003-07-01 Stmicroelectronics S.R.L. Method of avoiding the effects of lack of uniformity in trench isolated integrated circuits
US20030146490A1 (en) * 2002-02-07 2003-08-07 Semiconductor Components Industries, Llc. Semiconductor device and method of providing regions of low substrate capacitance
JP2003273206A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置とその製造方法
US6649489B1 (en) * 2003-02-13 2003-11-18 Taiwan Semiconductor Manufacturing Company Poly etching solution to improve silicon trench for low STI profile
US7190036B2 (en) * 2004-12-03 2007-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor mobility improvement by adjusting stress in shallow trench isolation

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102412184A (zh) * 2011-05-23 2012-04-11 上海华力微电子有限公司 离子注入调整隔离氧化物应力的浅沟槽隔离结构制备方法
CN102412184B (zh) * 2011-05-23 2014-03-12 上海华力微电子有限公司 离子注入调整隔离氧化物应力的浅沟槽隔离结构制备方法
CN105742285A (zh) * 2014-12-25 2016-07-06 瑞萨电子株式会社 半导体装置及其制造方法
CN105742285B (zh) * 2014-12-25 2020-10-27 瑞萨电子株式会社 半导体装置及其制造方法
CN113284937A (zh) * 2020-02-19 2021-08-20 铠侠股份有限公司 半导体装置及其制造方法
CN119451201A (zh) * 2025-01-07 2025-02-14 长飞先进半导体(武汉)有限公司 半导体器件及制造方法、功率模块、功率转换电路和车辆

Also Published As

Publication number Publication date
TW200402124A (en) 2004-02-01
US20040058499A1 (en) 2004-03-25
KR20040000352A (ko) 2004-01-03
TWI252565B (en) 2006-04-01
US20060214254A1 (en) 2006-09-28
KR100610217B1 (ko) 2006-08-09
US7084477B2 (en) 2006-08-01
CN1252832C (zh) 2006-04-19

Similar Documents

Publication Publication Date Title
CN1471173A (zh) 半导体器件及其制造方法
CN1309054C (zh) 具有一非易失性内存的集成电路及其制造方法
TWI585903B (zh) 半導體裝置之製造方法
CN1237616C (zh) 具有浮置栅的半导体存储器及其制造方法
CN101051652A (zh) 半导体器件及其制造方法
CN1181554C (zh) 半导体器件及其制造方法
CN1941301A (zh) 制造晶体管的方法和形成存储设备的方法
CN1591904A (zh) 半导体器件及其制造方法
CN1192051A (zh) 半导体器件及其制造方法
CN1542974A (zh) 半导体器件及其制造方法
CN1514485A (zh) 非挥发性内存及其制造方法
CN101030556A (zh) 半导体器件的制造方法
CN1303698C (zh) 半导体器件及其制造方法
CN1534768A (zh) 半导体器件及其制造方法
CN1655364A (zh) 晶体管结构、存储单元及其阵列、及存储器制造方法
CN1855495A (zh) 具有垂直定向的栅电极的场效应晶体管及其制造方法
CN1279516A (zh) 半导体装置及其制造方法
CN1380697A (zh) 非易失性半导体存储器
CN1645515A (zh) 非易失性半导体存储器
CN1171314C (zh) 半导体装置及半导体装置的制造方法
CN1447436A (zh) 半导体器件和采用该半导体器件的半导体存储器
CN104103594A (zh) 半导体器件的制造方法
CN1632952A (zh) 非挥发性存储器结构及其制造方法
JP2004228557A (ja) 半導体装置及びその製造方法
CN1152432C (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060419

Termination date: 20140624

EXPY Termination of patent right or utility model