[go: up one dir, main page]

JP2946920B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2946920B2
JP2946920B2 JP4050225A JP5022592A JP2946920B2 JP 2946920 B2 JP2946920 B2 JP 2946920B2 JP 4050225 A JP4050225 A JP 4050225A JP 5022592 A JP5022592 A JP 5022592A JP 2946920 B2 JP2946920 B2 JP 2946920B2
Authority
JP
Japan
Prior art keywords
insulating film
film
groove
polycrystalline silicon
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4050225A
Other languages
English (en)
Other versions
JPH05251552A (ja
Inventor
和弘 田坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP4050225A priority Critical patent/JP2946920B2/ja
Priority to US08/028,533 priority patent/US5561078A/en
Publication of JPH05251552A publication Critical patent/JPH05251552A/ja
Application granted granted Critical
Publication of JP2946920B2 publication Critical patent/JP2946920B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にサブミクロンの微細素子分離溝の形成方法
に関する。
【０００２】
【従来の技術】従来の素子分離溝の形成方法を図２
（ａ）〜（ｃ）、図３（ａ），（ｂ）を参照して説明す
る。
【０００３】まず、図２（ａ）に示す様に、Ｐ型シリコ
ン基板１のメモリセル形成領域を含む部分に、ゲート酸
化膜２を、厚さ１０〜２５ｎｍ程度形成する。続いて基
板全面を例えば厚さ１００〜１５０ｎｍ位の多結晶シリ
コン膜３及び厚さ２００〜３００ｎｍの酸化シリコン膜
を第１の絶縁膜４として被覆する。次にレジスト膜５を
用いて素子分離予定領域６となる所のみ０．４〜０．６
μｍの幅で開孔し、第１の絶縁膜４及び多結晶シリコン
膜３，ゲート酸化膜２を続けて異方性エッチングし、Ｐ
型シリコン基板１を選択的に露出させる。
【０００４】次に図２（ｂ）に示す様にレジスト膜５を
除去した後、第１の絶縁膜４をマスクにエッチングを行
い深さ０．５〜１．５μｍの溝７を形成する。
【０００５】次に、図２（ｃ）に示す様に、後に形成す
るＢＰＳＧなどの第３の絶縁膜よりもドライエッチング
のエッチレートが遅い例えばノンドープの酸化シリコン
膜（第２の絶縁膜８）を厚さ１００〜２００ｎｍ程度被
着し、続いて溝を完全に埋め込むために第３の絶縁膜９
であるＢＰＳＧ膜（ボロンホスホシリケートガラス膜）
を厚さ１．０〜２．０μｍ堆積し、８５０〜９５０℃程
度の熱処理によりこれをリフローし、溝を完全に埋め込
むと同時に表面を平坦にする。
【０００６】次に、図３（ａ）に示す様に、多結晶シリ
コン膜３をストッパーとして第３の絶縁膜９，第２の絶
縁膜８及び第１の絶縁膜４に対してエッチバックを施
す。理想的には第３の絶縁膜９の上面がストッパーであ
る多結晶シリコン膜３の上面と一致したところでエッチ
バックを終了できれば良いのであるが、エッチバックの
制御性の困難からオーバーエッチとなり窪み１０を生ず
る。しかしこの窪み１０は第３の絶縁膜９のであり、第
２の絶縁膜８は第３の絶縁膜９よりエッチレートが遅い
ため、最悪でも、ゲート酸化膜２より上方でエッチバッ
クが終わるので溝側部での基板の露出が防がれる。
【０００７】次に図３（ｂ）に示す様に半導体基板上全
面にタングステンシリサイド膜を堆積し、選択的に除去
することにより、シリサイド配線１１を形成し、イオン
注入によりソース・ドレイン領域を形成すると素子分離
溝７Ａとそれに自己整合的に形成されたポリサイドゲー
ト電極を有するうＭＯＳトランジスタを形成することが
できる。
【０００８】
【発明が解決しようとする課題】上述した従来の素子分
離溝の形成方法ではエッチバックの制御性の難しさに加
えて第３の絶縁膜９のウェーハ面内均一性の制御が難し
く、厚さのばらつきが１０％程度に達することもある。
そのため、１．３μｍも堆積するとウェーハ面内の膜厚
差は１３０ｎｍにもなり、ウェーハ面内を完全にエッチ
バックしようとするとウェーハ面内の場所によってはオ
ーバーエッチとなり、もともと第３の絶縁９の膜厚の薄
かったところでは、第２の絶縁膜もオーバーエッチとな
り、基板が露出してしまい、シリサイド配線などの導電
性膜との短絡を引き起こし、半導体装置の歩留りを低下
させるという問題点があった。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板表面にゲート絶縁膜、多結晶シリ
コン膜及び第１の絶縁膜を順次形成する工程と、所定部
分の前記第１の絶縁膜、前記多結晶シリコン膜及び前記
ゲート絶縁膜をエッチングし、さらに前記第１の絶縁膜
と自己整合的に前記半導体基板をエッチングして溝を形
成する工程と、第２の絶縁膜を堆積したのち前記第２の
絶縁膜よりエッチレートの大きい第３の絶縁膜を堆積し
て前記溝を埋める工程と、前記多結晶シリコン膜をスト
ッパーとしてエッチバックを行ない前記溝内に前記第２
及び第３の絶縁膜を残存させる工程と、第４の絶縁膜を
堆積する工程と、前記多結晶シリコン膜をストッパーと
してエッチングして前記溝の側壁部を第４の絶縁膜で覆
って絶縁物で埋め戻された素子分離溝を形成する工程
と、導電性膜を堆積し、前記導電性膜及び前記多結晶シ
リコン膜を選択的に除去してゲート電極を形成する工程
とを含むというものである。
【００１０】
【実施例】本発明の一実施例について図面を参照して説
明する。
【００１１】図２，図３（ａ）を参照して説明した従来
例と同様にして、溝７を酸化シリコン膜からなる第２の
絶縁膜８およびＢＰＳＧ膜からなる第３の絶縁膜で一応
埋めたのち、図１（ａ）に示すように、窪み１０（図３
（ａ））を埋める様に第４の絶縁膜１４として例えばノ
ンドープ酸化シリコンを厚さ２００〜３００ｎｍ程度被
着する。続いて、再度多結晶シリコン膜３をストッパー
としてエッチバックを施すことにより、図１（ｂ）に示
すように、第４の絶縁膜からなる側壁膜１３を溝の上部
に形成する。この側壁膜により、前述したオーバエッチ
のため基板が露出したところはもちろんのことそうでな
いところも、補強されウェーハ全体の歩留り向上に寄与
することとなる。
【００１２】次に図１（ｃ）に示すようにウェーハ全面
にタングステンシリサイド膜を堆積し、選択的に除去す
ることによりシリサイド配線１１を形成し、イオン注入
によりソース・ドレイン領域形成すると素子分離溝７Ａ
と自己整合的に形成されたポリサイドゲート電極を有す
るＭＯＳトランジスタを形成することができる。
【００１３】
【発明の効果】以上説明した様に本発明においては、ま
ず、溝を形成したのち、第２，第３の絶縁膜（溝に直接
被着する第２の絶縁膜の方がエッチバックのエッチレー
トが同等もしくは遅くなっている）を堆積したのちエッ
チバックを行なう。この段階でエッチバックがオーバー
になったとしても第２，第３の絶縁膜で溝側部の基板の
露出を一応防ぐことができるが、溝を完全に埋込む第２
の絶縁膜のウェーハ面内均一性が悪いためこのままでは
ウェーハ面内の場所によっては基板を露出する部分も存
在し歩留りが悪い。そこで、さらに新たな第４の絶縁膜
を堆積しエッチバックすることにより溝上部に側壁膜を
形成することにより、基板が露出した部分はもちろんの
ことそれ以外も、これにより補強され、完全に基板の露
出を防ぎ、導電性膜と基板との短絡を回避でき素子分離
溝を安定に形成し半導体装置の歩留り向上に寄与する効
果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の説明に使用するため（ａ）
〜（ｃ）に分図して示す工程順断面図である。
【図２】従来例の説明に使用するため（ａ）〜（ｃ）に
分図して示す工程順断面図である。
【図３】従来例の説明に使用するため（ａ），（ｂ）に
分図して示す工程順断面図である。
【符号の説明】 １ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ 多結晶シリコン膜 ４ 第１の絶縁膜（酸化シリコン膜） ５ レジスト膜 ６ 素子分離予定領域 ７ 溝 ７Ａ 素子分離溝（溝７を絶縁膜で埋めたもの） ８ 第２の絶縁膜（酸化シリコ膜） ９ 第３の絶縁膜（ＢＰＳＧ膜） １０ 窪み １１ シリサイド配線 １２ 弟４の絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/70 - 21/74 H01L 21/76 - 21/765 H01L 21/77 H01L 29/78

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板表面にゲート絶縁膜、多結晶
    シリコン膜及び第１の絶縁膜を順次形成する工程と、所
    定部分の前記第１の絶縁膜、前記多結晶シリコン膜及び
    前記ゲート絶縁膜をエッチングし、さらに前記第１の絶
    縁膜と自己整合的に前記半導体基板をエッチングして溝
    を形成する工程と、第２の絶縁膜を堆積したのち前記第
    ２の絶縁膜よりエッチレートの大きい第３の絶縁膜を堆
    積して前記溝を埋める工程と、前記多結晶シリコン膜を
    ストッパーとしてエッチバックを行ない前記溝内に前記
    第２及び第３の絶縁膜を残存させる工程と、第４の絶縁
    膜を堆積する工程と、前記多結晶シリコン膜をストッパ
    ーとしてエッチングして前記溝の側壁部を第４の絶縁膜
    で覆って絶縁物で埋め戻された素子分離溝を形成する工
    程と、導電性膜を堆積し、前記導電性膜及び前記多結晶
    シリコン膜を選択的に除去してゲート電極を形成する工
    程とを含むことを特徴とする半導体装置の製造方法。
JP4050225A 1992-03-09 1992-03-09 半導体装置の製造方法 Expired - Fee Related JP2946920B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP4050225A JP2946920B2 (ja) 1992-03-09 1992-03-09 半導体装置の製造方法
US08/028,533 US5561078A (en) 1992-03-09 1993-03-08 Method of fabrication of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4050225A JP2946920B2 (ja) 1992-03-09 1992-03-09 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH05251552A JPH05251552A (ja) 1993-09-28
JP2946920B2 true JP2946920B2 (ja) 1999-09-13

Family

ID=12853101

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4050225A Expired - Fee Related JP2946920B2 (ja) 1992-03-09 1992-03-09 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US5561078A (ja)
JP (1) JP2946920B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3438446B2 (ja) * 1995-05-15 2003-08-18 ソニー株式会社 半導体装置の製造方法
US5677230A (en) * 1995-12-01 1997-10-14 Motorola Method of making wide bandgap semiconductor devices
JPH10289946A (ja) * 1997-04-14 1998-10-27 Toshiba Corp 半導体装置の製造方法
US6143625A (en) * 1997-11-19 2000-11-07 Texas Instruments Incorporated Protective liner for isolation trench side walls and method
KR19990057300A (ko) * 1997-12-29 1999-07-15 김영환 누설특성을 개선한 트렌치 형성방법
KR100451756B1 (ko) * 1998-08-24 2004-11-16 주식회사 하이닉스반도체 반도체소자및그제조방법
US6110796A (en) * 1999-01-27 2000-08-29 United Integrated Circuits Corp. Method of improving junction leakage problem of shallow trench isolation by covering said STI with an insulating layer during salicide process
DE19922187C2 (de) * 1999-05-12 2001-04-26 Siemens Ag Niederohmiges VDMOS-Halbleiterbauelement und Verfahren zu dessen Herstellung
JP4649006B2 (ja) * 1999-07-16 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US6207513B1 (en) * 1999-11-02 2001-03-27 Infineon Technologies North America Corp. Spacer process to eliminate corner transistor device
TWI252565B (en) * 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
KR100822605B1 (ko) * 2006-12-27 2008-04-17 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성 방법
JP2012256785A (ja) * 2011-06-10 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
US10164044B2 (en) * 2015-04-16 2018-12-25 Micron Technology, Inc. Gate stacks
JP6649216B2 (ja) * 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60206150A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体装置の製造方法
JPS618945A (ja) * 1984-06-25 1986-01-16 Nec Corp 半導体集積回路装置
JP2742432B2 (ja) * 1988-11-25 1998-04-22 株式会社日立製作所 半導体装置の製造方法
US5234861A (en) * 1989-06-30 1993-08-10 Honeywell Inc. Method for forming variable width isolation structures
JP2671529B2 (ja) * 1989-11-28 1997-10-29 日本電気株式会社 半導体集積回路
JP3308556B2 (ja) * 1991-05-08 2002-07-29 日本電気株式会社 半導体装置の製造方法
JPH05226466A (ja) * 1992-02-10 1993-09-03 Nec Corp 半導体装置の製造方法
US5229316A (en) * 1992-04-16 1993-07-20 Micron Technology, Inc. Semiconductor processing method for forming substrate isolation trenches

Also Published As

Publication number Publication date
US5561078A (en) 1996-10-01
JPH05251552A (ja) 1993-09-28

Similar Documents

Publication Publication Date Title
US5156994A (en) Local interconnect method and structure
JP3278562B2 (ja) 半導体装置の製造方法
JP2946920B2 (ja) 半導体装置の製造方法
JP3146316B2 (ja) 半導体装置及びその製造方法
JP3057882B2 (ja) 半導体装置の製造方法
JP2002280452A (ja) 効果的に短絡を防止できる集積回路装置およびその製造方法
JP3308556B2 (ja) 半導体装置の製造方法
US7365400B2 (en) Semiconductor device and method for manufacturing the same
JPH06163684A (ja) 半導体装置の製造方法
JPH10233445A (ja) 半導体装置およびその製造方法
JP3227485B2 (ja) 半導体メモリ素子の製造方法
US6833293B2 (en) Semiconductor device and method for manufacturing the same
JP2001085643A (ja) 半導体装置及びその製造方法
JPH11330431A (ja) 不揮発性半導体記憶装置の製造方法
JP3001588B2 (ja) 半導体装置およびその製造方法
CN117276202B (zh) 接触孔的形成方法及半导体结构
JP2742432B2 (ja) 半導体装置の製造方法
JP3377896B2 (ja) 半導体装置の製造方法
JP3190144B2 (ja) 半導体集積回路の製造方法
JPH10242264A (ja) 半導体装置の製造方法
JPH06177351A (ja) 半導体装置の製造方法
JPH05226466A (ja) 半導体装置の製造方法
JP3036117B2 (ja) 半導体装置の製造方法
JPH11177085A (ja) 半導体装置
JP3216279B2 (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees