JP3057882B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にサブミクロンの溝型の徴細素子分離領域の
製造方法に関する。
係わり、特にサブミクロンの溝型の徴細素子分離領域の
製造方法に関する。
【０００２】
【従来の技術】従来の溝型の素子分離領域の製造方法に
ついて図５，図６を参照して説明する。まず図５（ａ）
に示す様に、Ｐ型シリコン基板１を選択酸化してフィー
ルド酸化膜２を形成する。次に少なくともメモリセルと
なる部分にゲート酸化膜３を形成する。続けて全面を多
結晶シリコン膜４及び第１の酸化膜５で被膜する。次に
図５（ｂ）に示す様に、第１のレジスト膜６を用いて、
将来溝分離領域７−１〜７−３となる所のみ開孔し、第
１のレジスト膜６をマスクに第１の酸化膜５及び多結晶
シリコン膜４，さらにゲート酸化膜３を続けてエッチン
グし、Ｐ型シリコン基板１を露出させる。さらに第１の
レジスト膜６を除去した後に図５（ｃ）に示す様に、第
１の酸化膜５をマスクにエッチングを行い、溝８を形成
する。次に図５（ｄ）に示す様に、第２の酸化膜９及び
第３の酸化膜１０で溝８を完全に埋め込む。ここでｄ1
ｄ2 ｄ3 は各部での第３の酸化膜の出来上りの膜厚であ
る。次に図６（ａ）に示す様に多結晶シリコン膜４をス
トッパーとして全面エッチバックを施すと溝分離領域７
のみに第２の酸化膜９及び第３の酸化膜１０が選択的に
埋め込まれることになる。次に図６（ｂ）に示す様に半
導体基板上全面にシリサイド膜を堆積し、選択的に除去
することによりシリサイド配線１１を形成すると、溝分
離領７と自己整合的にポリサイドゲート電極を有するト
ランジスタ１２が形成される。
ついて図５，図６を参照して説明する。まず図５（ａ）
に示す様に、Ｐ型シリコン基板１を選択酸化してフィー
ルド酸化膜２を形成する。次に少なくともメモリセルと
なる部分にゲート酸化膜３を形成する。続けて全面を多
結晶シリコン膜４及び第１の酸化膜５で被膜する。次に
図５（ｂ）に示す様に、第１のレジスト膜６を用いて、
将来溝分離領域７−１〜７−３となる所のみ開孔し、第
１のレジスト膜６をマスクに第１の酸化膜５及び多結晶
シリコン膜４，さらにゲート酸化膜３を続けてエッチン
グし、Ｐ型シリコン基板１を露出させる。さらに第１の
レジスト膜６を除去した後に図５（ｃ）に示す様に、第
１の酸化膜５をマスクにエッチングを行い、溝８を形成
する。次に図５（ｄ）に示す様に、第２の酸化膜９及び
第３の酸化膜１０で溝８を完全に埋め込む。ここでｄ1
ｄ2 ｄ3 は各部での第３の酸化膜の出来上りの膜厚であ
る。次に図６（ａ）に示す様に多結晶シリコン膜４をス
トッパーとして全面エッチバックを施すと溝分離領域７
のみに第２の酸化膜９及び第３の酸化膜１０が選択的に
埋め込まれることになる。次に図６（ｂ）に示す様に半
導体基板上全面にシリサイド膜を堆積し、選択的に除去
することによりシリサイド配線１１を形成すると、溝分
離領７と自己整合的にポリサイドゲート電極を有するト
ランジスタ１２が形成される。
【０００３】
【発明が解決しようとする課題】通常第３の酸化膜１０
としてカバレッジが良く、リフロー性の高い低圧ＣＶＤ
法によるＢＰＳＧ膜が用いられる。ところが熱処理を加
えた後、図５（ｄ）に示すｄ 2 ＞ｄ 1 ≒ｄ3 という関係
が生じ、従来の方法ではエッチバックの際に、ｄ2の部
分に酸化膜が残り易く、それを除去するためにオーバー
エッチせざるをえない。そのため、溝に埋め込んだ第２
の酸化膜及び第３の酸化膜がへこんでしまい、シリサイ
ド配線とシリコン基板とのショートを引き起こす恐れが
ある。またこれは常圧ＣＶＤ法を用いた場合ｄ2 ＞ｄ3
＞＞ｄ1 となりより顕著になるので従来の方法では溝に
酸化膜を埋め込むエッチバックの制御性に問題があっ
た。
としてカバレッジが良く、リフロー性の高い低圧ＣＶＤ
法によるＢＰＳＧ膜が用いられる。ところが熱処理を加
えた後、図５（ｄ）に示すｄ 2 ＞ｄ 1 ≒ｄ3 という関係
が生じ、従来の方法ではエッチバックの際に、ｄ2の部
分に酸化膜が残り易く、それを除去するためにオーバー
エッチせざるをえない。そのため、溝に埋め込んだ第２
の酸化膜及び第３の酸化膜がへこんでしまい、シリサイ
ド配線とシリコン基板とのショートを引き起こす恐れが
ある。またこれは常圧ＣＶＤ法を用いた場合ｄ2 ＞ｄ3
＞＞ｄ1 となりより顕著になるので従来の方法では溝に
酸化膜を埋め込むエッチバックの制御性に問題があっ
た。
【０００４】
【課題を解決するための手段】本発明の特徴は、将来活
性領域となる部分が、選択酸化により形成された素子分
離領域によって区画された半導体基板上全面に、ゲート
絶縁膜を介して多結晶シリコン膜及び第１の絶縁膜を順
次形成する工程と、前記活性領域内の将来溝分離領域と
なる部分の前記第１の絶縁膜及び前記多結晶シリコン
膜、さらに前記ゲート絶縁膜を選択的にエッチングして
しかるのちに前記第１の絶縁膜と自己整合的に前記半導
体基板をエッチングし、前記溝分離領域を形成する工程
と、前記半導体基板表面及び前記溝分離領域を第２の絶
縁膜で被覆し、かつ続けて前記第２の絶縁膜よりドライ
エッチレートの速い第３の絶縁膜で埋め込む工程と、前
記活性領域と前記素子分離領域の境界を含まずに、前記
活性領域をフォトレジスト膜で覆う工程と、前記フォト
レジスト膜をマスクに前記多結晶シリコン膜をストッパ
ーとして、前記フォトレジスト膜で覆われていない領域
の前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の
絶縁膜を順次ドライエッチバックして前記多結晶シリコ
ン膜を露出させる工程と、前記フォトレジスト膜を除去
し、前記半導体基板全体を前記多結晶シリコン膜をスト
ッパーとしてドライエッチバックし、前記溝分離領域に
前記第２及び第３の絶縁膜を残存せしめる工程と、前記
半導体基板上全面に導電性膜を堆積する工程と、前記導
電性膜及び前記多結晶シリコン膜を選択的に除去してゲ
ート電極を形成する工程とを含む半導体装置の製造方法
にある。
性領域となる部分が、選択酸化により形成された素子分
離領域によって区画された半導体基板上全面に、ゲート
絶縁膜を介して多結晶シリコン膜及び第１の絶縁膜を順
次形成する工程と、前記活性領域内の将来溝分離領域と
なる部分の前記第１の絶縁膜及び前記多結晶シリコン
膜、さらに前記ゲート絶縁膜を選択的にエッチングして
しかるのちに前記第１の絶縁膜と自己整合的に前記半導
体基板をエッチングし、前記溝分離領域を形成する工程
と、前記半導体基板表面及び前記溝分離領域を第２の絶
縁膜で被覆し、かつ続けて前記第２の絶縁膜よりドライ
エッチレートの速い第３の絶縁膜で埋め込む工程と、前
記活性領域と前記素子分離領域の境界を含まずに、前記
活性領域をフォトレジスト膜で覆う工程と、前記フォト
レジスト膜をマスクに前記多結晶シリコン膜をストッパ
ーとして、前記フォトレジスト膜で覆われていない領域
の前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の
絶縁膜を順次ドライエッチバックして前記多結晶シリコ
ン膜を露出させる工程と、前記フォトレジスト膜を除去
し、前記半導体基板全体を前記多結晶シリコン膜をスト
ッパーとしてドライエッチバックし、前記溝分離領域に
前記第２及び第３の絶縁膜を残存せしめる工程と、前記
半導体基板上全面に導電性膜を堆積する工程と、前記導
電性膜及び前記多結晶シリコン膜を選択的に除去してゲ
ート電極を形成する工程とを含む半導体装置の製造方法
にある。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１、図２は本発明の第１の実施例に係わる製造方
法に沿って本実施例を説明するための工程順の断面図で
ある。
る。図１、図２は本発明の第１の実施例に係わる製造方
法に沿って本実施例を説明するための工程順の断面図で
ある。
【０００６】まず図１（ａ）に示す様に、Ｐ型シリコン
基板１を選択酸化してフィールド酸化膜２を４８０〜６
００ｎｍ（ナノメータ）の膜厚に形成する。次に少なく
ともメモリセルとなる部分に膜厚１０〜３０ｎｍのゲー
ト酸化膜３を形成する。続けて全面を膜厚１００〜２５
０ｎｍの多結晶シリコン膜４及び膜厚１００〜３００ｎ
ｍの第１の酸化膜５で被膜する。次に図１（ｂ）に示す
様に、第１のレジスト膜６を用いて、将来溝分離領域７
−１〜７−３となる所のみに０．３〜０．６μｍの幅で
開孔する。ここで溝分離領域７−３とフィールド酸化膜
２の端との距離Ｗ1 を１μｍ以上とることが重要であ
る。次に第１のレジスト膜６をマスクに第１の酸化膜５
及び多結晶シリコン膜４さらにゲート酸化膜３を続けて
異方性エッチングしＰ型シリコン基板１を露出させる。
ここで多結晶シリコン膜４のエッチング形状は垂直もし
くは若干逆テーパーにする必要がある。これは仮に順テ
ーバーになっているとシリサイド配線１１を形成する
際、多結晶シリコン膜４のエッチング残りを生じ、シリ
サイド配線１１どうしのショートを引き起こすからであ
る。次に図１（ｃ）に示す様に第１のレジスト膜６を除
去した後、第１の酸化膜をマスクにＰ型シリコン基板１
をエッチングし、深さ０．３〜１．５μｍの溝８を形成
する。次に図１（ｄ）に示す様に全面を第３の酸化膜よ
りもドライエッチレートの遅い第２の酸化膜９例えばノ
ンドープのＬＰＣＶＤ法による膜溝１００〜２００ｎｍ
の酸化膜で被膜し、続いて溝８を完全に埋め込むために
第３の酸化膜１０例えばＬＰＣＶＤ法によるＢＰＳＧ膜
を０．５〜１．５μｍ堆積し、８５０〜９５０℃程度の
熱処理によりこれをリフローし、溝８を完全に埋め込む
と同時に表面を平坦にする。実際にはｄ2 ＞ｄ1 ≒ｄ3
≒ｄ（１μｍ堆積してリフローを行うとｄ2 −ｄ1 ≒
０．２−０．３μｍ）の膜厚偏差がある。ここでｄはｗ
1 内の任意の点における第３の酸化膜厚である。また第
３の酸化膜として常圧ＣＶＤ法によるＢＰＳＧ膜を用い
た場合この膜厚偏差はより顕著になる。例えばアスペク
ト比２（開口０．６μｍ，深さ１．２μｍ）の溝を形成
し、０．７μｍ膜厚のＢＰＳＧ膜を堆積するとｄ
2 （０．８μｍ）＞ｄ3 （０．７μｍ）＞ｄ1 （０．６
μｍ）にもなる。
基板１を選択酸化してフィールド酸化膜２を４８０〜６
００ｎｍ（ナノメータ）の膜厚に形成する。次に少なく
ともメモリセルとなる部分に膜厚１０〜３０ｎｍのゲー
ト酸化膜３を形成する。続けて全面を膜厚１００〜２５
０ｎｍの多結晶シリコン膜４及び膜厚１００〜３００ｎ
ｍの第１の酸化膜５で被膜する。次に図１（ｂ）に示す
様に、第１のレジスト膜６を用いて、将来溝分離領域７
−１〜７−３となる所のみに０．３〜０．６μｍの幅で
開孔する。ここで溝分離領域７−３とフィールド酸化膜
２の端との距離Ｗ1 を１μｍ以上とることが重要であ
る。次に第１のレジスト膜６をマスクに第１の酸化膜５
及び多結晶シリコン膜４さらにゲート酸化膜３を続けて
異方性エッチングしＰ型シリコン基板１を露出させる。
ここで多結晶シリコン膜４のエッチング形状は垂直もし
くは若干逆テーパーにする必要がある。これは仮に順テ
ーバーになっているとシリサイド配線１１を形成する
際、多結晶シリコン膜４のエッチング残りを生じ、シリ
サイド配線１１どうしのショートを引き起こすからであ
る。次に図１（ｃ）に示す様に第１のレジスト膜６を除
去した後、第１の酸化膜をマスクにＰ型シリコン基板１
をエッチングし、深さ０．３〜１．５μｍの溝８を形成
する。次に図１（ｄ）に示す様に全面を第３の酸化膜よ
りもドライエッチレートの遅い第２の酸化膜９例えばノ
ンドープのＬＰＣＶＤ法による膜溝１００〜２００ｎｍ
の酸化膜で被膜し、続いて溝８を完全に埋め込むために
第３の酸化膜１０例えばＬＰＣＶＤ法によるＢＰＳＧ膜
を０．５〜１．５μｍ堆積し、８５０〜９５０℃程度の
熱処理によりこれをリフローし、溝８を完全に埋め込む
と同時に表面を平坦にする。実際にはｄ2 ＞ｄ1 ≒ｄ3
≒ｄ（１μｍ堆積してリフローを行うとｄ2 −ｄ1 ≒
０．２−０．３μｍ）の膜厚偏差がある。ここでｄはｗ
1 内の任意の点における第３の酸化膜厚である。また第
３の酸化膜として常圧ＣＶＤ法によるＢＰＳＧ膜を用い
た場合この膜厚偏差はより顕著になる。例えばアスペク
ト比２（開口０．６μｍ，深さ１．２μｍ）の溝を形成
し、０．７μｍ膜厚のＢＰＳＧ膜を堆積するとｄ
2 （０．８μｍ）＞ｄ3 （０．７μｍ）＞ｄ1 （０．６
μｍ）にもなる。
【０００７】そこでこの膜厚偏差を吸収するために図２
（ａ）に示す様に第２のレジスト膜１３でメモリセル領
域を覆い、多結晶シリコン膜４をストッパーにドライエ
ッチバックを施し、第２のレジスト膜１３で覆われてい
ない部分の多結晶シリコン膜４を完全に露出させる。こ
こで溝分離領域７−３と第２のレジスト膜１３とのマー
ジンｗ2 は、フィールド酸化膜２のバーズビーク長をｗ
3 とすると次の（１）式を満足させるのが適当である。
（ａ）に示す様に第２のレジスト膜１３でメモリセル領
域を覆い、多結晶シリコン膜４をストッパーにドライエ
ッチバックを施し、第２のレジスト膜１３で覆われてい
ない部分の多結晶シリコン膜４を完全に露出させる。こ
こで溝分離領域７−３と第２のレジスト膜１３とのマー
ジンｗ2 は、フィールド酸化膜２のバーズビーク長をｗ
3 とすると次の（１）式を満足させるのが適当である。
【０００８】
【０００９】次に図２（ｂ）に示す様に、第２のレジス
ト膜１３を除去した後、多結晶シリコン膜４をストッパ
ーとして、全面ドライエッチバックを施す。この時適度
のオーバーエッチは必要であるので、実際には溝側部の
Ｐ型シリコン基板１の露出を防ぐのは第３の酸化膜１０
よりドライエッチレートの遅い第２の酸化膜９である。
またこの第２の酸化膜９は第３の酸化膜１０のリフロー
時、ボロン、リンがＰ型シリコン基板１にアウトディフ
ュージョンするのを抑制する効果もある。
ト膜１３を除去した後、多結晶シリコン膜４をストッパ
ーとして、全面ドライエッチバックを施す。この時適度
のオーバーエッチは必要であるので、実際には溝側部の
Ｐ型シリコン基板１の露出を防ぐのは第３の酸化膜１０
よりドライエッチレートの遅い第２の酸化膜９である。
またこの第２の酸化膜９は第３の酸化膜１０のリフロー
時、ボロン、リンがＰ型シリコン基板１にアウトディフ
ュージョンするのを抑制する効果もある。
【００１０】さて、ドライエッチバック条件は、第１の
酸化膜５及び第２の酸化膜９，第３の酸化膜１０と多結
晶シリコン膜４との選択比を４０〜７０とっているが、
それでも、全面エッチバックの際既に露出している多結
晶シリコン膜４もエッチングされるので５０〜１００ｎ
ｍ段差１４が生じる。
酸化膜５及び第２の酸化膜９，第３の酸化膜１０と多結
晶シリコン膜４との選択比を４０〜７０とっているが、
それでも、全面エッチバックの際既に露出している多結
晶シリコン膜４もエッチングされるので５０〜１００ｎ
ｍ段差１４が生じる。
【００１１】ここで、先に述べたｗ2 を光学顕微鏡で目
視出来る様に設定するとエッチバックのエンドポイント
を検出するのに有用である。
視出来る様に設定するとエッチバックのエンドポイント
を検出するのに有用である。
【００１２】次に図２（ｃ）に示す様に、半導体基板上
全面に膜厚１００〜１５０ｎｍのシリサイド膜を堆積
し、シリサイド膜，多結晶シリコン膜４の連続エッチン
グを施すことにより、選択的にシリサイド配線１１が形
成され、溝分離領域７−１〜７−３に自己整合的に形成
されたポリサイドゲート電極を有するトランジスタ１２
を得る。
全面に膜厚１００〜１５０ｎｍのシリサイド膜を堆積
し、シリサイド膜，多結晶シリコン膜４の連続エッチン
グを施すことにより、選択的にシリサイド配線１１が形
成され、溝分離領域７−１〜７−３に自己整合的に形成
されたポリサイドゲート電極を有するトランジスタ１２
を得る。
【００１３】図３は本発明の第２の実施例に係わる製造
方法に沿って本実施例を説明するための工程順の断面図
である。本実施例は第１の実施例にさらに別の効果を有
するものである。すなわち図２（ｂ）で示される段差１
４を低減する効果がある。
方法に沿って本実施例を説明するための工程順の断面図
である。本実施例は第１の実施例にさらに別の効果を有
するものである。すなわち図２（ｂ）で示される段差１
４を低減する効果がある。
【００１４】図３（ａ）に至るまでの工程は図１（ａ）
〜（ｄ）までと共通である。図３（ａ）に示す様に第２
のレジスト膜１３をマスクにドライエッチバックする量
を少なくとも第３の酸化膜１０の膜厚偏差分だけにす
る。このため、図３（ｂ）に示す様に全面ドライエッチ
バックする際に多結晶シリコン膜４のエッチング時間が
減るため、段差１４が約１〜１５ｎｍと低減される。
〜（ｄ）までと共通である。図３（ａ）に示す様に第２
のレジスト膜１３をマスクにドライエッチバックする量
を少なくとも第３の酸化膜１０の膜厚偏差分だけにす
る。このため、図３（ｂ）に示す様に全面ドライエッチ
バックする際に多結晶シリコン膜４のエッチング時間が
減るため、段差１４が約１〜１５ｎｍと低減される。
【００１５】図４は本発明の第３の実施例に係わる製造
方法に沿って本実施例を説明するための工程順の断面図
である。図４（ａ）に至るまでの工程は図１（ａ）〜
（ｄ）までと共通である。図４（ａ）に示す様に全面ド
ライエッチバックを溝に第２の酸化膜９，第３の酸化膜
１０を埋め込むだけの最低減に抑える。よってこれだけ
では当然膜厚偏差のため、フィールド酸化膜２のエッジ
に酸化膜の残渣１５が生じる。そこで図４（ｂ）に示す
様に第２のレジスト膜１３をマスクに多結晶シリコン膜
４との選択性の高いウェットエッチを用いることによ
り、酸化膜の残渣１５を除去する。このため、図２
（ｂ）の段差１４は全く生じないという効果が得られ
る。
方法に沿って本実施例を説明するための工程順の断面図
である。図４（ａ）に至るまでの工程は図１（ａ）〜
（ｄ）までと共通である。図４（ａ）に示す様に全面ド
ライエッチバックを溝に第２の酸化膜９，第３の酸化膜
１０を埋め込むだけの最低減に抑える。よってこれだけ
では当然膜厚偏差のため、フィールド酸化膜２のエッジ
に酸化膜の残渣１５が生じる。そこで図４（ｂ）に示す
様に第２のレジスト膜１３をマスクに多結晶シリコン膜
４との選択性の高いウェットエッチを用いることによ
り、酸化膜の残渣１５を除去する。このため、図２
（ｂ）の段差１４は全く生じないという効果が得られ
る。
【００１６】
【発明の効果】以上説明したように本発明は第３の酸化
膜の熱処理後の膜厚偏差特にフィールド酸化膜エッジに
よる全面エッチバック時の溝埋め込み酸化膜へのオーバ
エッチを防ぐため、あらかじめ、レジストをマスクに少
なくとも膜厚偏差分を除去した後、全面エッチバックを
施す。そのため、エッチバックの制御性が向上し、溝へ
の酸化膜の埋込を安定に形成できる効果がある。また、
第３の酸化膜よりドライエッチレートの遅い第２の酸化
膜を用いることによりエッチバックの際、溝側部でのシ
リコン基板の露出を防ぐマージンが確保でき、シリサイ
ド配線基板間のショートを防ぐ効果がある。
膜の熱処理後の膜厚偏差特にフィールド酸化膜エッジに
よる全面エッチバック時の溝埋め込み酸化膜へのオーバ
エッチを防ぐため、あらかじめ、レジストをマスクに少
なくとも膜厚偏差分を除去した後、全面エッチバックを
施す。そのため、エッチバックの制御性が向上し、溝へ
の酸化膜の埋込を安定に形成できる効果がある。また、
第３の酸化膜よりドライエッチレートの遅い第２の酸化
膜を用いることによりエッチバックの際、溝側部でのシ
リコン基板の露出を防ぐマージンが確保でき、シリサイ
ド配線基板間のショートを防ぐ効果がある。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第１の実施例を説明するための断面図
である。
である。
【図３】本発明の第２の実施例を説明するための断面図
である。
である。
【図４】本発明の第３実施例を説明するための断面図で
ある。
ある。
【図５】従来の半導体装置における溝型の素子分離領域
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図６】従来の半導体装置における溝型の素子分離領域
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ 多結晶シリコン膜 ５ 第１の酸化膜 ６ 第１のレジスト膜 ７−１〜７−３ 溝分離領域 ８ 溝 ９ 第２の酸化膜 １０ 第３の酸化膜 １１ シリサイド配線 １２ ポリサイドゲート電極を有するトランジスタ １３ 第２のレジスト膜 １４ 段差 １５ 酸化膜の残渣
Claims (1)
- 【請求項１】 将来活性領域となる部分が、選択酸化に
より形成された素子分離領域によって区画された半導体
基板上全面に、ゲート絶縁膜を介して多結晶シリコン膜
及び第１の絶縁膜を順次形成する工程と、前記活性領域
内の将来溝分離領域となる部分の前記第１の絶縁膜及び
前記多結晶シリコン膜、さらに前記ゲート絶縁膜を選択
的にエッチングしてしかるのちに前記第１の絶縁膜と自
己整合的に前記半導体基板をエッチングし、前記溝分離
領域を形成する工程と、前記半導体基板表面及び前記溝
分離領域を第２の絶縁膜で被覆し、かつ続けて前記第２
の絶縁膜よりドライエッチレートの速い第３の絶縁膜で
埋め込む工程と、前記活性領域と前記素子分離領域の境
界を含まずに、前記活性領域をフォトレジスト膜で覆う
工程と、前記フォトレジスト膜をマスクに前記多結晶シ
リコン膜をストッパーとして、前記フォトレジスト膜で
覆われていない領域の前記第３の絶縁膜、前記第２の絶
縁膜及び前記第１の絶縁膜を順次ドライエッチバックし
て前記多結晶シリコン膜を露出させる工程と、前記フォ
トレジスト膜を除去し、前記半導体基板全体を前記多結
晶シリコン膜をストッパーとしてドライエッチバック
し、前記溝分離領域に前記第２及び第３の絶縁膜を残存
せしめる工程と、前記半導体基板上全面に導電性膜を堆
積する工程と、前記導電性膜及び前記多結晶シリコン膜
を選択的に除去してゲート電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050208A JP3057882B2 (ja) | 1992-03-09 | 1992-03-09 | 半導体装置の製造方法 |
| US08/028,113 US5362668A (en) | 1992-03-09 | 1993-03-09 | Method of fabricating an BPSG-filled trend and oxidation isolation structure with a gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050208A JP3057882B2 (ja) | 1992-03-09 | 1992-03-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251550A JPH05251550A (ja) | 1993-09-28 |
| JP3057882B2 true JP3057882B2 (ja) | 2000-07-04 |
Family
ID=12852687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050208A Expired - Fee Related JP3057882B2 (ja) | 1992-03-09 | 1992-03-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5362668A (ja) |
| JP (1) | JP3057882B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5830797A (en) * | 1996-06-20 | 1998-11-03 | Cypress Semiconductor Corporation | Interconnect methods and apparatus |
| US5792705A (en) * | 1996-06-28 | 1998-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Optimized planarization process for SOG filled vias |
| US6013558A (en) * | 1997-08-06 | 2000-01-11 | Vlsi Technology, Inc. | Silicon-enriched shallow trench oxide for reduced recess during LDD spacer etch |
| US6025230A (en) * | 1997-11-06 | 2000-02-15 | Mageposer Semiconductor Corporation | High speed MOSFET power device with enhanced ruggedness fabricated by simplified processes |
| US6200896B1 (en) | 1998-01-22 | 2001-03-13 | Cypress Semiconductor Corporation | Employing an acidic liquid and an abrasive surface to polish a semiconductor topography |
| US6143663A (en) * | 1998-01-22 | 2000-11-07 | Cypress Semiconductor Corporation | Employing deionized water and an abrasive surface to polish a semiconductor topography |
| US6171180B1 (en) | 1998-03-31 | 2001-01-09 | Cypress Semiconductor Corporation | Planarizing a trench dielectric having an upper surface within a trench spaced below an adjacent polish stop surface |
| US5972124A (en) * | 1998-08-31 | 1999-10-26 | Advanced Micro Devices, Inc. | Method for cleaning a surface of a dielectric material |
| US6232231B1 (en) | 1998-08-31 | 2001-05-15 | Cypress Semiconductor Corporation | Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect |
| US6534378B1 (en) | 1998-08-31 | 2003-03-18 | Cypress Semiconductor Corp. | Method for forming an integrated circuit device |
| US6566249B1 (en) | 1998-11-09 | 2003-05-20 | Cypress Semiconductor Corp. | Planarized semiconductor interconnect topography and method for polishing a metal layer to form wide interconnect structures |
| US6303466B1 (en) * | 1999-03-19 | 2001-10-16 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| KR100346845B1 (ko) * | 2000-12-16 | 2002-08-03 | 삼성전자 주식회사 | 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법 |
| US6969684B1 (en) | 2001-04-30 | 2005-11-29 | Cypress Semiconductor Corp. | Method of making a planarized semiconductor structure |
| US6828678B1 (en) | 2002-03-29 | 2004-12-07 | Silicon Magnetic Systems | Semiconductor topography with a fill material arranged within a plurality of valleys associated with the surface roughness of the metal layer |
| US6627510B1 (en) * | 2002-03-29 | 2003-09-30 | Sharp Laboratories Of America, Inc. | Method of making self-aligned shallow trench isolation |
| US7015113B2 (en) * | 2004-04-01 | 2006-03-21 | Micron Technology, Inc. | Methods of forming trench isolation regions |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618945A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体集積回路装置 |
| US4571819A (en) * | 1984-11-01 | 1986-02-25 | Ncr Corporation | Method for forming trench isolation structures |
| JP2792089B2 (ja) * | 1989-04-08 | 1998-08-27 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JPH03218621A (ja) * | 1989-11-30 | 1991-09-26 | Toshiba Corp | 薄膜の選択成長方法及び薄膜の選択成長装置 |
| JP3308556B2 (ja) * | 1991-05-08 | 2002-07-29 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5217920A (en) * | 1992-06-18 | 1993-06-08 | Motorola, Inc. | Method of forming substrate contact trenches and isolation trenches using anodization for isolation |
| US5275965A (en) * | 1992-11-25 | 1994-01-04 | Micron Semiconductor, Inc. | Trench isolation using gated sidewalls |
-
1992
- 1992-03-09 JP JP4050208A patent/JP3057882B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-09 US US08/028,113 patent/US5362668A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05251550A (ja) | 1993-09-28 |
| US5362668A (en) | 1994-11-08 |
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|---|---|---|---|
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