[go: up one dir, main page]

KR20040000352A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR20040000352A
KR20040000352A KR1020030040958A KR20030040958A KR20040000352A KR 20040000352 A KR20040000352 A KR 20040000352A KR 1020030040958 A KR1020030040958 A KR 1020030040958A KR 20030040958 A KR20030040958 A KR 20030040958A KR 20040000352 A KR20040000352 A KR 20040000352A
Authority
KR
South Korea
Prior art keywords
region
insulating film
film
gate electrode
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020030040958A
Other languages
English (en)
Other versions
KR100610217B1 (ko
Inventor
이시츠카노리오
이와사키토미오
오오타히로유키
미우라히데오
타카하시마사히토
스즈키노리오
이케다슈지
타나카히데키
미마히로유키
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
트리센티 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼, 트리센티 테크놀로지 인코포레이티드 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20040000352A publication Critical patent/KR20040000352A/ko
Application granted granted Critical
Publication of KR100610217B1 publication Critical patent/KR100610217B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 본 발명의 목적은 기판에 생기는 결함을 효과적으로 억제할 수 있고, 성능이 양호한 반도체장치 및 제조방법을 제공하는 데에 있다.
반도체기판과 상기 반도체기판에 형성된 홈과 상기 홈에 매입된 매입절연막을 갖는 소자분리영역과, 상기 소자분리영역에 인접하여 형성되고 게이트절연막과 게이트절연막 위에 게이트전극이 형성되는 액티브영역과, 상기 소자분리영역상에 적어도 게이트전극의 일부가 위치하고, 상기 게이트전극이 위치하는 제 1의 영역에 있어서의 상기 매입절연막의 제 1의 계면이, 상기 게이트전극이 위치하지 않는 제 2의 영역에 있어서의 상기 매입절연막의 제 2의 계면보다 높은 위치가 되도록 형성되는 영역을 포함하는 것을 특징으로 하는 기술을 제공한다.

Description

반도체장치 및 그 제조방법{SENICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관하여, 홈과 홈 사이에 매입된 절연막을 구비한 소자분리영역을 갖는 반도체장치에 관한 것이다.
MOS트랜지스터의 게이트전극 측벽에는 사이드월이 되는 절연막이 형성되어 있고, 그 양단에 불순물을 침투 소스나 드레인영역이 형성되어 있다. 이 소스나 드레인영역 단부에서는 실리콘기판중에 결정결함이 발생하는 경우가 자주 보이고, 이 결정결함을 방지하는 방법으로서, 일본특개평 08-97210호 공보에는 도 8에 도시하는 것과 같이 게이트전극의 측면과 사이드월이 되는 실리콘 질화물막과 그 아래의 기판과의 사이에 산화막을 개재(介在)시키는 구성이 개시되어 있다.
또, 데이터의 기입 및 소거를 전기적으로 행하는 것이 가능한 불휘발성 반도체 기억장치는 예를 들면, 배선기판상에 편입한 채로의 상태로 데이터의 개서(改書)가 가능하고, 사용하기 쉬운 것이므로 메모리를 필요로 하는 여러가지 제품에 폭넓게 사용되어 있다
특히, 전기적 일괄소거형EEPROM(Electric Erasable Programmable Read Only Memory;이하, 플래시메모리라고 한다)는 메모리어레이의 일정의 범위(메모리어레이의 모든 메모리셀 또는 소정의 메모리셀군)의 데이터를 일괄하여 전기적으로 소거하는 기능을 갖고 있다. 또한 플래시메모리는 1트랜지스터 적층게이트구조인 것이므로 셀의 소형화가 진행되고, 고집적화에의 기대도 크다.
1트랜지스터 적층게이트구조는 1개의 불휘발성 메모리셀(이하, 메모리셀라고 생략한다)이 기본적으로 1개의 2층게이트 전계효과 트랜지스터(Metal Insulator Semiconductor Field Effect Transistor;이하 MISFET라고 기재한다)로 구성되어 있다. 그 2층게이트MISFET는 반도체기판상에 터널절연막을 통해 부유게이트전극을 설치하고, 또한 그 위에 층간막을 통해 제어게이트전극을 겹쳐 쌓는 것으로 형성되어 있다. 데이터의 기억은 상기 부유게이트전극에 전자를 주입하거나, 부유게이트전극에서 전자를 뽑아내거나 하는 것으로 행해지고 있다.
플래시메모리에 대해서는 반도체기판에 행열형상으로 배치된 복수의 메모리셀을 갖고, 각 열에 있어서 상기 복수의 메모리셀의 소스ㆍ드레인영역이 서로 병렬접속되고, 각 행에 있어서 워드선이 연재하는 메모리어레이구성의 병렬형 플래시메모리의 구조 및 그 사용방법이 개시되어 있다(예를 들면, 특허문헌 1(일본특개평 08-97210호 공보), 특허문헌 2(일본특개평 08-279566호 공보) 참조). 이런 종류의 플래시메모리는 "AND형 플래시메모리"의 명칭으로서도 알려져 있다.
그러나, 본 발명자는 상기 공지예의 구조에서는 소스 및 드레인영역 등을 포함하는 액티브영역의 기판에 발생하는 결정결함을 억제하기에는 충분하지 않는 것을 찾아냈다.
이것은 결정결함의 발생이 게이트전극의 응력만으로 결정되는 것이 아니라, 그 외의 소자분리영역에서의 응력이나 침투된 불순물에 기초하는 요인도 무시할 수 없을 정도로 크게 영향을 주고 있기 때문에 있다.
또, 본 발명자는 상기 AND형 플래시메모리를 갖는 반도체집적회로장치를 개발하는 과정에서, 이하의 문제점이 있는 것을 알아냈다. 즉, 플래시메모리의 고집적화에 따라 메모리셀은 미세화되지만, 동시에 기판에 발생하는 결정결함이 증가하고, 메모리셀의 정크션리크가 많이 발생해서, 메모리독출불량 또는 데이터파괴모드 등의 불량이 일어나는 것이 밝혀졌다.
이 결정결함은 예를 들면, 불순물이 이온 침투된 영역에 생기는 응력, 게이트전극 또는 소자분리부의 형성과정에서 생기는 응력 등에 기인하지만, 특히, 소자분리부를 트렌치 아이솔레이션(Shallow Trench Isolation;이하, STI라고 한다)으로 구성한 경우에, 많은 결정결함의 발생이 기판에 보인다.
STI는 예를 들면, 기판에 낮은 홈을 형성한 후, 이 홈의 내부에 절연막을 매입하고, 또한 그 표면을 평탄화함으로써 형성된다. 그러나, STI를 형성한 후에 행해지는 800℃이상의 열처리공정에 있어서, 홈의 측벽에 산화막의 성장에 의한 체적팽창이 생기고, 이 체적팽창이 홈의 내부에 매입된 절연막에 의해 구속되고, 결정결함의 원인이 되는 압축응력이 기판에 생긴다.
이 압축응력은 활성영역의 폭이 상대적으로 좁고, 패턴밀도가 상대적으로 높은 개소에 집중하기 쉽기 때문에, 플래시메모리에서는 활성영역의 폭이 상대적으로 넓은 영역, 예를 들면 주변회로영역보다도 활성영역의 폭이 상대적으로 좁은 메모리어레이에 있어서 결정결함이 많이 발생하고, 메모리셀의 정크션 리크를 일으킨다.
그래서, 본 발명의 제 1 목적은 기판에 생기는 결정결함을 효과적으로 억제할 수 있고, 성능이 양호한 반도체장치 및 제조방법을 제공하는 데에 있다.
본 발명의 제 2의 목적은 플래시메모리에 있어서 기판에 발생하는 결정결함을 억제하고, 메모리셀의 정크션 리크의 마진을 향상하는 것이 가능한 기술을 제공하는 데에 있다.
상기 목적을 달성하기 위해, 본 발명은 소자분리영역중의 매입산화막을 함몰되게 한다. 이것에 의해, 기판의 결정결함의 발생을 억제할 수가 있다. 구체적으로는 이하의 구성을 가질 수가 있다.
본 발명의 발명자는 기판상에 소자분리영역이 형성되어 있고, 소자형성영역에 게이트구조가 형성되어 있는 경우에서, 또한 실리콘기판에 비소나 인 등 불순물을 고농도로 침투시킨 경우는, 결정결함이 발생하기 쉬워지는 것에 대해 검토를 했다. 그 결과, 기판에 불순물이 침투되면, 불순물이 침투된 영역(불순물 형성영역)에는 높은 응력(불순물 기인응력)이 생기고, 이 불순물 기인응력이 게이트구조나 소자분리형성과정에서 생기는 응력(STI을력)에 의해 구속되어 결정결함이 생기는 것을 밝혀냈다. 이것에 근거하여, 이 불순물응력을 구속하지 않도록, STI응력을 저감함으로 결정결함을 억제할 수 있는 것을 밝혀냈다.
또는 소자분리영역은 실리콘기판에 홈을 형성하고, 예를 들면 매입산화막을 매입한 것이다. 트랜지스터형성과정에서는 많은 실리콘기판 산화공정이 존재한다.산화종이 되는 산소는 홈내부에도 매입산화막을 통해 확산하기 때문에, 홈측벽에도 산화막이 성장한다. Si에서 SiO2변화시에 약 2배의 체적팽창이 생긴다. 이 체적팽창은 매입된 산화막에 의해 구속을 받기 때문에, 실리콘기판중에는 높은 압축의 응력이 생긴다. 그 때문에, 이 압축응력을 저감하기 위해, 매입한 매입산화막을 실리콘기판 표면에서 함몰되게 하였다. 이것에 의해, 산화에 따른 응력을 저감하는 것으로 결정결함을 억제할 수 있다.
또, 구체적으로는 이하의 형태를 취할 수가 있다.
(1) 반도체기판과, 상기 반도체판에 형성된 홈과 상기 홈에 매입된 매입절연막을 갖는 소자분리영역과, 상기 소자분리영역에 인접하여 형성되고 게이트전극과 게이트절연막 위에 게이트전극이 형성되는 액티브영역과, 상기 소자분리영역상에 적어도 게이트전극의 일부가 위치하고, 상기 게이트전극의 위치하는 제 1의 소자분리영역에 있어서의 상기 매입절연막의 상측의 제 1 단면(端面)이, 상기 게이트전극막의 위치하지 않는 제 2의 소자분리영역에 있어서의 상기 매입절연막의 제 2의 단면보다 위에 위치하도록 형성되는 영역을 포함하는 것을 특징으로 한다.
상기 게이트전극이 위치하지 않는 제 2의 소자분리영역은 예를 들면, 상기 제 1의 소자분리영역의 주위에 위치하는 영역이라 할 수가 있다. 상기 제 2의 소자분리영역으로서 측정하는 상기 절연막의 단면면은 소자분리영역의 홈측 단부에서 홈깊이만큼 떨어진 측정영역에 있어서 계측할 수가 있다. 만일, 상기 측정영역이 규정하기 어려운 경우는 액티브영역으로 끼워진 소자분리영역의 중앙을 포함하는 영역에서 계측하도록 해도 좋다(예를 들면, 소자분리영역의 기판측단부에 소자분리영역보다 낮은 저하부가 형성되어 있을 경우는 이것을 피한 영역으로 할 수가 있다).
또한, 예를 들면, 상기 제 1의 계면은 상기 매입절연막의 계면 가운데, 그 위에 위치하는 게이트전극과 대향하는 영역의 계면이다. 또, 예를 들면, 상기 제 2의 계면은 상기 매입절연막의 계면 가운데 그 위에 형성되는 층간절연막과 대향하는 영역의 계면이다.
(2) (1)에 있어서, 제 1의 단면과 제 2의 단면의 차이는 상기 게이트절연막의 두께보다 크다.
게이트전극을 형성하는 과정에 있어서 본 발명을 적응하지 않는 경우에 형성될 우려가 있는 단차보다 많은 양만큼 단차를 형성하게 된다. 일례로서, 여기서는 게이트절연막의 두께로 하였다.
(3) (1)에 있어서, 상기 액티브영역에 상기 게이트전극에 대응하여 기판에 불순물이 침투된 불순물영역을 갖고, 제 1의 단면과 제 2의 단면의 차이는 상기 불순물영역에 있어서의 기판표면에서 불순물농도가 가장 높아지는 깊이까지의 거리보다 크다.
(4) (1)에 있어서, 제 1의 계면과 제 2의 계면의 차이는 40nm이상이다. 또는 200nm이하이다. 보다 바람직하게는 이들의 범위에 있는 것이다.
(5) 반도체기판보다 소자분리영역의 매입절연막계면 쪽이 낮게 되도록 형성된다. 예를 들면, 반도체기판과, 상기 반도체기판상에 형성된 게이트전극을 갖는 액티브영역과, 상기 반도체기판에 형성된 홈과 상기 홈에 매입된 매입절연막을 갖는 소자분리영역을 구비하고, 상기 매입절연막의 계면은 상기 게이트전극이 형성된 반도체기판 표면보다 낮은 위치에 형성된다.
또, 더욱, 상기 (1)에 있어서 기재한 구성을 포함하는 것이 바람직하다.
또한, 상기 매입절연막의 계면이라는 것은, 상기 홈저부에서 가장 떨어진 계면에서 계측할 수 있다. 예를 들면, 상기 매입절연막의 가장 상단부이다. 혹은 상기 매입절연막 소자분리영역의 홈측단부에서 홈깊이만큼 떨어진 측정영역에 있어서 계측할 수가 있다. 만일, 상기 측정영역이 규정하기 어려운 경우는 액티브영역에서 끼워진 소자분리영역의 중앙을 포함하는 영역에서 계측하도록 해도 좋다.
(6) (5)에 있어서, 상기 액티브영역에 상기 게이트전극에 대응하여 기판에 불순물이 침투한 불순물영역을 갖고, 상기 매입절연막의 계면과 상기 반도체기판 표면과의 차이는 상기 불순물영역에 있어서의 기판표면에서 불순물농도가 가장 높아지는 깊이까지의 거리보다 크다.
(7) 반도체기판과, 상기 소자분리영역과, 상기 게이트절연막과, 상기 액티브영역과 상기 소자분리영역과, 상기 액티브영역에 퇴적되고 상기 게이트전극보다 위에 위치하는 상단면을 갖는 측간절연막을 구비하고, 상기 게이트전극의 일부는 상기 소자분리영역에 위치하고, 상기 게이트전극의 주위에 위치하는 상기 소자분리영역에 퇴적되는 상기 층간절연막의 일부는 상기 게이트전극 아래에 위치하는 상기 소자분리영역에 있어서의 상기 매입절연막의 상면보다 홈저면측에 형성되는 것을 특징으로 한다.
보다 구체적인 예로서는 액티브영역상과 소자분리영역상의 일부에 게이트전극막 및 게이트막이 구비되고, 상기 소자분리영역의 매입산화막과 상기 절연막과의 계면은 반도체기판표면에서 함몰되어 있고, 또, 소자분리영역상에 있는 게이트전극막과 매입산화막과의 계면보다 함몰되어 있다. 또는 소자분리영역의 매입산화막과 상기 절연막과의 계면은 소자분리영역상에 있는 게이트막과 매입산화막과의 계면보다 함몰되어 있고, 또한 반도체기판 표면에서 불순물의 형성깊이이상 함몰되어 있다.
(8) (1) ~ (7)에 있어서, 매입산화막이 고밀도(1×1010 ~ 1×1012개/cm3)의 플라스마를 사용하여 제작한 HDP막을 갖는다.
(9) 소자분리영역과 액티브영역에 퇴적되어 게이트전극보다 위에 위치하는 상단면을 갖는 층간절연막을 구비하고, 상기 게이트전극의 일부는 상기 소자분리영역에 위치하고, 상기 소자분리영역에 있어서의 상기 매입절연막의 상기 매입절연막 위에 퇴적되는 막과 대향하는 계면 가운데, 상기 게이트전극이 위치하는 제 1의 계면이, 상기 제 1의 소자분리영역의 주위에 위치하는 제 2의 소자분리영역에 있어서의 제 2의 계면보다 높은 위치에 형성되고, 상기 제 1의 계면과 제 2의 계면과의 사이에 상기 게이트전극이 배치하는 영역에 있어서의 상기 반도체기판 표면이 위치하도록 구성된 영역을 갖는 것을 특징으로 한다.
(10) 반도체기판에 홈을 형성하고, 상기 홈내에 상기 기판보다 도전성이 낮은 매입절연막을 매입하고, 소자분리영역과 상기 소자분리영역에 인접하는 액티브영역을 형성하는 공정, 상기 반도체기판에 게이트절연막과 게이트전극막 및 그 위에 절연막을 퇴적시켜, 패터닝하여 게이트전극을 형성하는 공정, 상기 소자분리영역의 상기 매입절연막의 일부를 제거하고, 상기 매입절연막의 표면에 상기 게이트전극이 위치하는 제 1의 영역과, 상기 제 1의 영역 주변에 상기 제 1의 영역보다 낮은 제 2의 영역을 형성하는 공정을 갖는다.
(11) (10)에 있어서, 상기 제 2 영역의 상기 매입절연막은 상기 게이트절연막의 두께이상 제거된다.
(12) (10)에 있어서, 상기 제 2 영역의 상기 매입절연막은 40nm이상 200nm이하 제거된다.
(13) 반도체기판에 홈을 형성하고, 상기 홈내에 상기 기판보다 도전성의 낮은 매입절연막을 매입하고, 소자분리영역과 상기 소자분리영역에 인접하는 액티브영역을 형성하는 공정, 상기 반도체기판에 게이트절연막과 게이트전극막 및 그 위에 절연막을 퇴적하고, 패터닝하여 게이트전극을 형성하는 공정, 레지스트를 반도체기판상에 도포하고, 패터닝하여 상기 소자분리영역에 있어서, 상기 게이트전극이 위치하는 제 1의 영역에 레지스트를 남기고, 상기 게이트전극이 위치하지 않는 제 2의 영역의 레지스트를 제거하고, 상기 제 2의 영역의 상기 매입절연막의 일부를 제거하는 공정, 상기 반도체기판 표면에 열산화막을 형성하고, 상기 열산화막을 통과시켜서 상기 반도체기판에 불순물을 침투시켜, 아닐(anneal)하여 불순물을 형성하는 공정, 상기 반도체기판에 반도체기판보다 도전성의 낮은 절연막을 퇴적하는 공정, 상기 퇴적한 절연막의 상기 불순물영역의 위치에 구멍을 뚫고, 콘택트홀을 형성하는 공정, 상기 콘택트홀내에 실리콘보다 도전성이 높은 도전성재료를 매입하여 프래그를 형성하는 공정을 갖는다.
(14) (13)에 있어서, 상기 제 2의 영역의 상기 매입절연막은 상기 불순물영역에 있어서의 기판에서 상기 불순물이 최고농도가 되는 깊이이상 제거된다.
(15) 이하의 공정을 갖는다.
(1) 반도체기판에 홈을 형성하고, 홈내에 매입산화막을 매입하고, 소자분리영역 및 소자분리영역에 의해 전기적으로 이격된 액티브영역을 형성하는 공정,
(2) 반도체기판에 게이트산화막, 게이트전극막 및 절연막을 퇴적하여 패터닝하고, 게이트전극을 형성하는 공정,
(3) 레지스트를 상기 반도체기판상에 도포하여 상기 레지스트를 패터닝하고, 소자분리영역중의 산화막의 일부를 제거하는 공정,
(4) 상기 반도체기판 표면을 열산화하여 열산화막을 형성하고, 상기 열산화막 위에서 불순물을 상기 반도체기판에 침투시키고, 아닐하여 불순물영역을 형성하는 공정,
(5) 상기 소자분리영역 및 액티브영역 위에 층간절연막을 퇴적하는 공정,
(6) 상기 층간절연막에 구멍을 뚫고, 콘택트홀을 형성하는 공정,
(7) 상기 콘택트홀내에 도전성재료를 매입하고, 상기 불순물영역에 전기적으로 연락하는 플러그를 형성하는 공정,
(8) 상기 층간절연막상에, 상기 플러그에 전기적으로 연락하는 배선층을 형성하는 공정.
(16) 또, 본 발명은 반도체집적회로장치 및 그 제조기술에 관해, 특히, 고집적화에 적합한 불휘발성 반도체기억장치 및 그 제조방법에 적용하여 유효한 기술을제공할 수가 있다.
상기 목적을 달성하기 위해, 예를 들면 메모리어레이에 있어서의 소자부리부의 리세스량을 상대적으로 크게 하고, 주변회로영역에 있어서의 소자분리부의 리세스량을 제로 또는 상대적으로 작게 하는 것이다. 이것에 의해, 플래시메모리에 있어서 기판에 발생하는 결정결함을 억제하고, 메모리셀의 정크션 리크의 마진을 향상시킬 수가 있다.
구체적으로는 이하의 구성을 가질 수가 있다.
기판의 메모리어레이의 소자분리부가 되는 영역에 제 1의 홈을 형성하고, 기판의 주변회로영역의 소자분리부가 되는 영역에 제 2의 홈을 형성하는 공정과, 기판상에 절연막을 퇴적한 후, 절연막을 평탄화하여 제 1 및 제 2의 홈 내부에 절연막을 매입하는 공정과, 주변회로영역을 레지스트패턴으로 덮은 후, 제 1의 홈 내부에 매입된 절연막을 에칭항고, 제 1의 홈 내부에 매입된 절연막의 상면을 제 2의 홈 내부에 매입된 절연막의 상면보다도 함몰시키고, 메모리어레이에 리세스량이 상대적으로 큰 소자분리부를 형성하고, 주변회로영역에 리세스량이 제로 또는 상대적으로 작은 소자분리부를 형성하는 공정을 갖는 것이다.
이와 같이, 활성영역의 폭이 상대적으로 좁은 메모리셀의 소자분리부의 리세스량을 상대적으로 크게 함으로써, 소자분리부가 기판에 생기는 응력을 저감할 수 있으므로, 기판에 발생하는 결정결함이 억제되고, 메모리셀의 정크션 리크의 마진을 향상할 수가 있다.
도 1(A)~도 1(H)은 본 발명의 하나의 실시예에 있어서의 게이트구조의 제조공정의 모식도이다.
도 2는 본 발명의 하나의 실시예를 보충하는 모식도이다.
도 3은 본 발명의 하나의 실시예를 보충하는 모식도이고, 불순물 침투후의 실리콘기판의 돌출을 도시한 도이다.
도 4는 본 발명의 하나의 실시예를 보충하는 모식도이고, 소자분리응력의 발생 메카니즘을 도시한 도이다.
도 5는 본 발명의 하나의 실시예를 보충하는 모식도이고, 실리콘기판 표면에 생기는 응력의 매입산화막 함몰된 양 의존성을 도시한 도이다.
도 6은 본 발명의 하나의 실시예를 보충하는 모식도이고, 실시예에 기초하여 시작(試作)한 결과를 도시한 도이다.
도 7은 본 발명의 하나의 실시예를 보충하는 모식도이다. 다른 형태의 일례를 도시한 도이다.
도 8은 본 발명의 하나의 실시예를 보충하는 모식도이다. 다른 형태의 일례를 도시한 도이다.
도 9는 본 발명의 하나의 실시예를 보충하는 모식도이다. 다른 형태의 일례를 도시한 도이다.
도 10은 본 발명의 하나의 실시예를 보충하는 모식도이다. 다른 형태의 일례를 도시한 도이다.
도 11(A)~11(D)은 본 발명의 하나의 실시예를 보충하는 모식도이다. 다른 형태의 일례를 도시한 도이다.
도 12(A)~12(D)는 본 발명의 하나의 실시예를 보충하는 모식도이다. 다른 형태의 일례를 도시한 도이다.
도 13(A)~13(D)은 본 발명의 하나의 실시예를 보충하는 모식도이다. 다른 형태의 일례를 도시한 도이다.
도 14(A)~14(C)는 본 발명의 하나의 실시예를 보충하는 모식도이다. 다른 형태의 일례를 도시한 도이다.
도 15(A)~15(C)는 본 발명의 하나의 실시예를 보충하는 모식도이다. 다른 형태의 일례를 도시한 도이다.
도 16(A), 16(B)은 본 발명의 하나의 실시예를 보충하는 모식도이다. 다른 형태의 일례를 도시한 도이다.
도 17은 본 발명의 3의 실시예인 플래시메모리의 블록구성의 설명도이다.
도 18은 도 17의 플래시메모리에 포함되는 메모리어레이의 일례의 부분적인 회로도이다.
도 19는 도 17의 메모리어레이의 요부평면도이다.
도 20은 도 19와 같은 평면영역이고, 도 3보다도 상층의 레이아웃층의 요부평면도이다.
도 21(A)은 도 19의 A-A선의 메모리어레이의 요부단면도,
도 21(B)은 주변회로영역의 요부단면도이다.
도 22는 도 19의 B-B선의 메모리어레이의 요부단면도이다.
도 23은 도 17의 플래시메모리의 제조공정중의 요부평면도이다.
도 24는 도 23과 같은 공정시의 플래시메모리의 요부단면도이다.
도 25는 도 23, 도 24에 계속되는 플래시메모리의 제조공정중의 도 24와 같은 개소의 요부단면도이다.
도 26은 도 25에 계속되는 플래시메모리의 제조공정중의 도 23과 같은 개소의 요부단면도이다.
도 27은 도 26과 같은 공정시의 플래시메모리의 도 24와 같은 개소의 요부단면도이다.
도 28은 도 26, 도 27에 계속되는 플래시메모리의 제조공정중의 도 24와 같은 개소의 요부단면도이다.
도 29는 도 28에 계속되는 플래시메모리의 제조공정중의 도 23과 같은 개소의 요부평면도이다.
도 30은 도 29와 같은 공정시의 플래시메모리의 도 24와 같은 개소의 요부단면도이다.
도 31은 도 29, 도 30에 계속되는 플래시메모리의 제조공정중의 도 23과 같은 개소의 요부평면도이다.
도 32는 도 31과 같은 공정시의 플래시메모리의 도 24와 같은 개소의 요부단면도이다.
도 33은 도 31, 도 32에 계속되는 플래시메모리의 제조공정중의 도 23과 같은 개소의 요부평면도이다.
도 34는 도 33과 같은 공정시의 플래시메모리의 도 24과 같은 개소의 요부단면도이다.
도 35는 도 33, 도 34에 계속되는 플래시메모리의 제조공정중의 도 24과 같은 개소의 요부단면도이다.
도 36은 도 35에 계속되는 플래시메모리의 제조공정중의 도 24와 같는 개소의 요부단면도이다.
도 37은 도 36에 계속되는 플래시메모리의 제조공정중의 도 24와 같는 개소의 요부단면도이다.
도 38은 도 37에 계속되는 플래시메모리의 제조공정중의 도 23과 같는 개소의 요부평면도이다.
도 39는 도 38과 같은 공정시의 플래시메모리의 도 24와 같은 개소의 요부단면도이다.
도 40은 도 38, 도 39에 계속되는 플래시메모리의 제조공정중의 도 23과 같은 개소의 요부평면도이다.
도 41은 도 40과 같은 공정시에 플래시메모리의 도 24와 같은 개소의 요부단면도이다.
도 42는 도 40, 도 41에 계속되는 플래시메모리의 제조공정중의 도 24와 같은 개소의 요부단면도이다.
이하, 본 발명의 실시형태의 실시예에 대해 설명한다. 또한, 본 발명은 이하에 기재한 형태에 한정되는 것이 아니라, 동일한 효과를 이루는 다른 형태로 변형할 수도 있다.
본 발명의 하나에 실시예인 반도체장치의 제조공정에 대해 도 1(A) ~ 1(H), 도 9, 도 10을 이용하여 설명한다. 도 9는 평면레이아웃도, 도 1(A) ~ 1(H)은 도 9의 A-A'에 있어서의 단면도, 도 10은 B-B'에 있어서의 매입산화막 함몰 형성후의 단면도이다.
(1) 실리콘기판(100)에 얕은 홈을 형성하고, 그 홈내을 1000℃전후의 온도로 열산화하여 5 ~ 30nm의 열산화막(102)을 형성한다. 그 후, 홈내에 매입절연막을 매입한다. 예를 들면, CVD 또는 스퍼터법으로 형성한 산화실리콘 등의 매입산화막(103)을 매입한다. 예를 들면, 이 홈의 형성방법은 이하에 나타내는 방법이라도 괜찮다. 실리콘기판(100)상에 패드산화막과 실리콘 질화물막을 퇴적후에 패터닝하고, 그 후에 실리콘 질화물막을 마스크에 드라이 에칭법을 이용하여 실리콘기판에 200 ~ 400nm의 홈을 형성한다.
그리고 그 후에는 매입산화막의 치밀화를 행하는 것이 바람직하다. 예를 들면, 희석산화 분위기중 또는 질화가스 분위기중에서 1000℃ ~ 1150℃, 1 ~ 2시간의 아닐을 실시한다. 또한, 실리콘기판상의 여분한 매입산화막(103)을 CMP법 등으로 평탄화후에 제거하고, 소자분리영역(STI영역)(119)을 형성한다(도 1(A)). 소자분리영역 이외는 액티브영역(118)이 된다.
(2) 실리콘기판(100)표면을 900℃, 산소분위기중에서 열처리하여 약 10nm의희생산화막(125)을 형성하고, 이 막을 버퍼층에 붕소나 인 등의 불순물을 농도 1E13(개/cm2)정도 침투시키고, well층(105)을 형성한다. 그 후, 상기 열산화막을 희석한(HF)에 의해 제거하고, 기판상에 게이트산화막(106), 다결정 실리콘막(107), 텅스텐막(108), 실리콘 질화물막(109)을 순서대로 퇴적ㆍ패터닝하여 게이트전극을 형성한다(도 1(B)). 이 때, 게이트산화막(106)은 완전히 제거하지 않아도 좋다.
(3) 그 후, 레지스트(104)를 퇴적하고, 게이트전극을 패터닝한 마스크를 이용하고, 게이트전극상에 레지스트를 남긴다. 이 때, 마스크치수에 의해 패터닝된 레지스트치수 쪽이 조금 큰 치수가 되도록 하고, 게이트전극 모두를 레지스트로 덮도록 한다.
상기 마스크는 게이트단부하의 게이트산화막(106)을 제거하지 않도록 하기 위한 것이기 때문에, 사용한는 마스크는 공정(1)의 얕은 홈을 형성했을 때 사용한 마스크라도 괜찮다. 또, 본 목적에 따른 것이라면, 그 외의 방법이라도 괜찮다(도 1(C)). 또, 게이트단부하의 게이트산화막(106)을 제거해도 전기적 특성이 저하하지 않는 제품이라면, 패터닝된 레지스트치수를 마스크치수보다 크게 하지 않아도 좋다. 마스크치수에 대응한 레지스트치수로 할 수가 있다.
(4) 매입산화막(13)을 드라이 에칭법을 이용하여 실리콘기판(100)표면에서 함몰시킨다(도 1(D)). 게이트전극을 마스크로 하고 있으므로, 게이트전극하의 매입산화막은 제거되지 않고, 그 밖에 영역의 매입산화막의 소정의 두께가 제거되고, 게이트전극단부 근방에서는 함몰시킨 분의 단차(126)가 형성된다(도 10참조). 이와 같이, 도 1(D)과 도 10을 합쳐서 보면 분명한 것과 같이, 소자분리영역에의 게이트전극이 나와 있는 부분의 주위의 영역(소자분리영역)의 표면(소자분리영역을 형성하는 매입절연막에 있어서의 그 위에 퇴적되는 층과의 계면)은 게이트전극하의 매입막에 더하여 단차가 생기고(도 10), 기판에 대해서도 단차가 생긴다(도 1(D)).
(5) 그 후, 900℃, 산소분위기중에서 열처리하여 실리콘기판 표면에 3 ~ 10nm의 두께의 열산화막(A110)을 형성하고, 이 막을 버퍼층에 실리콘기판(100)에 붕소(PMOS의 경우)나 비소(NMOS의 경우)를 농도 1E13(개/cm2)정도 침투시키고, 저농도층(111)을 형성한다(도 1(E)). 본 실시예에서는 (8)공정에 있어서, 실리콘기판(100)에서의 전극인출을 위해, 전극플러그가 되는 다결정실리콘(115)을 콘택트영역(120)에 직접퇴적하여 콘택트시켰지만, 이 때의 콘택트저항을 저저항화할 필요가 있을 경우에는 도 1(F)공정의 실리콘 질화물막(A112)패터닝후에 규소화합물막을 형성하는 것이 바람직하고, 상기 규소화합물막은 예를 들면, CoSi2, TiSi2, NiSi2 등이다.
또한, 본 실시예에서는 열산화막(A110)을 형성하여 붕소나 비소 등의 불순물(첨가원소)을 실리콘기판내에 도입하는 형태에 대해 기재했지만, 공정을 효율화하는 관점 등에서, 상기 열산화막(A110)을 형성공정을 실시하지 않고, 노출시켜서 실리콘기판에 불순물을 도입하도록 해도 좋다.
(6) 그 후, 절연막이 되는 실리콘 질화물막(A112)을 퇴적 후, 패터닝하여, 노출한 실리콘기판(100)에 붕소(PMOS의 경우)나 비소(NMOS의 경우)를 농도 5E14 ~ 3E15(개/cm2)정도 침투시킨다. 그 후, 예를 들면 1000℃로 단시간의 램프 아닐을 실시하고, 고농도층(114)을 형성한다.
화학기상법으로 이른바 층간절연막을 형성하기 위해, 산화막(A113)을 기판표면 전체에 퇴적하고, CMP 등으로 산화막(113)을 평탄화한다(도 1(F)). 여기서 절연막이라는 것은 게이트전극 형성후에 매입산화막(103)상에 퇴적되는 막을 말한다. 또, 상기 반도체기판보다 도전성이 낮은 막이다.
(7) 이방성의 드라이 에칭에 의해, 산화막(A113)을 부분적으로 제거하고, 콘택트영역(120)을 형성한다(도 1(G)).
(8) 실리콘기판(100)에서의 전극인출을 위한, 전극플러그가 되는 다결정실리콘(115)을 콘택트영역(120)에 퇴적하고, 트랜지스터가 완성한다(도 1(H)). 또, 필요에 따라, 상기 층간절연막인 산화막(A113)의 위의 층에 상기 플러그에 연결하는 배선층을 형성한다. 또한, 전극플러그는 전기저항이 낮은 것이라면 되므로, 그 외의 금속, 예를 들면 텅스텐 등이라도 괜찮다.
다음의 본 발명의 작용효과에 대해 설명한다. 도 2에 본 실시예가 되는 (3), (4)공정을 생략하여 제조한 경우의 게이트단부 근방(도 1(H)의 c)의 TEM상을 도시한다. 도 2에서, 실리콘 질화물단부 근방에서 결정결함이 생기고, 또한 불순물이 침투된 실리콘기판 표면은 돌출하고 있는 것을 안다. 이 돌출에서, 불순물이 침투된 영역에는 높은 응력이 생겼다고 생각되고, 그 응력(불순물 기인응력)을 실리콘기판의 젖혀지는 양을 측정하는 것으로 평가하였다. 그 결과, 도 3에 도시하는 것과 같이 불순물 침투 후에서는 침투량 5E14개ㆍcm-2까지는 -350MPa정도의 압축응력이 생기고, 3E15개ㆍcm-2에서 -500MPa라 농도의 증가에 따라 응력이 증가하는 것이 알았다. 이것은 불순물을 실리콘기판에 침투시키면 침투한 원자가 실리콘원자의 격자간 위치에 존재하기 때문에, 침투한 영역에는 높은 응력이 생기는 것이라고 생각된다. 또, 이 돌출은 불순물 침투 후의 열처리후에 불순물 원자가 실리콘원자와 치환하고, 또한 불순물을 침투시킨 만큼, 여분의 원자가 돌출한 것으로 생각된다.
결정결함은 불순물을 침투시킨 영역 근방에 소자분리영역(STI영역)이 있는 경우에 많이 보인다. 이 STI구조는 실리콘기판에 홈을 형성하고, 매입산화물을 매입한 것이고, 종래의 LOCOS구조에 비하여 마스크치수대로 액티브폭이 확보할 수 있는 것으로, 0.25㎛프로세스이후에 사용하는 것이 바람직하다. 그러나, 이 STI구조는 실리콘기판중에 높은 압축의 응력을 생기게 하여, 결정결함을 발생시킬 우려가 있다. STI구조의 응력발생 메카니즘은 이하와 같다(도 4참조). 도 4는 매입산화막(103) 및 열산화막(102)을 갖는 SGI영역에 인접한 액티브영역의 실리콘기판부분의 상태를 모식적으로 도시한다. 트랜지스터 형성과정에서는 많은 실리콘기판 산화공정이 존재함으로, 산화종류가 되는 산소는 홈내부의 매입산화막(103)을 통해 확산하고, 홈측 벽에도 산화막이 성장한다. Si에서 SiO2변화시에 약 2배의 체적팽창이 생기고, 이 체적팽창이 매이반화막(103)을 위해 구속을 받으므로, 실리콘기판 중에는 높은 압축의 응력(STI응력)이 생긴다.
결정결함은 불순물 기인응력이 이 STI응력에 의해 큰 구속을 받고 생기는 것이라고 생각된다. 즉, 결정결함을 방지시키기 위해서는 제 1에 불순물 기인응력을 어떻게 해서 개방시킬까, 제 2에 불순물응력을 구속하고 있는 STI응력을 어떻게 해서 저감할 수 있을까가 열쇄이라고 말할 수 있다.
STI영역의 매입산화막을 실리콘기판에서 함몰시키는 것으로, 홈의 측벽(도 5의 A부분)이 프리면이 되고, 불순물 기인응력의 개방과 STI응력이 저감할 수 있다고 생각된다. 도 5는 STI구조를 형성한 후에 불순물을 침투기셔, 실리콘기판 표면에 발생하는 응력의 매입산화막 함몰량 의존성을 해석한 것이다. 해석은 액티브폭 0.5㎛, STI의 홈폭 0.3㎛, 홈 깊이 0.35㎛, 불순물 침투 깊이 40nm의 조건으로 행한 것이다. 도의 횡축은 매입산화막의 함몰량(도 5의 B), 종축은 실리콘기판 표면에 발생하는 응력이다. 실리콘기판 표면에 발생하는 응력은 매입산화막에 함몰량이 불순물 침투영역 내(불순물 침투 깊이 40nm미만)에 있는 경우는 그렇게 까지 감소하지 않지만, 불순물 침투영역을 넘으면 급격히 감소하고, 홈 깊이의 반정도 이후로 거의 일정한 응력치가 되고, STI의 매입산하막을 함몰시키는 것으로서 실리콘기판 표면에 발생하는 응력이 감소하는 것이 분명해졌다. 본 결과를 기초로 트랜지스터를 시작(試作)한 결과를 도 6에 도시한다. 도 6은 도 2에 대응한 장소를 도시한다. 도 6은 실시예에 따라 트랜지스터를 시작하고, 매입산화막을 50nm함몰시킨 결과이다. 도 2에서 생기고 있던 결정결함은 발생하지 않고, 본 방법이 유효성인 것을 알랐다.
이와 같이, STI영역의 매입산화막을 실리콘기판에서 함몰시키는 것으로, 불순물 기인응력을 개방시키고, 또는 더욱 불순물응력을 구속하고 있는 STI응력을 저감할 수 있으므로 결정결함을 방지시키기 위해 기여할 수 있다.
본 실시예에서는 (8)공정에 있어서, 실리콘기판(100)에서의 전극인출을 위해, 전극플러그가 되는 다결정실리콘(115)을 콘택트영역(120)에 직접 퇴적하여 콘택트시겼지만, 이 경우의 콘택트저항을 저저항화할 필요가 있을 경우에는 도 1(F)공정의 실리콘 질화물막(A12)패터닝 후에 규화물막을 형성하는 것이 바람직하고, 상기 규화물막은 예를 들면, CoSi2, TiSi2, NiSi2 등이다.
또, 도 5에 도시한 것과 같이, 매입산화막의 함몰량을 불순물 함몰 깊이이상으로 하는 것이 응력저감효과의 관점에서는 바람직하다. 여기서 말하는 불순물 침투 깊이라는 것은 실리콘기판 표면에서 실리콘기판 중의 불순물 피크농도위치까지의 거리(Rp)에 불순물농도 흩어짐의 표준편차σ를 더한 Rp+σ인 것이고, 도 1(H)공정의 C의 위치에서 농도 깊이가 균일한 부분에 있는 것이다. 게이트전극 단부나 소자분리부 단부에서는 피크농도 깊이가 크게 변화하고 있으므로, 이들의 영역에 낀 피크농도 깊이의 적은 영역에서 측정할 수가 있다.
예를 들면, 기판의 사이드월 단부(사이드월을 구비하고 있지 않는 경우는 게이트전극 단부)와 소자분리홈 단부와의 거리의 주간부(예를 들면 1/2의 자리)에 있어서 측정할 수가 있다.
또한, 이것은 예를 들면, energy-dispensive X-ray(EDX) 등에 의해 측정할 수가 있다.
또, 구체적으로는 불순물의 피크농도까지의 깊이, 혹은 보다 바람직하게는 상기 피크농도까지의 깊이의 1.5배, 더 바람직하게는 2배의 깊이이상의 매입산화막의 함몰량을 구비하는 것이 바람직하다.
혹은 도 5에 기초하여, 응력저감효과의 관점에서, 50nm이상 매입산화막을 함몰시키는 것이 바람직하다. 또한 상한은 효과의 변동이 적게 되어, 안정한 영역인 200nm이하정도로 하는 것이 타당이다. 이 이상으로 해도, 현저한 효과증가가 그다지 없는 우려가 있다. 이후의 공정에서 이 위에 막을 퇴적함으로서 단차를 적게 하는 관점에서도 이 정도 이하로 억제하는 것이 타당하다. 또한, 상기 효과는 적게 될 가능성도 있지만, 제조상의 사정 혹은 불순물 침투영역의 관계를 고려하고, 예를 들면 40nm이상의 매입산화막의 함몰량을 갖도록 할 수도 있다.
또한, 불순물 피크농도에 대해서의 검토는 상기 서술한 바와 같이 기판에 도입된 저농도의 불순물의 피크와 고농도의 불순물의 피크가 다른 경우에 관하여, 고농도의 불순물에 있어서의 농도피크에 기초하여 상기 서술의 판단 등을 할 수가 있다.
또, 불순물의 농도피크보다 반도체기판 표면에서 깊은 영역이 됨에 따라, 도입된 불순물의 농도는 낮아진다. 소자분리막의 반도체기판 표면에서의 리세스량은 웰을 구성하는 불순물농도와 침투불순물농도가 동일하게 되는 접합면의 깊이이하로 그쳐 두는 것이 그 후 형성되는 반도체장치의 전기특정의 관점에서 바람직하다. 충분한 마진을 취하고 정합오차 등에 따르지 않고 안정하여 특성저하를 억제하는 관점에서는 리세스량은 상기 접합면의 깊이의 80%이하의 깊이로 해두는 것이 바람직하다.
본 실시예에서는 레지스트를 마스크에 드라이 에칭에 의해 소자분리중의 매입산화막을 제거했지만, 당연히 다른 방법으로 행하여도 좋다.
다른 방법으로서는 예를 들면, 도 1(B)후에 도 1(E)에 기재한 이온도입을 행하고, 그 후에 소자분리영역의 리세스를 형성할 수도 있다.
그 경우의 프로세스로서는 기본적으로는 상기 서술하고 있는 도 1(A) ~ 1(H)과 동일한 프로세스를 가질 수가 있지만, 도 1(C) ~ 1(E) 대신으로 이하의 공정을 실시하는 점을 특징으로 한다.
도 1(F) 이전에 이하의 (1), (2)공정을 실시한다. 이것에 의해 비교적 용이하게 매입산화막(103)에 함몰을 형성하는 것이 가능하다.
(1) 실리콘기판(100)에 붕소(PMOS의 경우)나 비소(MNOS의 경우) 등의 불순물을 농도 1E13(개/cm2)정도 침투시키고, 저농도층(111)을 형성한다. 그 후, 절연막이 되는 실리콘 질화물막(A112)을 퇴적 후, 패터닝을 한다(도 16(A)).
(2) 실리콘 질화물막(A112)을 마스크하고, 매입산화막(103)을 드라이 에칭법을 이용하여 실리콘기판(100)표면에서 함몰시키고, 노출한 실리콘기판(100)에 붕소(PMOS의 경우)나 비소(MNOS의 경우) 등의 불순물을 농도 5E14(개/cm2)정도 침투시키고, 고농도층(114)을 형성한다(도 16(B)).
그 후에 램프아닐에 의해 약 1000℃로 단시간 유지하고, 침투에 의해 흐트러진 결정구조를 재결정화 등에 의해 상기 고농도층을 형성한 영역의 기판표면을 콘택트로서 양호한 상태로 한다.
이것에 의해 레지스트를 이용하는 경우에 비해 셀프 아라인(self-align)에서의 위치결정을 할 수 있으므로, 장치특성의 흩어짐을 저감할 수 있다. 또 미세화 패턴에 적용가능하다. 도 7(C)의 레지스트형성공정을 생략하여 도 16(A), 16(B)과 같이 에칭을 도 1의 대응하는 경우보다 길게 함으로써 효과적으로 소자분리영역의 리세스를 형성할 수가 있다.
또한, 상기 설명에서는 도 1(B)에 있어서, 게이트전극의 패터닝시에 게이트전극 주변의 실리콘기판상의 실리콘산화막을 제거하도록 기재하고 있지만, 그 이외의 형태을 취할 수도 있다.
예를 들면, 도 1(B)에 있어서, 게이트전극 패터닝시에 주변의 실리콘기판상의 열산화막을 제거하지 않고 게이트전극을 형성한다. 이 사이드월부에 실리콘 질화물막(A112)형성ㆍ패터닝하는 공정에서 게이트전극부와 소자분리부와의 사이의 실리콘기판(100)을 노출시키는 형태를 개시하고 있지만, 이하와 같이 할 수도 있다.
예를 들면, 게이트전극 측벽의 사이드월의 절연막을 형성ㆍ패터닝하는 공정에서, 에칭량을 상기 서술한 형태보다 적게 하고, 상기 영역의 실리콘기판(100) 표면에 패드산화막 등의 산화막이 남아 있도록 한다. 이것에 의해, 도 1(E)에 도시한 열산화막(A110)을 형성하는 공정을 생략 혹은 적게 할 수가 있다.
또한, 도 1(D)중에서 매입산화막을 실리콘기판 표면에서 한결같이 함몰시켰지만, 매입산화막의 일부에서도 실리콘기판에서 함몰되어 있으면 효과가 있는 것은 말할 것도 없다. 또는 소자형성영역에서 끼워진 소자분리층 형성으로 끼워진 SGI의 영역 가운데, 과반수가 함몰되어 있도록 한다.(구체적으로는 소자형성영역에서 끼워지도록 그었던 단면에 있어서의 소자분리층의 표면의 과반수의 영역이 함몰되어 있도록 배치할 수가 있다).
함몰의 측정장소로서 이 외에는 매입절연막의 상단부를 비교대상으로 할 수도 있다.
도 7에 다른 형태로서, 상기 제조공정에 있어서, 게이트전극형성 전에 매입산화막의 함몰형성을 하도록 변경한 경우의 구조를 도시한다. 게이트전극막이 도 7에 도시하도록 STI홈 상단부(A)를 돌아서 들어가도록 형성될 우려가 있다. 홈상단부에 전계가 집중하고, MOS트랜지스터의 임계치 전압의 시프트 등, 전기적인 변화를 억제하는 관점에서는 전에 기재한 바와 같이, 매입산화막의 함몰형성을 상기 (2)의 게이트전극형성 후에 행하는 것이 바람직하다.
물론, 이들의 영향이 적은 제품이나 다른 관점에서, 매입산화막의 함몰형성은 게이트전극을 포함하는 트랜지스터형성 전에 STI형성 후(공정(1)후)에 행할 수도 있다.
또, 결정결함의 발생은 실리콘기판에 불순물을 침투시키고, 그 후의 결정회복아닐에서 발생할 경우가 많다. 그 때문에, 상기 매입산화막의 함몰형성은 이 결정회복아닐 이전까지 행하는 것이 유효하다.
또, STI구조의 제조방법으로서, 도 11(A) ~ 11(D)에 도시하는 것과 같이 제조하면, 매입산화막(103)의 홈과 인접하는 영역이 다른 매입산화막(103)표면보다 낮게 되는 저하영역이 형성되기 어렵고, 본 방법을 이용한 경우에는 특히 유효하다.
(1) 실리콘기판(100)상에 패드산화막(121)을 두께 약 10nm, 실리콘 질화물막(B122)을 두께 약 150nm퇴적 후에 패터닝하고, 그 후, 실리콘 질화물막(B122)상에 산화막(B123)을 퇴적한다. 이 산화막(B123)을 깊이방향만을 선택적으로 에칭하는 드라이에칭법을 이용하여, 패드산화막(121)과 실리콘 질화물막(B122)단부측벽에 남긴다(도 11(A)).
(2) 산화막(B123)을 마스크에 실리콘기판(100)에 200 ~ 400nm정도의 홈을 형성한다(도 11(B)).
(3) 홈내를 1000℃전후의 온도로 열산화하여 5 ~ 30nm의 열산화막(102)을 형성한다. 그 후, 홈내에 매입절연막을 매입한다. 예를 들면, CVD 또는 스퍼터법으로 형성한 산화실리콘 등의 매입산화막(103)을 매입한다. 그리고, 회석산화분위기중 또는 N2분위기중에서 1000℃ ~ 1150℃, 1 ~ 2시간의 아닐을 실시한다(도 11(C)).
(4) 매입산화막(103)을 실리콘 질화막(B122)을 스토퍼에 CMP법으로 평탄화하고, 그 후, 실리콘 질화막(B122)과 패드산화막(B121)을 각각, 150 ~ 200℃정도로 가열한 인산과 불화수소산에 의해 제거한다(도 11(D)). 이와 같은 STI구조의 제조방법으로 하는 것으로, 매입산화막(103)이 실리콘기판(100)상에 도 11(D)의 d만큼 퇴적되도록 되고, 매입산화막의 상기 저하영역이 형성되기 어려워지므로, 이와 같은 제조방법의 경우에서는 강제적으로 함몰을 형성하는 본 방법이 특히 유효하다.
이와 같이 함으로서, 게이트전극의 일부는 소자분리영역에 위치하고, 소자분리영역에 있어서의 매입절연막의 위에 퇴적되는 막과 대향하는 계면 가운데, 게이트전극이 위치하는 제 1의 소자분리영역에 있어서의 제 1의 계면이, 제 1의 소자분리영역의 주위에 위치하는 제 2의 소자분리영역에 있어서의 제 2의 계면보다 높은 위치에 형성되고, 상기 제 1의 계면과 제 2의 계면과의 사이에 게이트전극이 배치하는 영역에 있어서의 반도체기판 표면이 위치하는 것과 같은 관계를 갖도록 형성할 수가 있다.
또한, STI구조의 제조방법으로서, 도 12(A) ~ 12(D)에 도시하는 것과 같이제조하면, 매입산화막(3)의 상기 영역이 형성되기 어렵기 때문에, 본 방법을 이용한 경우에도 특히 유효하다.
(1) 실리콘기판(100)상에 패드산화막(121)을 두께 약 10nm, 실리콘 질화물막(B122)을 두께 약 150nm퇴적 후에 패터닝하고, 실리콘 질화물막(B122)을 마스크에 실리콘기판(100)에 200 ~ 400nm정도의 홈을 형성한다. 그 후, 홈내를 1000℃전후의 온도로 열산화하여 5 ~ 30nm의 열산화막(102)을 형성한다(12(A)).
(2) 홈내에 매입절연막을 매입한다. 예를 들면, CVD 또는 스퍼터법으로 형성한 산화실리콘 등의 매입산화막(103)을 매입한다. 그리고, 매입산화막(103)을 희석산화분위기중 또는 N2분위기 중에서 1000℃ ~ 1150℃, 1 ~ 2시간의 아닐을 실시하고, 매입산화막(103)의 치밀화를 행한다. 그 후, 매입산화막(103)을 실리콘 질화물막(B122)을 스터퍼에 CMP법 등으로 평탄화한다(도 12(B)).
(3) 실리콘 질화물막(B122)을 150 ~ 200℃정도로 가열한 인산에 의해 제거한다(도 12(C)).
(4) 실리콘기판(100)상에 산화막(B123)을 퇴적하고, 이 산화막(B123)을 깊이방향만 선택적으로 에칭하는 드라이에칭법을 이용하여, 매입산화막(103)의 측벽에만 산화막(B123)을 남긴다(도 12(D)). 이 후에 산화막(B123)의 치밀화를 목적으로 1000℃정도의 아닐을 행하여도 좋다.
이와 같은 STI구조의 제조방법으로 함으로서, 매입산화막(103)이 실리콘기판상에 도 12(D)의 d만큼 퇴적되도록 되고, 매입산화막은 상기 저하영역이 형성되기 어려워지므로, 이와 같은 제조방법의 경우에서는 강제적으로 함몰을 형성하는 본방법이 특히 유효하다.
또한, STI구조의 제조방법으로서, 도 13(A) ~ 13(D)에 도시하도록 제조하면, 매입산화막(103)의 상기 저하영역이 형성되기 어렵고, 본 방법을 이용한 경우에도 특히 유효하다.
(1) 실리콘기판(100)상에 패드산화막(121)을 두께 약 10nm, 실리콘 질화물막(B122)을 두께 약 200 ~ 250nm퇴적 후에 패터닝하고, 실리콘 질화물막(B122)을 마스크에 실리콘기판(100)에 200 ~ 400nm정도의 홈을 형성한다(13(A)).
(2) 그 후, 실리콘 질화막(B122)의 일부를 150 ~200℃정도로 가열한 인산에 의해 제거하고, 실리콘기판(100)의 홈 상단부에서 실리콘 질화물막(B122)을 20 ~ 50nm후퇴시킨다(도 13(B)).
(3) 홈내를 1000℃전후의 온도로 열산화하여 5 ~ 30nm의 열산화막(102)을 형성하고, 또한 홈내에 매입절연막을 매입한다. 예를 들면, CVD 또는 스퍼터법으로 형성한 산화실리콘 등의 매입산화막(103)을 매입한다. 그리고, 매입산화막(103)을 희석산화 분위기중 또는 N2분위기중에서 1000℃ ~ 1150℃, 1 ~ 2시간의 아닐을 실시하고, 매입산화막(103)의 치밀화를 행한다(도 13(C)).
(4) 매입산화막(103)을 실리콘 질화물막(B122)을 스터퍼에 CMP법 등으로 평탄화하고, 그 후, 실리콘 질화물막(B122)과 패드산화막(B122)을 각각, 150 ~ 200℃정도로 가열한 인산과 불화수소산에 의해 제거한다(도 13(D)). 이와 같은 STI구조의 제조방법으로 하는 것으로, 매입산화막(103)이 실리콘기판상에 도 13(D)의 d만큼 퇴적되도록 되고, 매입산화막은 산화막은 상기 저하영역이 형성되기 어렵게 되므로, 이와 같은 제조방법의 경우에서는 강제적으로 함몰을 형성하는 본 방법이 특히 유효하다.
또한, STI구조의 제조방법으로서, 도 14에 도시하도록 제조하면, 매입산화막(103)의 상기 저하영역이 형성되기 어렵기 때문에, 본 방법을 이용한 경우에도 특히 유효이다.
(1) 실리콘기판(100)상에 패드산화막(121)을 두께 약 10nm, 실리콘 질화물막(B122)을 두께 약 150nm퇴적 후에 패터닝하고, 실리콘 질화물막(B122)을 마스크에 실리콘기판(100)에 200 ~ 400nm정도의 홈을 형성한다. 그 후, 홈내를 AMAT사제의 ISSG산화(In-Situ Steam Generation)노체에서 1000℃ ~ 1150℃전후의 온도로 열산화하여 5 ~ 30nm의 열산화막(102)을 형성한다. ISSG산화방식에서는 산화제가 되는 수증기를 노외에서 형성하는 것이 아니고, 수소와 산소를 노내에 인도하고, 노내에서 수증기를 형성하는 것이고, 실리콘만 아니고 실리콘 질화물막도 산화된다. 그 때문에, 실리콘 질화물막(B122) 막표면에 산화가 형성되고, 결과적으로 실리콘 질화물막(B122)은 홈 상단부에서 후퇴한 모습이 된다(도 14(A)).
(2) 홈내에 매입절연막을 매입한다. 예를 들면, CVD 또는 스퍼터법으로 형성한 산화실리콘 등의 매입산화막(103)을 매입한다. 그리고, 매입산화막(103)을 희석산화 분위기중 또는 N2분위기중에서 1000℃ ~ 1150℃, 1 ~ 2시간의 아닐을 실시하고, 매입산화막(103)의 치밀화를 행한다. 그 후, 매입산화막(103)을 실리콘 질화물막(B122)을 스토퍼에 CMP법 등으로 평탄화한다(도 14(B)).
(3) 실리콘 질화물막(B122)과 패드산화막을 각각, 150 ~ 200℃정도로 가열한 인산과 불화수소산에 의해 제거한다(도 14(C)).
이와 같은 STI구조의 제조방법이라 하는 것으로, 매입산화막(103)이 실리콘기판상에 도 14(C)의 d만큼 퇴적되게 되고, 매입산화막은 상기 저하영역이 형성하기 어렵게 되므로, 이와 같은 제조방법의 경우에서는 강제적으로 함몰을 형성하는 방법이 특히 유효이다.
또한, STI제조의 제조방법으로서, 도 15(A) ~ 15(C)에 도시하도록 제조하면, 매입산화막(103)의 상기 저하영역이 형성되기 어렵기 때문에, 본 방법을 이용한 경우에도 특히 유효하다.
(1) 실리콘기판(100)상에 패드산화막(121)을 두께 10nm, 다결정 실리콘막(혹은 아모르퍼스 실리콘막)(124)을 두께 10 ~ 50nm, 실리콘 질화물막(B122)을 두께 약 150nm 순서대로 퇴적한 후에 패터닝하고, 실리콘 질화물막(B122)을 마스크에 실리콘기판(100)에 200 ~ 400nm정도의 홈을 형성한다. 그 후, 홈내를 1000℃ ~ 1150℃전후의 온도로 열산화하여 5 ~ 30nm의 열산화막(102)을 형성한다. 이 때, 다결정실리콘막(124)은 산화되기 때문에, 실리콘기판(100)상의 홈 상단부에는 두꺼운 산화막이 형성된다(도 15(A)).
(2) 홈내에 매입절연막을 매입한다. 예를 들면, CVD 또는 스퍼터법으로 형성한 산화실리콘 등의 매입산화막(103)을 매입한다. 그리고, 매입산화막(103)을 희석산화 분위기 중 또는 N2분위기 중에서 1000℃ ~ 1150℃, 1 ~ 2시간의 아닐을 실시하고, 매입산화막(103)의 치밀화를 행한다(도 15(B)).
(3) 그 후, 매입산화막(103)을 실리콘 질화물(B122)을 스토퍼에 CMP법 등으로 평탄화하고, 실리콘 질화막(B122)과 패드산화막(121)을 각각, 150 ~ 200℃정도에 가열한 인산과 불화수소산에 의해 제거한다(도 15(C)).
이와 같은 STI구조의 제조방법으로 함으로서, 매입산화막(103)이 실리콘기판상에 도 15(C)의 d만큼 퇴적되게 되어, 매입산화막은 상기 저하영역이 형성하기 어렵게 되므로, 이와 같은 제조방법의 경우에서는 함몰을 형성하는 본 방법이 특히 유효이다.
또한, 매입산화막의 제조방법으로서 1 ×1010 ~ 1 ×1012개/cm3 고밀도의 플라스마를 사용하여 제작한 HDP막은 CVD법이나 스퍼터법으로 제작한 막보다 밀도가 높고, 불화수소산에 의해 제거되기 어렵다. 그 때문에 필요 없게 된 패드산화막(121)이나 희생산화막(125)을 제거할 때에 이 막은 제거되기 어렵고, 상기 저하영역은 형성되기 어렵게 되므로, HDP막을 사용한 경우에 본 방법은 특히 유효하다.
STI의 응력을 저감시키는 방법으로서, 공정(1)의 열산화막(2) 형성 후에 NO가스 중에서 열처리하고, 실리콘기판과 열산화막(2)계면에 옥시 질화물을 형성하는 방법, 또는 질소플라스마에 노출시켜, 열산화막(2) 표면에 산질화물을 형성하는 방법 등이 있다. 이들의 방법은 산소의 확산을 억제하고, STI응력을 저감하는 것이지만, 완전히는 산소의 확산을 방지할 수 없다. 그 때문에 이들을 행한 경우라도 본 방법은 유효하다.
즉, STI기인으로 생기는 응력이 존재하는 경우, 본 발명은 유효하다.
또, 상기 서술한 실시예에 있어서는 DRAM 기타 일반의 MOS 등의 전계효과형 트랜지스터에 관한 구조를 도시했지만, 본원 발명은 Flash 등과 같이 홈의 산화량이 많은 반도체장치에 적응하면 그 효과가 크다.
다음으로 제 3의 실시예에 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 또한, 실시예를 설명하기 위한 전도에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
또, 본 실시예에 있어서는 MOSFET(Metal Oxide Seniconductor Field Effect Transistor)을 하여 전계효과 트랜지스터의 총칭으로 하여, 이것을 MOS라고 생략하고, p채널형의 MOSFET를 PMOS라고 생략하고, n채널형의 MOSFET를 NMOS라고 생략한다.
본 실시예에 있어서는 예를 들면, 512메가비트의 기억용량을 갖는 플래시메모리에 본 발명을 적용한 경우에 대해 설명한다. 다만, 본 발명은 512메가비트인 것에 한정되는 것은 아니고 각가지 적용 가능하고, 예를 들면 512메가비트보다도 작은 256메가비트인 것, 혹은 512메가비트 이상인 것에도 적용 가능하다.
도 17에는 그 플래시메모리의 하나의 실시예의 블록구성이 도시되어 있다. 우선, 동도를 기초로, 본 실시예의 플래시메모리의 구성의 개요에 대해 설명한다.
메모리어레이(MARY)에 대해, 워드선을 선택하는 행디코더(XD)가 접속되는 것과 동시에, 비트선을 선택하는 열디코더(YD)가 센스 앰프 데이터 래치(SADL)를 통해 접속된다. 입출력버퍼(IOB)는 행 어드레스버퍼(XB)를 통해 행디코더(XD)에 접속되는 것과 동시에 열 어드레스버퍼(YB)를 통해 열디코더(YD)에 접속되고, 또한 센스 앰프 데이터 래치(SADL) 및 제어회로(CC)에도 접속된다. 제어회로(CC)는 전원제어회로(VCC)를 통해 행디코더(XD) 및 센스 앰프 데이터 래치(SADL)에 접속된다.
제어회로(CC)는 커멘드 디코더, 전원전환회로 및 기입/소거회로부터 구성된다. 또, 전원제어회로(VCC)는 기준전압발생회로, 기입/소거전압발생회로 및 검증전압발생회로부터 구성된다. 여기서, 기준전압발생회로는 기입/소거전압발생회로 및 검증전압발생회로 등의 각 소정전압을 발생하기 위해 각 회로에 입력되는 참조전압을 생성하는 회로이다.
메모리어레이(MARY)는 반도체기판의 주면의 태반을 차지하여 배치되어 있고, 도의 수평방향에 평행하여 배치되는 소정수의 워드선과, 이것에 대하여 수직인 방향에 평행하여 배치되는 소정수의 비트선과, 이들의 워드선 및 비트선의 실질적인 교점에 격자배열되는 다수의 2층게이트구조형 메모리셀을 갖고 있다. 이 메모리셀은 동일열에 배치되는 m+1개를 단위로 하여 셀유니트에 그룹분할되고, 그 셀유니트는 n+1개를 단위로 하여 메모리셀블록을 구성한다.
또한, 이 실시예의 플래시메모리는 이른바 계층비트선방식을 채택하고, 메모리어레이(MARY)의 비트선은 각 셀유니트를 구성하는 m+1개의 메모리셀의 드레인이 공통결합되어 이루어지는 서브비트선과, 동일열에 배치된 p+1개의 메모리서브비트선이 드레인측의 선택MOS를 통해 선택적으로 접속되는 메인 비트선으로부터 이루어진다.
메모리어레이(MARY)의 각 셀유니트를 구성하는 m+1개의 메모리셀의 소스는 대응하는 로컬소스선에 각각 공유접합되고, 이들의 로컬소스선은 대응하는 소스측의 선택MOS를 통해 공통소스선에 결합된다. 또, 메모리어레이(MARY)의 동일행에 배치되는 n+1개의 메모리셀의 제어게이트는 대응하는 워드선에 각각 공통결합되고, 드레인측의 선택MOS 및 소스측에 선택MOS는 워드선과 평행하여 배치되는 p+1개의 드레인측 블록선택신호선 또는 소스측 블록선택신호선으로 각각 공통결합된다.
다음으로, 도 17의 플래시메모리에 포함되는 메모리어레이의 부분적 회로도를 도 18에 도시한다. 동도를 기초하여, 메모리어레이의 구체적인 구성에 대해 설명한다. 이들의 회로는 NMOS로부터 구성되어 있다.
도 18에 도시하는 것과 같이, 본 실시예의 플래시메모리의 메모리어레이(MARY)는 p+1개의 메모리셀블록(MCB0 ~ MCBp)(도 18에는 메모리셀블록(MCBO, MCB1)과 메모리셀블록(MCB2) 및 이들의 메모리셀블록에 관련하는 부분만이 예시된다. 이하, 동일함)을 포함하고, 이들의 메모리셀블록의 각각은 도의 수평방향에 평행하여 배치되는 m+1개의 워드선(W00 ~ W0m 내지 Wp0 ~ Wpm)과, 도의 수직방향에 평행하여 배치되는 n+1개의 메인비트선(MB0 ~ MBn(MB)을 포함한다. 이들의 워드선 및 메인비트선의 실질적인 교점에는 (m+1) ×(n+1)개의 2층게이트구조형의 메모리셀(MC)이 각각 격자배치된다.
메모리어레이(MARY)는 특별히 한정되지 않지만, 예를 들면 AND형 어레이구조가 되고, 메모리셀블록(MCB0 ~ MCBp)을 구성하는 메모리셀(MC)은 동일열에 배치되는 m+1개를 단위로 하고 n+1개의 셀유니트(CU00 ~ CUOn 내지 CUp0 ~ CUpn)에 각각 그룹분할 된다. 이들의 셀유니트를 구성하는 m+1개의 메모리셀(MC)의 드레인은 대응하는 서브비트선(SB00 ~ SBOn 내지 SBpO ~ SBpn)에 각각 공통결합되고, 그 소스는 대응하는 로컬소스선(SS00 ~ SS0n 내지 SSp0 ~ SSpn)에 각각 공통결합된다. 또, 각 셀유니트의 서브비트선(SB00 ~ SBOn 내지 SBp0 ~ SBpn)은 그 게이트가 대응하는 드레인측의 블록선택신호선(MD0 ~ MDp)에 결합된 n채널형의 드레인측선택(MOSN1)을 통해 대응하는 메인비트선(MBO ~ MBn)에 결합되고, 로컬소스선(SS00 ~ SS0n 내지 SSp0 ~ SSpn)은 그 게이트가 대응하는 소스측의 블록선택신호선(MS0 ~ MSp)에 결합된 n채널형의 소스측선택(MOSN3)을 통해 공통소스선(SL)에 결합된다.
메모리셀블록(MCB0 ~ MCBp)의 각 셀유니트는 또한, 대응하는 m+1개의 메모리셀(MC)의 공통결합된 드레인, 즉 서브비트선(SBOO ~ SBOn 내지 SBp0 ~ SBpn)과, 대응하는 m+1개의 메모리셀(MC)의 공통결합된 소스, 즉 로컬소스선(SS00 ~ SS0n 내지 SSp0 ~ SSpn)과의 사이에 각각 설치되는 n채널형의 단락(MOSN2)을 각각 포함한다. 각 메모리셀블록에 포함되는 n+1개의 단락(MOSN2)의 게이트는 대응하는 단락MOS용의 블록선택신호선(SC0 ~ SCp)에 각각 공통결합 된다.
다음으로, 본 실시예의 플래시메모리의 소자배치 및 소자구조를 도 19 ~ 도 22에 의해 설명한다. 도 19는 상기 메모리어레이의 요부평면도, 도 20은 도 19와 동일한 평면영역이고 도 19보다도 상층의 레이아웃층의 요부평면도, 도 21(A) ~ 21(B)은 메모리어레이 및 주변회로영역의 요부단면도, 도 22의 도 19의 B-B선(메모리셀의 채널부분을 워드선에 대해 교차하는 방향(Y방향)에 따라 절단한 선)의 단면도이다. 주변회로는 메모리어레이를 제어하고, 메모리어레이와 데이터의 수수를 행하는 관련회로의 총칭이다.
또한, 도 21(A)에 도시하는 메모리어레이는 도 19의 A-A선(워드선(W)상을 그연재방향(X방향)을 따라 절단한 선)의 단면에 상당한다. 도 21(B)에 도시하는 주변회로영역에는 메모리어레이와는 다른 회로소자가 형성되어 있고, 주변회로영역에 도시한 저전압계(NMOS 및 PMOS)는 구동전압이, 예를 들면 1.8V ~ 3.3V정도의 상대적으로 낮은 주변회로용의 MOS이다. 주변회로영역에는 구동전압이 상대적으로 높은 주변회로용의 MOS도 형성되지만, 여기서는 생략한다. 또, 여기서는 도 21(A), 21(B) 및 도 22의 단면도를 중심으로 설명하지만, 평면적인 구성의 설명개소에 대해서는 도 19 및 도 20을 수시 참조해 주었으면 한다.
상기 반도체칩을 구성하는 반도체기판(1)은 예를 들면, p형의 실리콘 단결정으로부터 이루어지고, 메모리어레이(MARY)의 반도체기판(1)에는 예를 들면, 붕소(B)가 도입되어 이루어지고 p웰PWm이 형성되고, 주변회로영역의 반도체기판(1)에는 예를 들면, 붕소가 도입되어 이루어지는 p웰PWp 및 예를 들면, 인(P) 또는 비소(As)가 도입되어 이루어지는 n웰NWp가 형성되어 있다.
p웰PWm은 특별히 제한되지 않지만, 그 하층에 형성된 매입n웰NWm과, p웰PWm의 측부측에 형성된 n웰NWp와의 둘러싸여 있고, 반도체기판(1)으로부터 전기적으로 분리되어 있다. 그 매입n웰NWm는 예를 들면, 인 또는 비소가 반도체기판(1)에 도입되어 형성되어 이루어지고, 반도체기판(1)상의 다른 소자로부터의 노즐이 반도체기판(1)을 통해 p웰PWm(즉, 메모리셀(MC))에 침입하는 것을 억제 또는 방지하거나, p웰PWm의 전위를 반도체기판(1)과는 독립하여 소정의 값에 설정하는 기능을 구비하고 있다.
반도체기판(1)의 주면에는 예를 들면, 홈형의 분리부(트렌치아이소레이션)(STI)가 형성되어 있다. 부리부(STI)는 반도체기판(1)에 파진 홈내에 절연막이 매입되어 형성되어 있고, 분리부(STI)의 절연막은 예를 들면, 산화실리콘 등으로부터 이루어진다. 메모리어레이(MARY)에 있어서의 분리부(STI)는 워드선의 연재방향(X방향)을 따라 배치된 복수의 메모리셀(MC)간을 전기적으로 분리하도록, Y방향을 따라 평면대형상으로 배치되어 있고, 예를 들면 1㎛미만의 폭을 갖는 스트라이프형상의 활성영역을 구성한다.
또, 메모리어레이(MARY)에서는 분리부(STI)의 절연막의 상면은 반도체기판(1)의 표면보다도 함몰되어 있고, 리세스량(반도체(1)의 표면에서 분리부(STI)의 절연막의 상면까지의 함몰량)은 상대적으로 크고, 예를 들면 80nm정도이다. 이와 같은 분리부(STI)를 리세스량이 상대적으로 큰 구조로 하는 것에 의해 홈의 측벽의 상부가 프리면이 되므로, 800℃이상의 온도로 열처리를 행할 경우 등에 반도체기판(1)에 생기는 응력을 저감할 수 있다.
활성영역의 폭이 1㎛이상에서, 패턴이 상대적으로 성기게 배치되어 있는 주변회로영역에서는 분리형(STI)의 절연막의 상면은 반도체기판(1)의 표면과 거의 일치하도록 평탄화 되어 있다. 리세스량은 제로 또는 상대적으로 작고, 예를 들면 0 ~ 40nm정도이다.
주변회로영역에서는 활성영역에서 분리부(STI)에 걸쳐서 연속적으로 MOS의 게이트전극이 존재한다. 이 때문에, 주변회로영역에서 리세스량이 큰 분리부(STI)를 채용하면, 활성영역의 단부에서 전계집중이 일어나고, MOS의 게이트절연막이 파괴되기 쉬워진다. 이것을 회피하기 위해서는 주변회로영역의 분리부(STI)의 리세스량을 제로 또는 상대적으로 작게 하는 것이 바람직하다. 또한, 주변회로영역의 활성영역은 메모리어레이의 활성영역보다도 큰 것이기 때문에, 주변회로영역에서는 분리부(STI)가 반도체기판(1)에 생기는 응력이 분산되고, 리세스량을 크게 취하지 않아도 결정결함의 발생은 억제된다.
각 메모리셀(MC)은 반도체기판(1)에 형성된 한쌍의 n형반도체영역(2S, 2D)과, 반도체기판(1)의 주면(활성영역)상에 형성된 절연막(3a)과, 그 위에 형성된 부유게이트전극용의 도체막(4)과, 그 위에 형성된 층간막(5)과, 그 위에 형성된 제어게이트전극용의 도체막(6)을 갖고 있다.
메모리셀(MC)의 n형반도체영역(2S)은 소스영역을 형성하는 영역이고, 상기 로컬소스선(SS)의 일부에서 형성되어 있다. 또, n형반도체영역(2D)은 드레인영역을 형성하는 영역이고, 상기 서브비트선(SB)의 일부에서 형성되어 있다. 로컬소스선(SS) 및 서브비트선(SB)은 상기 Y방향를 따라 배치된 복수개의 메모리셀(MC)을 평면적으로 끼도록 Y방향을 따라 서로 평행으로 평면대형상으로 연장되고, 그 끼워진 복수개의 메모리셀(MC)의 공유의 영역이 되어 있다.
본 실시예에 있어서는 이 n형반도체영역(2S)(로컬소스선(SS)) 및 n형반도체영역(2D)(서브비트선(SB))은 예를 들면, 비소가 반도체기판(1)에 예를 들면, 1014/cm2정도이상 도입되는 것으로 형성되어 있다. 이것에 의해, 반도체영역(2S, 2D)의 얕은 접합을 실현할 수 있고, 또한 단채널효과 등의 발생을 억제 또는 방지하면서 불순물농도을 증가할 수 있으므로, 미세화, 신뢰성의 확보 및 저항(시트저항)의 저하를 실현할 수 있다. 또한, 로컬소스선(SS)은 선택(MOSN3)을 통해 금속막 등으로 형성된 공통소스선(SL)(도 18참조)과 전기적으로 접속되고, 서브비트선(SB)은 선택(MOSN1)을 통해 금속막 등으로 형성된 메인비트선(MB)과 전기적으로 접속되어 있다.
메모리셀(MC)을 구성하는 절연막(3a)은 예를 들면, 두께 9 ~ 10nm정도의 산화실리콘 등으로 이루어지고, 정보의 기입 또는 소거에 기여하는 전자를 반도체기판(1)에서 부유게이트전극용의 도체막(4)에 주입하거나, 그 도체막(4)에 보지된 전자를 반도체기판(1)에서 부유게이트전극용의 도체막(4)에 주입하거나, 그 도체막(4)에 보지된 전자를 반도체기판(1)에 방출시키거나 할 때의 전자의 통과영역(터널절연막)이 되어 있다.
부유게이트전극용의 도체막(4)은 2층의 도체막(하층도체막(4a), 상층도체막(4b)이 하층에서 순서대로 쌓여 있듯이 구성되어 있다. 하층도체막(4a) 및 상층도체막(4b)은 예를 들면, 모두 불순물이 도입된 저저항의 다결정실리콘으로부터 이루어지고, 그 두께는 하층도체막(4a)이, 예를 들면 70nm정도, 상층도체막(4b)이 예를 들면 40nm정도이다.
다만, 도체막(4)은 도 19의 상기 X방향을 따른 단면(도 21(A))에 도시하는 것과 같이, 단면 T자형에 형성되어 있고, 상층도체막(4b)의 폭이, 그 하층도체막(4a)의 폭보다도 넓게 되어 있다. 이것에 의해, 메모리셀(MC)의 게이트길이를 작게 하면서, 제어게이트전극용의 도체막(6)에 대한 부유게이트전극용의 도체막(4)의 대향면적을 증대시킬 수가 있고, 그들 게이트전극간에 형성되는 용량을증대시킬 수가 있다. 따라서, 미세한 메모리셀(MC)인 채, 메뫼리셀(MC)의 동작효율을 향상시키는 것이 가능하게 된다.
또, 부유게이트전극용의 도체막(4)의 도체막(4b)과 반도체기판(1)과의 사이에는 예를 들면, 산화실리콘 등에서 이루어지는 절연막(7)이 개재되어 있고, 한쌍의 n형반도체영역(2S, 2D)과 도체막(4b)와의 사이의 절연이 도모된다.
부유게이트전극용의 상층도체막(4b)의 표면은 상기 층간막(5)에 의해 덮어져있고, 이것에 의해, 부유게이트전극용의 도체막(4)은 제어게이트전극용의 도체막(6)과 절연되어 있다. 상기 층간막(5)은 예를 들면, 산화실리콘막상에 질화실리콘막을 통해 산화실리콘막을 겹쳐 쌓아 이루어지고, 그 두께는 예를 들면, 15nm정도이다. 제어게이트전극용의 도체막(6)은 정보의 독출, 기입 및 소거를 행하기 위한 전극이고, 워드선(W)과 일체로 형성되고, 워드선(W)의 일부로 구성되어 있다. 이 제어게이트전극용의 도체막(6)(워드선(W))은 예를 들면, 2층의 도체막(하층도체막(6a), 상층도체막(6b))이 하층에서 순서대로 쌓여 형성되어 있다. 하층도체막(6a)은 예를 들면, 두께 100nm정도의 저저항인 다결정실리콘에서 이루어진다. 그 상층도체막(6b)은 예를 들면, 80nm정도의 텅스텐 규화물(WSiX)로부터 이루어지고, 하층도체막(6a)에 전기적으로 접속된 상태로 쌓여 있다. 이 상층도체막(6b)을 설치하는 것에 따라 워드선(W)의 전기저항을 내릴 수 있으므로, 플래시메모리의 동작속도를 향상시키는 것이 가능하게 되어 있다. 다만, 도체막(6)의 구조는 이것에 한정되는 것이 아니고 각가지 변경가능하고, 예를 들면 저저항 다경정실리콘상에 질화텅스텐 등과 같은 배리어도체막을 통해 텅스텐 등과 같은 금속막을 쌓여서 이루어지는 구조로 해도 좋다. 이 경우, 워드선(W)의 전기저항을 대폭으로 내릴 수 있으므로, 플래시메모리의 동작속도를 더 향상시키는 것이 가능하게 된다. 또한, 워드선(W)상에는 예를 들면, 산화실리콘에서 이루어지는 캡절연막(8)이 형성되어 있다.
저전압계(NMOSQLn), 저전압계(PMOSQLp), 단락(MOSN2), 선택(MOSN1), N3(도 18 등도 참조) 등과 같은 MOS의 구조가, 상기 메모리셀(MC)과 동일한 프로세스로 형성된다. 이들 MOS의 게이트전극(저전압계(NMOSQLn)의 게이트전극(10n), 저전압계(PMOSQLp)의 게이트전극(10p), 단락(MOSN2)의 게이트전극(9) 및 선택(MOSN1)의 게이트전극(10))은 부유게이트전극용의 도체막(4)상에 층간막(5)을 통해 제어게이트전극용의 도체막(6)을 겹쳐 쌓인 구조를 갖고 있다. 도체막(4)과 도체막(6)은 콘택트홀(SC)을 통해 전기적으로 접속되어 있고, 도체막(6)상에는 캡절연막(8)이 형성되어 있다.
또한, MOS는 따로따로 형성된 소스ㆍ드레인을 갖고 있고, 예를 들면 저전압계(NMOSQLn)에 n형반도체영역(11n), 저전압계(PMOSQLp)에 p형반도체영역(11p) 및 선택(MOSN1)의 n형반도체영역(11)을 형성한다. 또, 저전압계(NMOSQLn), 저전압계(PMOSQLp) 및 단락(MOSN2)의 게이트절연막은 메모리셀(MC)의 터널절연막을 구성하는 절연막(3a)과 동일층에서 구성되고, 선택(MOSN1)의 게이트절연막은 예를 들면, 두께 20nm정도의 산화실리콘 등에서 이루어지는 절연막(3b)으로 구성된다. 또한, 본 실시예에서는 메모리셀(MC)의 터널절연막과 저전압계MOS 등의 게이트절연막을 동일층의 절연막(3a)으로 구성했지만, 이것에 한정되는 것이 아니고, 다른 층의 절연막으로 구성해도 좋다.
또한, 이와 같은 부유게이트전극용의 도전막(4), 제어게이트전극용의 도체막(6), 게이트전극(9, 10, 10n, 10p) 및 캡절연막(8)의 측면에는 예를 들면, 산화실리콘에서 이루어지는 절연막(12a)이 피복되어 있다. 특히, 상기 게이트폭방향으로 서로 인접하는 워드선(W)간에는 그 절연막(12a)에 의해 매입된 상태가 되어 있다. 이와 같은 절연막(12a)상 및 도체막(6)상에는 예를 들면, 산화실리콘에서 이루어지는 절연막(12b)이 퇴적되어 있다.
이 절연막(12b)상에는 예를 들면 텅스텐 등에서 이루어지는 제 1층 배선(L1)이 형성되어 있다. 소정의 제 1층 배선(L1)은 절연막(12b)에 구멍을 낸 콘택트홀(CON1)을 통해, 저전압계(NMOSQLn)의 n형반도체영역(11n), 저전압계(PMOSQLp)의 p형반도체영역(11p) 및 선택(MOSN1)의 n형반도체영역(11)과 전기적으로 접속되어 있다. 또한, 절연막(12b)상에는 예를 들면, 산화실리콘에서 이루어지는 절연막(12c)이 퇴적되어 있고, 이것에 의해 제 1층 배선(L1)의 표면이 피복되어 있다. 그 절연막(12c)상에는 제 2층 배선(L2)이 형성되어 있다. 제 2층 배선(L2)은 예를 들면, 질화티탄, 알루미늄 및 질화티탄을 하층으로부터 순서대로 적층하여 이루어지고, 절연막(12c)에 구멍을 낸 스루홀(TH1)의 내부에 매입된 플러그(13)를 통해 제 1층 배선(L1)과 전기적으로 접속되어 있다. 이 제 2층 배선(L2)의 표면은 예를 들면, 산화실리콘에서 이루어지는 절연막(12d)에 의해 피복되어 있다. 또한, 그 절연막(12d)상에는 도시하지 않지만, 제 3층 배선이 형성되어 있다. 제 3층 배선은 예를 들면, 질화티탄, 알루미늄 및 질화티탄을 하층으로부터 순서대로 적층하여 이루어지고, 절연막(12d)에 천공된 스루홀을 통해 제 2층 배선(L2)과 전기적으로 접속되어 있다.
다음으로, 플래시메모리의 제조방법의 일례를 공정순으로 설명한다.
도 23 및 도 24는 본 실시예의 플래시메모리의 제조공정중의 도를 보여주고 있다. 도 23은 상기 도 10에 상당하는 메모리어레이(단라MOS 및 선택MOS를 포함한다)의 요부평면도이다. 상기 도 24는 상기 도 21에 상당하는 플래시메모리의 메모리어레이 및 주변회로영역을 포함하는 요부단면도이고, 여기서의 메모리어레이는 도 19의 A-A선 단면에 상당한다(이하에 이어가는 도에 있어서 동일). 주변회로영역에는 저전압계NMOS 및 PMOS를 예시한다.
우선, 도 23 및 도 24에 도시하는 것과 같이, 실리콘 단결정에서 이루어지는 반도체기판(이 단계에서는 반도체웨이퍼라고 칭하는 평면약원형상의 반도체 박판)(1)의 주면에 홈형의 분리부(STI) 및 이것에 둘러싸이도록 배치된 활성영역(Lm) 등을 형성한다.
분리부(STI)는 예를 들면, 이하와 같이 형성할 수 있다. 반도체기판(1)의 소정개소에 분리홈(14)을 형성한 후, 반도체기판(1)에 열산화처리를 실시하고, 도시하지 않지만, 5 ~ 20nm정도의 산화실리콘막을 형성한다. 이어서 반도체기판(1)의 주면상에 CVD법 또는 스퍼터법에 의해, 예를 들면 산화실리콘에서 이루어지는 절연막(15)을 퇴적한다. 또한 절연막(15)의 표면을 CMP(Chemical Mechanical Polishing)법 등에 의해 연마함으로써, 절연막(15)의 표면이 반도체기판(1)의 주면과 거의 일치하도록, 분리홈(14)내에 절연막(15)을 남긴다.
이어서, 도 25는 계속하는 제조공정에 있어서의 도 24와 동일한 개소의 요부단면도이다. 우선, 주변회로영역을 포토레지스트 패턴으로 덮은 후, 이 포토레지스트 패턴을 마스크에 이용하고, 메모리에레이의 분리홈(14)의 내부에 매입된 절연막(15)을 소정량 에칭백한다. 그 후, 1000℃정도의 열처리를 반도체기판(1)에 실시하여 절연막(15)의 치밀화를 행한다. 이것에 의해, 주변회로영역에 리세스량이 0 ~ 40nm정도의 분리부STI를 형성하고, 메모리어레이에 리세스량이 80nm정도의 분리부(STI)를 형성한다.
이어서, 반도체기판(1)의 소정부분에 소정의 불순물을 소정의 에너지로 선택적으로 이온 주입법 등에 의해 도입함으로써, 매입n웰NWm, p웰PWm, p웰PWp 및 n웰NWp를 형성한다.
다음으로, 두께가 다른 2종류의 절연막(3a, 3b)을 형성한다. 우선, 반도체기판(1)의 주면상에 예를 들면, 두께 20nm정도의 두꺼운 절연막을 열산화법에 의해 형성한다. 이어서, 그 두꺼운 절연막상에 메모리어레이(선택MOS를 제외) 및 주변회로영역이 노출되고, 그 이외를 덮여지도록 포토레지스트 패턴을 형성한 후, 그것을 에칭마스크로 하고 그것에서 노출하는 두꺼운 절연막을 웨트 에칭법 등에 의해 에칭제거한다. 그 후, 그 포토레지스트 패턴을 제거한 후, 메모리어레이에 터널산화막을 형성하도록 반도체기판(1)에 대해 다시 열산화처리 등을 실시한다. 이것에 의해, 메모리어레이(선택MOS영역을 제외) 및 주변회로영역에 예를 들면, 두께가 9nm정도의 상대적으로 얇은 게이트절연막(3a)을 형성하고, 선택MOS영역에는 예를 들면, 두께가 25nm정도의 상대적으로 두꺼운 절연막(3b)을 형성한다(도 22 참조).
이어서, 도 26은 계속하는 제조공정에 있어서의 도 23과 동일한 개소의 요부단면도이고, 도 27은 계속되는 제조공정에 있어서의 도 24와 동일한 개소의 요부단면도이다.
우선, 반도체기판(1)의 주면상에 예를 들면, 두께 70nm정도의 저저항인 다결정실리콘에서 이루어지는 하층도체막(4a) 및 질화실리콘 등에서 이루어지는 절연막(16)을 하층에서 순서대로 CVD법 등에 의해 퇴적한 후, 그 절연막(16) 및 하층도체막(4a)을 포토리소그래피기술 및 드라이 에칭기술에 의해 가공함으로써, 메모리어레이에 부유게이트전극을 형성하는 하층도체막(4a)을 패터닝한다. 이 때, 주변회로영역 및 선택MOS영역은 전체적으로 하층도체막(4a) 및 절연막(19)에 의해 덮여지고 있다. 이어서, 반도체기판(1)에 메모리셀의 소스ㆍ드레인용의 불순물(예를 들면 비소)을 이온 주입법 등에 의해 도입함으로써, 한쌍의 n형반도체영역(2S, 2D)(로컬소스선(SS) 및 서브비트선(SB))을 형성한다. 이 때, 주변회로영역 및 선택MOS영역 등은 하층도체막(4a)으로 덮여져 있다.
이어서, 도 28은 계속되는 제조공정에 있어서의 도 24와 동일한 개소의 요부단면도이다.
여기서는 우선, 반도체기판(1)의 주면상에 예를 들면, 산화실리콘에서 이루어지는 절연막(7)을 CVD법 등에 의해 퇴적한 후, 그 절연막(7)이 반도체기판(1)의 주면상의 함몰내에 남도록 그 절연막(7)을 CMP법에 의해 연마하고, 또한, 드라이 에칭법 등에 의해 에칭한다. 이것에 의해, 반도체기판(1)의 주면상을 평탄으로 한다. 또, 이 위에 퇴적하는 뒤에 서술할 부유게이트전극용의 상층도체막이 메모리셀의 소스ㆍ드레인용의 n형반도체영역(2S, 2D)에 접촉하지 않도록 한다. 이 때, 절연막(16)도 제거되지만, 하층을 보호하도록 기능한다.
이어서, 도 29는 계속되는 제조공정에 있어서의 도 23과 동일한 개소의 요부평면도이고, 도 30은 계속되는 제조공정에 있어서의 도 24와 동일한 개소의 요부단면도이다.
우선, 반도체기판(1)의 주면상에 예를 들면, 두께 40nm정도의 저저항인 다결정실리콘에서 이루어지는 상층도체막(4b)을 퇴적한 후, 그 위에 포토리소그래피기술에 의해 포토레지스트 패턴(PR1)을 형성하고, 그 포토레지스트 패턴(PR1)을 에칭 마스크로서, 그것에서 노출하는 상층도체막(4b)을 도라이 에칭법 등에 의해 제거함으로써, 하층도체막(4a) 및 상층도체막(4b)에서 이루어지는 부유게이트전극을 형성한다. 또한, 이 때, 주변회로영역, 단락MOS영역 및 선택MOS영역은 전체적으로 상층도체막(4b)에 의해 덮여져 있다.
이어서, 도 31은 계속되는 제조공정에 있어서의 도 23과 동일한 개소의 요부평면도이고, 도 32는 계속되는 제조공정에 있어서의 도 24와 동일한 개소의 요부단면도이다.
여기서는 우선반도체기판(1)상에 예를 들면, 산화실리콘막, 질화실리콘막 및 산화실리콘막을 하층으로부터 순서대로 CVD법 등에 의해 퇴적함으로써, 예를 들면, 두께가 15nm정도의 층간막(5)을 형성한 후, 그 위에 콘택트홀(SC)을 형성하기 위한 포토레지스트 패턴(PR2)을 포토리소그래피기술에 의해 형성하기 위해 형성한다. 이어서, 그 포토레지스트 패턴(PR2)을 포토리소그래피기술을 의해 형성한다. 이어서,그 포토레지스트 패턴(PR2)을 에칭마스크로서, 그것에서 노출하는 층간막(5)을 드라이 에칭법 등에 의해 제거함으로써, 층간막(5)에 콘택트홀(SC)을 형성한다. 또한, 31에 있어서는 위의 행의 콘택트홀(SC)은 선택MOS의 게이트전극 형성영역상에 배치되고, 아래의 행의 콘택트홀(SC)은 단락(MOS)의 게이트전극 형성영역상에 배치되어 있다. 또, 도 32의 단면에 있어서는 주변회로영역에 콘택트홀(SC)이 도시되어 있지 않지만, 도 32의 단면에 도시되지 않는 다른 위치에 있어서, 그들의 MOS의 게이트전극 형성영역상에 도체막(4b)의 일부가 노출하는 콘택트홀(SC)이 형성되어 있다.
이어서, 도 33은 계속되는 제조공정에 있어서의 도 23과 동일한 개소의 요부단면도이고, 도 34는 계속되는 제조공정에 있어서의 도 24와 동일한 개소의 요부단면도이다.
여기서는 우선 반도체기판(1)상에 예를 들면, 저저항인 다결정실리콘으로부터 이루어지는 하층도체막(6a), 텅스텐 규화막 등으로부터 이루어지는 상층도체막(6b) 및 산화실리콘 등으로부터 이루어지는 캡절연막(8)을 하층에서 순서대로 CVD법 등에 의해 퇴적한 후, 그 위에 포토리소그래피기술에 의해 포토레지스트 패턴(PR3)을 형성하고, 그 포토레지스트 패턴(PR3)을 에칭 마스크로서, 그것에서 노출하는 캡절연막(8), 상층도체막(6b) 및 하층도체막(6a)을 드라이 에칭법 등에 의해 제거함으로써, 메모리어레이에 있어서는 제어게이트전극(워드선(W))을 형성하고, 그 이외의 영역, 주변회로영역, 단락MOS영역 및 선택MOS영역 등에 있어서는 각 MOS의 게이트전극의 일부를 형성한다. 이 에칭처리 때에는 층간막(5)을 에칭 스토퍼로서 기능시키고 있다.
이어서, 도 35는 계속되는 제조공정에 있어서의 도 24와 같은 개소의 요부단면도이다.
여기서는 우선, 캡절연막(8), 도체막(6)을 에칭 마스크로서, 그 하층의 층간막(5), 상층도체막(4b) 및 하층도체막(4a)을 드라이 에칭법 등에 의해 에칭 제거한다. 이것에 의해, 도체막(4)은 도체막(6)과 자기 정합적으로 패터닝되고, 워드선방향에서 동일형상을 갖게 된다.
이것에 의해, 메모리어레이에 있어서는 메모리셀(MC)의 제어게이트전극 및 부유게이트전극을 완성시킨다. 즉, 부유게이트전극용의 도체막(4)상에 층간막(5)을 통해 제어게이트전극용의 도체막(6)을 겹쳐 쌓인 2층게이트전극구조를 완성시킨다. 메모리셀(MC)의 부유게이트전극과 제어게이트전극과는 완전히 절연되어 있다.
또, 주변회로에 있어서는 저전압계NMOS의 게이트전극(10n) 및 저전압계PMOS의 게이트전극(10p)을 완성시킨다. 각 MOS의 게이트전극에 있어서는 도체막(4)과 도체막(6)이 콘택트홀(SC)을 통해 전기적으로 접속되어 있다. 또한, 도시하지 않지만, 단락MOS영역 및 선택MOS영역에 있어서도, 단락MOS의 게이트전극 및 선택MOS의 게이트전극이 각각 형성된다.
이어서, 도 36은 계속되는 제조공정에 있어서의 도 24와 동일한 개소의 요부단면도이다.
여기서는 주변회로영역에 있어서, 각각의 MOS의 상대적으로 불순물농도가 낮은 반도체영역을 각각 따로따로 형성한다. 예를 들면 저전압계NMOS에 n형반도체영역(11na) 및 저전압계PMOS에 p형반도체영역(11pa)을 형성한다. n형반도체영역(11na)에는 예를 들면, 비소가 도입되고, p형반도체영역(11pa)에는 예를 들면, 붕소가 도입되어 있다. 또한, 도시하지 않지만, 단락MOS영역 및 선택MOS영역에 있어서도 단락MOS의 반도체영역 및 선택MOS의 반도체영역이 각각 형성된다.
이어서, 반도체기판(1)의 주면상에 예를 들면, 산화실리콘에서 이루어지는 절연막을 CVD법 등에 의해 퇴적한 후, 이것을 이방성의 드라이 에칭법 등에 의해 에치백 함으로서 저전압계NMOS의 게이트전극(10) 및 저전압계PMOS의 게이트전극(10p)의 측면에 절연막(12a)을 형성한다. 또한, 도시하지 않지만, 단락MOS의 게이트전극 및 선택MOS의 게이트전극의 측면에도 절연막(12a)이 각각 형성되고, 서로 인접하는 워드선(W)간은 이 절연막(12a)에 의해 매입된다.
이어서, 도 37은 계속되는 제조공정에 있어서의 도 24와 동일한 개소의 요부단면도이다.
여기서는 주변회로영역, 단락MOS영역 및 선택MOS영역에 있어서, 각각의 MOS의 상대적으로 불순물농도의 높은 반도체영역을 각각 따로따로 형성한다. 예를 들면, 저전압계NMOS에 n형반도체영역(11nb) 및 저전압계PMOS에 p형반도체영역(11pb)을 형성한다. n형반도체영역(11nb)에는 예를 들면, 비소가 도입되고, p형반도체영역(11pb)에는 예를 들면, 붕소가 도입된다. 이것에 의해, 저전압계NMOS의 소스ㆍ드레인용의 한쌍의 n형반도체영역(11n)과, 저전압계PMOS의 소스ㆍ드레인용의 한쌍의 p형반도체영역(11p)을 형성하고, 주변회로영역에 있어서는 저전접계NMOSQLn 및PMOSQLp를 완성시킨다. 또한 도지하지 않지만, 선택MOS의 소스ㆍ드레인용의 한쌍의 n형반도체영역이 형성된다.
이어서, 도 38은 계속되는 제조공정에 있어서의 도 26과 동일한 개소의 요부평면도이고, 도 39는 계속되는 제조공정에 있어서의 도 27과 동일한 개소의 요부단면도이다.
여기서, 반도체기판(1)상에 예를 들면, 산화실리콘에서 이루어지는 절연막(12b)을 CVD법 등에 의해 퇴적한 후, 그 절연막(12b)에 반도체기판(1)의 일부(각 MOS의 소스ㆍ드레인영역), 워드선(W)의 일부 및 소정의 MOS의 게이트전극의 일부각 토출하는 것과 같은 콘택트홀(CON)1을 포토리소그래피기술 및 드라이 에칭기술에 의해 구멍을 낸다. 이어서, 그 반도체기판(1)상에 예를 들면, 텅스텐 등과 같은 금속막을 스퍼터링법 등에 의해 퇴적한 후, 이것을 포토리소그래피기술 및 드라이 에칭기술에 의해 패터닝함으로써, 제 1층 배선(L1)(공통소스선을 포함)을 형성한다. 제 1층 배선(L1)은 콘택트홀(CON1)을 통해 각 MOS의 소스ㆍ드러인용의 한쌍의 반도체영역, 게이트전극 및 워드선(W)과 적당히 전기적으로 접속되어 있다.
이어서, 도 40은 계속되는 제조공정에 있어서의 도 26과 동일한 개소의 요부평면도이고, 도 41은 계속되는 제조공정에 있어서의 도 27과 동일한 개소의 요부단면도이다.
여기서는 반도체기판(1)상에 예를 들면, 산화실리콘으로부터 이루어지는 절연막(12c)을 CVD법 등에 의해 퇴적한 후, 그 절연막(12c)에 제 1층 배선(L1)의 일부가 노출하는 것과 같은 스루홀(TH1)을 포토리소그래피기술 및 드라이 에칭기술에의해 구멍을 낸다.
이어서, 그 반도체기판(1)상에 예를 들면, 텅스텐 등과 같은 금속막을 스퍼터링법이나 CVC법 등에 의해 퇴적한 후, 이것을 스루홀(TH1)내에만 남도록 CMP법 등에 의해 연마함으로써, 스루홀(TH1)내에 플러그(13)를 형성한다. 그 후, 반도체기판(1)상에 예를 들면, 질하티탄, 알루미늄 및 질화티탄을 하층으로부터 순서대로 스퍼터링법에 의해 퇴적한 후, 이것을 포토리소그래피기술 및 드라이 에칭기술에 의해 패터닝 함으로써, 제 2층 배선(L2)(메인비트선을 포함)을 형성한다. 제 2층 배선(L2)은 플러그(13)를 통해 제 1층 배선(L1)과 전기적으로 접속되어 있다.
이어서, 도 42는 계속되는 제조공정에 있어서의 도 27과 동일한 개소의 요부단면도이다.
여기서는 반도체기판(1)상에 예를 들면, 산화실리콘에서 이루어지는 절연막(12d)을 CVD법 등에 의해 퇴적한 후, 그 절연막(12d)에 제 2층 배선(L2)의 일부가 노출하는 것과 같은 스루홀(TH2)을 상기 스루홀(TH1)과 동일하게 구멍을 낸다. 이어서, 상기 플러그(13)와 동일하게 해서, 그 스루홀(TH2)내에 텅스텐 등으로부터 이루어지는 플러그(17)를 형성한 후, 반도체기판(1)상에 제 2층 배선(L2)과 동일하게, 예를 들면 질화티탄, 알루미늄 및 질화티탄의 적층막에서 이루어지는 제 3층 배선(L3)을 형성한다. 제 3층 배선(L3)은 플러그(17)를 통해 제 2층 배선(L2)과 전기적으로 접속되어 있다. 그 후, 반도체기판(1)상에 표면보호막을 형성한 후, 그 일부에 제 3층배선(L3)의 일부가 노출하는 것과 같은 개구부를 형성하여 본딩패드를 형성함으로써, 플래시메모리를 제조한다.
이와 같이, 본 실시예에 따르면, 활성영역(Lm)의 폭이 상대적으로 좁고, 패턴밀도가 상대적으로 높은 메모리어레이의 분리부(STI)를 상대적으로 큰 리세스량을 갖는 리세스구조로 함으로써, 분리부(STI)가 반도체기판(1)에 생기는 응력을 저감할 수 있으므로, 반도체기판(1)의 결정결함을 제어하고, 메모리셀의 정크션 리크의 마진을 향상할 수가 있다.
또한, 메모리셀의 정크션 리크의 마진을 향상할 수 있는 것으로서, 메모리셀의 사이즈의 축소가 가능하게 되고, 게이트길이의 축소에 의한 기입특성의 고속화나 칩사이즈의 축소를 도모할 수가 있다.
이상, 본 발명자에 의해 안출된 발명을 발명의 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 각가지 변경가능하다는 것은 말할 것도 없다.
예를 들면, 상기 실시예에서는 AND형 프래시메모리에 적용한 경우에 대해서 설명했지만, NOR형 플래시메모리, DRAM(Dynamic Random Access Memory)을 포함하고, 단형으로 반복성이 있는 메모리소자로, 미세화, 저소비전력화의 요구가 높은 모든 제품에 전개가능하다. 또, SRAM(Static Random Access Memory) 또는 Logic품이라도 동일한 효과를 얻을 수 있다.
본 방법에 따르면, 기판에 있어서의 전위발생을 효과적으로 방지할 수 있다.

Claims (39)

  1. 반도체기판과,
    상기 반도체기판에 형성된 홈과 상기 홈에 매입된 매입절연막을 갖는 소자분리영역과, 상기 소자분리영역에 인접하여 형성되고 게이트절연막과 게이트절연막 위에 게이트전극이 형성되는 액티브영역과,
    상기 소자분리영역상에 적어도 게이트전극의 일부가 위치하고,
    상기 게이트전극의 위치하는 제 1의 소자분리영역에 있어서의 상기 매입절연막의 상측의 제 1 단면(端面)이, 상기 게이트전극막의 위치하지 않는 제 2의 소자분리영역에 있어서의 상기 매입절연막의 제 2의 단면보다 위에 위치하도록 형성되는 영역을 포함하는 것을 특징으로 하는 반도체장치.
  2. 청구항 1에 있어서,
    제 1의 단면과 제 2의 단면의 차이는 상기 게이트절연막의 두께보다 큰 것을 특징으로 하는 반도체장치.
  3. 청구항 1에 있어서,
    상기 액티브영역에 상기 게이트전극에 대응하여 기판에 불순물이 침투된 불순물영역을 갖고, 제 1의 단면과 제 2의 단면의 차이는 상기 불순물영역에 있어서의 기판표면에서 불순물농도가 가장 높아지는 깊이까지의 거리보다 큰 것을 특징으로 하는 반도체장치.
  4. 청구항 1에 있어서,
    제 1의 단면과 제 2의 단면의 차이는 40nm이상인 것을 특징으로 하는 반도체장치.
  5. 청구항 1에 있어서,
    제 1의 단면과 제 2의 단면의 차이는 200nm이상인 것을 특징으로 하는 반도체장치.
  6. 반도체기판과,
    상기 반도체기판상에 형성된 게이트전극을 갖는 액티브영역과,
    상기 반도체기판에 형성된 홈과 상기 홈에 매입된 매입절연막을 갖는 소자분리영역을 구비하고, 상기 소자분리영역에 있어서의 상기 매입절연막과 상기 매입절연막 위에 퇴적되는 막과의 계면에 있어서,
    상기 홈저부에서 가장 떨어진 곳에 위치하는 상기 매입절연막의 계면은 상기 게이트전극이 형성된 반도체기판 표면보다 낮은 위치에 형성되는 것을 특징으로 하는 반도체장치.
  7. 반도체기판과,
    상기 반도체기판상에 형성된 게이트전극을 갖는 액티브영역과,
    상기 반도체기판에 형성된 홈과 상기 홈에 매입된 매입절연막을 갖는 소자분리영역을 구비하고, 상기 소자분리영역에 있어서의 상기 매입절연막과 상기 매입절연막 위에 퇴적되는 막과의 계면에 있어서,
    상기 매입절연막의 계면은 상기 게이트전극이 형성된 반도체기판 표면보다 낮은 위치에 형성되고,
    상기 액티브영역은 상기 게이트전극에 대응하여 기판에 불순물이 침투된 불순물영역을 갖고, 상기 매입절연막의 계면과 상기 반도체기판 표면과의 차이는 상기 불순물영역에 있어서의 기판표면에서 불순물농도가 가장 높아지는 깊이까지의 거리보다 큰 것을 특징으로 하는 반도체장치.
  8. 반도체기판과,
    상기 반도체기판에 형성된 홈과 상기 홈에 매입된 매입절연막을 갖는 소자분리영역과, 상기 소자분리영역에 인접하여 형성되고 게이트절연막과 게이트절연막 위에 게이트전극이 형성되는 액티브영역과, 상기 소자분리영역과 상기 액티브영역에 퇴적되어 상기 게이트전극보다 위에 위치하는 상단면을 갖는 층간절연막을 구비하고,
    상기 게이트전극의 일부는 상기 소자분리영역에 위치하고,
    상기 게이트전극의 주위에 위치하는 상기 소자분리영역에 퇴적되는 상기 층간절연막의 일부는 상기 게이트전극 아래에 위치하는 상기 소자분리영역에 있어서의 상기 매입절연막의 상면보다 홈저면측에 형성되어 있는 것을 특징으로 하는 반도체장치.
  9. 청구항 1에 있어서,
    매입산화막이 밀도가 1 ×1010 ~ 1 ×1020개/cm3의 플라스마를 사용하여 제작한 HDP막을 포함하는 것을 특징으로 하는 반도체장치.
  10. 반도체기판과,
    상기 반도체기판에 형성된 홈과 상기 홈에 매입된 매입절연막을 갖는 소자분리영역과, 상기 소자분리영역에 인접하여 형성되고 게이트절연막과 게이트절연막 위에 게이트전극이 형성되는 액티브영역과, 상기 소자분리영역과 상기 액티브영역에 퇴적되어 상기 게이트전극보다 위에 위치하는 상단면을 갖는 층간절연막을 구비하고,
    상기 게이트전극의 일부는 상기 소자분리영역에 위치하고,
    상기 소자분리영역에 있어서의 상기 매입절연막의 상기 매입절연막 위에 퇴적되는 막과 대향하는 계면 가운데, 상기 게이트전극이 위치하는 제 1의 소자분리영역에 있어서의 제 1의 계면이, 상기 제 1의 소자분리영역의 주위에 위치하는 제 2의 소자분리영역에 있어서의 제 2의 계면보다 높은 위치에 형성되고, 상기 제 1의 계면과 제 2의 계면과의 사이에 상기 게이트전극이 배치하는 영역에 있어서의 상기 반도체기판 표면이 위치하도록 구성된 영역을 갖는 것을 특징으로 하는 반도체장치.
  11. 소자가 형성되는 복수의 액티브영역과 액티브영역 상호를 분리하는 소자분리영역을 갖는 반도체장치와,
    반도체기판의 액티브영역의 표면에 게이트절연막을 통해 형성된 게이트전극과,
    반도체기판의 소자분리영역에 형성되고, 매입절연막으로 매입된 홈을 갖고,
    매입절연막의 상단이 반도체기판의 액티브영역 표면보다 홈저부측에 물러서 있는 것을 특징으로 하는 반도체장치.
  12. 반도체기판에 홈을 형성하고, 상기 홈내에 상기 기판보다 도전성이 낮은 매입절연막을 매입하고, 소자분리영역과 상기 소자분리영역에 인접하는 액티브영역을 형성하는 공정,
    상기 반도체기판에 게이트절연막과 게이트전극막 및 그 위에 절연막을 퇴적하고, 패터닝하여 게이트전극을 형성하는 공정,
    상기 소자분리영역의 상기 매입절연막의 일부를 제거하고, 상기 매입절연막의 표면에 상기 게이트전극이 위치하는 제 1의 영역과, 상기 제 1의 영역의 주변에 상기 제 1의 영역보다 낮은 제 2의 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 청구항 12에 있어서,
    상기 제 2 영역의 상기 매입절연막은 상기 게이트절연막의 두께이상 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 청구항 12에 있어서,
    상기 제 2 영역의 상기 매입절연막은 40nm이상 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 청구항 12에 있어서,
    상기 제 2 영역의 상기 매입절연막은 200nm이하 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 반도체기판에 홈을 형성하고, 상기 홈내에 상기 기판보다 도전성이 낮은 매입절연막을 매입하고, 소자분리영역과 상기 소자분리영역에 인접하는 액티브영역을 형성하는 공정,
    상기 반도체기판에 게이트절연막과 게이트전극막 및 그 위에 절연막을 퇴적하고, 패터닝하여 게이트전극을 형성하는 공정,
    레지스트를 반도체기판상에 도포하고, 패터닝하여 상기 소자분리영역에 있어서, 상기 게이트전극이 위치하는 제 1의 영역에 레지스트를 남기고, 상기 게이트전극이 위치하지 않는 제 2의 영역의 레지스트를 제거하고, 상기 제 2의 영역의 상기매입절연막의 일부를 제거하는 공정,
    상기 반도체기판 표면에 열산화막을 형성하고, 상기 열산화막을 통과시켜 상기 반도체기판에 불순물을 침투시키고, 아닐하여 불순물영역을 형성하는 공정,
    상기 반도체기판에 반도체기판보다 도전성이 낮은 절연막을 퇴적하는 공정,
    상기 퇴적한 절연막의 상기 불순물영역의 위치에 구멍을 뚫고, 콘택트홀을 형성하는 공정,
    상기 콘택트홀내에 실리콘보다 도전성이 높은 도전성재료를 매입하고 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 청구항 16에 있어서,
    상기 제 2의 영역의 상기 매입절연막은 상기 불순물영역에 있어서의 기판에서 상기 불순물이 최고 농도가 되는 깊이 이상 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  18. (1) 반도체기판에 홈을 형성하고, 홈내에 매입산화막을 매입하고, 소자분리영역 및 소자분리영역에 의해 전기적으로 이격된 액티브영역을 형성하는 공정,
    (2) 반도체기판에 게이트산화막, 게이트전극막 및 절연막을 퇴적하여 패터닝하고, 게이트전극을 형성하는 공정,
    (3) 레지스트를 상기 반도체기판상에 도포하여 상기 레지스트를 패터닝하고,
    소자분리영역중의 산화막의 일부를 제거하는 공정,
    (4) 상기 반도체기판 표면을 열산화하여 열산화막을 형성하고, 상기 열산화막 위에서 불순물을 상기 반도체기판에 침투하고, 아닐하여 불순물영역을 형성하는 공정,
    (5) 상기 소자분리영역 및 액티브영역 위에 층간절연막을 퇴적하는 공정,
    (6) 상기 층간절연막에 구멍을 뚫고, 콘택트홀을 형성하는 공정,
    (7) 상기 콘택트홀내에 도전성재료를 매입하고, 상기 불순물영역에 전기적으로 연락하는 플러그를 형성하는 공정,
    (8) 상기 층간절연막상에 상기 플러그에 전기적으로 연락하는 배선층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 반도체기판에, 산화막을 형성하는 공정과, 상기 산화막의 위에 산화방지막을 형성하는 공정과, 소정의 영역의 상기 산화방지막 및 상기 산화막을 제거하여 상기 기판을 노출시키는 공정과,
    상기 노출시킨 기판을 에칭하여 홈을 형성하는 공정과,
    상기 홈 및 상기 산화방지막상에 절연막을 퇴적하는 공정과,
    상기 산화방지막상의 상기 절연막을 제거하는 공정과,
    상기 체적하는 소자가 형성되는 복수의 소자분리홈을 형성하는 공정과,
    반도체기판의 액티브영역의 표면에 게이트절연막을 통해 형성된 게이트전극과,
    반도체기판의 소자분리영역에 형성되고, 매입절연막으로 매입된 홈을 갖고,
    매입절연막의 상단이 반도체기판의 액티브영역 표면보다 홈저부측에 물러서 있는 것을 특징으로 하는 반도체장치.
  20. 홈의 내부에 매입된 절연막으로부터 이루어지는 복수의 소자분리부를 기판의 주면상에 갖는 반도체장치에 있어서,
    활성영역에 폭이 상대적으로 작은 제 1의 영역에서는 상기 소자분리부의 리세스(recess)량은 상대적으로 크고, 활성영역 폭이 상대적으로 큰 제 2의 영역에서는 상기 소자분리부의 리세스량은 제로 또는 상대적으로 작은 것을 특징으로 하는 반도체장치.
  21. 청구항 20에 있어서,
    상기 제 1의 영역에 있어서의 활성영역의 폭은 1㎛미만, 상기 제 2의 영역에 있어서의 활성영역의 폭은 1㎛이상인 것을 특징으로 하는 반도체장치.
  22. 기판에 행열형상으로 배치된 복수의 메모리셀으로부터 이루어지는 메모리어레이 및 상기 복수의 메모리셀과는 다른 회로소자가 형성된 주변회로영역을 구비하고 있고, 홈의 내부에 매입된 절연막으로부터 이루어지는 복수의 소자분리부를 상기 기판의 주면상에 갖는 반도체장치에 있어서,
    상기 메모리어레이에 있어서의 상기 소자분리부의 리세스량은 상대적으로 크고, 상기 주변회로영역에 있어서의 상기 소자분리부의 리세스량은 제로 또는 상대적으로 작은 것을 특징으로 하는 반도체장치.
  23. 청구항 22에 있어서,
    상기 메모리어레이에 있어서의 활성영역의 폭은 1㎛미만, 상기 주변회로영역에 있어서의 활성영역의 폭은 1㎛이상인 것을 특징으로 하는 반도체장치.
  24. 청구항 22에 있어서,
    상기 메모리어레이에 있어서의 상기 소자분리부의 리세스량은 80nm정도, 상기 주변회로영역에 있어서의 상기 소자분리부의 리세스량은 0 ~ 40nm정도인 것을 특징으로 하는 반도체장치.
  25. 청구항 22에 있어서,
    상기 메모리어레이에 있어서의 활성영역은 스트라이프형상인 것을 특징으로 하는 반도체장치.
  26. 청구항 22에 있어서,
    상기 복수의 메모리셀은 각 열에서는 상기 복수의 메모리셀의 소스ㆍ드레인영역이 서로 병렬접속되고, 각 행에서는 복수의 워드선이 연재하여 이루어지는 플래시메모리의 메모리어레이를 구성하는 것을 특징으로 하는 반도체장치.
  27. 청구항 26에 있어서,
    상기 복수의 메모리셀의 각각은 상기 소스ㆍ드레인영역 사이의 채널영역상에 제 1의 절연막을 통해 설치된 부유게이트전극용의 하층도체막과, 상기 부유게이트전극용의 하층도체막과 전기적으로 접속되고, 상기 부유게이트전극용의 하층도체막에서 상기 소스ㆍ드레인영역상의 제 2의 절연막을 통해 상기 소스ㆍ드레인영역상에 연재하는 부유게이트전극용의 상층도체막과, 상기 부유게이트전극용의 상층도체막상에 제 3의 절연막을 통해 설치되고, 상기 부유게이트전극용의 상층도체막상에 겹쳐진 상기 워드선으로서 작용하는 제어게이트 전극용의 도체막을 갖는 것을 특징으로 하는 반도체장치.
  28. (a) 가판의 제 1의 영역에 제 1의 홈을 형성하고, 상기 제 1의 영역과는 다른 제 2의 영역에 제 2의 홈을 형성하는 공정과,
    (b) 상기 기판상에 절연막을 퇴적한 후, 상기 절연막을 평탄화하여 상기 제 1 및 제 2의 홈의 내부에 상기 절연막을 매입하는 공정과,
    (c) 상기 제 2의 영역을 레지스트 패턴으로 덮은 후, 상기 제 1의 홈의 내부에 매입된 상기 절연막을 에칭하고, 상기 제 1의 홈의 내부에 매입된 상기 절연막의 상면을 상기 제 2의 홈의 내부에 매입된 상기 절연막의 상면보다도 함몰시키고, 상기 제 1의 영역에 제 1의 소자분리부를 형성하고, 상기 제 2의 영역에 제 2의 소자분리부를 형성하는 공정을 갖고,
    상기 제 1의 영역은 활성영역의 폭이 상대적으로 작은 영역이고, 상기 제 2의 영역은 활성영역의 폭이 상대적으로 큰 영역인 것을 특징으로 하는 반도체장치의 제조방법.
  29. 청구항 28에 있어서,
    상기 제 1의 소자분리부의 리세스량은 상대적으로 크고, 상기 제 2의 소자분리부의 리세스량은 제로 또는 상대적으로 작은 것을 특징으로 하는 반도체장치의 제조방법.
  30. 청구항 28에 있어서,
    상기 제 1의 영역에 있어서의 활성영역의 폭은 1㎛미만, 상기 제 2의 영역에 있어서의 활성영역의 폭은 1㎛이상인 것을 특징으로 하는 반도체장치의 제조방법.
  31. 청구항 28에 있어서,
    (d) 상기 기판의 주면에 게이트절연막을 형성한 후, 상기 기판상에 도전막을 퇴적하고, 레지스트패턴을 마스크로서 상기 도전막을 가공함으로써, 상기 제 1의 영역에 상기 도전막으로부터 이루어지는 게이트전극을 형성하는 공정과,
    (e) 상기 제 1의 영역에 형성된 상기 게이트전극의 양측의 상기 기판에 각각 불순물을 도입하고, 소스ㆍ드레인영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 기판에 행열형상으로 배치된 복수의 메모리셀을 갖고, 상기 복수의 메모리셀의 각각은 부유게이트전극 및 제어게이트전극을 갖고, 각 열에 있어서 상기 복수의 메모리셀의 소스ㆍ드레인영역이 서로 병렬접속되고, 상기 제어게이트전극과 일체로 형성된 워드선이 상기 복수의 메모리셀의 게이트길이방향인 행방향으로 연재하여 이루어지는 메모리어레이와, 상기 복수의 메모리셀과는 다른 회로소자에 의해 구성되는 주변회로영역을 형성하는 반도체장치의 제조방법에 있어서,
    (a) 상기 기판의 상기 메모리어레이의 소자분리부가 되는 영역에 제 1의 홈을 형성하고, 상기 기판의 상기 주변회로영역의 소자분리부가 되는 영역에 제 2의 홈을 형성하는 공정과,
    (b) 상기 기판상에 제 1의 절연막을 퇴적한 후, 상기 제 1의 절연막을 평탄화하여 상기 제 1 및 제 2의 홈의 내부에 상기 제 1의 절연막을 매입하는 공정과,
    (c) 상기 주변회로영역을 레지스트패턴으로 덮은 후, 상기 제 1의 홈의 내부에 매입된 상기 제 1의 절연막을 에칭하고, 상기 제 1의 홈의 내부에 매입된 상기 제 1의 절연막의 상면을 상기 제 2의 홈의 내부에 매입된 상기 제 1의 절연막의 상면보다도 함몰시키고, 상기 메모리어레이에 제 1의 소자분리부를 형성하고,
    상기 주변회로영역에 제 2의 소자분리부를 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  33. 청구항 32에 있어서,
    상기 메모리어레이에 있어서의 상기 제 1의 소자분리부의 리세스량은 상대적으로 크고, 상기 주변회로영역에 있어서의 상기 제 2의 소자분리부의 리세스량은 제로 또는 상대적으로 작은 것을 특징으로 하는 반도체장치의 제조방법.
  34. 청구항 33에 있어서,
    상기 메모리어레이에 있어서의 활성영역의 폭은 1㎛미만, 상기 주변회로영역에 있어서의 활성영역의 폭은 1㎛이상인 것을 특징으로 하는 반도체장치의 제조방법.
  35. 청구항 33에 있어서,
    상기 메모리어레이에 있어서의 상기 제 1의 소자분리부의 리세스량을 80nm정도, 상기 주변회로영역에 있어서의 상기 제 2의 소자분리부의 리세스량을 0 ~ 40nm정도로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  36. 청구항 33에 있어서,
    상기 메모리어레이에 있어서의 활성영역을 스트라이프형상으로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  37. 청구항 32에 있어서,
    (d) 상기 메모리셀의 활성영역상에 전계효과트랜지스터의 게이트절연막이 되는 제 2의 절연막을 형성하는 공정과,
    (e) 상기 메모리어레이의 활성영역에 있어서, 상기 제 2의 절연막상에 부유게이트전극용의 하층도체체막을 상기 제 1의 방향에 연재하도록 형성하는 공정과,
    (f) 상기 부유게이트전극용의 하층도체막의 양측의 상기 기판에 불순물을 도입하여 상기 제 1의 방향에 연재되는 소스ㆍ드레인영역을 형성하는 공정과,
    (g) 상기 소스ㆍ드레인영역상에 상기 제 2의 절연막보다 두꺼운 제 3의 두꺼운 제 3의 절연막을 형성하는 공정과,
    (h) 상기 보유게이트전극용의 하층도체막의 상층에 접속되고, 상기 제 3의 절연막상의 연장되는 부유게이트전극용의 상층도체막을 상기 제 1의 방향을 따라 형성하는 공정과,
    (i) 상기 부유게이트전극의 상층도체막의 상층에 제 4의 절연막을 형성하는 공정과,
    (j) 상기 제 4의 절연막상에 제어게이트전극용의 도체막을 형성하는 공정과,
    (k) 상기 제어게이트전극용의 도체막, 상기 부유게이트전극용의 상층도체막 및 하층도체막을 상기 행방향인 제 2의 방향을 따라 패터닝함으로써, 상기 제어게이트전극과 일체로 형성된 워드선 및 상기 부유게이트전극을 형성하는 공정을 더 포함하는 것을 특징으로 반도체장치의 제조방법.
  38. 반도체기판에 소자분리홈을 형성하고, 상기 소자분리홈내에 상기 기판보다 도전성이 낮은 매입절연막을 매입하고 소자분리부를 형성하는 공정,
    상기 반도체기판에 게이트절연막과 게이트전극막 및 그 위에 절연막을 퇴적하고, 패터닝하여 게이트전극을 형성하는 공정,
    상기 게이트전극의 주위의 상기 반도체기판내에 불순물을 도입하는 공정,
    상기 소자분리부의 상기 매입절연막의 일부를 제거하고, 상기 매입절연막의 가장 높은 영역이 상기 반도체기판의 표면보다 낮게 하는 공정,
    상기 반도체기판을 열처리하는 공정,
    상기 반도체기판의 상기 불순물을 도입한 영역에 전기적에 연락하는 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  39. 반도체기판에 소자분리홈을 형성하고, 상기 소자분리홈내에 상기 기판보다 도전성이 낮은 매입절연막을 매입하고 소자분리부를 형성하는 공정,
    상기 반도체기판에 게이트절연막과 게이트전극막 및 그 위에 절연막을 퇴적하고, 패터닝하여 게이트전극을 형성하는 공정,
    상기 게이트전극의 측벽에 절연막으로부터 이루어지는 사이드월을 형성하는 공정,
    상기 사이드월의 주위의 상기 반도체기판내에 불순물을 도입하는 공정,
    상기 소자분리부의 상기 매입절연막의 일부를 제거하고, 상기 매입절연막의 가장 높은 영역이 상기 반도체기판의 표면보다 낮게 하는 공정,
    상기 반도체기판을 열처리하는 공정,
    상기 반도체기판의 상기 불순물을 도입한 영역과 상기 게이트전극보다 상층에 형성되는 배선을 연락플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
KR1020030040958A 2002-06-24 2003-06-24 반도체장치 및 그 제조방법 KR100610217B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002182323 2002-06-24
JPJP-P-2002-00182323 2002-06-24
JP2002342143 2002-11-26
JPJP-P-2002-00342143 2002-11-26

Publications (2)

Publication Number Publication Date
KR20040000352A true KR20040000352A (ko) 2004-01-03
KR100610217B1 KR100610217B1 (ko) 2006-08-09

Family

ID=30447620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030040958A KR100610217B1 (ko) 2002-06-24 2003-06-24 반도체장치 및 그 제조방법

Country Status (4)

Country Link
US (2) US7084477B2 (ko)
KR (1) KR100610217B1 (ko)
CN (1) CN1252832C (ko)
TW (1) TWI252565B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100814374B1 (ko) * 2006-09-20 2008-03-18 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
KR100882797B1 (ko) * 2006-10-20 2009-02-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7521715B2 (en) 2004-01-12 2009-04-21 Samsung Electronics Co., Ltd. Node contact structures in semiconductor devices
KR101034573B1 (ko) * 2010-02-16 2011-05-12 김종관 볏짚 절단기

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7807225B2 (en) * 2003-01-31 2010-10-05 Sharp Laboratories Of America, Inc. High density plasma non-stoichiometric SiOxNy films
US7101751B2 (en) * 2004-05-21 2006-09-05 Texas Instruments Incorporated Versatile system for limiting electric field degradation of semiconductor structures
JP2005340327A (ja) * 2004-05-25 2005-12-08 Renesas Technology Corp 半導体装置及びその製造方法
JP2006278754A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
US20070026605A1 (en) * 2005-08-01 2007-02-01 Macronix International Co., Ltd. Fabricating approach for memory device
KR100650870B1 (ko) * 2005-08-08 2008-07-16 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
JP3976774B1 (ja) * 2006-03-10 2007-09-19 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置およびその制御方法
JP2008187007A (ja) * 2007-01-30 2008-08-14 Renesas Technology Corp 半導体記憶装置
JP5525694B2 (ja) * 2007-03-14 2014-06-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
WO2008117464A1 (ja) * 2007-03-27 2008-10-02 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
WO2008137483A1 (en) * 2007-05-01 2008-11-13 Dsm Solutions, Inc. Double gate jfet and fabrication method therefor
US7611935B2 (en) * 2007-05-24 2009-11-03 Advanced Micro Devices, Inc. Gate straining in a semiconductor device
JP2009071168A (ja) * 2007-09-14 2009-04-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101394553B1 (ko) 2007-11-08 2014-05-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
JP5417748B2 (ja) * 2008-06-23 2014-02-19 富士通セミコンダクター株式会社 半導体装置の製造方法
US8354719B2 (en) * 2010-02-18 2013-01-15 GlobalFoundries, Inc. Finned semiconductor device with oxygen diffusion barrier regions, and related fabrication methods
JP2011253857A (ja) * 2010-05-31 2011-12-15 Elpida Memory Inc 半導体装置およびその製造方法
JP5059204B2 (ja) * 2011-02-21 2012-10-24 株式会社東芝 半導体記憶装置の製造方法
CN102412184B (zh) * 2011-05-23 2014-03-12 上海华力微电子有限公司 离子注入调整隔离氧化物应力的浅沟槽隔离结构制备方法
CN105514108B (zh) * 2014-10-11 2018-07-24 中芯国际集成电路制造(上海)有限公司 Mtp器件及其制造方法
JP6345107B2 (ja) * 2014-12-25 2018-06-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10032786B2 (en) * 2016-09-16 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP2021132096A (ja) * 2020-02-19 2021-09-09 キオクシア株式会社 半導体装置及びその製造方法
JP7309647B2 (ja) * 2020-03-24 2023-07-18 株式会社東芝 受光装置及び半導体装置
CN119451201A (zh) * 2025-01-07 2025-02-14 长飞先进半导体(武汉)有限公司 半导体器件及制造方法、功率模块、功率转换电路和车辆

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2946920B2 (ja) * 1992-03-09 1999-09-13 日本電気株式会社 半導体装置の製造方法
JPH0897210A (ja) 1994-09-28 1996-04-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3328463B2 (ja) 1995-04-06 2002-09-24 株式会社日立製作所 並列型不揮発性半導体記憶装置及び同装置の使用方法
KR100195234B1 (ko) 1996-08-21 1999-06-15 윤종용 반도체장치의 제조방법
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
JP4065572B2 (ja) * 1997-03-28 2008-03-26 株式会社ルネサステクノロジ 半導体装置
US5930633A (en) * 1997-07-23 1999-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated butt-contact process in shallow trench isolation
US5972759A (en) * 1997-07-28 1999-10-26 Taiwan Semiconductor Manufacturing Company Method of making an integrated butt contact having a protective spacer
US6087706A (en) * 1998-04-07 2000-07-11 Advanced Micro Devices, Inc. Compact transistor structure with adjacent trench isolation and source/drain regions implanted vertically into trench walls
TW421859B (en) * 1998-07-27 2001-02-11 Seiko Epson Corp Semiconductor memory apparatus and its fabricating method
US6406987B1 (en) * 1998-09-08 2002-06-18 Taiwan Semiconductor Manufacturing Company Method for making borderless contacts to active device regions and overlaying shallow trench isolation regions
JP3205306B2 (ja) * 1998-12-08 2001-09-04 松下電器産業株式会社 半導体装置およびその製造方法
US6235606B1 (en) * 1999-01-04 2001-05-22 United Microelectronics Corp. Method of fabricating shallow trench isolation
KR100281124B1 (ko) * 1999-01-20 2001-01-15 김영환 반도체소자 및 그의 제조방법
US6133105A (en) * 1999-04-27 2000-10-17 United Microelectronics Corp. Method of manufacturing borderless contact hole including a silicide layer on source/drain and sidewall of trench isolation structure
US6303465B1 (en) * 1999-06-25 2001-10-16 United Microelectronics Corp. Method of forming low leakage current borderless contact
KR100338767B1 (ko) * 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
JP3604072B2 (ja) * 1999-11-08 2004-12-22 沖電気工業株式会社 半導体装置の製造方法
JP4068781B2 (ja) * 2000-02-28 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置および半導体集積回路装置の製造方法
US6368931B1 (en) * 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
JP2002043411A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 半導体装置の製造方法
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
JPWO2002063690A1 (ja) 2001-02-08 2004-06-10 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6569735B2 (en) * 2001-03-20 2003-05-27 Macronix International Co., Ltd. Manufacturing method for isolation on non-volatile memory
US6498383B2 (en) * 2001-05-23 2002-12-24 International Business Machines Corporation Oxynitride shallow trench isolation and method of formation
US6586313B2 (en) * 2001-11-29 2003-07-01 Stmicroelectronics S.R.L. Method of avoiding the effects of lack of uniformity in trench isolated integrated circuits
US20030146490A1 (en) * 2002-02-07 2003-08-07 Semiconductor Components Industries, Llc. Semiconductor device and method of providing regions of low substrate capacitance
JP2003273206A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置とその製造方法
US6649489B1 (en) * 2003-02-13 2003-11-18 Taiwan Semiconductor Manufacturing Company Poly etching solution to improve silicon trench for low STI profile
US7190036B2 (en) * 2004-12-03 2007-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor mobility improvement by adjusting stress in shallow trench isolation

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7521715B2 (en) 2004-01-12 2009-04-21 Samsung Electronics Co., Ltd. Node contact structures in semiconductor devices
KR100814374B1 (ko) * 2006-09-20 2008-03-18 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
KR100882797B1 (ko) * 2006-10-20 2009-02-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7863676B2 (en) 2006-10-20 2011-01-04 Samsung Electronics Co. Ltd. Semiconductor devices and methods of fabricating the same
KR101034573B1 (ko) * 2010-02-16 2011-05-12 김종관 볏짚 절단기

Also Published As

Publication number Publication date
TW200402124A (en) 2004-02-01
US20040058499A1 (en) 2004-03-25
CN1471173A (zh) 2004-01-28
TWI252565B (en) 2006-04-01
US20060214254A1 (en) 2006-09-28
KR100610217B1 (ko) 2006-08-09
US7084477B2 (en) 2006-08-01
CN1252832C (zh) 2006-04-19

Similar Documents

Publication Publication Date Title
KR100610217B1 (ko) 반도체장치 및 그 제조방법
US9082656B2 (en) NAND flash with non-trapping switch transistors
US6376316B2 (en) Method for manufacturing semiconductor integrated circuit device having deposited layer for gate insulation
CN100517732C (zh) 半导体结构及其制造方法
US20090173981A1 (en) Nonvolatile semiconductor storage device and method of manufacturing the same
US20070085150A1 (en) Non-volatile semiconductor memory device and method of manufacturing the same
JP2004228557A (ja) 半導体装置及びその製造方法
CN100466293C (zh) 闪存器件及其制造方法
US8952536B2 (en) Semiconductor device and method of fabrication
US20090200600A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
JP4445353B2 (ja) 直接トンネル型半導体記憶装置の製造方法
US8207560B2 (en) Nonvolatile semiconductor memory device and method of fabricating the same
JP5232425B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP2009289949A (ja) 不揮発性半導体記憶装置
US20060011971A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US7414282B2 (en) Method of manufacturing a non-volatile memory device
JP2010153904A (ja) 半導体装置
JP2013004791A (ja) 半導体装置およびその製造方法
US7977227B2 (en) Method of manufacturing a non-volatile memory device
CN100511682C (zh) 半导体器件
JP4944766B2 (ja) 半導体装置及びその製造方法
WO2007000808A1 (ja) 半導体装置およびその製造方法
KR100602937B1 (ko) 비휘발성 메모리 소자의 제조 방법
JP2004253474A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100976673B1 (ko) 플래시 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20030624

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050215

Patent event code: PE09021S01D

AMND Amendment
AMND Amendment
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050808

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20060214

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20050808

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

Patent event date: 20050215

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20060315

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20060214

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20060508

Appeal identifier: 2006101002273

Request date: 20060315

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20060321

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20060315

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20051005

Patent event code: PB09011R02I

Comment text: Amendment to Specification, etc.

Patent event date: 20050415

Patent event code: PB09011R02I

Comment text: Amendment to Specification, etc.

Patent event date: 20050413

Patent event code: PB09011R02I

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20060508

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20060420

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060801

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060802

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20091117

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100630

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110620

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20120724

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20120724

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130719

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130719

Start annual number: 8

End annual number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20150709