JP2006165065A - 半導体集積回路及びそのレイアウト方法、並びにスタンダードセル - Google Patents

Abstract

【課題】 スタンダードセルを用いた半導体集積回路において、回路面積を小さくする。
【解決手段】 半導体集積回路として、第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のスイッチとを有する第１のスタンダードセルと、第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のスイッチとを有する第２のスタンダードセルとを備える。前記第１のスイッチは、前記第２のスイッチとして、前記第２のスタンダードセルに共有されている
【選択図】 図１

Description

本発明は、スタンダードセル方式で実現される半導体集積回路、及びそのレイアウト方法に関する。

近年、マルチメディア用半導体集積回路等は、高速かつ低消費電力であることが求められている。また、回路が小面積であることも求められている。

半導体集積回路を高速に動作させるために、トランジスタの閾値電圧を低くする方法がある。閾値電圧を低くするほどトランジスタのオン電流が増加し、より大きな負荷が駆動できるようになり、結果として個々のトランジスタや半導体集積回路全体が高速に動作するようになる。

しかし、低い閾値電圧はリーク電流の増加を招き、低消費電力化の妨げになる。リーク電流を低減する方法としては、高速に動作させる必要のない時に、主に回路上の工夫で動的に閾値電圧を高めることでリーク電流を低減する方法や、回路を使用しない時に、トランジスタへの供給電源を遮断する方法等がある。しかし、断続的に動作する素子や、レジスタなどの記憶素子であって記憶内容を保持したいものは、電源を遮断することができない。

そこで、ＮＡＮＤ回路等のスタンダードセル毎に、リーク電流をカットするスイッチを付加する方法がある。すなわち、通常の論理回路等と直列に、高い閾値電圧のスイッチ用トランジスタを挿入する。このようにすると、半導体集積回路の電源を入れたまま、スタンダードセル毎に選択的にリーク電流をカットするか否かを制御できるので、効果的に低消費電力化を図ることができる（例えば非特許文献１参照）。

スタンダードセル方式による半導体集積回路は、スタンダードセルを半導体基板上に配置し、仕様に応じてスタンダードセル間の配線を行って得られるものであって、機能が異なるさまざまな回路を短時間で構成することができる。

スイッチを有するスタンダードセルについて、２入力ＮＡＮＤセルを例として説明する。図３は、スイッチを有する２入力ＮＡＮＤセルのゲートレベル回路図である。図４は、図３の２入力ＮＡＮＤセルのトランジスタレベル回路図である。２入力ＮＡＮＤゲート１２は、閾値電圧Ｖｔが低いトランジスタで構成され、スイッチ用トランジスタ１３は、閾値電圧Ｖｔが高いトランジスタで構成されている。

スイッチ用トランジスタ１３は、反転スリープ信号ＮＳＬが入力されるＮＭＯＳトランジスタである。反転スリープ信号ＮＳＬがローレベルの時、スイッチ用トランジスタ１３がオフ状態になるので、２入力ＮＡＮＤゲート１２から電源ＶＳＳへの経路が遮断され、リーク電流がカットされる。このように、図３のスタンダードセルは、反転スリープ信号ＮＳＬを用いて、リーク電流をカットするか否かを制御する。

図８は、図３の２入力ＮＡＮＤセルの従来の構成例を示すセルレイアウト図である。このセルは、図３の回路に相当する２入力ＮＡＮＤセルのスタンダードセルである。低電力化を図るために、図８のように１つのスタンダードセルにつき少なくとも１つのスイッチを付加する場合、１セルにつき少なくとも１つトランジスタが増加し、スタンダードセルの面積が増加する。しかし、スタンダードセル方式による半導体集積回路は、複数のスタンダードセルが配置された列を複数有しており、隣接する２つのスタンダードセルが共有可能な回路をそれぞれ有している場合がある。そのような回路を１つにまとめれば、スタンダードセル列が縮小され、半導体集積回路の面積削減を図ることができる。

例えば、左右方向に隣接したスタンダードセル間で、同電位のソース領域が隣り合った場合に、ソース領域（ソース拡散層及びその上部のコンタクト）を共有する方法がある（例えば特許文献１及び２参照）。この方法によると、半導体集積回路の左右方向の長さを短くし、その面積を削減することができる。

図９は、図８のスタンダードセルを２つ備え、セル間でソース領域を共有した半導体集積回路のレイアウト図である。２つのトランジスタ９８０は、ソース領域が共有された図８のスイッチ用トランジスタ９３０を２つ備えたものに相当するので、図８のスタンダードセルを２つ横に並べる場合よりも、回路の左右方向の長さが短くなり、面積が削減されていることが分かる。
特開平５−４１４５２号公報 特開２００１−９４０５４号公報 「リーク電流と闘う」，日経エレクトロニクス，日経ＢＰ社，２００４年４月２６日，第８７２号，ｐｐ．１１０−１１９

しかし、図９の半導体集積回路は、スイッチ用トランジスタを備えない場合に比べると、回路面積が大きいことに変わりはない。また、図９の半導体集積回路においては、ソース領域を共有したスイッチ用トランジスタ９８０は、ゲート電極を２つ有し、反転スリープ信号ＮＳＬの入力ピン９８５も２つ有している。自動レイアウトツールにより配線を行う場合、入出力のためのピン数が多いと配線が複雑になる。その結果、レイアウト上では配線が混雑し、回路面積を削減しにくくなる。

本発明は、スタンダードセルを用いた半導体集積回路において、回路面積を小さくすることを目的とする。

前記課題を解決するため、請求項１の発明が講じた手段は、半導体集積回路として、第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のスイッチとを有する第１のスタンダードセルと、第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のスイッチとを有する第２のスタンダードセルとを備え、前記第１のスイッチは、前記第２のスイッチとして、前記第２のスタンダードセルに共有されているものである。

これによると、第１のスイッチが第１及び第２のスタンダードセルに共有されているので、共有しない場合に比べて回路面積を小さくすることができる。

請求項２の発明では、請求項１に記載の半導体集積回路において、前記第１のスイッチは、前記第１の論理回路から見て、前記第２の論理回路側にあることを特徴とする。

請求項３の発明では、請求項１に記載の半導体集積回路において、前記第１のスイッチは、トランジスタであることを特徴とする。

請求項４の発明では、請求項３に記載の半導体集積回路において、前記第１のスイッチを構成するトランジスタのゲート幅は、前記第１及び第２のスタンダードセルを構成する他のトランジスタのゲート幅以上であることを特徴とする。

請求項５の発明では、請求項３又は４に記載の半導体集積回路において、前記第１のスイッチを構成するトランジスタのソース領域は、前記第２のスイッチとしてのトランジスタに共有されていることを特徴とする。

請求項６の発明では、請求項３〜５のいずれか１項に記載の半導体集積回路において、前記第１のスイッチを構成するトランジスタのゲート電極は、前記第２のスイッチとしてのトランジスタに共有されていることを特徴とする。

請求項７の発明では、請求項３〜６のいずれか１項に記載の半導体集積回路において、前記第１のスイッチを構成するトランジスタのゲート電極は、前記第１のスタンダードセルと前記第２のスタンダードセルとの間の境界線に直交する方向の直線部分を有するものである。

請求項８の発明では、請求項３〜７のいずれか１項に記載の半導体集積回路において、前記第１のスイッチを構成するトランジスタのドレイン領域は、前記第２のスイッチとしてのトランジスタに共有されていることを特徴とする。

請求項９の発明では、請求項３〜８のいずれか１項に記載の半導体集積回路において、前記第１のスイッチを構成するトランジスタの閾値電圧は、前記第１及び第２のスタンダードセルを構成する他のトランジスタの閾値電圧よりも高いことを特徴とする。

これによると、第１及び第２の論理回路のリーク電流を抑えることができる。

請求項１０の発明は、半導体集積回路として、第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のトランジスタとを有する第１のスタンダードセルと、第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のトランジスタとを有する第２のスタンダードセルとを備え、前記第１のトランジスタのソース領域は前記第２のトランジスタのソース領域として、前記第１のトランジスタのゲート電極は前記第２のトランジスタのゲート電極として、前記第２のスタンダードセルに共有されているものである。

これによると、第１のトランジスタのソース領域及びゲート電極が第１及び第２のスタンダードセルに共有されているので、共有しない場合に比べて回路面積を小さくすることができる。

請求項１１の発明では、請求項１０に記載の半導体集積回路において、前記第１のトランジスタのゲート電極は、前記第１のスタンダードセルと前記第２のスタンダードセルとの間の境界線に直交する方向の直線部分を有することを特徴とする。

これによると、第１のトランジスタのソース領域、ゲート電極、及びドレイン領域は、スタンダードセルの境界線と面することになるので、２つのスタンダードセルがトランジスタを共有することが容易になる。

請求項１２の発明では、請求項１０又は１１に記載の半導体集積回路において、前記第１のスイッチを構成するトランジスタの閾値電圧は、前記第１及び第２のスタンダードセルを構成する他のトランジスタの閾値電圧よりも高いことを特徴とする。

これによると、第１及び第２の論理回路のリーク電流を抑えることができる。

請求項１３の発明は、スタンダードセルとして、論理回路と、前記論理回路への電流の供給を制御するトランジスタとを備え、前記トランジスタのゲート電極は、前記論理回路を構成するトランジスタのゲート電極と直交する方向の直線部分を有するものである。

請求項１４の発明では、請求項１３に記載のスタンダードセルにおいて、前記トランジスタのゲート電極は、前記論理回路を構成するトランジスタのゲート電極と直交する方向の直線部分のみを有するものである。

請求項１５の発明は、半導体集積回路のレイアウト方法として、第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のスイッチとを有する第１のスタンダードセルと、第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のスイッチとを有する第２のスタンダードセルとを、前記第１のスイッチが前記第２のスイッチとして前記第２のスタンダードセルに共有されるように、かつ、前記第１及び第２のスタンダードセルの共有部分にはピンを設けない状態で配置するステップと、前記共有部分にピンを１つのみ形成するステップとを備えるものである。

これによると、半導体集積回路のピンの数を削減することができ、回路面積を小さくすることができる。

請求項１６の発明は、半導体集積回路のレイアウト方法として、第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のスイッチとを有する第１のスタンダードセルと、第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のスイッチとを有する第２のスタンダードセルとを、前記第１のスイッチが前記第２のスイッチとして前記第２のスタンダードセルに共有されるように、かつ、前記第１及び第２のスタンダードセルの共有部分にピンを設けた状態で配置するステップと、前記共有部分に設けたピンを１つ削除するステップとを備えるものである。

請求項１７の発明は、半導体集積回路のレイアウト方法として、第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のトランジスタとを有する第１のスタンダードセルと、第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のトランジスタとを有する第２のスタンダードセルとを、前記第１のトランジスタのソース領域が前記第２のトランジスタのソース領域として、前記第１のトランジスタのゲート電極が前記第２のトランジスタのゲート電極として、前記第２のスタンダードセルに共有されるように、かつ、前記第１及び第２のスタンダードセルの共有部分にはピンを設けない状態で配置するステップと、前記共有部分にピンを１つのみ形成するステップとを備えるものである。

請求項１８の発明は、半導体集積回路のレイアウト方法として、第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のトランジスタとを有する第１のスタンダードセルと、第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のトランジスタとを有する第２のスタンダードセルとを、前記第１のトランジスタのソース領域が前記第２のトランジスタのソース領域として、前記第１のトランジスタのゲート電極が前記第２のトランジスタのゲート電極として、前記第２のスタンダードセルに共有されるように、かつ、前記第１及び第２のスタンダードセルの共有部分にピンを設けた状態で配置するステップと、前記共有部分に設けたピンを１つ削除するステップとを備えるものである。

請求項１９の発明は、請求項１５〜１８のいずれか１項に記載の半導体集積回路のレイアウト方法において、前記第１及び第２のスタンダードセルの間で共有を行う場合に生じる遅延値を有する遅延ライブラリと、共有を行わない場合に生じる遅延値を有する遅延ライブラリとから、一方の遅延ライブラリを選択して用いて遅延計算を行うステップを更に備えるものである。

請求項２０の発明は、請求項１５〜１８のいずれか１項に記載の半導体集積回路のレイアウト方法において、前記第１及び第２のスタンダードセルのレイアウトデータ、並びに前記第１及び第２のスタンダードセルの間で共有を行った結果である複合セルのレイアウトデータが含まれたレイアウトライブラリを用い、前記第１のスタンダードセルと前記第２のスタンダードセルとが隣接されて配置された場合に、前記第１及び第２のスタンダードセルを、前記複合セルに置き換えるステップを更に備えるものである。

本発明によると、スイッチ用トランジスタのソース領域だけでなく、ゲート電極やドレイン領域も、スタンダードセル間で共有するので、半導体集積回路の面積削減を図ることができる。また、スイッチ用トランジスタの入力ピン数の削減により、配線リソースの増加、配線混雑度の低減を図り、結果として回路面積を削減することができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路のレイアウト図である。図１の半導体集積回路は、第１のスタンダードセル１２０と、第２のスタンダードセル１４０とを備えている。第１のスタンダードセル１２０の一部は、第２のスタンダードセル１４０に共有されている。以下では、例として、第１及び第２のスタンダードセル１２０，１４０のように２入力ＮＡＮＤゲートを備えるスタンダードセルについて説明するが、他の種類の論理回路を備えるスタンダードセルについても同様に説明することができる。

図２は、図１の半導体集積回路のゲートレベルの回路図である。図３は、スイッチを有する２入力ＮＡＮＤセルのゲートレベルの回路図である。図２の回路は、論理回路としての２入力ＮＡＮＤゲート１２，１４と、スイッチとしてのトランジスタ（スイッチ用トランジスタ）１８とを備えている。図３の回路は、２入力ＮＡＮＤゲート１２と、スイッチ用トランジスタ１３とを備えている。

図３の回路が２つ隣接して配置されており、スイッチ用トランジスタ１３に与えられる信号が２つの回路において同じである場合には、スイッチ用トランジスタ１８を１つ備え、これを図２のように２つの回路で共有するようにしても、同等の回路を構成することができる。これにより、スイッチ用トランジスタの数を削減することができ、結果として回路面積を削減することができる。

図４は、図３の２入力ＮＡＮＤセルのトランジスタレベル回路図である。２入力ＮＡＮＤゲート１２は、閾値電圧Ｖｔが低いトランジスタで構成され、スイッチ用トランジスタ１３は、閾値電圧Ｖｔが高いトランジスタで構成されている。２入力ＮＡＮＤゲート１２から電源ＶＳＳへの電流の経路は、スイッチ用トランジスタ１３を介した経路しかなく、スイッチ用トランジスタ１３が、２入力ＮＡＮＤゲート１２への電流の供給を制御している。

スイッチ用トランジスタ１３は、反転スリープ信号ＮＳＬが入力されるＮＭＯＳトランジスタである。反転スリープ信号ＮＳＬがローレベルの時、スイッチ用トランジスタ１３がオフ状態になるので、２入力ＮＡＮＤゲート１２から電源ＶＳＳへの経路が遮断され、リーク電流がカットされる。このように、図４のスタンダードセルは、反転スリープ信号ＮＳＬに従って、リーク電流をカットするか否かを制御する。

図１において、第１のスタンダードセル１２０は、図２の２入力ＮＡＮＤゲート１２とスイッチ用トランジスタ１８とに相当する回路を有し、第２のスタンダードセル１４０は、図２の２入力ＮＡＮＤゲート１４とスイッチ用トランジスタ１８とに相当する回路を有している。

図５は、図３の２入力ＮＡＮＤセルの構成の例を示すセルレイアウト図である。このセルは、図３の回路に相当する２入力ＮＡＮＤセルであって、スタンダードセルとしてレイアウトライブラリに格納されている。

図５のスタンダードセルは、ＶＤＤ電源配線１２１と、ｐ形拡散領域１２２と、ｎ形拡散領域１２３と、ＶＳＳ電源配線１２４と、信号Ａの入力ピン１２５Ａと、信号Ｂの入力ピン１２５Ｂと、信号Ｙの出力ピン１２５Ｙと、ゲート電極１２６Ａ，１２６Ｂと、配線１２７と、スイッチ用トランジスタ１３０とを備えている。スイッチ用トランジスタ１３０は、ゲート電極１３６を備えている。スイッチ用トランジスタ１３０のゲート電極１３６は、直線状であって、スタンダードセルの左右の境界線に直交する方向の直線部分を有している。また、ゲート電極１３６は、２入力ＮＡＮＤゲートを構成するトランジスタのゲート電極１２６Ａ，１２６Ｂと直交している。

ＶＤＤ電源配線１２１、ＶＳＳ電源配線１２４、及び配線１２７は、第１メタル配線層の配線であり、信号Ａの入力ピン１２５Ａ、信号Ｂの入力ピン１２５Ｂ、信号Ｙの出力ピン１２５Ｙは、第２メタル配線層の配線である。ゲート電極１２６Ａ，１２６Ｂ，１３６は、ポリシリコン層の配線である。

図５のスタンダードセルは、閾値が低いトランジスタが形成される領域（低Ｖｔ領域）と、閾値が高いトランジスタが形成される領域（高Ｖｔ領域）とを有していて、低Ｖｔ領域に図３の２入力ＮＡＮＤゲート１２を構成するトランジスタ、高Ｖｔ領域にスイッチ用トランジスタ１３０（図３のトランジスタ１３）が形成されている。

図５の２入力ＮＡＮＤセルが、左右に２つ隣接して配置された場合には、図５のセルレイアウトと、これを左右反転させたセルレイアウトとを、高Ｖｔ領域が重なるように配置し、高Ｖｔ領域の２つのトランジスタ１３０を１つのスイッチ用トランジスタ１８０で置き換える。更に、トランジスタ１８０のゲート電極１８６上に入力ピン１８５を設ける。トランジスタ１８０のゲート電極１８６は、スタンダードセル１２０とスタンダードセル１４０との間の境界線に直交する方向に配置されている。

図１において、ＶＤＤ電源配線１６１、ｎ形拡散領域１６３、及びＶＳＳ電源配線１６４は、それぞれ、２つのスタンダードセルにおけるＶＤＤ電源配線１２１、ｎ形拡散領域１２３、及びＶＳＳ電源配線１２４をまとめたものである。スタンダードセル１４０のｐ形拡散領域１４２、入力ピン１４５Ａ，１４５Ｂ、出力ピン１４５Ｙ、ゲート電極１４６Ａ，１４６Ｂ、及び配線１４７は、スタンダードセル１２０のｐ形拡散領域１２２、入力ピン１２５Ａ，１２５Ｂ、出力ピン１２５Ｙ、ゲート電極１２６Ａ，１２６Ｂ、及び配線１２７にそれぞれ対応するものである。

図５のように、スイッチ用トランジスタ１３０のゲート電極１３６の長手方向がスタンダードセルの左右の境界線と直交しているので、スイッチ用トランジスタ１３０のソース領域、ゲート電極、及びドレイン領域は、スタンダードセルの境界線と面することになる。したがって、図１のように、２つのスタンダードセル１２０，１４０が、スイッチ用トランジスタ１８０を共有することができる。すなわち、スイッチ用トランジスタ１８０のソース領域、ゲート電極、及びドレイン領域を共有することができる。その結果、単に図５のセルを２つ隣接させた場合よりも、回路面積を削減することができる。

また、図１、図５のスイッチ用トランジスタ１８０，１３０は高Ｖｔ領域に形成されているので、第１及び第２のスタンダードセル１２０，１４０の他のトランジスタ（低Ｖｔ領域に形成されている）よりも閾値電圧が高い。

図２のように、２つのＮＡＮＤゲート１２，１４がスイッチ用トランジスタ１８を共用した場合、すなわち、図１のように、２つのスタンダードセル１２０，１４０がスイッチ用トランジスタ１８０を共有した場合には、１つのスイッチ用トランジスタ１８０が２つの２入力ＮＡＮＤゲートに電流を供給しなければならない。このため、共有しない場合に比べると、各２入力ＮＡＮＤゲートへの供給電流が減少し、動作速度の低下を引き起こす可能性がある。

そこで、図１及び図５のように、スイッチ用トランジスタ１３０，１８０のゲート幅を、それ以外のトランジスタのゲート幅以上であるようにしている。これにより、供給電流の減少による速度低下を抑えることができる。

なお、本実施形態では、２入力ＮＡＮＤセル同士の間でスイッチを共有する場合について説明したが、他の論理のスタンダードセル同士の間であっても、また、異なる論理のスタンダードセルの間であっても、同様にスイッチを共有することができる。すなわち、ソース領域同士に同一電位が与えられ、かつゲート電極に同一信号が与えられるスイッチ用トランジスタを持つスタンダードセルの間であれば、スイッチの共有が可能となり、同様の効果を得ることができる。

（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体集積回路のレイアウト図である。図６の半導体集積回路は、第１のスタンダードセル２２０と、第２のスタンダードセル２４０とを備えている。第１のスタンダードセル２２０の一部は、第２のスタンダードセル２４０に共有されている。以下では、図６の半導体集積回路のレイアウト方法について説明する。

図７は、図３の２入力ＮＡＮＤセルの構成の他の例を示すセルレイアウト図である。このセルは、図３の回路に相当する２入力ＮＡＮＤセルであって、スタンダードセルとしてレイアウトライブラリに予め格納しておく。図７のスタンダードセルは、ｎ形拡散領域２２３、ＶＳＳ電源配線２２４、配線２２７、及びゲート電極２３６の形状が異なる点以外は、図５のスタンダードセルとほぼ同様に構成されている。

図７に示されているように、スイッチ用トランジスタ２３０のゲート電極２３６は、スタンダードセル２２０とスタンダードセル２４０との間の境界線に直交する方向、言い換えると、スタンダードセル２２０，２４０の左右の境界線に直交する方向の直線部分を有している。図７のスタンダードセルには、信号Ａの入力ピン１２５Ａ、信号Ｂの入力ピン１２５Ｂ、信号Ｙの出力ピン１２５Ｙは設けるが、スイッチ用トランジスタ２３０のゲート電極２３６に反転スリープ信号ＮＳＬを与えるための入力ピンは設けない。

次に、半導体集積回路のレイアウトを行う。図７のようなスイッチを有するスタンダードセルが隣り合い、隣り合うスタンダードセルのスイッチ用トランジスタのソース領域が同電位であり、かつ、ゲート電極に同一信号が入力される場合には、隣り合う２つのスタンダードセルに、スイッチ用トランジスタのソース領域及びゲート電極の共有を行わせる。

その後、スタンダードセル間で共有されたスイッチ用トランジスタのゲート電極の上に、反転スリープ信号ＮＳＬの入力ピンを１つ生成する。

このようにして、図６のような半導体集積回路のレイアウトを得ることができる。図６の半導体集積回路において、第１のスタンダードセル２２０は図７に対応する部分を有し、第２のスタンダードセル２４０は図７を左右反転させたものに対応する部分を有している。

図６の半導体集積回路では、第１のスタンダードセル２２０と、第２のスタンダードセル２４０とが、第１及び第２のトランジスタとしてのスイッチ用トランジスタ２８０のソース領域及びゲート電極２８６を共有しているので、図７のスタンダードセルのレイアウトを単純に２つ並べた場合よりも、回路面積を削減することができる。また、反転スリープ信号の入力ピンを１つに削減することができるので、配線リソースの増加、配線混雑度の低下を図ることができ、結果として回路面積を削減することができる。

このように、スイッチ用トランジスタ２３０のゲート電極の一部がスタンダードセルの左右の境界線と直交する方向であるスタンダードセルを用意することにより、ゲート電極の共有化を容易にしている。

スタンダードセル方式による半導体集積回路の設計においては、スタンダードセルにおいて生じる遅延を示す遅延値を有する遅延ライブラリを用意しておき、設計された半導体集積回路の遅延計算をこのライブラリを用いて行う。しかし、図７のスタンダードセルと比べると、図６の半導体集積回路では、１つのＶＳＳ電源配線から電流を供給するゲート数が、１つから２つに増加している。このため、共有しない場合よりも、各２入力ＮＡＮＤゲートへの供給電流が減少し、動作速度の低下を引き起こす可能性がある。

すなわち、図６の半導体集積回路では、図７のスタンダードセルよりも、各２入力ＮＡＮＤゲートに流れるオン電流が減少することになる。この結果、スタンダードセルの実際の遅延値と遅延ライブラリに格納された遅延値との間に誤差が生じるという問題がある。

そこで、共有を行わない場合に生じる遅延値を有する遅延ライブラリだけではなく、図６のようにスイッチを共有した２入力ＮＡＮＤセルで生じる遅延値を有する遅延ライブラリを予め用意しておき、これらの遅延ライブラリから１つを選択して用いて遅延計算を行う。２つのスタンダードセルの間でスイッチの共有を行った場合には、スタンダードセルの遅延ライブラリに代えて、スイッチを共有した２入力ＮＡＮＤセルの遅延ライブラリを用いて遅延計算を行うようにすることにより、実際の遅延値と遅延ライブラリの遅延値との間の誤差を低減することができる。

なお、第２の実施形態では、２つのスタンダードセルがスイッチ用トランジスタの共有を行う前にはスイッチ用トランジスタに入力ピンを設けず、共有を行ってから入力ピンを設ける場合について説明した。これに対し、共有を行う前にスイッチ用トランジスタに入力ピンを設けておき、スイッチ用トランジスタが共有された時に、このトランジスタのゲート電極上にある２つの入力ピンのうちの１つを削除するようにしてもよく、同様に、回路面積の削減を図ることができる。

また、第２の実施形態では、図７のスタンダードセルを用いて図６の半導体集積回路をレイアウトする方法について説明したが、同様に、図５のスタンダードセルを用いて図１の半導体集積回路をレイアウトすることもできる。

また、以上の実施形態では、スイッチを有するスタンダードセルが隣り合った場合に、スイッチを共有させる方法について述べたが、図１や図６のようなスイッチを共有した２入力ＮＡＮＤセル（複合セル）のレイアウトデータを、予めレイアウトライブラリに用意しておき、スイッチを有するスタンダードセルが隣り合った場合には、これらのスタンダードセルを複合セルと置き換えるようにしてもよい。

また、以上の実施形態では、スイッチ用トランジスタとしてｎ形のトランジスタを用いた場合について説明したが、スタンダードセルの回路構成によっては、ｐ形のトランジスタを用いるようにしてもよい。

また、以上の実施形態においては、スイッチを有するスタンダードセルのスイッチ用トランジスタの共有について説明したが、ゲート電極とソース領域とを共有することができる２つのセルを有する半導体集積回路であれば、スイッチ用トランジスタ以外のトランジスタについても共有が行えることは明らかである。

以上説明したように、本発明は、半導体集積回路の面積の削減を可能にするので、高速、低電力、かつ小面積であることを必要とするスタンダードセル方式の半導体集積回路等に有用である。

本発明の第１の実施形態に係る半導体集積回路のレイアウト図である。 図１の半導体集積回路のゲートレベルの回路図である。 スイッチを有する２入力ＮＡＮＤセルのゲートレベルの回路図である。 図３の２入力ＮＡＮＤセルのトランジスタレベル回路図である。 図３の２入力ＮＡＮＤセルの構成の例を示すセルレイアウト図である。 本発明の第２の実施形態に係る半導体集積回路のレイアウト図である。 図３の２入力ＮＡＮＤセルの構成の他の例を示すセルレイアウト図である。 図３の２入力ＮＡＮＤセルの従来の構成例を示すセルレイアウト図である。 図８のスタンダードセルを２つ備え、セル間でソース領域を共有した半導体集積回路のレイアウト図である。

符号の説明

１２，１４ ２入力ＮＡＮＤゲート（論理回路）
１３，１８，１３０，１８０ トランジスタ（スイッチ）
１２０，２２０ 第１のスタンダードセル
１４０，２４０ 第２のスタンダードセル
１２６Ａ，１２６Ｂ，１３６，１４６Ａ，１４６Ｂ，１８６，２３６，２８６ ゲート電極
１８５，２８５ ピン

Claims (20)

1. 第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のスイッチとを有する第１のスタンダードセルと、
   第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のスイッチとを有する第２のスタンダードセルとを備え、
   前記第１のスイッチは、前記第２のスイッチとして、前記第２のスタンダードセルに共有されている
   半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記第１のスイッチは、
   前記第１の論理回路から見て、前記第２の論理回路側にある
   ことを特徴とする半導体集積回路。
3. 請求項１に記載の半導体集積回路において、
   前記第１のスイッチは、トランジスタである
   ことを特徴とする半導体集積回路。
4. 請求項３に記載の半導体集積回路において、
   前記第１のスイッチを構成するトランジスタのゲート幅は、前記第１及び第２のスタンダードセルを構成する他のトランジスタのゲート幅以上である
   ことを特徴とする半導体集積回路。
5. 請求項３又は４に記載の半導体集積回路において、
   前記第１のスイッチを構成するトランジスタのソース領域は、前記第２のスイッチとしてのトランジスタに共有されている
   ことを特徴とする半導体集積回路。
6. 請求項３〜５のいずれか１項に記載の半導体集積回路において、
   前記第１のスイッチを構成するトランジスタのゲート電極は、前記第２のスイッチとしてのトランジスタに共有されている
   ことを特徴とする半導体集積回路。
7. 請求項３〜６のいずれか１項に記載の半導体集積回路において、
   前記第１のスイッチを構成するトランジスタのゲート電極は、前記第１のスタンダードセルと前記第２のスタンダードセルとの間の境界線に直交する方向の直線部分を有する
   ことを特徴とする半導体集積回路。
8. 請求項３〜７のいずれか１項に記載の半導体集積回路において、
   前記第１のスイッチを構成するトランジスタのドレイン領域は、前記第２のスイッチとしてのトランジスタに共有されている
   ことを特徴とする半導体集積回路。
9. 請求項３〜８のいずれか１項に記載の半導体集積回路において、
   前記第１のスイッチを構成するトランジスタの閾値電圧は、前記第１及び第２のスタンダードセルを構成する他のトランジスタの閾値電圧よりも高い
   ことを特徴とする半導体集積回路。
10. 第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のトランジスタとを有する第１のスタンダードセルと、
    第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のトランジスタとを有する第２のスタンダードセルとを備え、
    前記第１のトランジスタのソース領域は前記第２のトランジスタのソース領域として、前記第１のトランジスタのゲート電極は前記第２のトランジスタのゲート電極として、前記第２のスタンダードセルに共有されている
    半導体集積回路。
11. 請求項１０に記載の半導体集積回路において、
    前記第１のトランジスタのゲート電極は、
    前記第１のスタンダードセルと前記第２のスタンダードセルとの間の境界線に直交する方向の直線部分を有する
    ことを特徴とする半導体集積回路。
12. 請求項１０又は１１に記載の半導体集積回路において、
    前記第１のトランジスタの閾値電圧は、前記第１及び第２のスタンダードセルを構成する他のトランジスタの閾値電圧よりも高い
    ことを特徴とする半導体集積回路。
13. 論理回路と、
    前記論理回路への電流の供給を制御するトランジスタとを備え、
    前記トランジスタのゲート電極は、
    前記論理回路を構成するトランジスタのゲート電極と直交する方向の直線部分を有する
    スタンダードセル。
14. 請求項１３に記載のスタンダードセルにおいて、
    前記トランジスタのゲート電極は、
    前記論理回路を構成するトランジスタのゲート電極と直交する方向の直線部分のみを有する
    ことを特徴とするスタンダードセル。
15. 第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のスイッチとを有する第１のスタンダードセルと、第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のスイッチとを有する第２のスタンダードセルとを、前記第１のスイッチが前記第２のスイッチとして前記第２のスタンダードセルに共有されるように、かつ、前記第１及び第２のスタンダードセルの共有部分にはピンを設けない状態で配置するステップと、
    前記共有部分にピンを１つのみ形成するステップとを備える
    半導体集積回路のレイアウト方法。
16. 第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のスイッチとを有する第１のスタンダードセルと、第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のスイッチとを有する第２のスタンダードセルとを、前記第１のスイッチが前記第２のスイッチとして前記第２のスタンダードセルに共有されるように、かつ、前記第１及び第２のスタンダードセルの共有部分にピンを設けた状態で配置するステップと、
    前記共有部分に設けたピンを１つ削除するステップとを備える
    半導体集積回路のレイアウト方法。
17. 第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のトランジスタとを有する第１のスタンダードセルと、第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のトランジスタとを有する第２のスタンダードセルとを、前記第１のトランジスタのソース領域が前記第２のトランジスタのソース領域として、前記第１のトランジスタのゲート電極が前記第２のトランジスタのゲート電極として、前記第２のスタンダードセルに共有されるように、かつ、前記第１及び第２のスタンダードセルの共有部分にはピンを設けない状態で配置するステップと、
    前記共有部分にピンを１つのみ形成するステップとを備える
    半導体集積回路のレイアウト方法。
18. 第１の論理回路と前記第１の論理回路への電流の供給を制御する第１のトランジスタとを有する第１のスタンダードセルと、第２の論理回路と前記第２の論理回路への電流の供給を制御する第２のトランジスタとを有する第２のスタンダードセルとを、前記第１のトランジスタのソース領域が前記第２のトランジスタのソース領域として、前記第１のトランジスタのゲート電極が前記第２のトランジスタのゲート電極として、前記第２のスタンダードセルに共有されるように、かつ、前記第１及び第２のスタンダードセルの共有部分にピンを設けた状態で配置するステップと、
    前記共有部分に設けたピンを１つ削除するステップとを備える
    半導体集積回路のレイアウト方法。
19. 請求項１５〜１８のいずれか１項に記載の半導体集積回路のレイアウト方法において、
    前記第１及び第２のスタンダードセルの間で共有を行う場合に生じる遅延値を有する遅延ライブラリと、共有を行わない場合に生じる遅延値を有する遅延ライブラリとから、一方の遅延ライブラリを選択して用いて遅延計算を行うステップを更に備える
    ことを特徴とする半導体集積回路のレイアウト方法。
20. 請求項１５〜１８のいずれか１項に記載の半導体集積回路のレイアウト方法において、
    前記第１及び第２のスタンダードセルのレイアウトデータ、並びに前記第１及び第２のスタンダードセルの間で共有を行った結果である複合セルのレイアウトデータが含まれたレイアウトライブラリを用い、前記第１のスタンダードセルと前記第２のスタンダードセルとが隣接されて配置された場合に、前記第１及び第２のスタンダードセルを、前記複合セルに置き換えるステップを更に備える
    ことを特徴とする半導体集積回路のレイアウト方法。

Images