JP5220361B2 - 半導体ウエハおよび半導体装置の製造方法 - Google Patents

Description

本発明は、半導体ウエハおよび半導体装置の製造方法に関し、特に、半導体基板の端部すなわちウエハエッヂ部における膜はがれやパターン飛びを防止するための技術に関する。

近年、素子の微細化が進み、配線寸法およびビア寸法も縮小されてきている。素子の高速化のため、多層配線においても、低抵抗で低容量な膜がますます要求されてきている。多層の層間膜では、誘電率（k）のより低いSiOC、ULK、ELKといったLow-k膜（低誘電率膜）が用いられるようになってきている。このような半導体ウエハおよびその製造方法は、例えば、特許文献１〜４に開示されている。

例えば特許文献１には、低誘電率膜を層間膜とするCuダマシン多層配線を有する半導体装置の製造方法に関する発明であって、ウエハ周辺の低誘電率層間膜を各層で周辺からの後退量を変えることによってCMPでの剥がれ対策とすることを開示している。

例えば特許文献２には、low-k膜を層間膜に用いる多層配線を有する半導体装置の製造方法に関する発明であって、ウエハエッヂでのlow-k膜のエッヂカットを行うことを開示している。

例えば特許文献３には、Cuダマシン配線の低誘電率層間膜を用いた多層配線構造を有する半導体装置の製造方法に関する発明であって、低誘電率層間膜をウエハエッヂから後退させて通常絶縁膜で覆った周辺構造を開示している。

例えば特許文献４には、低誘電率膜を層間膜として用いた多層配線構造を有する半導体装置の製造方法に関する発明であって、ウエハエッヂ部で低誘電率膜をエッチングで後退させ、通常絶縁膜で覆う構造を開示している。

特開２００５−２１７３１９号公報 特開２００３−７８００５号公報 特開２００３−１７５５９号公報 特開２００６−１４７６８１号公報

以下、本発明が解決しようとする課題について、最も寸法が小さいFine層間膜層（Mx、Vx）にLow-k膜（SiOC、ULK、ELK；ｋ≦3.0）を適用したＤＤ（Dual Damascine：デュアルダマシン）フローの場合を例にとり説明する。

この場合、Low-k膜を適用したFine層間膜はその強度が弱く、密着性が弱かったり、そのストレスのため、積層時にウエハエッヂ部から剥がれたりして、歩留低下を招く等の問題があった。

また、ウエハエッヂ部でめっきが成膜できない箇所から、プロセス起因の異物（研磨時のスラリー残）が発生して、歩留低下を招く等の問題があった。

このような問題点を避けるために、ウエハエッヂ部において、コンタクト層間膜を含むすべての層間膜を除去する手法が提案されている。しかし、この場合、ウエハエッヂ部においてシリコン基板に直接バリアメタルがデポされ、その後のプロセスにおいて、主に熱処理に起因するストレスにより、膜剥がれが発生するという問題があった。

このような問題点を避けるために、ウエハエッヂ部において、コンタクト層間膜を除去せず、コンタクト層間膜を除くすべての層間膜を除去する手法が提案されている。これにより、ウエハエッヂ部においてシリコン基板に直接Cu工程でのバリアメタル例えばTaがデポされることはなく、その後のプロセスにおいて膜剥がれを防ぐことが可能となる。

しかし、このようにコンタクト層間膜を意図的に残存させても、デュアルダマシン（ＤＤ）フローでビア工程及び配線工程でウエハエッヂ除去を行って多層配線構造を形成した場合、エッチングによりコンタクト層間膜が完全に除去されてしまうことがある。このような場合には、ウエハエッヂ部においてシリコン基板に直接Cu工程でのバリアメタル例えばTaがデポされ膜剥がれが発生することがあるという問題点があった。

本発明は以上の問題点を解決するためになされたものであり、ウエハエッヂ部における膜はがれやパターン飛びを防止できる半導体ウエハおよび半導体装置の製造方法を提供することを目的とする。

本発明の一実施の形態において、第一の層間膜から第五の層間膜までのFineレイヤにおいては、ｌｏｗ−ｋ配線層間膜すなわちＭｘ層のウエハエッヂ部は除去されているが、ｌｏｗ−ｋビア層間膜すなわちＶｘ層のウエハエッヂ部は除去されていない。また、コンタクト層間膜のウエハエッヂ部は除去されていない。

本発明によれば、第一の層間膜から第五の層間膜までの積層時にウエハエッヂ部からの剥がれによる歩留低下を防ぐことができる。また、ウエハエッヂ部において、シリコン基板に直接Cu工程でのバリアメタル例えばTaがデポされることにより膜剥がれが発生することを防ぐことができる。さらに、デュアルダマシンフローでビア工程及び配線工程でウエハエッヂ除去を行って多層配線構造を形成した場合においても、エッチングによりコンタクト層間膜が完全に除去されてしまうことを防ぐことができる。

以下、本発明の各実施の形態について、図面を参照して詳細に説明する。

＜実施の形態１＞
図１は、実施の形態１に係る半導体ウエハの構造を示す断面図である。また、図２（ａ）〜（ｃ）は、それぞれ、図１の半導体ウエハの斜視図、上面図、および側面図である。図１は、図２に示されるように、半導体基板としてのシリコン基板１０１のウエハエッヂ部（矢印）を拡大したものである。

図１において、シリコン基板１０１上には、ＳＴＩ（Shallow Trench Isolation）法でトレンチ分離膜５００が形成されている。トレンチ分離膜５００により分離された活性領域には、ゲート絶縁膜とゲート電極と当該ゲート電極の両側壁に配置されたサイドウォールとからなるゲート構造４００が形成されている。

シリコン基板１０１上には、例えばＵＳＧ等のシリコン酸化膜からなる４００ｎｍ厚のコンタクト層間膜１０３（第一層間膜）が、シリコン基板１０１を覆うように形成されている。

コンタクトプラグ１０４は、ＴｉＮ／Ｔｉ＝２０／２０ｎｍ厚のコンタクトバリアメタル積層膜と当該コンタクトバリアメタル積層膜上に埋め込まれたＷプラグとからなり、コンタクト層間膜１０３を貫通するように形成されている。

コンタクト層間膜１０３上には、例えばＳｉＯＣ膜（ｋ〜２．８）からなる１００ｎｍ厚の第一の層間膜１１３が形成されている。

第一の配線層１１８は、例えばＴａからなる１５ｎｍ厚のバリアメタルに銅（Ｃｕ）配線を成膜することにより、第一の層間膜１１３を貫通するように形成されている。

第一のＣｕ残１１９は、第一の配線層１１８を成膜した際にウエハエッヂ部においてＣｕがサイドウォール状に残存したものであり、例えば、多層レジストによるリソグラフィ時の周辺露光でウエハ外周３．０ｍｍの位置にパターニングされ、ウエハ外周にリング状に形成されている。

第一の層間膜１１３上には、例えばｐ−ＳｉＣ膜（ｋ〜４．８）からなる５０ｎｍ厚の第二のライナー膜１２２が形成されている。

第二のライナー膜１２２上には、例えばＳｉＯＣ膜（ｋ〜２．８）からなる３００ｎｍ厚の第二の層間膜１２３が形成されている。

第二の配線層１２８は、例えばＴａからなる１５ｎｍ厚のバリアメタルに銅（Ｃｕ）配線を成膜することにより、第二の層間膜１２３および第二のライナー膜１２２を貫通するように形成されている。

第二のＣｕ残１２９は、第二の配線層１２８を形成した際にウエハエッヂ部においてＣｕがサイドウォール状に残存したものであり、例えば、多層レジストによる第一のビア１２７のリソグラフィ時の周辺露光でウエハ外周３．０ｍｍの位置にパターニングされ、ウエハ外周にリング状に形成されている。

以下、上記の第二のライナー膜１２２、第二の層間膜１２３、第二の配線層１２８、および第二のＣｕ残１２９と同様に、第三のライナー膜１３２、第三の層間膜１３３、第三の配線層１３８、および第三のＣｕ残１３９と、第四のライナー膜１４２、第四の層間膜１４３、第四の配線層１４８、および第四のＣｕ残１４９と、第五のライナー膜１５２、第五の層間膜１５３、第五の配線層１５８、および第五のＣｕ残１５９とが順に形成されている。なお、第一の層間膜１１３から第五の層間膜１５３までは、Fineレイヤであり、３．０以下の誘電率を有する膜すなわちLow-k膜を含み膜はがれが発生しやすいので、ビア工程（第一のビア１２７、第二のビア１３７、第三のビア１４７、および第四のビア１５７を形成する工程）のリソグラフィ時に周辺露光等でウエハエッヂ部の除去が行われている。

さらに、Fineレイヤの上には、Fineレイヤより膜厚が大きいセミグローバルレイヤとして、第六のライナー膜１６２、第六の層間膜１６３、および第六の配線層１６８と、第七のライナー膜１７２、第七の層間膜１７３、および第七の配線層１７８とが形成されている。なお、第六の層間膜１６３および第七の層間膜１７３は、ＦＳＧ（ｋ〜３．７）等のシリコン酸化膜からなり、Low-k（ｋ≦3.0）を含んでおらず膜はがれが発生しにくいので、周辺露光等によるウエハエッヂ部の除去は行われない。

さらに、第七の層間膜１７３の上には、例えばｐ−ＳｉＮおよびｐ−ＳｉＯ₂の積層膜からなる第一のパッシベーション膜１８２と、例えばｐ−ＳｉＮからなる第二のパッシベーション膜１９２とが形成されている。なお、第一のパッシベーション膜１８２および第二のパッシベーション膜１９２は、Low-k（ｋ≦3.0）膜を含んでおらず膜はがれが発生しにくいので、周辺露光等によるウエハエッヂ部の除去は行われない。

なお、以下では、一組の対応する層間膜とライナー膜とをまとめて、レイヤとも呼ぶ（例えば、第二の層間膜１２３と第二のライナー膜１２２とをまとめて、第二のレイヤとも呼ぶ）。

図３は、比較用に、図１において、第一の層間膜１１３から第五の層間膜１５３までのウエハエッヂ部の除去を行わない場合の構造を示す断面図である。このような場合には、上述したように、第一の層間膜１１３から第五の層間膜１５３までが積層後のインラインプロセス時（例えば、層間膜CMPやCu/Ta-CMP）にウエハエッヂ部から剥がれたり、ウエハエッヂ部でめっき成膜されていないパターン箇所から、例えば研磨時のスラリー残などプロセス起因の異物が発生したりして、歩留低下を招く等の問題がある。

図４は、比較用に、図３において、コンタクト層間膜１０３から第五の層間膜１５３までのウエハエッヂ部の除去を行った場合（すなわち、図１においてコンタクト層間膜１０３のウエハエッヂ部の除去を行った場合）の構造を示す断面図である。このような場合には、上述したように、シリコン基板１０１に直接Cu工程でのバリアメタル例えばTaがデポされることにより膜剥がれが発生するという問題がある。

すなわち、本実施の形態に係る図１の構造は、ウエハエッヂ部において、第一の層間膜１１３から第五の層間膜１５３までの除去を行いつつコンタクト層間膜１０３の除去を行わないことにより、図３〜４において生じる問題を解決することを特徴とするものである。

図５〜９は、半導体装置の製造方法の各工程を示す断面図である。なお、図５〜６は、ＳＤ（Single Damascine）フローに基づく工程、図７〜９は、ＤＤ（Dual Damascine）フローに基づく工程が示されている。

まず、図５に示されるように、準備された半導体基板であるシリコン基板１０１上に、ＳＴＩ法でトレンチ分離膜５００を形成する。次に、トレンチ分離膜５００により分離された活性領域に、ゲート絶縁膜とゲート電極と当該ゲート電極の両側壁に配置されたサイドウォールとからなるゲート構造４００を形成する。次に、シリコン基板１０１を覆うようにＵＳＧ等のシリコン酸化膜を５００ｎｍ堆積した後に１００ｎｍＣＭＰ（Chemical Mechanical Polishing）研磨することにより、４００ｎｍ厚のコンタクト層間膜１０３を形成する。次に、コンタクト層間膜１０３を貫通するように、例えば０．１０μｍ径のレジストマスクを用いたドライエッチ法でコンタクトホールを開口し、ＴｉＮ／Ｔｉ＝２０／２０ｎｍ厚のコンタクトバリアメタル積層膜および２００ｎｍ厚のＷプラグを順次ＣＶＤ（Chemical Mechanical Planarization）法で堆積した後に、ＣＭＰ研磨を行うことにより、コンタクトプラグ１０４を形成する。

なお、このとき、コンタクト層間膜１０３においては、周辺露光等によるウエハエッヂ部の除去は行わない。

次に、第一の層間膜１１３を、例えばＳｉＯＣ膜（ｋ〜２．８）を材料にして、１５０ｎｍ厚で形成する。次に、レジスト２１０によるリソグラフィでパターニングを行うとともに周辺露光を例えば３．０ｍｍ行うことにより、第一の配線層１１８用の配線パターンを形成する。

次に、図６に示されるように、バリアメタルを例えば１５ｎｍ厚のＴａから形成し、例えばスパッタ法でＣｕシードを５０ｎｍ堆積した後にメッキ法でＣｕを５００ｎｍ堆積することにより銅（Ｃｕ）配線を形成し、さらにＣＭＰ法でＣｕおよびバリアメタルを研磨することにより、第一の配線層１１８を形成する。このとき、同時に、ウエハエッヂ部においてＣｕがサイドウォール状に残存することにより、第一のＣｕ残１１９が、例えばウエハ外周３．０ｍｍの位置にウエハ外周にリング状に形成される。そして、ＣＭＰ法で、第一の層間膜１１３を１５０ｎｍ厚から１００ｎｍ厚まで研磨する。

次に、図７に示されるように、第一の層間膜１１３上に、例えばｐ−ＳｉＣ膜（ｋ〜４．８）からなる５０ｎｍ厚の第二のライナー膜１２２をＣＶＤ法で形成する。次に、第二のライナー膜１２２上に、例えばＳｉＯＣ膜（ｋ〜２．８）からなる３００ｎｍ厚の第二の層間膜１２３をＣＶＤ法で形成する。

次に、レジストマスクでパターニングを行った後にドライエッチを行うことにより、ビアを開口する。このパターニングの際に、第一のビア１２７のリソグラフィ時の周辺露光で、ウエハエッヂ部においてもレジストマスクを除去しておく。

次に、開口されたビアに埋め込み材を埋め込む。そして、第二の層間膜１２３をドライエッチおよびアッシングした後に第二のライナー膜１２２をドライエッチすることにより、第二の配線層１２８用の配線パターンを形成する。このライナーエッチ時、ウエハエッヂ部の第二のライナー膜１２２も同時に除去される。

次に、バリアメタルを例えばスパッタ法で１５ｎｍ厚のＴａから形成し、例えばスパッタ法でＣｕシードを５０ｎｍ堆積した後にメッキ法でＣｕを５００ｎｍ堆積することにより銅（Ｃｕ）配線を形成し、さらにＣＭＰ法でＣｕおよびバリアメタルを研磨することにより、第二の配線層１２８を形成する。このとき、同時に、ウエハエッヂ部においてＣｕがサイドウォール状に残存することにより、第二のＣｕ残１２９が、例えばウエハ外周３．０ｍｍの位置にウエハ外周にリング状に形成される。

以下、上述した第一の層間膜１１３の形成工程から第二の配線層１２８までの形成工程と同じような工程を繰り返す。

その結果、図８に示されるように、第二のライナー膜１２２、第二の層間膜１２３、第二の配線層１２８、および第二のＣｕ残１２９と同様に、第三のライナー膜１３２、第三の層間膜１３３、第三の配線層１３８、および第三のＣｕ残１３９と、第四のライナー膜１４２、第四の層間膜１４３、第四の配線層１４８、および第四のＣｕ残１４９と、第五のライナー膜１５２、第五の層間膜１５３、第五の配線層１５８、および第五のＣｕ残１５９とを順に形成する。これにより、ビア工程（第一のビア１２７、第二のビア１３７、第三のビア１４７、および第四のビア１５７を形成する工程）のリソグラフィ時に周辺露光等でウエハエッヂ部が除去されたFineレイヤが形成される。

次に、図９に示されるように、Fineレイヤの上に第六のライナー膜１６２、第六の層間膜１６３、および第六の配線層１６８と、第七のライナー膜１７２、第七の層間膜１７３、および第七の配線層１７８とを順に形成する。これにより、ウエハエッヂ部が除去されないセミグローバルレイヤが形成される。こうすることにより、図１に示される半導体ウエハが製造される。更にこの半導体ウエハをダイシングにより複数の半導体装置に切り分け、パッケージングすることにより半導体装置を製造する。

このように、本実施の形態に係る半導体ウエハおよび半導体装置の製造方法によれば、ウエハエッヂ部において、第一の層間膜１１３から第五の層間膜１５３までの除去を行う。従って、第一の層間膜１１３から第五の層間膜１５３までが積層時にウエハエッヂ部から剥がれたり、ウエハエッヂ部でめっきが成膜できない箇所から、プロセス起因の異物（研磨時のスラリー残）が発生したり、露光時のFocus（フォーカス）のずれ、すなわちdefocus（デフォーカス）によりパターンが崩れたりして歩留低下を招くことを防ぐことができる。

また、ウエハエッヂ部において、コンタクト層間膜１０３の除去を行わないので、シリコン基板１０１に直接バリアメタルがデポされることにより膜剥がれが発生することを防ぐことができる。

すなわち、本実施の形態に係る半導体ウエハおよび半導体装置の製造方法によれば、ウエハエッヂ部における膜はがれやパターン飛びを防止できる。

なお、上述では、第一の層間膜１１３や第二の層間膜１２３等をＳｉＯＣ膜（ｋ〜２．８）から形成する場合について説明したが、これに限らず、ＵＬＫ膜（ｋ〜２．５）やＥＬＫ膜（ｋ〜２．２）やスピン塗布の多孔質ＭＳＱ膜（ｋ〜２．２）やこれらの積層膜から形成してもよい。

また、上述では、第二のライナー膜１２２や第三のライナー膜１３２等をｐ−ＳｉＣ膜（ｋ〜４．８）から形成する場合について説明したが、これに限らず、ｐ−ＳｉＣＯ膜やｐ−ＳｉＣＮ膜、あるいはｐ−ＳｉＮ膜やこれらの積層膜から形成してもよい。あるいは、あるいは、配線下にライナー膜を配置しない構造であってもよい。

また、上述では、バリアメタルをＴａのみから形成する場合（Ｔａ単層膜）について説明したが、これらに限らず、ＴａＮやＴｉＮから形成してもよく、あるいは、Ｔａ、Ｔｉ、Ｒｕ、またはＭｎの酸化物や窒化物、これらの積層膜から形成してもよい。

また、上述では、単層のレジスト２１０で周辺露光を行う場合について説明したが、これに限らず、周辺露光は、カーボンハードマスクによる多層レジストフローを用いて中間層で行ってもよく、あるいは、中間層および上層レジストで行ってもよい。これにより、解像度を高めることが可能となる。

また、上述では、周辺露光により除去されるウエハエッヂ部の幅すなわちウエハエッヂリンス幅が３．０ｍｍである場合について説明したが、これに限らず、ウエハエッヂリンス幅は、０．１〜５．０ｍｍであればよい。

また、上述では、ウエハエッヂ部の除去を周辺露光により行う場合について説明したが、これに限らず、あるいは、サイドリンスにより行ってもよく、エッチング液による裏面洗浄により行ってもよく、ベベル研磨により行ってもよく、ベベルエッチャーによるドライエッチングやドライアッシングにより行ってもよい。

また、上述では、Low-k（ｋ≦3.0）膜を含むFineレイヤにおいてウエハエッヂ部を除去し、Low-k（ｋ≦3.0）膜を含まないセミグローバルレイヤにおいて除去しない構造について説明した。しかし、これに限らず、あるいは、セミグローバルレイヤがLow-k（ｋ≦3.0）膜を含む場合には、ウエハエッヂ部を除去してもよい。

図１０は、図１において、セミグローバルレイヤすなわち第六のライナー膜１６２、第六の層間膜１６３、第七のライナー膜１７２、および第七の層間膜１７３がLow-k（ｋ≦3.0）膜を含む場合に、ウエハエッヂ部を除去したものである。

図１１は、図１０の半導体装置の製造方法の一工程を示す断面図である。すなわち、図５〜８の工程を実施した後に、図１１に示されるように、ビア工程（第五のビア１６７および第六のビア１７７を形成する工程）のリソグラフィ時に周辺露光等でセミグローバルレイヤにおいてウエハエッヂ部を除去し、銅（Ｃｕ）配線を形成する。これにより、第五のＣｕ残１５９を覆うように、第六のＣｕ残１６９および第七のＣｕ残１７９が、例えばウエハ外周３．０ｍｍの位置にウエハ外周にリング状に形成される。

また、上述では、デュアルダマシンフローにおいてウエハエッヂ部を除去する場合について説明したが、デュアルダマシンフローに限らず、あるいは、ＳＤ（Single Damascine：シングルダマシン）フローにおいてウエハエッヂ部を除去してもよい。

図１２は、図１において、デュアルダマシンフローに代えてシングルダマシンフローを用いた場合の構造を示す断面図である。また、図１３〜１８は、図１２の半導体装置の製造方法の各工程を示す断面図である。すなわち、図１３が図５に、図１４が図６に、図１５〜１６が図７に、図１７が図８に、図１８が図９にそれぞれ対応しており、ほぼ同様の工程であるので、詳細な説明は省略する。図１５〜１６に示されるように、シングルダマシンフローにおいては、ビアの形成と配線の形成とが別の工程で行われる。

すなわち、デュアルダマシンフローにおいては、図７を参照して上述したように、一のライナー膜の上に一の層間膜を形成し、ビアパターンおよび配線パターンを順次開口し、ビアおよび配線を一括して形成するが、ビアパターンを開口する際には、ウエハエッヂ部においてレジストマスクに覆われていない層間膜は除去され、配線パターンを開口する際には、ウエハエッヂ部においてレジストマスクに覆われているライナー膜は除去されず、その後のライナー膜エッチ時にウエハエッヂ部においてもライナー膜が同時に除去される。

一方、シングルダマシンフローにおいては、図１５に示されるように、一のビア用ライナー膜の上に一のビア用層間膜を形成し、ビアパターンを開口し、ビアを形成（堆積）した後に、図１６に示されるように、一の配線用ライナー膜の上に一の配線用層間膜を形成し、配線パターンを開口し、配線を形成（堆積）する。シングルダマシンフローにおいては、デュアルダマシンフローとは異なり、図１５に示されるように、ビアパターンを開口する際に、ウエハエッヂ部においてレジストマスクに覆われていないビア用ライナー膜およびビア用層間膜が除去され、図１６に示されるように、配線パターンを開口する際に、ウエハエッヂ部においてレジストマスクに覆われていない配線用ライナー膜および配線用層間膜が除去される。

なお、図示の都合上、シングルダマシンフローに係る図１２等においては、多層配線構造の一部の層間膜の符号を省略しているが、これらは、デュアルダマシンフローに係る図１等において、第二のライナー膜１２２から第七の層間膜１７３までを、デュアルダマシンフローに代えてシングルダマシンフローを用いて形成したものである。

＜実施の形態２＞
実施の形態１では、図１０に示されるように、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいて、一律に、周辺露光を３．０ｍｍ行うことによりウエハエッヂ部を除去する場合について説明した。しかし、これに限らず、あるいは、ウエハエッヂリンス幅は、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいて異ならせてもよい。

図１９は、実施の形態２に係る半導体ウエハの構造を示す断面図である。図１９は、図１０において、図１２のようにデュアルダマシンフローに代えてシングルダマシンフローを用いるとともに、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいて、レイヤが上層になるにつれてウエハエッヂリンス幅が大きくなるようにしたものである。具体的には、第一のレイヤにおいてはウエハエッヂリンス幅を１．５ｍｍ、第二のレイヤにおいてはウエハエッヂリンス幅を１．６ｍｍというように、レイヤが上層になるにつれてウエハエッヂリンス幅が０．１ｍｍ刻みで大きくなるようにしている。

また、図２０〜２５は、図１９の半導体装置の製造方法の各工程を示す断面図である。すなわち、図２０〜２５は、それぞれ、図１３〜１８に対応しており、ほぼ同様の工程であるので、詳細な説明は省略する。

このように、本実施の形態に係る半導体ウエハおよび半導体装置の製造方法によれば、実施の形態１に比較して、ウエハエッヂ部においてサイドウォール状に残存するＣｕ残を低減することができるので、パターン飛びを抑制することができる。従って、実施の形態１に比較して、ウエハエッヂ部における膜はがれやパターン飛びをさらに防止できる。

＜実施の形態３＞
実施の形態２では、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいて、レイヤが上層になるにつれてウエハエッヂリンス幅が大きくなるようにする場合について説明した。しかし、これに限らず、あるいは、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいて、レイヤが上層になるにつれてウエハエッヂリンス幅が小さくなるようにしてもよい。

図２６は、実施の形態３に係る半導体ウエハの構造を示す断面図である。図２６は、図１９において、レイヤが上層になるにつれてウエハエッヂリンス幅が小さくなるようにしたものである。具体的には、第一のレイヤにおいてはウエハエッヂリンス幅を２．５ｍｍ、第二のレイヤにおいてはウエハエッヂリンス幅を２．４ｍｍというように、レイヤが上層になるにつれてウエハエッヂリンス幅が０．１ｍｍ刻みで小さくなるようにしている。

また、図２７〜３２は、図１９の半導体装置の製造方法の各工程を示す断面図である。すなわち、図２７〜３２は、それぞれ、図２０〜２５に対応しており、ほぼ同様の工程であるので、詳細な説明は省略する。

このように、本実施の形態に係る半導体ウエハおよび半導体装置の製造方法によれば、実施の形態２と同様に、実施の形態１に比較して、ウエハエッヂ部においてサイドウォール状に残存するＣｕ残を低減することができる。

また、実施の形態２に比較して、多層配線構造形成工程において、残存したＣｕ残が曝される期間を短くできる。従って、実施の形態２に比較して、ウエハエッヂ部における膜はがれやパターン飛びをさらに防止できる。

＜実施の形態４＞
実施の形態２〜３では、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいてウエハエッヂリンス幅を異ならせる場合について説明した。しかし、レイヤ毎にウエハエッヂリンス幅を異ならせた場合には、製造レシピの種類が増えるので、管理コストが増大する。

図３３は、実施の形態４に係る半導体ウエハの構造を示す断面図である。図３３は、図１９，２６において、レイヤ毎にウエハエッヂリンス幅を異ならせるのではなく、３．０以下の誘電率を有する第二層間膜にビアを配置させた第一層（Ｖｘ層すなわちｌｏｗ−ｋビア層間膜）と３．０以下の誘電率を有する第三層間膜に配線を配置させた第二層（Ｍｘ層すなわちｌｏｗ−ｋ配線層間膜）とでウエハエッヂリンス幅を異ならせたものである。具体的には、Ｍｘ層とＶｘ層とが交互に積層された多層配線構造において、Ｍｘ層においてはウエハエッヂリンス幅を３．０ｍｍとし、Ｖｘ層においてはウエハエッヂリンス幅を２．５ｍｍとしている。なお、図３３においては、図示の都合上、第七の配線層１７８が配置される第七のレイヤについてのみ、配線が配置されるＭｙ層とビアが配置されるＶｙ層とが示されている。

また、図３４〜３９は、図３３の半導体装置の製造方法の各工程を示す断面図である。すなわち、図３４〜３９は、それぞれ、図２０〜２５または図２７〜３２に対応しており、ほぼ同様の工程であるので、詳細な説明は省略する。

このように、本実施の形態に係る半導体ウエハおよび半導体装置の製造方法によれば、実施の形態２〜３に比較して、製造レシピの種類を減らすことができるので、管理コストを低減できる。

＜実施の形態５＞
実施の形態４では、Fineレイヤおよびセミグローバルレイヤにおいて、Ｍ層においてはウエハエッヂリンス幅を３．０ｍｍとし、Ｖ層においてはウエハエッヂリンス幅を２．５ｍｍとする場合について説明した。しかし、例えば、Ｍ層がLow-k（ｋ≦3.0）膜を含みＶ層がLow-k（ｋ≦3.0）膜を含まない場合等には、Ｍ層においてはウエハエッヂリンス幅を３．０ｍｍとし、Ｖ層においてはウエハエッヂリンスをしなくてもよい。

図４０は、実施の形態５に係る半導体ウエハの構造を示す断面図である。図４０は、図３３において、Ｖ層においてはウエハエッヂ部を除去しないようにしたものである。

また、図４１〜４６は、図４０の半導体装置の製造方法の各工程を示す断面図である。すなわち、図４１〜４６は、それぞれ、図３４〜３９に対応しており、ほぼ同様の工程であるので、詳細な説明は省略する。

実施の形態１に係るシングルダマシンフローにおいては、図１５に示されるように、ビアパターンを開口する際に、ウエハエッヂ部においてレジストマスクに覆われていないビア用ライナー膜およびビア用層間膜が除去され、図１６に示されるように、配線パターンを開口する際に、ウエハエッヂ部においてレジストマスクに覆われていない配線用ライナー膜および配線用層間膜が除去される。

一方、本実施の形態に係るシングルダマシンフローにおいては、図４３に示されるように、ビアパターンを開口する際に、ウエハエッヂ部においてレジストマスクに覆われているビア用ライナー膜およびビア用層間膜は除去されず、図４４に示されるように、配線パターンを開口する際に、ウエハエッヂ部においてレジストマスクに覆われていない配線用ライナー膜および配線用層間膜が除去される。すなわち、配線層のリソグラフィ時の周辺露光で、ウエハエッヂ部においてもレジストマスクを除去しておく。それ以外は実施の形態１に係るシングルダマシンフローと同様である。

このように、本実施の形態に係る半導体ウエハおよび半導体装置の製造方法によれば、実施の形態４と同様に、実施の形態２〜３に比較して、製造レシピの種類を減らすことができるので、管理コストを低減できる。

なお、本実施の形態では、Ｖ層においてウエハエッヂ部は除去されないが、Ｍ層においてウエハエッヂ部が除去されることにより、層間膜のボリュームが低減されるので、図３に比較して、ウエハエッヂ部において膜剥がれが発生する可能性は低減できる。更にＭ層を除去することにより、デフォーカスにより不所望なパターンが発生してパターン崩れが起きるのを防ぐことができる。また、Ｖ層のウエハエッヂ部が除去されないので、このＶ層のウエハエッヂ部にビアが形成される。このビアはウエハエッジ部であり、露光されるときの高さもウエハエッジ部以外のビアとは異なるために、デフォーカス状態となりやすい。しかしながら、ホール状のビアパターンがデフォーカスされたとしてもホール径が小さくなるかパターン自体が無くなるだけであり、パターン崩れに繋がるような不所望なビアパターンができるわけではないため、このビアがパターン飛びに繋がることはない。

更に本実施の形態では、Ｖ層においてウエハエッジ部は除去されないが、Ｍ層においてウエハエッジ部が除去される。これは以下の不具合を避けるためである。例えばＶ層とＭ層の両方を除去した場合、ウエハエッジ部のコンタクト層間膜１０３が、各層ごとのビアパターンや配線パターンをドライエッチングするときに少しずつエッチングされるようになる。これは確実にビアパターンや配線パターンを形成するために、オーバーエッチングが施されるためである。そのためレイヤを積層すればするほどオーバーエッチングによるエッチングが、ウエハエッジ部のコンタクト層間膜１０３に累積されてついには半導体基板１０１が露出するようになる。そうすると更にレイヤを積層した場合、更に積層されたレイヤ用のバリアメタルが半導体基板１０１に直接形成される。そうするとこの積層されたレイヤ用のバリアメタル形成後の熱処理等のストレスでこの積層されたレイヤ用のバリアメタルの上の層が膜はがれを起こす。本実施の形態のようにＶ層のウエハエッジの除去を施さないことにより、オーバーエッチングによるエッチングが、ウエハエッジ部のコンタクト層間膜１０３に累積されることを防ぐことができる。

＜実施の形態６＞
実施の形態５では、シングルダマシンフローにおいて、Ｖ層においてはウエハエッヂ部を除去せず（ウエハエッヂリンス幅が０ｍｍ）、Ｍ層においてのみウエハエッヂ部を除去する（ウエハエッヂリンス幅が３．０ｍｍ）場合について説明した。しかし、シングルダマシンフローに限らず、デュアルダマシンフローにおいて、Ｖ層においてはウエハエッヂ部を除去せず、Ｍ層においてのみウエハエッヂ部を除去してもよい。なお、この場合には、実施の形態５とは異なり、Ｍ層およびＶ層の両方にLow-k（ｋ≦3.0）膜が含まれる。

図４７は、実施の形態６に係る半導体ウエハの構造を示す断面図である。図４７は、図４０において、シングルダマシンフローに代えてデュアルダマシンフローを用いたものである（但し、多層配線構造の最下層すなわち第一の層間膜１１３についてのみ、シングルダマシンフローにより形成される）。

また、図４８〜５２は、図４７の半導体装置の製造方法の各工程を示す断面図である。すなわち、図４８が図４１に、図４９が図４２に、図５０が図４３〜４４に、図５１が図４５に、図５２が図４６にそれぞれ対応しており、ほぼ同様の工程であるので、詳細な説明は省略する。

実施の形態１に係るデュアルダマシンフローにおいては、図７に示されるように、一のライナー膜の上に一の層間膜を形成し、ビアパターンおよび配線パターンを順次開口し、ビアおよび配線を一括して形成するが、ビアパターンを開口する際には、ウエハエッヂ部においてレジストマスクに覆われていない層間膜は除去され、配線パターンを開口する際には、ウエハエッヂ部においてレジストマスクに覆われているライナー膜は除去されず、その後のライナー膜エッチ時にウエハエッヂ部においてもライナー膜が同時に除去される。

一方、本実施の形態に係るデュアルダマシンフローにおいては、図５０に示されるように、一のライナー膜の上に一の層間膜を形成し、ビアパターンおよび配線パターンを順次開口し、ビアおよび配線を一括して形成するが、ビアパターンを開口する際には、ウエハエッヂ部においてレジストマスクに覆われているライナー膜および層間膜は除去されず、配線パターンを開口する際には、ウエハエッヂ部においてレジストマスクに覆われていない層間膜の上部が部分的に除去される。すなわち、配線層のリソグラフィ時の周辺露光で、ウエハエッヂ部においてもレジストマスクを除去しておき、そのレジストマスクを用いて配線層の深さ分だけのエッチングを行うので、ウエハエッヂ部においても配線深さ分（層間膜の上部が部分的に）除去される。それ以外は実施の形態１に係るデュアルダマシンフローと同様である。

このように、本実施の形態に係る半導体ウエハおよび半導体装置の製造方法によれば、デュアルダマシンフローにおいて、Ｖ層においてはウエハエッヂ部を除去せず残存させている。従って、シングルダマシンフローに比較して、実施の形態１で説明したような埋め込み材が不足しエッチング量が多くなりがちなデュアルダマシンフローにより多層配線構造を形成した場合においても、エッチング工程によりコンタクト層間膜１０３が除去されてしまうことを防ぐことができる。埋め込み材は開口されたビアを埋め込む際にウエハエッジ部にも堆積されるが、ウエハエッジ部には均一には埋め込み材が形成されにくい。そのためにウエハエッジ部では配線用の溝を形成する際のエッチング工程で全て埋め込み材がエッチングされてその下の層がエッチングされる部分も出てきやすい。Ｖ層が残存していると埋め込み材が無くなったあとにエッチングされるのはＶ層ということになる。従って、デュアルダマシンフローによりウエハエッヂ部において生じる膜はがれやパターン飛びを防止できる。

＜実施の形態７＞
実施の形態６では、Ｖ層においてはウエハエッヂ部を除去せず、Ｍ層においてのみウエハエッヂリンス幅が３．０ｍｍでウエハエッヂ部を除去する場合について説明した。しかし、Ｍ層においてウエハエッヂ部を除去する場合のウエハエッヂリンス幅は、Fineレイヤおよびセミグローバルレイヤ内の各レイヤにおいて部分的に異ならせてもよい。

図５３は、実施の形態７に係る半導体ウエハの構造を示す断面図である。図５３は、図４７において、Ｍ層においてウエハエッヂ部を除去する場合のウエハエッヂリンス幅をFineレイヤとセミグローバルレイヤとで異ならせたものである。具体的には、Fineレイヤにおいては、Ｍ層のウエハエッヂリンス幅を２．５ｍｍとし、セミグローバルレイヤにおいては、Ｍ層のウエハエッヂリンス幅を３．０ｍｍとしている。

また、図５４は、図５３の半導体装置の製造方法の一工程を示す断面図である。すなわち、図４８〜５１の工程を実施した（Fineレイヤにおいてウエハエッヂリンス幅が２．５ｍｍでウエハエッヂ部を除去）後に、図５４に示されるように、セミグローバルレイヤにおいてウエハエッヂリンス幅が３．０ｍｍでウエハエッヂ部を除去する。それ以外は実施の形態６と同様である。

このように、本実施の形態に係る半導体ウエハおよび半導体装置の製造方法によれば、実施の形態６に比較して、FineレイヤにおけるＭ層のウエハエッヂリンス幅を小さくできるので、シリコン基板１をより外側まで有効利用することにより、搭載可能なチップ数を増やすことができる。

実施の形態１に係る半導体ウエハの構造を示す断面図である。 実施の形態１に係る半導体ウエハの構造を示す斜視図、上面図、および側面図である。 比較用の半導体ウエハの構造を示す断面図である。 比較用の半導体ウエハの構造を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体ウエハの構造を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体ウエハの構造を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態２に係る半導体ウエハの構造を示す断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態３に係る半導体ウエハの構造を示す断面図である。 実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態４に係る半導体ウエハの構造を示す断面図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態５に係る半導体ウエハの構造を示す断面図である。 実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態６に係る半導体ウエハの構造を示す断面図である。 実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態７に係る半導体ウエハの構造を示す断面図である。 実施の形態７に係る半導体装置の製造方法の一工程を示す断面図である。

符号の説明

１０１ シリコン基板、１０３ コンタクト層間膜、１０４ コンタクトプラグ、１１３ 第一の層間膜、１１８ 第一の配線層、１１９ 第一のＣｕ残、１２２ 第二のライナー膜、１２３ 第二の層間膜、１２７ 第一のビア、１２８ 第二の配線層、１２９ 第二のＣｕ残、１３２ 第三のライナー膜、１３３ 第三の層間膜、１３７ 第二のビア、１３８ 第三の配線層、１３９ 第三のＣｕ残、１４２ 第四のライナー膜、１４３ 第四の層間膜、１４７ 第三のビア、１４８ 第四の配線層、１４９ 第四のＣｕ残、１５２ 第五のライナー膜、１５３ 第五の層間膜、１５７ 第四のビア、１５８ 第五の配線層、１５９ 第五のＣｕ残、１６２ 第六のライナー膜、１６３ 第六の層間膜、１６７ 第五のビア、１６８ 第六の配線層、１６９ 第六のＣｕ残、１７２ 第七のライナー膜、１７３ 第七の層間膜、１７７ 第六のビア、１７８ 第七の配線層、１７９ 第七のＣｕ残、１８２ 第一のパッシベーション膜、１９２ 第二のパッシベーション膜、２１０ レジスト、４００ ゲート構造、５００ トレンチ分離膜。

Claims (8)

1. 半導体基板と、
   前記半導体基板上に形成された複数のゲート構造と、
   前記半導体基板と前記ゲート構造とを覆うように配置された第一層間膜と、
   前記第一層間膜上に配置され、３．０以下の誘電率を有する第二層間膜とビアとを有する第一層と、３．０以下の誘電率を有する第三層間膜と配線とを有する第二層とが交互に積層され、デュアルダマシン構造を有する多層配線構造と
   を備える半導体ウエハであって、
   前記第三層間膜の少なくとも一つは、前記半導体基板のウエハエッヂ部において所定の幅除去されており、
   前記第一層間膜および前記第二層間膜は、前記半導体基板のウエハエッヂ部において除去されていない
   半導体ウエハ。
2. 請求項１に記載の半導体ウエハであって、
   前記多層配線構造は、前記所定の幅と異なる幅除去された前記第三層間膜をさらに有する
   半導体ウエハ。
3. 請求項２に記載の半導体ウエハであって、
   前記多層配線構造において、前記所定の幅除去された前記第三層間膜又は前記所定の幅と異なる幅除去された前記第三層間膜は、複数の膜からなる
   半導体ウエハ。
4. 請求項１乃至請求項３のいずれかに記載の半導体ウエハであって、
   前記半導体基板上に配置され前記複数のゲート構造を分離する分離膜をさらに備え、
   前記ゲート構造は、前記半導体基板上において前記第三層間膜が除去された領域には配置されていない
   半導体ウエハ。
5. 半導体基板を用意する工程と、
   前記半導体基板上に複数のゲート構造を形成するゲート構造形成工程と、
   前記半導体基板と前記ゲート構造とを覆うように第一層間膜を形成する第一層間膜形成工程と、
   前記第一層間膜上に、３．０以下の誘電率を有する第二層間膜とビアとを有する第一層を形成する第一層形成工程と３．０以下の誘電率を有する第三層間膜と配線とを有する第二層を形成する第二層形成工程とを交互に行うことにより多層配線構造を形成する多層配線構造形成工程と
   を備える半導体装置の製造方法であって、
   前記多層配線構造形成工程において、前記多層配線構造は、デュアルダマシン法により形成され、
   前記第二層形成工程は、前記第三層間膜の少なくとも一つを前記半導体基板のウエハエッヂ部において所定の幅除去する工程を含み、
   前記第一層間膜形成工程は、前記第一層間膜を前記半導体基板のウエハエッヂ部において除去する工程を含まず、
   前記第一層形成工程は、前記第二層間膜を前記半導体基板のウエハエッヂ部において除去する工程を含まない
   半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法であって、
   前記多層配線構造形成工程は、前記第三層間膜を前記所定の幅と異なる幅除去する工程をさらに有する
   半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法であって、
   前記多層配線構造形成工程において、前記第三層間膜を前記所定の幅除去する工程又は前記第三層間膜を前記所定の幅と異なる幅除去する工程は、複数の膜について行われる
   半導体装置の製造方法。
8. 請求項５乃至請求項７のいずれかに記載の半導体装置の製造方法であって、
   前記半導体基板上に前記複数のゲート構造を分離する分離膜を形成する工程をさらに備え、
   前記ゲート構造形成工程において、前記ゲート構造は、前記半導体基板上において前記第三層間膜が除去された領域には形成されない
   半導体装置の製造方法。

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