CN114334971A - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种半导体器件，包括：基底，基底上形成有选择开关晶体管；第一介质层，位于基底上，且覆盖选择开关晶体管；电容，位于第一介质层的上表面，包括下电极、电容介质层及上电极，电容介质层覆盖下电极的上表面及侧面，上电极覆盖电容介质层的上表面和侧面，下电极与选择开关晶体管的漏极电连接；第二介质层，位于第一介质层的上表面，且覆盖电容；金属层，位于第二介质层的上表面；金属层至少包括板线，板线与电容电连接。由于电容的面积同时包括了下电极的上表面及侧面所在面，相较于传统的电容多出了下电极侧面所在的电容面积，从而实现在半导体器件面积减小的情况下仍然保持足够大的电容的优点。
Description
技术领域
本发明涉及半导体领域，特别是涉及一种半导体器件及其制备方法。
背景技术
常规的1T1C(1晶体管1电容)存储器单元需要一个晶体管和一个电容，且电容一般为平面电容。随着集成电路沿着摩尔定律微缩，常规的1T1C存储器单元会遇到无法缩小的问题，这是由于在不断微缩的情况下，特别是到0.13μm标准CMOS制造工艺以下技术节点，随着电容需要不断缩小面积，平面电容的电容值会随着面积缩小而同比例减小，过小的电容能够存储的电荷有限，电容存储电荷的数量大幅减少，使存储单元在实际工作中的性能下降，甚至读取困难。为了保证在单位微缩的情况下保持足够大的电容，需要维持较大的电容结构，这与集成电路不断缩小的发展方向是相违背的。
发明内容
基于此，有必要针对上述问题，提供一种半导体器件及其制备方法，其具有在半导体器件面积减小的情况下仍然保持足够大的电容的优点。
一种半导体器件，其特征在于，包括：
基底，所述基底上形成有选择开关晶体管；
第一介质层，位于所述基底上，且覆盖所述选择开关晶体管；
电容，位于所述第一介质层的上表面，包括下电极、电容介质层及上电极，所述电容介质层覆盖所述下电极的上表面及侧面，所述上电极覆盖所述电容介质层的上表面和侧面，所述下电极与所述选择开关晶体管的漏极电连接；
第二介质层，位于所述第一介质层的上表面，且覆盖所述电容，所述电容位于所述第二介质层内部；
金属层，位于所述第二介质层的上表面；所述金属层至少包括板线，所述板线与所述电容电连接。
在其中一个实施例中，所述第一介质层内形成有第一导电插塞，所述第一导电插塞的一端与所述下电极电连接，另一端与所述选择开关晶体管的漏极电连接；
所述第二介质层内形成有第二导电插塞，所述第二导电插塞的一端与所述上电极电连接，另一端与所述板线电连接。
在其中一个实施例中，所述电容自所述漏极的上方延伸至所述选择开关晶体管的栅极的上方。
在其中一个实施例中，所述电容介质层包括锆掺杂氧化铪薄膜层；所述电容介质层中锆、铪及氧的摩尔比为0.3:0.3:0.5～0.7:0.7:2.5。
在其中一个实施例中，所述下电极的横截面呈梯形；
所述电容介质层包括第一部分和第二部分，所述第一部分覆盖所述下电极的上表面及侧面，所述第二部分位于所述上电极与所述第一介质层之间，且所述第二部分与所述第一部分一体设置。
本申请还提供一种半导体器件的制备方法，包括：
提供基底，并于所述基底上形成选择开关晶体管；
于所述基底的上表面形成第一介质层，所述第一介质层覆盖所述选择开关晶体管；
于所述第一介质层的上表面形成电容，所述电容包括下电极、电容介质层及上电极，所述电容介质层覆盖所述下电极的上表面及侧面，所述上电极覆盖所述电容介质层的上表面和侧面，所述下电极与所述选择开关晶体管的漏极电连接；
于所述第一介质层的上表面形成第二介质层，所述第二介质层覆盖所述电容，所述电容位于所述第二介质层内部；
于所述第二介质层的上表面形成金属层，所述金属层至少包括板线，所述板线与所述电容电连接。
在其中一个实施例中，于所述第一介质层的上表面形成电容，包括：
于所述第一介质层的上表面形成下电极；
于所述下电极的上表面、所述下电极的侧面及所述第一介质层的上表面形成电容介质材料层；
于所述电容介质材料层的表面形成上电极材料层；
去除位于所述第一介质层上表面的所述上电极材料层及位于所述第一介质层上表面的所述电容介质材料层，保留的位于所述下电极上表面及侧面的所述电容介质材料层即为电容介质层，保留的位于所述电容介质层的上表面及侧面的所述上电极材料层即为所述上电极。
在其中一个实施例中，于形成电容之后且于形成第二介质层之前，还包括对所得结构进行退火处理的步骤。
在其中一个实施例中，所述退火处理的温度为450℃～750℃。
在其中一个实施例中，于所述第一质层上表面形成电容之前，还包括：
于所述第一介质层内形成第一互连通孔，所述第一互连通孔暴露出所述选择开关晶体管的漏极；
于所述第一互连通孔内形成第一导电插塞。
在其中一个实施例中，于所述第二介质层的上表面形成金属层之前，还包括：
于所述第二介质层内形成第二互连通孔，所述第二互连通孔暴露所述上电极；
于所述第二互连通孔内形成第二导电插塞。
本申请的半导体器件及其制备方法具有如下有益效果：
由于电容的面积同时包括了下电极的上表面及侧面所在面，相较于传统的电容多出了下电极侧面所在的电容面积，同时电容形成于第一介质层的上表面而非向下凹陷进入第一介质层内，于工艺控制上更为容易，减少了形成电容的过程中由于沟槽结构拐角位置形貌不易控制而导致生长的电容结构不稳定性较高的可能性。由于电容侧面的面积增大对于半导体器件整体面积的改变是十分微弱的，因此可以通过增加下电极侧面的面积大小在则增大电容面积，从而实现在半导体器件面积减小的情况下仍然保持足够大的电容的优点。
附图说明
图1为本发明一个实施例中半导体器件的制备方法的流程图；
图2为本发明一个实施例中半导体器件展示基底的截面结构示意图；
图3为本发明一个实施例中半导体器件形成第一介质层后的截面结构示意图；
图4为本发明一个实施例中半导体器件形成第一互连通孔后的截面结构示意图；
图5为本发明一个实施例中半导体器件形成第一导电插塞后的截面结构示意图；
图6为本发明一个实施例中半导体器件形成下电极后的截面结构示意图；
图7为本发明一个实施例中半导体器件形成电容介质材料层后的截面结构示意图；
图8为本发明一个实施例中半导体器件形成上电极材料层后的截面结构示意图；
图9为本发明一个实施例中半导体器件形成电容后的截面结构示意图；
图10为本发明一个实施例中半导体器件形成第二介质层后的截面结构示意图；
图11为本发明一个实施例中半导体器件形成金属层后的截面结构示意图。
附图标记：10、基底；11、选择开关晶体管；111、栅极；112、源极；113、漏极；12、第一介质层；13、第一互连通孔；14、第一导电插塞；15、第一接触孔；16、第一接触插塞；17、第二接触孔；18、第二接触插塞；19、电容；191、下电极；1921、电容介质材料层；192、电容介质层；1931、上电极材料层；193、上电极；20、第二介质层；21、第二导电插塞；22、第三接触插塞；23、第四接触插塞；24、金属层；241、板线；242、第一金属连接层；243、第二金属连接层；25、浅沟槽隔离结构。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
常规的1T1C(1晶体管1电容)存储器单元需要一个晶体管和一个电容，且电容一般为平面电容。随着集成电路沿着摩尔定律微缩，常规的1T1C存储器单元会遇到无法缩小的问题，这是由于在不断微缩的情况下，特别是到0.13μm标准CMOS制造工艺以下技术节点，随着电容需要不断缩小面积，平面电容的电容值会随着面积缩小而同比例减小，过小的电容能够存储的电荷有限，电容存储电荷的数量大幅减少，使存储单元在实际工作中的性能下降，甚至读取困难。为了保证在单位微缩的情况下保持足够大的电容，需要维持较大的电容结构，这与集成电路不断缩小的发展方向是相违背的。
为了解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
步骤S10：提供基底10，并于基底10上形成选择开关晶体管11，如图2所示；
步骤S20：于基底10的上表面形成第一介质层12，第一介质层12覆盖选择开关晶体管11，如图3所示；
步骤S30：于第一介质层12的上表面形成电容19，电容19包括下电极191、电容介质层192及上电极193，电容介质层192覆盖下电极191的上表面及侧面，上电极193覆盖电容介质层192的上表面和侧面，下电极191与选择开关晶体管11的漏极113电连接，如图9所示；
步骤S40：于第一介质层12的上表面形成第二介质层20，第二介质层20覆盖电容19，电容19位于第二介质层20内部，如图10所示；
步骤S50：于第二介质层20的上表面形成金属层24，金属层24至少包括板线241，板线241与电容19电连接，如图11所示。
通过上述步骤，由于电容的面积同时包括了下电极191的上表面及侧面所在面，相较于传统的电容多出了下电极191侧面所在的电容19面积，同时电容19形成于第一介质层12的上表面而非向下凹陷进入第一介质层12内，于工艺控制上更为容易，减少了形成电容19的过程中由于沟槽结构拐角位置形貌不易控制而导致生长的电容结构不稳定性较高的可能性。由于下电极191侧面的面积增大对于半导体器件整体面积的改变是十分微弱的，因此可以通过增加下电极191侧面的面积大小在则增大电容19的电容面积，从而实现在半导体器件面积减小的情况下仍然保持足够大的电容的优点。
在一个可选的实施例中，对于步骤S10，具体的，基底10的材料可以为硅、锗、砷化镓、磷化铟或氮化镓等，即基底10可以为硅基底、锗基底、砷化镓基底、磷化铟基底或氮化镓基底等。在本实施例中，基底10可以为硅基底。基底10上形成有选择开关晶体管11，选择开关晶体管11包括栅极111、源极112及漏极113，源极112和漏极113形成于基底10内，栅极111形成于基底10上表面，且源极112和漏极113位于栅极111的两侧。
在一个可选的实施例中，基底10内还形成有浅沟槽隔离结构25，用于在基底10内隔离出若干个间隔的有源区，选择开关晶体管11位于有源区内。
在一个可选的实施例中，对于步骤S20，具体的，通过沉积工艺在基底10上表面沉积第一介质材料层，对第一介质材料层做平坦化处理后获得第一介质层12，第一介质层12的厚度大小大于选择开关晶体管11的栅极111的厚度大小，完全覆盖选择开关晶体管11。
在一个可选的实施例中，于步骤S20之后且于步骤S30之前，还包括于第一介质层12内形成第一导电插塞14的步骤，如图4和图5所示，首先通过干法刻蚀工艺于第一介质层12内形成第一互连通孔13，第一互连通孔13暴露出选择开关晶体管11的漏极113；其次于第一互连通孔13内形成第一导电插塞14，第一导电插塞14与选择开关晶体管11的漏极113直接接触并实现电连接。
在一个可选的实施例中，于第一介质层12内形成第一互连通孔13的同时还于第一介质层12内形成第一接触孔15和第二接触孔17，第一接触孔15暴露出选择开关晶体管11的源极112，第二接触孔17暴露出基底10；于第一互连通孔13中形成第一导电插塞14的同时，还于第一接触孔15内形成第一接触插塞16，于第二接触孔17内形成第二接触插塞18。第一导电插塞14、第一接触插塞16和第二接触插塞18的材质可以为铜或钨等金属。
在一个可选的实施例中，对于步骤S30，具体的，包括以下步骤：
步骤S301：于第一介质层12的上表面形成下电极191，如图6所示；
步骤S302：于下电极191的上表面、下电极191的侧面及第一介质层12的上表面形成电容介质材料层1921，如图7所示；
步骤S303：于电容介质材料层1921的表面形成上电极材料层1931，如图8所示；
步骤S304：去除位于第一介质层12上表面的上电极材料层1931及位于第一介质层12上表面的电容介质材料层1921，保留的位于下电极191上表面及侧面的电容介质材料层1921即为电容介质层192，保留的位于电容介质层192的上表面及侧面的上电极材料层1931即为上电极193，如图9所示。
具体的，首先于第一介质层12的上表面形成牺牲层，通过刻蚀牺牲层定义出下电极191的位置和形状，基于被刻蚀的牺牲层形成下电极191，去除牺牲层后保留下电极191，下电极191的材质可以为氮化钛。下电极191与第一导电插塞14直接接触并实现电连接，电容19的下电极191通过第一导电插塞14与选择开关晶体管11的漏极113电连接。下电极191的厚度可以由淀积或刻蚀工艺水平决定，下电极191的厚度越厚，则电容19的电容19面积越大。在一个可选的实施例中，下电极191的横截面呈梯形，在一个其他可选的实施例中，下电极191的横截面呈矩形。通过原子层沉积工艺形成电容介质材料层1921，电容介质层192的材质可以为高K介电常数铁电薄膜掺杂氧化铪。在一个可选的实施例中，电容介质层192中锆、铪及氧的摩尔比为0.3:0.3:0.5～0.7:0.7:2.5。上电极材料层1931同样通过原子层沉积工艺形成，上电极193层的材质可以为氮化钛。
电容19的结构呈凸起状，在一个可选的实施例中，下电极191的横截面呈梯形，且下电极191接触第一介质层12的一面的面积大于下电极191远离第一介质层12的一面的面积。电容介质层192包括第一部分和第二部分，第一部分覆盖下电极191的上表面及侧面，第二部分位于下电极191的周向，且第二部分位于上电极193与第一介质层12之间，第二部分与第一部分一体设置。电容19在形成第二介质层20后位于第二介质层20内部，相较于在第一介质层12内部形成电容19，减少了在电容19内形成沟槽的部分，从而避免了形成沟槽时，沟槽拐角形貌不易控制的问题，随着器件的尺寸不断减小，沟槽形貌的不规则会导致局部电场增强从而影响电容结构的击穿稳定性。令电容19为形成于第一介质层19上表面的凸起结构能够有效的减少此类问题的出现。
在一个可选的实施例中，与步骤S30之后且于步骤S40之前，还包括对所得结构进行退火处理的步骤，其目的是为了激活掺杂氧化铪的铁电性能。在一个可选的实施例中，退火处理的温度为450℃～750℃，可以为450℃、600℃或750℃。
对于步骤S40，具体的，通过高密度等离子体化学气相淀积氧化物来形成第二介质材料层，第二介质材料层的材质可以为二氧化硅、氮氧化硅、氮化硅等绝缘材料。对第二介质材料层进行平坦化处理从而形成第二介质层20，第二介质层20的厚度大小大于电容19的厚度大小，完全覆盖电容19。
在一个可选的实施例中，于步骤S40之后且于步骤S50之前，还包括于第二介质层20内形成第二导电插塞21的步骤，首先通过刻蚀第二介质层20以于第二介质层20内形成第二互连通孔，第二互连通孔暴露上电极193；于第二互连通孔内形成第二导电插塞21，第二导电插塞21与上电极193直接接触并实现电连接。
在一个其他可选的实施例中，于第二介质层20内形成第二互连通孔的同时，还于第二介质层20内形成第三接触孔和第四接触孔。其中，第三接触孔暴露出第一接触插塞16，第四接触孔暴露出第二接触插塞18。于第二互连通孔内形成第二导电插塞21的同时还于第三接触孔内形成第三接触插塞22，于第四接触孔内形成第四接触插塞23；第三接触插塞22与第一接触插塞16电连接，第四接触插塞23与第二接触插塞18电连接。在一个可选的实施例中，第二导电插塞21、第三接触插塞22与第四接触插塞23的材质均可以为金属钨。
对于步骤S50，于第二介质层20的上表面形成图像化掩膜层，并基于图形化掩膜层在第二介质层20的上表面形成金属层24。金属层24至少包括板线241，板线241与第二导电插塞21直接接触，两者之间形成电连接。由于第二导电插塞21与电容19的上电极193电连接，因此板线241与电容19的上电极193电连接，且电容19的下电极191通过第一导电插塞14与选择开关晶体管11的漏极113电连接。金属层24还包括第一金属连接层242和第二金属连接层243，第一金属连接层242与第三接触插塞22直接接触并实现电连接，第二金属连接层243与第四接触插塞23直接接触并实现电连接。
如图11所示，本申请还提供一种半导体器件，包括：基底10，基底10上形成有选择开关晶体管11；第一介质层12，位于基底10上，且覆盖选择开关晶体管11；电容19，位于第一介质层12的上表面，包括下电极191、电容介质层192及上电极193，电容介质层192覆盖下电极191的上表面及侧面，上电极193覆盖电容介质层192的上表面和侧面，下电极191与选择开关晶体管11的漏极113电连接；第二介质层20，位于第一介质层12的上表面，且覆盖电容19，电容19位于第二介质层20内部；金属层24，位于第二介质层20的上表面；金属层24至少包括板线241，板线241与电容19电连接。
具体的，对于基底10，在一个可选的实施例中，基底10的材料可以为硅、锗、砷化镓、磷化铟或氮化镓等，即基底10可以为硅基底10、锗基底10、砷化镓基底10、磷化铟基底10或氮化镓基底10等。在本实施例中，基底10可以为硅基底10。基底10上形成有选择开关晶体管11，选择开关晶体管11包括栅极111、源极112及漏极113，源极112和漏极113形成于基底10内，栅极111形成于基底10上表面，且源极112和漏极113位于栅极111的两侧。
在一个可选的实施例中，第一介质层12通过沉积工艺形成于基底10的上表面，第一介质层12的厚度大小大于选择开关晶体管11的栅极111的厚度大小，完全覆盖选择开关晶体管11。第一介质层12内包括第一导电插塞14，第一导电插塞14的一端与选择开关晶体管11的漏极113直接接触并实现电连接，另一端电容19的下电极191直接接触并实现电连接。在一个可选的实施例中，第一介质层12内还形成有第一接触插塞16和第二接触插塞18，第一接触插塞16的一端与选择开关晶体管11的源极112电连接，第二接触插塞18的一端与基底10直接接触。第一导电插塞14、第一接触插塞16和第二接触插塞18的材质可以为铜或钨等金属。
在一个可选的实施例中，下电极191的材质可以为氮化钛。下电极191与第一导电插塞14直接接触并实现电连接，电容19的下电极191通过第一导电插塞14与选择开关晶体管11的漏极113电连接。下电极191的厚度可以由淀积或刻蚀工艺水平决定，下电极191的厚度越厚，则电容19的电容19面积越大。在一个可选的实施例中，下电极191的横截面呈梯形，在一个其他可选的实施例中，下电极191的横截面呈矩形。通过原子层沉积工艺形成电容介质材料层1921，电容介质层192的材质可以为高K介电常数铁电薄膜掺杂氧化铪。在一个可选的实施例中，电容介质层192中锆、铪及氧的摩尔比为0.3:0.3:0.5～0.7:0.7:2.5。上电极材料层1931同样通过原子层沉积工艺形成，上电极193层的材质可以为氮化钛。在一个可选的实施例中，电容19自漏极113的上方延伸至选择开关晶体管11的栅极111的上方。
电容19的结构呈向上凸起状，在一个可选的实施例中，下电极191的横截面呈梯形，且下电极191接触第一介质层12的一面的面积大于下电极191远离第一介质层12的一面的面积。电容介质层192包括第一部分和第二部分，第一部分覆盖下电极191的上表面及侧面，第二部分位于下电极191的周向，且第二部分位于上电极193与第一介质层12之间，第二部分与第一部分一体设置。电容19在形成第二介质层20后位于第二介质层20内部，相较于在第一介质层12内部形成电容19，减少了在电容19内形成沟槽的部分，从而避免了形成沟槽时，沟槽拐角形貌不易控制的问题，随着器件的尺寸不断减小，沟槽形貌的不规则会导致局部电场增强从而影响电容结构的击穿稳定性。令电容19为形成于第一介质层19上表面的凸起结构能够有效的减少此类问题的出现。
在一个可选的实施例中，对于第二介质层20，其材质可以为二氧化硅、氮氧化硅、氮化硅等绝缘材料。第二介质层20的厚度大小大于电容19的厚度大小，完全覆盖电容19。在一个可选的实施例中，第二介质层20内还包括第二导电插塞21，第二导电插塞21的一端与电容19的上电极193直接接触并实现电连接，另一端与金属层24的板线241直接接触并实现电连接。在一个可选的实施例中，第二导电插塞21、第三接触插塞22与第四接触插塞23的材质均可以为金属钨。
在一个可选的实施例中，金属层24包括板线241、第一金属连接层242和第二金属连接层243。板线241与第二导电插塞21直接接触，两者之间形成电连接。由于第二导电插塞21与电容19的上电极193电连接，因此板线241与电容19的上电极193电连接，且电容19的下电极191通过第一导电插塞14与选择开关晶体管11的漏极113电连接。金属层24还包括第一金属连接层242和第二金属连接层243，第一金属连接层242与第三接触插塞22直接接触并实现电连接，第二金属连接层243与第四接触插塞23直接接触并实现电连接。
上述的半导体器件，由于电容的面积同时包括了下电极191的上表面及侧面所在面，相较于传统的电容多出了下电极191侧面所在的电容面积，下电极191侧面的面积增大对于半导体器件整体面积的改变是十分微弱的，因此可以通过增加下电极191侧面的面积大小在则增大电容19的电容面积，从而实现在半导体器件面积减小的情况下仍然保持足够大的电容的优点。且其制造工艺与标准CMOS工艺完全兼容，制造过程成熟，大规模生产。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (11)
1.一种半导体器件，其特征在于，包括：
基底，所述基底上形成有选择开关晶体管；
第一介质层，位于所述基底上，且覆盖所述选择开关晶体管；
电容，位于所述第一介质层的上表面，包括下电极、电容介质层及上电极，所述电容介质层覆盖所述下电极的上表面及侧面，所述上电极覆盖所述电容介质层的上表面和侧面，所述下电极与所述选择开关晶体管的漏极电连接；
第二介质层，位于所述第一介质层的上表面，且覆盖所述电容，所述电容位于所述第二介质层内部；
金属层，位于所述第二介质层的上表面；所述金属层至少包括板线，所述板线与所述电容电连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一介质层内形成有第一导电插塞，所述第一导电插塞的一端与所述下电极电连接，另一端与所述选择开关晶体管的漏极电连接；
所述第二介质层内形成有第二导电插塞，所述第二导电插塞的一端与所述上电极电连接，另一端与所述板线电连接。
3.根据权利要求1所述的半导体器件，其特征在于，所述电容自所述漏极的上方延伸至所述选择开关晶体管的栅极的上方。
4.根据权利要求1所述的半导体器件，其特征在于，所述电容介质层包括锆掺杂氧化铪薄膜层；所述电容介质层中锆、铪及氧的摩尔比为0.3:0.3:0.5～0.7:0.7:2.5。
5.根据权利要求1所述的半导体器件，其特征在于，所述下电极的横截面呈梯形；
所述电容介质层包括第一部分和第二部分，所述第一部分覆盖所述下电极的上表面及侧面，所述第二部分位于所述上电极与所述第一介质层之间，且所述第二部分与所述第一部分一体设置。
6.一种半导体器件的制备方法，其特征在于，包括：
提供基底，并于所述基底上形成选择开关晶体管；
于所述基底的上表面形成第一介质层，所述第一介质层覆盖所述选择开关晶体管；
于所述第一介质层的上表面形成电容，所述电容包括下电极、电容介质层及上电极，所述电容介质层覆盖所述下电极的上表面及侧面，所述上电极覆盖所述电容介质层的上表面和侧面，所述下电极与所述选择开关晶体管的漏极电连接；
于所述第一介质层的上表面形成第二介质层，所述第二介质层覆盖所述电容，所述电容位于所述第二介质层内部；
于所述第二介质层的上表面形成金属层，所述金属层至少包括板线，所述板线与所述电容电连接。
7.根据权利要求6所述的半导体器件的制备方法，其特征在于，于所述第一介质层的上表面形成电容，包括：
于所述第一介质层的上表面形成下电极；
于所述下电极的上表面、所述下电极的侧面及所述第一介质层的上表面形成电容介质材料层；
于所述电容介质材料层的表面形成上电极材料层；
去除位于所述第一介质层上表面的所述上电极材料层及位于所述第一介质层上表面的所述电容介质材料层，保留的位于所述下电极上表面及侧面的所述电容介质材料层即为电容介质层，保留的位于所述电容介质层的上表面及侧面的所述上电极材料层即为所述上电极。
8.根据权利要求6所述的半导体器件的制备方法，其特征在于，于形成电容之后且于形成第二介质层之前，还包括对所得结构进行退火处理的步骤。
9.根据权利要求6所述的半导体器件的制备方法，其特征在于，所述退火处理的温度为450℃～750℃。
10.根据权利要求7所述的半导体器件的制备方法，其特征在于，于所述第一质层上表面形成电容之前，还包括：
于所述第一介质层内形成第一互连通孔，所述第一互连通孔暴露出所述选择开关晶体管的漏极；
于所述第一互连通孔内形成第一导电插塞。
11.根据权利要求10所述的半导体器件的制备方法，其特征在于，于所述第二介质层的上表面形成金属层之前，还包括：
于所述第二介质层内形成第二互连通孔，所述第二互连通孔暴露所述上电极；
于所述第二互连通孔内形成第二导电插塞。
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