CN112652624A - 一种半导体结构及其制造方法 - Google Patents

Abstract

本发明实施例涉及存储器制造领域，公开了一种半导体结构和制造方法，包括：提供衬底，衬底包括阵列区以及外围区；在阵列区的衬底中形成第一栅极结构；在外围区的衬底表面形成伪栅极结构；在第一栅极结构上形成电容结构；形成电容结构后，去除外围区的伪栅极结构，形成凹槽；在凹槽中形成第二栅极结构；第二栅极结构包括，第二栅极结构包括依次堆叠设置的高介电常数栅极介质层和金属栅极层。通过将外围区晶体管替换为高介电常数的金属栅极结构，可以降低DRAM外围区功耗；同时由于制造流程上是在形成电容结构后再将外围区的栅极替换为金属栅极结构，能有效防止在形成电容结构时会存在的高温形成过程对外围区晶体管的电学性能造成影响。

Description

一种半导体结构及其制造方法

技术领域

本发明实施例涉及存储器制造领域，特别涉及一种半导体结构及其制造方法。

背景技术

DRAM(Dynamic Random Access Memory)，即动态随机存取存储器，最为常见的系统内存。随着半导体技术的不断发展，对DRAM的性能要求越来越高。

然而，本发明的发明人发现：目前的DRAM结构中外围区的晶体管的栅极结构采用的是多晶硅栅极结构，存在外围区功耗过大并且外围区面积过大的问题。

发明内容

本发明实施方式的目的在于提供一种半导体结构及其制造方法，将目前DRAM结构中，外围区的晶体管的栅极结构由多晶硅栅极结构替换为具有高介电常数的金属栅极结构，可以降低DRAM外围区功耗。

为解决上述技术问题，本发明的实施方式提供了一种半导体结构制造方法，包括：提供衬底，衬底包括阵列区以及外围区；在阵列区的衬底中形成第一栅极结构；在外围区的衬底表面形成伪栅极结构；在第一栅极结构上的层间介质层上形成电容结构；形成电容结构后，去除外围区的伪栅极结构，形成凹槽；在凹槽中形成第二栅极结构，第二栅极结构包括依次堆叠设置的高介电常数栅极介质层和金属栅极层。

本发明的实施方式还提供了一种半导体结构，包括：衬底，衬底包括阵列区以及外围区；第一栅极结构，位于阵列区的衬底中；第二栅极结构，位于外围区的衬底上，第二栅极结构包括依次堆叠设置的高介电常数栅极介质层和金属栅极层；电容结构，位于第一栅极结构上。

本发明实施方式相对于现有技术而言，将目前DRAM结构中，外围区的晶体管的多晶硅栅极结构替换为具有高介电常数的金属栅极结构。通过将外围区晶体管的多晶硅栅极结构替换为高介电常数的金属栅极结构，可以降低DRAM外围区功耗；同时由于制造流程上是在形成电容结构后再将外围区的多晶硅栅极结构替换为高介电常数的金属栅极结构，能有效防止在形成电容结构时会存在的高温形成过程对外围区晶体管造成的电学性能影响。

另外，在第一栅极结构上形成电容结构之前，还包括：在外围区及阵列区顶部表面形成第一层间介质层；在形成第一层间介质层之后，在第一栅极结构上的第一层间介质层上形成电容结构。

另外，所述形成电容结构后，去除所述外围区的所述伪栅极结构前，具体包括：在外围区和阵列区形成覆盖电容结构的第二层间介质层。

另外，去除外围区的伪栅极结构的工艺步骤，还包括：刻蚀去除位于伪栅极结构的顶部上的第二层间介质层；刻蚀去除伪栅极结构，形成凹槽。

另外，在凹槽中形成第二栅极结构的工艺步骤，包括：在凹槽的底部和侧壁形成高介电常数栅极介质层；在高介电常数栅极介质层上形成金属栅极层，金属栅极结构填充满凹槽。

具体地，在栅极介质层上形成金属栅极层，金属栅极层填充满凹槽的工艺步骤，包括：在栅极介质层上形成第一金属栅极层；在第一金属栅极层上形成第二金属栅极层，第二金属栅极层填充满所述凹槽，第二金属栅极层的电阻率小于第一金属栅极层的电阻率。这样做的目的是：如何在上述所形成的凹槽中形成具有高介电常数的金属栅极结构，由于高介电常数的金属栅极结构相比与多晶硅栅极结构，其功耗更小，因此采用外围晶体管采用具有高介电常数的金属栅极结构的DRAM可以降低DRAM外围区功耗。

另外，在外围区形成伪栅极结构，具体包括：根据待形成的第二栅极结构的预设宽度，在外围区形成相同宽度的伪栅极结构。这样做的目的是：在起到同样电学功能的情况下，具有高介电常数的金属栅极结构相比于多晶硅栅极结构，其宽度更小，因此在形成伪栅极结构时，按照预设的第二栅极结构的宽度进行设置，使外围区所占面积更小，相应的阵列区所占面积更大，阵列区面积和外围区面积的比值将会增大，改善了目前DRAM外围区面积过大的问题。

另外，第一栅极结构包括金属栅极结构。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：降低DRAM外围区的功耗；改善目前DRAM外围区面积过大的问题；同时在制造流程上能有效防止在形成电容结构时会有的高温形成过程对外围区晶体管造成的电学性能影响。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1-图8为本发明实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图；

图9为本发明实施例提供的半导体结构的制造方法中第二栅极结构的具体形成过程；

图10为本发明实施例提供的半导体结构示意图。

具体实施方式

目前的DRAM结构中外围区的晶体管的栅极结构采用的是多晶硅栅极结构，存在外围区功耗过大的问题。

若对DRAM结构中外围区的晶体管的栅极结构进行改进，将目前DRAM结构中，外围区的晶体管的栅极结构由多晶硅栅极结构替换为具有高介电常数的金属栅极结构，可以降低DRAM外围区功耗；同时由于制造流程上是在形成电容结构后再将外围区的多晶硅栅极结构替换为具有高介电常数的金属栅极结构，能有效防止在形成电容结构时会存在的高温形成过程对外围区晶体管的电学性能造成影响。

为解决上述问题，本发明的实施方式提供了一种半导体结构制造方法，包括：提供衬底，衬底包括阵列区以及外围区；在阵列区的衬底中形成第一栅极结构；在外围区的衬底表面形成伪栅极结构；在第一栅极结构上形成电容结构；形成电容结构后，去除外围区的伪栅极结构，形成凹槽；在凹槽中形成第二栅极结构；第二栅极结构包括依次堆叠设置的高介电常数栅极介质层和金属栅极层。如此，可以降低DRAM外围区功耗；同时在制造流程上能有效防止在形成电容结构时会存在的高温形成过程对外围区晶体管的电学性能造成影响。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。

本发明第一实施例涉及一种半导体结构制造方法，本实施方式的核心在于，对DRAM结构中外围区的晶体管的栅极结构进行改进，将目前DRAM结构中，外围区的晶体管的栅极结构由多晶硅栅极结构替换为具有高介电常数的金属栅极结构。

下面对本实施方式的半导体结构制造方法的实现细节进行具体说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。

参考图1，提供衬底101，衬底101包括阵列区110以及外围区100。

其中，阵列区110用于制造电容结构和包括具有第一栅极结构的阵列晶体管；外围区100用于制造控制电路，其中包括具有第二栅极结构的外围晶体管。

在阵列区110和外围区100的衬底内形成隔离结构，隔离结构起到隔离作用。具体地，在本实施例中，隔离结构采用浅沟道隔离槽。需要说明的是，隔离结构采用浅沟道隔离槽仅是对本实施例的隔离结构的举例说明，并不构成限定，在其他实施例中隔离结构还可以根据实际需要灵活使用其他结构，在此不一一举例。

在相邻的隔离槽103的衬底101内形成阱区，阱区包括第一阱区102和第二阱区112。

其中，第一阱区102位于外围区100相邻的隔离槽103之间；第二阱区112位于阵列区110相邻的隔离槽103间。需要说明的是，当外围晶体管为NMOS时，第一阱区102为P阱；当外围晶体管为PMOS时，第一阱区102为N阱。同理，当阵列晶体管为NMOS时，第二阱区112为P阱；当阵列晶体管为PMOS时，第二阱去112为N阱。

参考图2，在外围区100的衬底101表面形成伪栅极结构201，在阵列区110的衬底101中形成第一栅极结构300。

本实施例中，在不同的工艺步骤中，分别形成外围区100的伪栅极结构201和阵列区110的第一栅极结构300。

在外围区100上的第一阱区102上形成伪栅极结构201，具体地，伪栅极结构201采用先栅工艺(Gate-first)制成，在制造好伪栅极结构201后，在伪栅极201侧壁上形成侧墙204，在伪栅极结构201两侧的衬底101内形成掺杂区，分别作为外围晶体管的源极202和漏极203。

在阵列区110中第二阱区112上形成第一栅极结构300。具体地，第一栅极结构300采用埋栅工艺制成，在制造第一栅极结构300后，在第二阱区112内形成阵列晶体管的源极和漏极。

需要说明的是，在本实施例中，伪栅极结构201为多晶硅栅极结构，第一栅极结构300为金属栅极结构。在其他实施例中，第一栅极结构还可以为多晶硅栅极结构，相应的，可以在同一道工艺步骤中，形成外围区的伪栅极结构和阵列区的第一栅极结构。

外围区100上的外围晶体管上的伪栅极结构201在后续形成电容结构后，会被替换成第二栅极结构，因此，根据待形成的第二栅极结构的预设宽度，可确定伪栅极结果201的宽度，该伪栅极结构的宽度与预设宽度相同。在实现相同电学功能的情况下，采用高介电常数的金属栅极结构，即第二栅极结构，所需的栅极结构的宽度小于采用多晶硅栅极结构时的栅极结构的宽度。

由于外围晶体管的第二栅极结构的宽度更小，相应的，其外围区100的尺寸就可以相应变小；相应的阵列区110的面积将会变大，阵列区110与外围区100的面积比值会更大，从而提高DRAM阵列区的利用率，解决了目前DRAM结构中外围区面积过大的问题。

参考图3，在外围区100及阵列区110顶部表面形成第一层间介质层401。需要说明的是，在该图及后续的剖面图示中，并没有体现阵列晶体管的源极和漏极。同时，本领域技术人员应该清楚，相应附图仅仅表示相应部分的结构制造，并不对图示中各部件的比例构成限定。

本实施例中，第一层间介质层401为单层结构。需要说明的是，本实施例中的第一层间介质层401采用单层结构仅为本实施例的举例说明，并不构成限定，在其他实施例中可以将第一层间介质层设置为多层结构，可以根据具体应用进行灵活设置。

还包括：位于第一层间介质层401内的电容器接触窗307。本实施例中，电容器接触窗307可以在形成第一层间介质层401先形成，具体如下：第一层间介质层401以电容接触窗307的高度进行设置，覆盖整个阵列区110和外围区100的顶部表面。

在其他实施例中，电容器接触窗307也可以在形成第一层间介质层401后形成，通过刻蚀第一层间介质层401形成电容接触通孔，然后用导电材料填充电容接触通孔，然后对电容接触通孔中的导电材料进行刻蚀，使其顶部表面与第一层间介质层401的顶部表面相平，形成电容器接触窗307。

在形成第一层间介质层401之前，还可以形成位线结构301和字线结构。在第二阱区112的两个相邻的隔离槽103之间形成两个第一栅极结构300作为埋入式字线结构，即阵列晶体管的栅极结构，在第二阱区112中形成相应的源极和漏极；在两个埋入式字线结构之间的第二阱区112上形成位线结构301，在埋入式字线结构和隔离槽103之间的第二阱区112上形成电容接触窗307。

参考图4，在形成第一层间介质层401后，还需要在第一层间介质层401上形成第三层间介质层402，用于后续制造电容结构。

具体地，在第一层间介质层401上形成覆盖电容接触窗307和第一层间介质层401顶部表面的第三层间介质层402，然后对第三层间介质层402进行刻蚀，形成电容凹槽，暴露出电容接触窗307的顶部表面。

需要说明的是，第一层间介质层401和第三层间介质层402可以采用相同的材料，也可以采用不同的材料。参考图5，在形成第三层间介质层402后，在第三层间介质层402中的电容凹槽中形成电容结构500。

参考图5，电容结构500位于电容器接触窗口307的顶部表面，电容结构500通过电容器接触窗口307连接阵列晶体管的源极或漏极的其中一端。

电容结构包括：依次堆叠设置的第一电极板501、电容介质层502以及第二电极板503。

在电容器接触窗口307顶部表面和第三层间介质层402侧壁形成第一电极板501。

在本实施例中，第一电极板501的材料为金属型氮化物。可以理解的是，第一电极板501的材料为金属型氮化物仅为本实施方式中的一种具体的举例说明，并不构成限定，其他任何可以作为电容电极板的材质均可作为本发明中的第一电极，如银、铜等金属，在此不进行一一列举。

具体地，在本实施方式中，第一电极板501的材料为氮化钛。由于氮化钛具有良好的导电性和化学稳定性，因此，使用氮化钛作第一电极板501既可以保证电容结构具有良好的电学性能，又可以保证电容结构的稳定性。可以理解的是，第一电极板501的材料为氮化钛仅为本实施方式中对第一电极板501的材料的举例说明，并不构成限定，在本发明的其他实施方式中，第一电极板501也可以是氮化锆等其他材质，在此不进行一一列举，具体可以根据实际需要进行灵活的使用。

在第一电极板501表面和第三层间介质层402表面形成电容介质层502。

在本实施方式中，电容介质层502的材料为氧化物。需要说明的是，电容介质层502的材料为氧化物仅为本实施方式中电容介质层502的材料的举例说明，并不构成限定，在本发明的其它实施方式中，电容介质层502也可以是其它材质，如氮化硅、氮化硼等，在此不进行一一列举。

具体地，在本实施方式中，电容介质层502的材质为二氧化锆。由于二氧化锆的介电常数较高、绝缘性良好，使用二氧化锆作为电容介质层502可以使得电容值较大。此外，二氧化锆的化学性质稳定，从而可以有效的提升电容结构的稳定性。

在电容介质层502表面形成第二电极板503。

第二电极板503的材料与第一电极板501的材料相同，在此处不再一一描述，具体地，在本实施方式中，第二电极板503的材料为氮化钛。

继续参考图5，在形成电容结构500后，在电容结构上制造导电层504，导电层504用于制造电极，连接电容结构500。

需要说明的是，电容结构500通过电容接触窗307与阵列晶体管的源极或漏极相连，相应地，若电容结构500连接阵列晶体管的源极，阵列晶体管的漏极则会连接位线结构301形成一个电容连接一个晶体管的DRAM结构；若电容结构500连接和阵列晶体管的漏极，阵列晶体管的源极则会连接位线结构301形成一个电容连接一个晶体管的DRAM结构。

在形成电容结构500后，去除所述外围区的所述伪栅极结构前，在外围区100及阵列区110上，还需要形成覆盖电容结构500的第二层间介质层403，用于保护电容结构500。第二层间介质层的材料包括硼磷硅玻璃，即BPSG。

参考图6，去除外围区100的伪栅极结构201，形成凹槽601；具体包括：刻蚀去除位于伪栅极结构201顶部的第一层间介质层401和刻蚀去除伪栅极结构201。

具体地，参考图6，刻蚀去除位于伪栅极结构201顶部的第二层间介质层403、第三层间介质层402和第一层间介质层。

刻蚀去除位于伪栅极结构201顶部的第二层间介质层403、第三层间介质层402和第一层间介质层401，刻蚀后的层间介质层高度与伪栅极结构201的高度一致。

参考图7，刻蚀去除伪栅极结构201，形成凹槽601。

具体地，刻蚀形成凹槽601的方法，包括：形成图形化的光刻胶层，图形化的光刻胶层覆盖阵列区110的第二层间介质层403，且还位于外围区100的部分衬底上；以图形化的光刻胶层为掩膜，刻蚀去除外围区100的伪栅极结构201，形成凹槽601，去除图形化的光刻胶层。

参考图8，在凹槽601中形成第二栅极结构602。

具体地，参考图9，在凹槽601中形成的第二栅极结构602的工艺步骤，包括：在凹槽底部、侧壁形成高介电常数栅极介质层801；在栅极介质层上形成金属栅极层，金属栅极层填充满凹槽，完成在凹槽601中形成第二栅极结构602。

在本实施例中，高介电常数栅极介质层801的材料采用高介电常数材料，例如Hf、La、Ti和Zr等高介电常数的元素或其氧化物，也可以采用Si和N的掺杂剂。

在高介电常数栅极介质层801上形成金属栅极层，金属栅极层填充满凹槽，完成在凹槽601中形成第二栅极结构602，具体包括：

在高介电常数栅极介质层801上形成第一金属栅极层802。

需要说明是，若应用于NMOS管，则第一金属栅极层802的材料为低功函数材料；若应用于PMOS管，则第一金属栅极层802的材料为高功函数材料。在本实施例，以应用于PMOS管为例，第一金属栅极层802的材料为高功函数材料，在其他实施例中也可以应用于NMOS管，具体可以根据实际需要进行灵活的使用。还需要说明的是，高功函数材料包括Ti或Ta等高功函数的元素或其氮化物，也可以采用Ti、Al或其他元素的合金。

在第一金属栅极层802上形成第二金属栅极层803，第二金属栅极层803填充形成第一金属栅极层802后的剩余凹槽位置，完成在凹槽601中形成第二栅极结构602。第二金属栅极层803的电阻率小于第一金属栅极层801的电阻率，用于降低整个第二栅极结构602的电阻，通过降低电阻的方式，从而降低DRAM外围晶体管的功耗。

在形成所述第二栅极结构后，刻蚀掉侧墙204和凹槽601顶部的高介电常数栅极介质层和金属栅极层。

具体地，在第二金属栅极层803制造完成后，刻蚀去除掉第一层间介质层401顶部表面的高介电常数栅极介质层801、第一金属栅极层802和第二金属栅极层803。即完成了外围区100上外围晶体管的栅极结构的替换。

参考图10，在完成了外围区100上外围晶体管的栅极结构的替换后，在外围区100的衬底101上形成第二层间介质层403，外围区形成的第二层间介质层403的高度与阵列区110形成的层间介质层403的高度一致。

外围区100形成第二层间介质层403后，对外围区100的第二层间介质层403和第一层间介质层401进行刻蚀，形成通孔901，通孔901分别暴露出外围晶体管的源极202、漏极203和第二栅极结构602中的第二金属栅极层。

对比于现有技术，应用于DRAM的外围晶体管采用第二栅极结构(即具有高介电常数的金属栅极结构)相较于多晶硅栅极结构，其EOT值较低，即其等效氧化物厚度较薄，可以有效降低晶体管的栅极电容，从而获取更大的状态电流。

同时，低EOT值能改善晶体管的阈值电压Vt，同时由于外围晶体管的第二栅极结构的宽度相比于多晶硅栅极结构的宽度更小，使外围晶体管的尺寸做的更小，在同一衬底上，阵列区的面积更大，使阵列区与外围区的面积比值高，提高DRAM中阵列区的占比，从而提高DRAM的阵列区的使用效率。

此外，第二栅极结构相对于多晶硅栅极结构，在物理意义上其栅极氧化物厚度较厚，可以有效地减少栅极沟道的泄露电流。

此外，第二栅极结构的金属栅极材料中采用了电阻率较低的材料，能有效的较低金属栅极的电阻，从而降低DRAM外围晶体管的功耗。

本发明第一实施方式的第二栅极结构，在电容结构制造完成后，刻蚀掉外围区的多晶硅栅极结构，再采用的后栅工艺(Gate-last)形成,能有效地防止在形成电容结构时会有的高温形成过程对外围区晶体管的电学性能造成影响。

上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。

本发明第二实施方式涉及一种半导体结构，参考图10，包括：

衬底101，衬底包括阵列区110以及外围区100。

第一栅极结构300，位于阵列区110的衬底101中。

第二栅极结构602，位于外围区100的衬底101上。

电容结构500，位于第一栅极结构上300，具体地，位于第一栅极结构300上的第一层间介质层401上。

具体地，第一栅极结构300具体包括金属栅极结构。

具体地，第二栅极结构602具体包括：高介电常数栅极介质层，位于外围区100的衬底101上；第一金属栅极层，位于高介电常数栅极介质层顶部表面；第二金属栅极层，位于第一金属栅极层顶部表面；其中，第二金属栅极层的电阻率小于第一金属栅极层的电阻率。

具体地，层间介质层包括第一层间介质层401、第二层间介质层403和第三层间介质层402第一层间介质层401用于覆盖阵列区110上的字线和位线结构，用于形成一个电容连接一个阵列晶体管的DRAM结构。第三层间介质层402用于形成电容凹槽，在电容凹槽中形成电容结构500。第二层间介质层403覆盖整个衬底101，保护阵列区110上的电容结构500和阵列晶体管，并且刻蚀出通孔901，通孔901分别暴露出外围晶体管的源极202、漏极203和第二栅极结构602中的第二金属栅极层。

具体地，电容结构500包括第一电极板503、第二电极板502和电容介质层501，第一电极板503位于电容接触窗口307即第三层间介质层502的侧壁，电容介质层501位于第一电极板503和第三层间介质层502的表面上，第三电极板502位于电容介质层501的表面。在电容结构500上还形成有导电层504，用于制造与电容结构500相连的电极。

将外围晶体管的栅极结构采用第二栅极结构602制成，即具有高介电常数的金属栅极结构。对比多晶硅栅极结构而言，高介电常数的金属栅极结构的EOT值较低，即其等效氧化物厚度较薄，可以有效降低晶体管的栅极电容，从而获取更大的状态电流。同时，低EOT值能改善晶体管的阈值电压Vt,可以使外围晶体管的尺寸做的更小，在同一衬底上，阵列区的面积更大，使阵列区与外围区的面积比值高，提高半导体结构中阵列区的占比，从而提高半导体结构的阵列区的使用效率。

此外，第二栅极结构相对于伪栅极结构，在物理意义上其栅极氧化物厚度较厚，可以有效地减少栅极沟道的泄露电流。

此外，第二栅极结构的金属栅极材料中采用了电阻率较低的材料，能有效的较低第二栅极结构的电阻，降低外围区的功耗。

为了突出本发明的创新部分，本实施方式中并没有将与解决本发明所提出的技术问题关系不太密切的结构引入，但这并不表明本实施方式中不存在其它的结构。

由于第一实施方式与本实施方式相互对应，因此本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，在第一实施方式中所能达到的技术效果在本实施方式中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种半导体结构制造方法，其特征在于，包括：

提供衬底，所述衬底包括阵列区以及外围区；在所述阵列区的所述衬底中形成第一栅极结构；在所述外围区的所述衬底表面形成伪栅极结构；在所述第一栅极结构上形成电容结构；

形成所述电容结构后，去除所述外围区的所述伪栅极结构，形成凹槽；在所述凹槽中形成第二栅极结构，所述第二栅极结构包括依次堆叠设置的高介电常数栅极介质层和金属栅极层。

2.根据权利要求1所述的半导体结构制造方法，其特征在于，所述在所述第一栅极结构上形成电容结构之前，还包括：

在所述外围区及所述阵列区顶部表面形成第一层间介质层；

在形成所述第一层间介质层之后，在所述第一栅极结构上的所述第一层间介质层上形成所述电容结构。

3.根据权利要求1所述的半导体结构制造方法，其特征在于，所述形成所述电容结构后，去除所述外围区的所述伪栅极结构前，还包括：

在所述外围区和所述阵列区形成覆盖所述电容结构的第二层间介质层。

4.根据权利要求3所述的半导体结构制造方法，其特征在于，所述去除所述外围区的所述伪栅极结构的工艺步骤，包括：

刻蚀去除位于所述伪栅极结构的顶部的所述第二层间介质层；刻蚀去除所述伪栅极结构，形成凹槽。

5.根据权利要求1所述的半导体结构制造方法，其特征在于，所述在所述凹槽中形成第二栅极结构的工艺步骤，包括：

在所述凹槽的底部和侧壁形成所述高介电常数栅极介质层；在所述高介电常数栅极介质层上形成金属栅极层，所述金属栅极层填充满所述凹槽。

6.根据权利要求5所述的半导体结构制造方法，其特征在于，在所述栅极介质层上形成金属栅极层，所述金属栅极层填充满所述凹槽的工艺步骤，包括：

在所述栅极介质层上形成第一金属栅极层；

在所述第一金属栅极层上形成第二金属栅极层，所述第二金属栅极层填充满所述凹槽，所述第二金属栅极层的电阻率小于所述第一金属栅极层的电阻率。

7.根据权利要求1所述的半导体结构制造方法，其特征在于，所述在所述外围区上形成伪栅极结构，具体包括：

根据待形成的所述第二栅极结构的预设宽度，在所述外围区形成相同宽度的所述伪栅极结构。

8.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括阵列区以及外围区；

第一栅极结构，位于所述阵列区的所述衬底中；

第二栅极结构，位于所述外围区的所述衬底上，所述第二栅极结构包括依次堆叠设置的高介电常数栅极介质层和金属栅极层；

电容结构，位于所述第一栅极结构上。

9.根据权利要求8所述的半导体结构，其特征在于，所述第一栅极结构包括金属栅极结构。

10.根据权利要求8所述的半导体结构，其特征在于，所述金属栅极层包括：

第一金属栅极层，位于所述高介电常数栅极介质层顶部表面；

第二金属栅极层，位于所述第一金属栅极层顶部表面；

其中，所述第二金属栅极层的电阻率小于所述第一金属栅极层的电阻率。

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