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TWI390665B - 雙淺溝槽隔離半導體裝置及其製造方法 - Google Patents

雙淺溝槽隔離半導體裝置及其製造方法 Download PDF

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TWI390665B
TWI390665B TW094127098A TW94127098A TWI390665B TW I390665 B TWI390665 B TW I390665B TW 094127098 A TW094127098 A TW 094127098A TW 94127098 A TW94127098 A TW 94127098A TW I390665 B TWI390665 B TW I390665B
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TW200614418A (en
Inventor
Mitsuhira Noriyuki
Nakahara Takehiko
Suzuki Yasusuke
Sumino Jun
Original Assignee
Renesas Electronics Corp
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Description

雙淺溝槽隔離半導體裝置及其製造方法
本發明是關於一種半導體裝置及其製造方法，特別是關於一種Dual－STI(Shallow Trench Isolation)的半導體裝置及其製造方法。
為了將半導體元件細微化及高速化，必須將元件分離部的間隔縮小。過去，形成元件分離部的方法一般為LOCOS(local oxidation of silicon)法，但無法充分應付此種細微化的要求。因此，作為取代此LOCOS法的方法，最近使用STI技術。
在過去的STI的製造方法中，首先，在矽基板等半導體基板上，積層矽氧化膜、多晶矽膜及矽氮化膜。接著，藉由光蝕刻技術來形成使元件分離區域開口的光阻層，將此作為光罩，對矽氧化膜、多晶矽膜、矽氮化膜及半導體基板進行異向性蝕刻，形成溝槽(trench)。接著，去除光阻層之後，藉由HDP(High density plasma)－CVD(Chemical Vapor Deposition)等技術全面沈積矽氧化膜，將矽氮化膜作為阻絕層，藉由CMP(Chemical Mechanical Polishing)技術去除多餘的矽氧化膜，在溝槽形成埋入矽氧化膜的STI。
在此，在DRAM(Dynamic Random Access Memory)等半導體裝置上，記憶體單元區域和周圍電路區域的分離器耐壓不同。亦即，在記憶體單元區域中，相較於周圍電路區域，所施加的電壓較小，所以，在記憶體單元區域的STI中所求得的分離器耐壓較低。因此，藉由使記憶體單元區域的STI的深度比周圍電路區域的STI的深度淺減少記憶體單元區域的佔有面積。如此，將因形成的區域而產生STI之深度不同的構造稱為Dual－STI。
過去，Dual－STI通常以下面的方式來形成。首先，藉由過去的STI的製造方法，在記憶體單元區域及周圍電路區域中形成淺溝部。接著，以光阻層覆蓋記憶體單元區域，將此光阻層和矽氮化膜作為光罩，對半導體基板進行異向性蝕刻，在周圍電路區域的淺溝部形成深溝部。接著，去除光阻層後，全面沈積矽氧化膜，將矽氮化膜作為阻絕層，藉由CMP技術去除多餘的矽氧化膜，分別在淺溝部及深溝部形成埋入矽氧化膜的Dual－STI。此外，形成Dual－STI之後，去除在矽基板上形成的矽氧化膜、多晶矽膜及矽氮化膜。
此外，特開平5－121537號公報揭示一技術，其在收集器分離區域中形成淺溝部，在元件分離區域形成深溝部。在專利文獻1中，形成收集器分離區域中的寬度比元件分離區域中的寬度窄的光罩圖樣，在寬度窄的部分，利用蝕刻進行速度的緩慢，對半導體基板進行蝕刻。
另外，特開2001－44273號公報揭示一使用TEOS(Tetra Ethyl Ortho Silicate)膜的STI形成方法。在專利文獻2中，於矽基板上積層襯墊氧化膜、矽氮化膜及TEOS膜，將在TEOS膜上形成的光阻層作為光罩，對襯墊氧化膜、矽氮化膜及TEOS膜進行蝕刻，去除光阻層之後，將TEOS膜作為光罩，對矽基板進行蝕刻，藉此，形成溝槽。
另外，Stephen N,Eeeney‘A 130 nm Generation High Density EtoxT M Flash Memory Technology’,page 11.[online]；<URL：ftp：//download.intel.com/research/silicon/0.13micr onflash_pres.pdf>揭示一使用Dual－STI的快閃記憶體的範例。
如上所述，在過去的Dual－STI的形成方法中，以光阻層覆蓋記憶體單元區域，將此光阻層和矽氮化膜作為光罩，對半導體基板進行異向性蝕刻，在周圍電路區域中形成深溝部。當形成深溝部時，在記憶體單元區域中所形成的矽氮化膜以光阻層來覆蓋，在周圍電路區域中所形成的矽氮化膜作為蝕刻時的光罩，所以，不以光阻層覆蓋。因此，在周圍電路區域中所形成的矽氮化膜的膜厚比記憶體單元區域中的矽氮化膜的膜厚小。
因為周圍電路區域的矽氮化膜的膜厚比記憶體單元區域的矽氮化膜的膜厚小，會有半導體裝置的信賴度下降的問題。有關此點，說明如下。
若周圍電路區域的矽氮化膜的膜厚比記憶體單元區域的矽氮化膜的膜厚小，當藉由CMP技術去除矽氮化膜上多餘的矽氧化膜時，尤其會在記憶體單元區域和周圍電路區域的邊界的段差部殘留多餘的矽氧化膜。之後，當去除在矽基板上所形成的矽氮化膜等時，殘留的矽氧化膜變成光罩，無法去除矽氧化膜的下層的矽氮化膜、多晶矽膜等。結果，引起異物產生、短路、形狀不良等元件不良的情況，有半導體裝置的信賴度下降的問題。
另外，STI的分離高度由在進行CMP技術時作為阻絕層之矽氮化膜所規定，所以，最後周圍電路區域的STI的分離高度比記憶體單元區域的STI的分離高度低。若周圍電路區域的STI的分離高度比記憶體單元區域的STI的分離高度低，之後當為了形成電晶體等元件而形成作為電極的導電膜時，STI段差上的被蝕刻膜的厚度變得不同。於是，當對在此薄膜上製作圖樣時，恐怕會在STI段差部留下導電膜或去除下層的薄膜。結果，產生了半導體裝置的信賴度降低的問題。
在此，在特開平5－121537號公報所揭示的技術中，根據溝槽寬度統一定義深度，所以，產生了在深溝部和淺溝部的分開製作上受到了電路設計的限制的問題。另外，有關分離高度的部分未觸及，所以無法解決上述問題。
另外，特開2001－44273號公報所揭示的技術未設想出用來形成深度彼此不同之深溝部和淺溝部的Dual－STI的製造，所以無法解決上述問題。
再者，在Stephen N,Eeeney‘A 130 nm Generation High Density EtoxT M Flash Memory Technology’,page 11.[online]；<URL：ftp：//download.intel.com/research/silicon/0.13micr onflash_pres.pdf>所揭示的技術中，深溝部的元件分離高度比淺溝部低，所以無法解決上述問題。另外，有關如何解決記憶體單元區域和周圍電路區域的邊界的段差部殘留多餘的矽氧化膜的問題，未曾被揭示過。
本發明之目的在提供一種可提高信賴度之半導體裝置及其製造方法。
本發明之半導體裝置為具有第一區域和第二區域的半導體裝置，包括矽基板和由在矽基板的表面所形成的矽絕緣膜所組成的元件分離部，第一區域中的元件分離部的深度淺於第二區域中的元件分離部的深度，第一區域中的元件分離部的分離高度和第二區域中的元件分離部的分離高度幾乎相同。
本發明之半導體裝置之製造方法為具有第一區域和第二區域之半導體裝置之製造方法，包括：在矽基板上形成第一矽絕緣膜的製程；在第一及第二區域中的第一矽絕緣膜及矽基板上形成第一溝槽的製程；在形成於第一區域之第一溝槽內及第一區域中的第一矽絕緣膜上形成光罩層的製程；將光罩層及第一矽絕緣膜作為光罩並藉由蝕刻矽基板以在第二區域中的第一溝槽內形成第二溝槽的製程；去除光罩層的製程；以埋入第一及第二溝槽的方式在第一矽絕緣膜上形成第二矽絕緣膜的製程；及去除矽基板上的第一及第二矽絕緣膜並在第一及第二溝槽內形成元件分離部的製程。
此外，在本說明書中，所謂「元件分離部的分離高度」，是指從矽基板表面到元件分離部的最高位置的元件分離部的高度。此外，當在元件分離部上形成一般閘極電極等導電膜時，在該位置，大多未藉由後半製程的處理來減少元件分離部的高度。另外，所謂「元件分離部的深度」，是指從矽基板表面到元件分離部的最深位置的元件分離部的深度。
根據本發明之半導體裝置及其製造方法，第一區域中的元件分離部的分離高度和第二區域中的元件分離部的分離高度幾乎相同，所以，可提高半導體裝置的信賴度。
上述之本發明之其他方面的特性及優點將參照附加圖面，揭示於接下來之詳細敘述中。
下面根據圖面說明本發明之實施型態。
(第1實施型態)
如第1圖所示，本實施型態之半導體裝置具有作為第一區域的記憶體單元區域和作為第二區域的周圍電路區域。本實施型態之半導體裝置包括矽基板1、在矽基板1之表面形成的複數個元件分離部6a,6b。在記憶體單元區域中的矽基板1的表面，形成複數個元件分離部6a，在周圍電路區域中的矽基板1的表面，形成複數個元件分離部6b。元件分離部6a,6b由矽氧化膜所組成。元件分離部6a的深度d1比元件分離部6b的深度d2小。於是，本實施型態之半導體裝置具有Dual－STI的構造。在本實施型態之半導體裝置中，元件分離部6a的分離高度h1和元件分離部6b的分離高度h2幾乎相同。另外，從平面上來看，元件分離分離器6a的溝槽寬度比元件分離部6b的溝槽寬度小。
在矽基板1上，夾住閘極絕緣膜7，形成電晶體9a~9g的閘極電極8。各個電晶體9a~9g藉由複數個元件分離部6a,6b相互產生電性絕緣。未圖示之各個電晶體9a~9g的源極區域及汲極區域夾住各個電晶體9a~9g的閘極電極8，形成於兩側的矽基板1的表面。如此，電晶體9a~9g這種半導體元件可藉由複數個元件分離部6a,6b來分離。此外，以覆蓋閘極電極8的方式來形成層間絕緣膜9。另外，記憶體單元區域和周圍電路區域的邊界在活性區域上，以在平面上包圍記憶體單元區域的方式形成假圖樣。
接著，使用第2至第8圖說明本發明實施型態中之半導體裝置之製造方法。
一開始，如第2圖所示，在矽基板1上，藉由熱氧化之類的技術來形成由矽氧化膜所組成且厚度為5~30nm的襯墊氧化膜2。然後，在襯墊氧化膜2上，藉由CVD之類的技術形成厚度100~300nm的多晶矽膜3。接著，在多晶矽膜3上，藉由如CVD之類的技術形成矽氮化膜4。再者，在氮化膜4上，形成以TEOS之類的物質所組成的矽氧化膜5(第一矽氧化膜)。
此外，在本實施型態中，已揭示過形成多晶矽膜3的情況，另外亦可形成非晶膜來取代多晶矽膜3，或者不形成多晶矽膜3。另外，在本實施型態中，已揭示過矽氧化膜5由TEOS組成的情況，但若CMP的研磨速率接近後述之埋入溝槽之矽氧化膜等的分離絕緣膜，可使用TEOS以外的矽絕緣膜。
接著，如第3圖所示，在矽氧化膜5上形成具有既定形狀的光阻層20a。然後，將光阻層20a作為光罩，對矽氧化膜5、矽氮化膜4、多晶矽膜3及襯墊氧化膜2進行異向性蝕刻，再對矽基板1進行異向性蝕刻至深度d1。深度d1可設為100~500nm。藉此，在矽基板1的表面形成複數個溝槽15a,15b(第一溝槽)。在記憶體單元區域中的矽基板1的表面上，形成複數個溝槽15a，在周圍電路區域中的矽基板1的表面上，形成複數個溝槽15b。另外，在矽氧化膜5、矽氮化膜4、多晶矽膜3及襯墊氧化膜2上，形成連接各溝槽15a,15b之側壁的側壁部17a,17b。之後，去除光阻層20a。
接著，如第4圖所示，在記憶體單元區域所形成的溝槽15a內及在記憶體單元區域中的矽氧化膜5上形成光阻層20b。然後，將光阻層20b及矽氧化膜5作為光罩，對矽基板1進行異向性蝕刻。藉此，在周圍電路區域中的溝槽15b內形成深度d2的溝槽15c。當對矽基板1進行異向性蝕刻時，是以最佳條件對矽基板1進行異向性蝕刻，但亦對作為光罩之矽氧化膜5進行一些蝕刻。結果，在周圍電路區域中的矽氧化膜5b的厚度t2比在記憶體單元區域中的矽氧化膜5a的厚度小。之後，去除光阻層20b。
接著，如第5圖所示，氧化各個溝槽15a,15c的內壁，以埋入溝槽15a,15c的方式，在矽氧化膜5a,5b上，藉由HDP之類的電漿CVD技術來形成第二矽氧化膜6。在此，當對溝槽15a,15c的內壁進行氧化時，多晶矽膜3從水平方向開始氧化，所以，可延長元件分離部的尖嘴(bird’s beak)，提高元件分離部的特性。
此外，在本實施型態中，已揭示了藉由HDP技術來形成第二矽氧化膜6來作為分離絕緣膜的情況，另外亦可藉由NSG(Non－doped Silicate Glass)之類的塗佈技術來形成矽氧化膜，取代藉由HDP技術來形成矽氧化膜。反正重點是形成矽氧化膜。
接著，如第6圖所示，藉由CMP技術來去除矽氮化膜4上的矽氧化膜5及多餘的第二矽氧化膜6。藉此，在各溝槽15a,15c內的內形成各元件分離部6a,6b。在記憶體單元區域上，形成複數個元件分離部6a，在周圍電路區域上，形成複數個元件分離部6b。
在此，矽氧化膜5a,5b的研磨速度和第二矽氧化膜6的研磨速度幾乎相等，所以，即使矽氧化膜5b的厚度t2比在記憶體單元區域中的矽氧化膜5a的厚度t1小，在記憶體單元區域的研磨速度和在周圍電路區域的研磨速度幾乎相同。另外，相較於矽氧化膜5a,5b及第二矽氧化膜6的研磨速度，矽氮化膜的研磨速度為300分之一，所以，矽氮化膜4成為CMP的蝕刻阻絕層。藉此，可完全去除矽氮化膜4上的矽氧化膜5a,5b及多餘的第二矽氧化膜6。另外，在矽氮化膜4的表面上露出的元件分離部6a,6b的表面幾乎有相同高度，也和矽氮化膜4的表面有相同高度。換言之，各元件分離部6a,6b的上面和矽氮化膜4的上面幾乎在同一平面。
接著，如第7圖所示，各元件分離部6a,6b的表面可藉由氟酸之類的物質來進行蝕刻，使元件分離部6a,6b具有既定分離高度h1,h2。在此，在前製程中，元件分離部6a,6b的表面幾乎一樣高，所以，在進行溼蝕刻之後，元件分離部6a的分離高度h1和元件分離部6b的分離高度h2幾乎相同。換言之，元件分離部6a的上面和元件分離部6b的上面為同一平面。接著，藉由蝕刻去除矽氮化膜4、多晶矽膜3及襯墊氧化膜2，露出矽基板1。藉此，形成在矽基板1的表面上方突出的複數個元件分離部6a,6b。
接著，如第8圖所示，藉由熱氧化處理在矽基板1的表面形成閘極絕緣膜7。然後，以覆蓋閘極絕緣膜7及複數個元件分離部6a,6b的方式，藉由CVD之類的技術形成多晶矽膜8。在此，若藉由CVD技術在元件分離部上形成薄膜，元件分離部的分離高度越高，元件分離部附近的薄膜越厚。在本實施型態中，元件分離部6a的分離高度h1和元件分離部6b的分離高度h2幾乎相同，所以，元件分離部6a附近的多晶矽膜8的厚度a1和元件分離部6b附近的多晶矽膜8的厚度b1幾乎相同。
接著，如第1圖所示，藉由將多晶矽膜8蝕刻成既定的圖樣，形成各個電晶體9a~9g的閘極電極。如前所述，元件分離部6a附近的多晶矽膜8的厚度a1和元件分離部6b附近的多晶矽膜8的厚度b1幾乎相同，所以，當進行蝕刻時，不會穿過周圍電路區域的閘極絕緣膜7來進行蝕刻，也不會在記憶體單元區域上留下多晶矽膜8。之後，以覆蓋閘極電極8的方式來形成層間絕緣膜9。藉由以上的製程，完成本實施型態之半導體裝置。
本實施型態之半導體裝置為具有記憶體單元區域和周圍電路區域的半導體裝置，包括矽基板1和由在矽基板1之表面形成的第二矽氧化膜6所組成的元件分離部6a,6b。記憶體單元區域中的元件分離部6a的深度d1比周圍電路區域中的元件分離部6b的深度d2小，記憶體單元區域中的元件分離部6a的分離高度h1和周圍電路區域中的元件分離部6b的分離高度h2幾乎相同。換言之，元件分離部6a的上面和元件分離部6b的上面幾乎是同一平面。
本實施型態之半導體裝置之製造方法為具有記憶體單元區域和周圍電路區域之半導體裝置的製造方法，包括以下的製程。在矽基板1上形成矽氧化膜5。在記憶體單元區域及周圍電路區域中的矽氧化膜5及矽基板1上形成溝槽15a,15b。在記憶體單元區域所形成的溝槽15a內及記憶體單元區域中的矽氧化膜5上形成光阻層20b。藉由將光阻層20b及矽氧化膜5作為光罩來進行蝕刻，在周圍電路區域中的溝槽15b內形成溝槽15c。去除光阻層20b。以埋入溝槽15a,15c的方式在矽氧化膜5a,5b上形成第二矽氧化膜6。去除矽基板1上的矽氧化膜5a,5b及第二矽氧化膜6，在各溝槽15a,15c內形成元件分離部6a,6b。
根據本實施型態之半導體裝置及其製造方法，記憶體單元區域中的元件分離部6a的分離高度h1和周圍電路區域中的元件分離部6b的分離高度h2幾乎相同。具體地說，若元件分離部6a的深度d1為100nm以上，200nm以下，元件分離部6b的深度d2在200nm以上，400nm以下，元件分離部6a的分離高度h1和元件分離部6b的分離高度h2的差可在20nm以下。再者，若使用假圖樣或將半導體裝置的平面電路設計圖設計為適當圖樣，元件分離部6a的分離高度h1和元件分離部6b的分離高度h2的差可在5nm以下。藉此，可使在元件分離部6a,6b上所形成的多晶矽膜8的厚度均勻。因此，可提高對多晶矽膜8進行蝕刻時的邊限。結果，提高了半導體裝置的信賴度。
在本實施型態之半導體裝置之製造方法中，當形成溝槽15c時，不是將矽氮化膜4作為光罩，而是將矽氧化膜5b作為光罩。矽氧化膜5a,5b的研磨速度和第二矽氧化膜6的研磨速度幾乎相等，所以，即使在矽氧化膜5a,5b上產生段差，亦可完全去除矽氮化膜4上的矽氧化膜5a,5a及多餘的第二矽氧化膜6。另外，矽氮化膜4的厚度均勻，所以，可使記憶體單元區域中的元件分離部6a的分離高度h1和周圍電路區域中的元件分離部6b的分離高度h2幾乎相同。藉此，可提高半導體裝置的信賴度。
在此，使用第9至第11圖說明不在矽氮化膜4上形成矽氧化膜5時之過去情況所產生的問題。
如第9圖所示，在不形成矽氧化膜5的情況下，將光阻層20b及矽氮化膜204b作為光罩，對矽基板1進行異向性蝕刻。此時，亦對周圍電路區域中的矽氮化膜204b進行一些蝕刻，矽氮化膜204b的厚度t4比記憶體單元區域中的矽氮化膜204a的厚度t3小。換言之，記憶體單元區域和周圍電路區域的邊界產生段差部分。具體地說，若元件分離部206a的深度d3為100nm以上，200nm以下，元件分離部206b的深度d4為200~400nm，會在矽氮化膜204a的厚度t3和矽氮化膜204b的厚度t4之間產生30nm~80nm的差。
如第10圖所示，當在記憶體單元區域和周圍電路區域的邊界產生段差部分，存在於段差部分的第二矽氧化膜6不藉由CMP技術來去除，作為多餘的第二矽氧化膜206而被留下來。另外，周圍電路區域的元件分離部206b的表面比記憶體單元區域的元件分離部206a的表面低。
參照第11圖，當在段差部分留下多餘的第二矽氧化膜206時，第二矽氧化膜206成為光罩，無法去除下層的矽氮化膜4和多晶矽膜3等，留下多餘的矽氮化膜204及多晶矽膜203。結果，產生異物、短路、形狀不良等元件不良情況，引起了半導體裝置之信賴度下降的問題。
另外，當元件分離部206b的表面比元件分離部206a的表面低時，元件分離部206b的分離高度h4比元件分離部206a的分離高度h3低。具體地說，若元件分離部206a的深度d3為100nm以上，200nm以下，元件分離部206b的深度d4為200~400nm，會在元件分離部206a的分離高度h3和元件分離部206b的分離高度h4之間產生30nm~30nm的差。另外，若重新形成周圍電路區域的閘極氧化膜，這個差會進一步擴大。
在元件分離部206b的分離高度h4比元件分離部206a的分離高度h3低的狀態下，當形成多晶矽膜8時，元件分離部206b附近的多晶矽膜8的厚度b2會比元件分離部206a附近的多晶矽膜8的厚度a2小。因此，無法對多晶矽膜8進行均勻的蝕刻，如第12圖所示，在記憶體單元區域的元件分離部206a的先端留下多晶矽膜208。結果，引起半導體裝置的信賴度下降的問題。另外，為了避免此問題，若將記憶體單元區域的元件分離部206a的高度h3較低，周圍電路區域的元件分離部206b會比基板面低。結果，閘極電極因包圍活性區域端而產生逆窄通道效應，閾值電壓下降。因此，產生電晶體的漏電流等問題。
根據本實施型態之半導體裝置之製造方法，可防止此問題，形成適當高度的元件分離部，所以，可提高半導體裝置的信賴度及性能。
根據本實施型態之半導體裝置，從平面上來看，記憶體單元區域中的元件分離部6a的溝槽寬度比周圍電路區域中的元件分離部6a的溝槽寬度小，所以，為了使元件細微化，若使記憶體單元區域的元件分離部6a的溝槽寬度變小，可減少構成元件分離部6a之絕緣膜的埋入不良情況。
在本實施型態之半導體裝置之製造方法中，在矽基板1上形成矽氮化膜4之後，形成矽氧化膜5。藉此，當去除矽氧化膜5時，可阻絕對平坦的矽氮化膜4進行蝕刻。另外，可在矽氮化膜4上規定元件分離部6a,6b的各個分離高度h1,h2。
此外，在本實施型態中，同時形成記憶體單元區域和周圍電路區域的閘極絕緣膜，但在形成和周圍電路區域之膜厚不同的閘極絕緣膜時，會一次去除閘極絕緣膜並重新形成薄膜，所以，有時閘極絕緣膜的去除部份(10~30nm以下)會變得稍微比分離高度低。但是，即使在電容元件等周圍電路區域中，藉由使用和記憶體單元的閘極絕緣膜同時形成的絕緣膜，可變得和元件分離部的高度幾乎相同。
另外，本實施型態之元件分離部的高度宜為0~60nm，20~40nm則更好。
(第2實施型態)
參照第13圖，有關本實施型態之半導體裝置，記憶體單元區域和周圍電路區域的邊界在元件分離部6c上。元件分離部6c具有記憶體單元區域中深度d1的部分和周圍電路區域中深度d2的部分，深度d1的部分和深度d2的部分的邊界成為段差。
參照第14圖，在本實施型態中，當形成光阻層20b時，在記憶體單元區域和周圍電路區域的邊界所形成的溝槽15b內的一部分，亦形成光阻層20b。此光阻層20b作為光罩，進行異向性蝕刻。結果，在記憶體單元區域和周為電路區域的邊界上所形成的溝槽15b中，形成光阻層20b的部分的深度維持為深度d1，在不形成光阻層20b的部分，形成深度d2的溝槽15c。藉由在第二矽氧化膜6埋入如此形成之溝槽15b及溝槽15c，得到第13圖所示之半導體裝置。
此外，除此之外的半導體裝置及其製造方法幾乎和第1至第8圖所示之第1實施型態之半導體裝置及其製造方法相同，所以，在同一元件上附加同一符號，並省略其說明。
有關本實施型態之半導體裝置，記憶體單元區域和周圍電路區域的邊界在元件分離部6c上。
在本實施型態之半導體裝置之製造方法中，當形成光阻層20b時，在溝槽15b的一部分形成光阻層20b。
使用本實施型態之半導體裝置及其製造方法，也可得到和第1實施型態相同的效果。另外，在第1實施型態的半導體裝置中，記憶體單元區域和周圍電路區域的邊界的活性區域作為假圖樣，但在本實施型態中，不需要此假圖樣或者可將之變小，所以，可進一步減少元件面積。
此外，在第1及第2實施型態中，已揭示了形成深度d1的元件分離部6a和深度d2的元件分離部6b這兩種深度的元件分離部的情況，但本發明不限於此種情況，亦可形成複數種深度的元件分離部。所以，可行成三種或四種深度的元件分離部。
(第3實施型態)
在本實施型態中，說明包括記憶體單元的半導體裝置(快閃記憶體)之一例。
首先，使用第15至第21圖，說明本實施型態之半導體裝置之構造。
請特別參照第16及第17圖，在矽基板101的表面上，形成既定的P型井區107和埋入N型井區106。然後，矽基板101的表面藉由元件分離部105區分成記憶體單元區域和周圍電路區域，從平面上來看，記憶體單元區域和周圍電路區域的邊界在元件分離部105內。
元件分離部105具有記憶體單元區域中深度d1的部分105a和周圍電路區域中深度d2的部分105b，深度d1的部分105a和深度d2的部分105b的邊界形成段差。另外，記憶體單元區域中的元件分離部105a的分離高度h101(第18圖)和周圍電路區域中的元件分離部105b的分離高度h102(第21)幾乎相同。
在記憶體單元區域中由元件分離部105a所規定的元件形成區域S1上，形成記憶體單元電晶體的閘極構造132,133(第一閘極構造)。在記憶體單元電晶體的閘極構造132,133中，於矽基板101上設置矽氧化膜102(第一閘極絕緣膜)，形成由多晶矽膜108(第一導電膜)所組成的浮動閘極電極(下部電極)。
在此浮動閘極電極上，設置ONO膜109(絕緣膜)，形成由多晶矽膜111及矽化鎢膜112(第二導電膜)所組成的控制閘極電極(上部電極)。在矽化鎢膜112上，形成矽氧化膜113。此外，ONO膜109為於矽氧化膜上設置矽氮化膜來形成矽氧化膜的積層膜。另外，在矽基板101的表面上，形成作為記憶體單元電晶體的汲極區域的低濃度雜質區域114a、高濃度雜質區域114b和源極區域115。
另一方面，在周圍電路區域中由元件分離部105b所規定的元件形成區域S2上，形成周圍電路用電晶體的閘極構造134,135(第二閘極構造)。在電晶體的閘極構造134,135中，於矽基板101上設置矽氧化膜110(第二閘極絕緣膜)，形成由多晶矽膜111及矽化鎢膜112所組成的閘極電極。另外，在矽基板101的表面上，形成開電晶體的源極/汲端區域116,117。
然後，在元件分離部105上，形成和元件分離部105的先端具有既定的位置關係的假閘極構造131(第三閘極構造)。假閘極構造131跨過記憶體單元區域和周圍電路區域而形成。在假閘極構造中，在記憶體單元區域的矽基板101上，形成多晶矽膜108，覆蓋多晶矽膜108的上部及側部而形成ONO膜109。另外，覆蓋ONO膜109而形成多晶矽膜111及矽化鎢膜112。多晶矽膜111及矽化鎢膜112跨過記憶體單元區域和周圍電路區域而形成。自矽化鎢膜112上，形成矽氧化膜113。
在記憶體單元電晶體的閘極構造132,133、電晶體的閘極構造134,135及假閘極構造131這些各個構造的側面上，形成側壁氧化膜118。另外，覆蓋記憶體單元電晶體的閘極構造132,133、電晶體的閘極構造134,135及假閘極構造131，在矽基板101上形成層間絕緣膜119。
此外，如第17圖所示，在層間絕緣膜119上，形成記憶體單元區域的低濃度雜質區域114a、高濃度雜質區域114b和與和部配線(未圖示)作電性連接的接點150、周圍電路區域的源極/汲極區域116,117、與上部配線(未圖示)作電性連接的接點151。
在本實施型態之半導體裝置中，尤其如第15圖所示，記憶體單元區域的元件分離部105a的溝槽寬度W1比周圍電路區域的元件分離部105b的溝槽寬度W2小。
另外，尤其如第16及第17圖所示，與假閘極構造131各先端之位置對應的元件分離部105的各先端的位置一致，形成假閘極構造131及元件分離部105。
再者，記憶體單元中的多晶矽膜108的膜厚和假閘極構造131的多晶矽膜108的膜厚幾乎相同，記憶體單元區域、周圍電路區域和假閘極構造131中的多晶矽膜111及矽化鎢膜112的膜厚和周圍電路區域中的多晶矽膜111及矽化鎢膜112的膜厚幾乎相同，矽氧化膜102的膜厚和矽氧化膜110的膜厚不同。
接著，使用第22圖至第28圖說明本實施型態之半導體裝置之製造方法。此外，第22圖至第28圖為與第17圖對應的剖面圖。
首先，如第22圖所示，使用和第1及第2實施型態相同的方法，在矽基板101表面中的既定區域形成元件分離部105。有關元件分離部105的詳細形成方法不再贅述。
然後，在矽基板101的主要表面藉由熱氧化法等技術來形成犧牲氧化膜102。接著，隔著犧牲氧化膜102，在矽基板101的表面中的既定區域佈植雜質離子，藉由施以熱處理，形成P型井區107及埋入的N型井區106。之後，去除犧牲氧化膜102，在矽基板101的表面施以氧化處理，藉此，重新形成矽氧化膜102。
接著，在矽氧化膜102上，藉由CVD等技術形成多晶矽膜108。之後，在記憶體單元的活性區域上殘留，對多晶矽膜108進行蝕刻來去除之後(未圖示)，藉由在多晶矽膜108上施以氧化處理，在多晶矽膜108的表面形成矽氧化膜。然後，在矽氧化膜上設置矽氮化膜，以形成矽氧化膜，藉此，形成ONO膜109。
接著，如第23圖所示，在記憶體單元區域中的ONO膜109上，形成光阻圖樣104c。然後，將光阻圖樣104c作為光罩，對ONO膜109及多晶矽膜108施以異向性蝕刻。藉此，僅在記憶體單元區域上形成ONO膜109及多晶矽膜100。再者，去除露出的矽氧化膜102。藉此，在周圍電路區域中，露出矽基板101的表面，僅在記憶體單元區域上，形成閘極絕緣膜102。之後，去除光阻圖樣104c。
接著，如第24圖所示，藉由在矽基板101的表面施以氧化處理，在周圍電路區域中的矽基板101的表面上形成矽氧化膜110。接著，跨過記憶體單元區域及周圍電路區域，在ONO膜109及矽氧化膜110上使用CVD等技術形成多晶矽膜111。然後，在多晶矽膜111上形成矽化鎢膜112，在矽化鎢膜112上形成矽氧化膜113。
接著，如第25圖所示，在矽氧化膜113上形成光阻圖樣(未圖示)，將此光阻圖樣作為光罩，對矽氧化膜113施以異向性蝕刻，藉此，在矽氧化膜113上製作圖樣。之後，去除此光阻圖樣。接著，將製作圖樣之後的矽氧化膜113作為光罩，對矽化鎢膜112及多晶矽膜111施以異向性蝕刻。
藉由此異向性蝕刻，在記憶體單元區域中的ONO膜109上，形成由多晶矽膜111及矽化鎢膜112所組成的控制閘極電極。另外，在周圍電路區域中的矽氧化膜110上，形成由多晶矽膜111及矽化鎢膜112所組成的閘極電極。再者，形成用來在記憶體單元區域和周圍電路區域的邊界上構成假閘極構造131的多晶矽膜111及矽化鎢膜112。之後，藉由施以既定的離子佈植處理，在周圍區域形成低濃度的N型源極/汲極區域116(參照第26圖)。
接著，如第26圖所示，形成光阻圖樣104d。將該光阻圖樣104d及製作圖樣後的矽氧化膜113作為光罩，對ONO膜109及多晶矽膜108施以異向性蝕刻。
藉由此異向性蝕刻，在記憶體單元區域中的矽氧化膜102上，形成由多晶矽膜108所組成的浮動閘極電極。另外，在和周圍電路區域的邊界附近的記憶體單元區域上，形成用來構成假閘極構造131的ONO膜109及多晶矽膜108。之後，藉由施以既定的離子佈植處理，在記憶體單元區域內的元件形成區域中形成作為汲極區域的低濃度雜質區域114a。之後，去除光阻圖樣104d。
接著，如第27圖所示，形成光阻圖樣104e。然後，將光阻圖樣104e作為光罩，對露出的矽基板101施以蝕刻。接著，藉由在矽基板101的表面施以既定的離子佈植處理，在記憶體單元區域中，形成源極區域115。之後，去除光阻圖樣104e。
藉此，在記憶體單元區域中，形成記憶體單元電晶體的閘極構造132,133，在周圍電路區域中，形成周圍電路用的電晶體的閘極構造134,135。另外，跨過記憶體單元區域和周圍電路區域，在元件分離部105上形成假閘極構造131。
接著，如第28圖所示，覆蓋記憶體單元區域電晶體的閘極構造132,133、電晶體的閘極構造134,135及假閘極構造131，形成TEOS膜(未圖示)。藉由對該TEOS膜施以乾蝕刻處理，形成各個側壁氧化膜118。接著，形成光阻圖樣104f。然後，將光阻圖樣104f及側壁氧化膜118作為光罩，對矽基板101的表面施以既定的離子佈植處理。藉此，在周圍電路區域中，形成高濃度的N型源極/汲極區域117。之後，去除光阻圖樣104f。再者，將側壁氧化膜118作為光罩，在記憶體單元區域中，對矽基板101的表面施以既定的離子佈植處理。藉此，在記憶體單元區域中形成高濃度雜質區域114b(第17圖)。
接著，參照第17圖，覆蓋記憶體單元電晶體的閘極構造132,133、電晶體的閘極構造134,135及假閘極構造131，形成含有TEOS膜及BPTEOS(Boro Phospho Tetra Ethyl Ortho Silicate glass)膜的層間絕緣膜119。之後，形成連接至記憶體單元區域的低濃度雜質區域114a及高濃度雜質區域114b的接點150及連接至周圍電路區域的源極/汲極區域116,117的接點151，完成第17圖所示之半導體裝置。
根據本實施型態之半導體裝置及其製造方法，除了在第1及第2實施型態中所敘述的效果之外，還可得到以下的效果。
亦即，如第25圖所示，在記憶體單元區域和周圍電路區域的邊界上，設有假閘極構造131，假閘極構造131的記憶體單元區域為用來構成浮動閘極電極的多晶矽膜118和用來構成控制閘極電極的多晶矽膜111及矽化鎢膜112的積層構造。覆蓋多晶矽膜108的先端，形成多晶矽膜111及矽化鎢膜112。
藉由此種構造，就不需要對覆蓋浮動閘極電極(多晶矽膜108)的先端而形成的控制閘極電極部分進行蝕刻。換言之，不需要蝕刻第25圖a3所示之較厚的膜厚的部分。於是，當對用來構成記憶體單元區域的控制閘極電極及周為電路區域的閘極電極的多晶矽膜111及矽化鎢膜112進行蝕刻時，可防止多晶矽膜111及矽化鎢膜112在浮動閘極電極的先端成為殘留物。
另外，如第26圖所示，即使以光阻圖樣104d只覆蓋周圍電路區域的情況下，藉由將記憶體單元區域和周圍電路區域的邊界配置於假裝閘極構造131上，可防止矽基板101、元件分離部105等因不需要的過度蝕刻而產生形狀異常。
再者，元件分離部105a的淺溝槽和元件分離部105b的深溝槽的邊界恐因溝槽底部段差所引起的結晶缺陷而導致電流的漏電等元件不良情況，所以，不適合形成元件。因此，藉由將重疊淺溝槽和深溝槽的邊界重疊至假閘極構造131上來配置，可重疊不適合形成元件的區域，將元件細微化。
另外，如第1實施型態所示，亦可在假活性區域(在第1圖中為不形成電晶體9a~9g的活性區域)上，配置記憶體單元區域、周圍電路區域和邊界，在本實施型態中，藉由在元件分離部105上配置記憶體單元區域、周圍電路區域和邊界，如第23圖所示，使浮動閘極電極(多晶矽膜108)的先端位於元件分離部105上。藉此，當對浮動閘極進行蝕刻時，可防止因過度蝕刻在矽基板101上所導致的刮痕。換言之，若將邊界和假活性區域重疊，可防止在矽基板101上產生刮痕，所以，必須離開邊界和浮動閘極電極的先端來配置，所以擴大了元件面積。於是，為了使元件細微化，宜將邊界配置在元件分離部上。
另外，記憶體單元電晶體的閘極構造133,132透過閘極絕緣膜102和矽基板101相對。因此，閘極電極所具有的應力容易加入記憶體單元區域等，容易在記憶體單元區域等中產生結晶缺陷。
因此，在本實施型態中，假閘極構造131的記憶體單元區域的先端設置於從與元件分離部105a對應之先端到記憶體單元區域(記憶體單元區域內的元件形成區域上)的範圍內，周圍電路區域的先端設置於從與元件分離部105a對應之先端到記憶體單元區域(元件分離部105上)的範圍內。
特別是，藉由以上述方式來形成假閘極構造131，位於元件分離部105附近的矽基板101的部分所產生的結晶缺陷可相較於習知的半導體裝置大幅減少。
此外，在本實施型態中，假閘極構造131的先端在任一記憶體單元上錯開，亦可在周圍電路區域中錯開，無論是假閘極構造的先端還是元件分離區域的先端錯開，都可得到相同的效果。
另外，在本實施型態中，記憶體單元區域的元件分離深度比周圍電路區域的深度淺，所以，除了難以引起元件分離部的埋入不良情況以外，如第20圖所示，可淺淺地形成去除元件分離部而形成的源極區域115，所以，可避免因佈植離子時的遮蔽效應而導致無法進行所要的佈植之類的不良情況，並降低源極區域115的電阻。
在此，和第1實施型態相同，使用第29圖至第32圖詳細說明過去不在矽氮化膜上形成矽氧化膜的情況下所產生的問題。
在過去的方法中，記憶體單元區域的元件分離部的高度和周圍電路區域的元件分離部的溝度相差很大。因此，將周圍電路區域的元件分離部的高度設定得不比矽基板低，如第29圖及第30圖所示，如此，記憶體單元區域的元件分離部305a的高度變得非常高。若元件分離部305a的高度非常高，當形成側壁氧化膜118時，亦會從矽基板101突出的元件分離部305a的側面上，形成側必氧化膜301。結果，因側壁氧化膜310的存在而導致接點150和矽基板101接觸的面積變小，引起接點150和矽基板101的接觸電阻變高的問題。在本實施型態之半導體裝置中，記憶體單元區域的元件分離部的高度和周圍電路區域的元件分離部的高度幾乎相同，所以，不會引起上述的問題。因此，可提高半導體裝置的信賴度及性能。
另外，在周圍電路區域形成高速邏輯電路等的情況下，有時會將基板面矽化。在此情況下，如第31圖所示，將側壁氧化膜301作為光罩，在低濃度雜質區域114a內形成高濃度雜質區域114b後，藉由洗淨處理等僅使在側壁氧化膜301後退的區域中的矽基板面矽化，形成矽化層30。此時，藉由使矽化層30和低濃度雜質區域114a接觸，引起了漏電的問題。在本實施型態中，如第32圖所示，不在元件分離部105的側面形成側壁氧化膜，所以，即使形成矽化層30，也不會引起上述的問題。
已在前面詳細地敘述並藉由圖面說明本發明，明顯可知，以上的說明僅作為圖面和範例，但本發明不限此範圍內，本發明之發明精神和範圍根據本發明之申請專利範圍。
1,101．．．矽基板
2．．．襯墊氧化膜
5,5a,5b．．．矽氧化膜
6,206．．．第二矽氧化膜
7．．．閘極絕緣膜
8．．．閘極電極
9．．．層間絕緣膜
9a~9g．．．電晶體
15a,15b,15c．．．溝槽
17a,17b．．．側壁部
20a,20b．．．光阻層
30．．．矽化層
106．．．N型井區
107．．．P型井區
109．．．ONO膜
110．．．第二閘極絕緣膜
111．．．多晶矽膜
112．．．矽化鎢膜
113．．．矽氧化膜
114a．．．低濃度雜質區域
115．．．源極區域
114b．．．高濃度雜質區域
119．．．層間絕緣膜
118,301．．．側壁氧化膜
131．．．假閘極構造
132,133．．．第一閘極構造
150,151．．．接點
134,135．．．第二閘極構造
116,117．．．源極/汲極區域
108．．．第一導電膜(多晶矽膜)
3,8,32,203,208．．．多晶矽膜
4,204,204a,204b．．．矽氮化膜
102．．．第一閘極絕緣膜、矽氧化膜
104c,104d,104e,104f．．．光阻圖樣
6a,6b,6c,105,105a,105b,206a,206b,305a．．．元件分離部
第1圖為顯示本發明第1實施型態中半導體裝置之構造的剖面圖。
第2至第8圖為依照製程順序顯示本發明第1實施型態中半導體裝置之製造方法的剖面圖。
第9至第11圖為依照製程順序顯示不在矽氮化膜上形成矽氧化膜時之半導體裝置之製造方法的剖面圖。
第12圖為顯示在記憶體單元區域之元件分離部之先端留下多晶矽的狀態的立體圖。
第13圖為顯示本發明第2實施型態中半導體裝置之構造的剖面圖。
第14圖為顯示本發明第2實施型態中半導體裝置之製程的剖面圖。
第15圖為顯示本發明第3實施型態中快閃記憶體之記憶體單元區域和周圍電路區域之邊界附近之構造的平面圖。
第16圖為沿第15圖之XVI－XVI線剖面之剖面圖。
第17圖為沿第15圖之XVII－XVII線剖面之剖面圖。
第18圖為沿第15圖之XVIII－XVIII線剖面之剖面圖。
第19圖為沿第15圖之XIX－XIX線剖面之剖面圖。
第20圖為沿第15圖之XX－XX線剖面之剖面圖。
第21圖為沿第15圖之XXI－XXI線剖面之剖面圖。
第22至第28圖為依照製程順序顯示本發明第3實施型態中半導體裝置之製造方法的剖面圖。
第29圖為顯示不在矽氮化膜上形成矽氧化膜時之半導體裝置的剖面圖。
第30圖為顯示不在矽氮化膜上形成矽氧化膜時之半導體裝置的立體圖。
第31圖為顯示於不在矽氮化膜上形成矽氧化膜時之半導體裝置上形成矽化物層的狀態的放大剖面圖。
第32圖為在本發明第3實施型態中之半導體裝置上形成矽化物層之狀態的放大剖面圖。
1．．．矽基板
6a,6b．．．元件分離部
7．．．閘極絕緣膜
8．．．閘極電極
9．．．層間絕緣膜
9a~9g．．．電晶體

Claims (3)

  1. 一種半導體裝置之製造方法，其為具有第一區域和第二區域之半導體裝置之製造方法，其特徵在於包括：在矽基板上形成第一矽絕緣膜的製程；在上述第一及上述第二區域中的上述第一矽絕緣膜及上述矽基板上形成第一溝槽的製程；在形成於上述第一區域之上述第一溝槽內及上述第一區域中的上述第一矽絕緣膜上形成光罩層的製程；將上述光罩層及上述第一矽絕緣膜作為光罩並藉由蝕刻上述矽基板以在上述第二區域中的上述第一溝槽內形成第二溝槽的製程；去除上述光罩層的製程；以埋入上述第一及第二溝槽的方式在上述第一矽絕緣膜上形成第二矽絕緣膜的製程；去除上述矽基板上的上述第一及上述第二矽絕緣膜並在上述第一及上述第二溝槽內形成元件分離部的製程；在上述第一區域中的上述矽基板上形成第一閘極絕緣膜的製程；在上述第一閘極絕緣膜上形成第一導電膜的製程；在上述第一導電膜上形成絕緣膜的製程；在上述第二區域中的上述矽基板上形成第二閘極絕緣膜的製程；在上述絕緣膜及上述第二閘極絕緣膜上形成第二導電膜的製程； 藉由至少留下存在於上述第一區域和上述第二區域之邊界的上述第二導電膜來蝕刻上述第二導電膜以在上述第一區域中的上述絕緣膜上形成上部電極，並且，在上述第二區域中的上述第二閘極絕緣膜上形成閘極電極，在上述第一區域和第二區域的邊界形成閘極構造的上述第二導電膜形成製程；及藉由蝕刻上述絕緣膜及上述第一導電膜在上述第一閘極絕緣膜上形成下部電極，並且，在上述邊界附近的上述第一區域上形成用來構成閘極構造的上述絕緣膜及上述第一導電膜的製程。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，包含形成上述光罩層的製程和在上述第一溝槽內的一部分形成上述光罩層的製程。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中，進一步包括在形成上述第一矽絕緣膜的製程之前，在上述矽基板上形成矽氮化膜的製程。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006318985A (ja) * 2005-05-10 2006-11-24 Sharp Corp 半導体記憶装置
KR100717280B1 (ko) * 2005-08-22 2007-05-15 삼성전자주식회사 반도체 기억 장치의 셀 어레이 및 그 형성 방법
US7531409B2 (en) * 2005-11-01 2009-05-12 Samsung Electronics Co., Ltd. Fabrication method and structure for providing a recessed channel in a nonvolatile memory device
EP1863089A1 (en) * 2006-05-31 2007-12-05 STMicroelectronics S.r.l. Non-active electrically structures of integrated electronic circuit
JP2007335594A (ja) * 2006-06-14 2007-12-27 Renesas Technology Corp 半導体装置およびその製造方法
EP2648220B1 (en) * 2006-06-30 2017-11-08 Fujitsu Semiconductor Limited Floating gate memory device with trench isolation and method for manufacturing thereof
JP5190189B2 (ja) * 2006-08-09 2013-04-24 パナソニック株式会社 半導体装置及びその製造方法
KR100875056B1 (ko) * 2006-09-29 2008-12-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100827666B1 (ko) * 2007-05-08 2008-05-07 삼성전자주식회사 반도체 장치들 및 그의 형성방법들
JP5242118B2 (ja) 2007-10-10 2013-07-24 株式会社東芝 半導体記憶装置
JP2009135334A (ja) * 2007-11-30 2009-06-18 Toshiba Corp 半導体記憶装置およびその製造方法
KR100944591B1 (ko) * 2007-12-03 2010-02-25 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR101396124B1 (ko) * 2007-12-21 2014-05-19 삼성전자주식회사 트렌치 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR101353346B1 (ko) * 2008-01-21 2014-02-17 삼성전자주식회사 주변 회로 영역의 불순물 영역들에 대한 열적 부담을완화시키는 반도체 소자의 제조 방법
JP2010056391A (ja) 2008-08-29 2010-03-11 Toshiba Corp 半導体装置およびその製造方法
JP2011044503A (ja) 2009-08-19 2011-03-03 Sharp Corp 半導体装置の製造方法、及び、半導体装置
JP5052580B2 (ja) * 2009-09-30 2012-10-17 株式会社東芝 半導体装置及びその製造方法
US8610240B2 (en) * 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
KR20110117326A (ko) * 2010-04-21 2011-10-27 매그나칩 반도체 유한회사 반도체 장치 및 그 제조방법
JP2012199313A (ja) * 2011-03-18 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
US8643101B2 (en) 2011-04-20 2014-02-04 United Microelectronics Corp. High voltage metal oxide semiconductor device having a multi-segment isolation structure
US8581338B2 (en) 2011-05-12 2013-11-12 United Microelectronics Corp. Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof
US8501603B2 (en) 2011-06-15 2013-08-06 United Microelectronics Corp. Method for fabricating high voltage transistor
US8592905B2 (en) 2011-06-26 2013-11-26 United Microelectronics Corp. High-voltage semiconductor device
FR2978611B1 (fr) 2011-07-27 2013-08-16 Commissariat Energie Atomique Procede ameliore de realisation de tranchees d'isolation dans un substrat semi-conducteur sur isolant
US20130043513A1 (en) 2011-08-19 2013-02-21 United Microelectronics Corporation Shallow trench isolation structure and fabricating method thereof
US8729599B2 (en) 2011-08-22 2014-05-20 United Microelectronics Corp. Semiconductor device
US8921937B2 (en) 2011-08-24 2014-12-30 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and method of fabricating the same
JP5977002B2 (ja) * 2011-08-25 2016-08-24 東京エレクトロン株式会社 トレンチの埋め込み方法および半導体集積回路装置の製造方法
JP5779068B2 (ja) * 2011-10-03 2015-09-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8461016B2 (en) * 2011-10-07 2013-06-11 Micron Technology, Inc. Integrated circuit devices and methods of forming memory array and peripheral circuitry isolation
US8742498B2 (en) 2011-11-03 2014-06-03 United Microelectronics Corp. High voltage semiconductor device and fabricating method thereof
US8482063B2 (en) 2011-11-18 2013-07-09 United Microelectronics Corporation High voltage semiconductor device
US8587058B2 (en) 2012-01-02 2013-11-19 United Microelectronics Corp. Lateral diffused metal-oxide-semiconductor device
US8492835B1 (en) 2012-01-20 2013-07-23 United Microelectronics Corporation High voltage MOSFET device
US9093296B2 (en) 2012-02-09 2015-07-28 United Microelectronics Corp. LDMOS transistor having trench structures extending to a buried layer
TWI523196B (zh) 2012-02-24 2016-02-21 聯華電子股份有限公司 高壓金氧半導體電晶體元件及其佈局圖案
US8890144B2 (en) 2012-03-08 2014-11-18 United Microelectronics Corp. High voltage semiconductor device
US9236471B2 (en) 2012-04-24 2016-01-12 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
FR2991502B1 (fr) 2012-05-29 2014-07-11 Commissariat Energie Atomique Procede de fabrication d'un circuit integre ayant des tranchees d'isolation avec des profondeurs distinctes
US9159791B2 (en) 2012-06-06 2015-10-13 United Microelectronics Corp. Semiconductor device comprising a conductive region
US8836067B2 (en) 2012-06-18 2014-09-16 United Microelectronics Corp. Transistor device and manufacturing method thereof
US8674441B2 (en) 2012-07-09 2014-03-18 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8643104B1 (en) 2012-08-14 2014-02-04 United Microelectronics Corp. Lateral diffusion metal oxide semiconductor transistor structure
US8729631B2 (en) 2012-08-28 2014-05-20 United Microelectronics Corp. MOS transistor
US9196717B2 (en) 2012-09-28 2015-11-24 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8829611B2 (en) 2012-09-28 2014-09-09 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8704304B1 (en) 2012-10-05 2014-04-22 United Microelectronics Corp. Semiconductor structure
US20140110777A1 (en) 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
US9224857B2 (en) 2012-11-12 2015-12-29 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US8703577B1 (en) * 2012-12-17 2014-04-22 United Microelectronics Corp. Method for fabrication deep trench isolation structure
JP2014187199A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
US9035425B2 (en) 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
US8896057B1 (en) 2013-05-14 2014-11-25 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US8786362B1 (en) 2013-06-04 2014-07-22 United Microelectronics Corporation Schottky diode having current leakage protection structure and current leakage protecting method of the same
US8941175B2 (en) 2013-06-17 2015-01-27 United Microelectronics Corp. Power array with staggered arrangement for improving on-resistance and safe operating area
US9136375B2 (en) 2013-11-21 2015-09-15 United Microelectronics Corp. Semiconductor structure
US9490360B2 (en) 2014-02-19 2016-11-08 United Microelectronics Corp. Semiconductor device and operating method thereof
JP6362373B2 (ja) * 2014-03-20 2018-07-25 キヤノン株式会社 光電変換装置の製造方法
US9536888B2 (en) * 2014-12-23 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method to prevent oxide damage and residue contamination for memory device
US9330956B1 (en) 2015-01-26 2016-05-03 United Microelectronics Corporation Method for manufacturing semiconductor device
US9390962B1 (en) 2015-03-05 2016-07-12 Globalfoundries Singapore Pte. Ltd. Methods for fabricating device substrates and integrated circuits
US9491160B2 (en) 2015-03-09 2016-11-08 Michigan Health Information Network-Mihin Method and apparatus for remote identity proofing service issuing trusted identities
US10467468B2 (en) 2015-03-09 2019-11-05 Michigan Health Information Network Shared Services System and method for identity proofing and knowledge based authentication
US20160372360A1 (en) * 2015-06-17 2016-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with junction leakage reduction
US9673207B2 (en) 2015-08-20 2017-06-06 Sandisk Technologies Llc Shallow trench isolation trenches and methods for NAND memory
US10056395B2 (en) * 2016-03-29 2018-08-21 Macronix International Co., Ltd. Method of improving localized wafer shape changes
US10497652B1 (en) * 2018-07-31 2019-12-03 Macronix International Co., Ltd. Semiconductor substrate and semiconductor device
CN116761427B (zh) * 2018-09-11 2025-01-10 长鑫存储技术有限公司 半导体器件及其制备方法
CN111508843B (zh) * 2019-01-31 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR20220143247A (ko) 2021-04-16 2022-10-25 삼성전자주식회사 에지 절연층을 갖는 반도체 소자
TW202312247A (zh) * 2021-09-10 2023-03-16 聯華電子股份有限公司 半導體結構及其形成方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3143993B2 (ja) 1991-10-28 2001-03-07 松下電器産業株式会社 半導体装置の製造方法
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
US20020070421A1 (en) * 1997-12-31 2002-06-13 Ashburn Stanton Petree Embedded gettering layer in shallow trench isolation structure
JP2000150634A (ja) * 1998-11-13 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3439387B2 (ja) 1999-07-27 2003-08-25 日本電気株式会社 半導体装置の製造方法
JP2001128038A (ja) 1999-10-27 2001-05-11 Canon Inc 撮像ユニットおよびこれを備えた装置、テレビ電話、携帯端末、コンピュータ、車載カメラ、監視カメラ、内視鏡
JP2002043411A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 半導体装置の製造方法
US6774429B2 (en) * 2000-08-10 2004-08-10 Matsushita Electric Industrial Co., Ltd. Hybrid semiconductor device with a poly-metal gate structure
JP3773425B2 (ja) * 2000-08-10 2006-05-10 松下電器産業株式会社 半導体記憶装置の製造方法
US6624022B1 (en) * 2000-08-29 2003-09-23 Micron Technology, Inc. Method of forming FLASH memory
JP4565767B2 (ja) * 2001-04-11 2010-10-20 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4537618B2 (ja) * 2001-06-07 2010-09-01 株式会社東芝 半導体装置及びその製造方法
KR100390918B1 (ko) * 2001-08-30 2003-07-12 주식회사 하이닉스반도체 반도체 메모리 소자의 제조방법
JP3597495B2 (ja) 2001-08-31 2004-12-08 株式会社ルネサステクノロジ 半導体集積回路装置
US6849518B2 (en) * 2002-05-07 2005-02-01 Intel Corporation Dual trench isolation using single critical lithographic patterning
JP4030839B2 (ja) * 2002-08-30 2008-01-09 スパンション エルエルシー メモリ集積回路装置の製造方法
JP2004128038A (ja) 2002-09-30 2004-04-22 Toshiba Corp 半導体装置の製造方法
US7179717B2 (en) * 2005-05-25 2007-02-20 Micron Technology, Inc. Methods of forming integrated circuit devices

Also Published As

Publication number Publication date
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