TW202508413A - 半導體裝置與其製作方法 - Google Patents

Abstract

一種半導體裝置，包含具有主動區域以及圍繞主動區域的周邊區域的基板、設置在基板的主動區域中的複數個閘極結構，以及設置在基板的周邊區域的熔絲元件。熔絲元件包含多晶矽部分具有底部尖端指向基板、設置於多晶矽部分與基板之間的介電膜，以及設置在多晶矽部分上的導電部分。一種半導體裝置的製作方法亦在此揭露。

Description

半導體裝置與其製作方法

本揭露是關於一種半導體裝置與其製作方法，更具體地說，本揭露是關於一種具有熔絲(fuse)的半導體裝置與其製作方法。

近幾十年來，隨著電子產品的不斷改進，對儲存能力的需求也在增加。為了增加儲存元件(例如DRAM元件)的儲存能力，更多的記憶體單元整合在記憶體元件中。隨著整合度的提高，記憶體元件的製造程序變得更加複雜，並且製程裕度(process window)變得相當狹窄。因此，整合度的增加可能導致多個記憶體單元之間漏電的可能性更高。

在積體電路中，熔絲元件針對各式不同的目的而為廣泛使用的功能，例如改善製造良率或客製化一通用積體電路(generic integrated circuit)。舉例來說，藉由以在相同晶片上之重複或冗餘電路取代在晶片上的缺陷電路，可大大地提昇製造良率。設計有多個熔絲並可選擇地熔斷的積體電路為可經濟地製造並適用於不同的客製化使用。

本揭露的一實施方式提供了一種半導體裝置，包含具有主動區域以及圍繞主動區域的周邊區域的基板、設置在基板的主動區域中的複數個閘極結構，以及設置在基板的周邊區域的熔絲元件。熔絲元件包含多晶矽部分具有底部尖端指向基板、設置於多晶矽部分與基板之間的介電膜，以及設置在多晶矽部分上的導電部分。

在一些實施例中，多晶矽部分的底部尖端具有一角度，角度為90度。

在一些實施例中，介電膜具有V形剖面。

在一些實施例中，多晶矽部分的底部尖端低於基板的上表面。

在一些實施例中，導電部分的阻值低於多晶矽部分的阻值。

在一些實施例中，多晶矽部分包含底部區塊以及頂部區塊，底部區塊嵌入於基板，頂部區塊突出於基板。

在一些實施例中，閘極結構包含虛設閘極結構以及主動閘極結構，虛設閘極結構設置於主動區域的邊緣。

在一些實施例中，半導體裝置更包含絕緣層，設置於閘極結構與基板之間，其中絕緣層具有在虛設閘極結構與基板之間的第一部分以及在主動閘極結構與基板之間的第二部分，第一部分的厚度大於第二部分的厚度。

在一些實施例中，半導體裝置更包含接觸件，設置在基板的周邊區域，其中接觸件包含設置在基板上的介電膜、設置在介電膜上的多晶矽部分，以及設置在多晶矽部分上的導電部分。

在一些實施例中，熔絲元件的多晶矽部分的剖面不同於接觸件的該多晶矽部分的剖面。

本揭露的另一實施方式提供了一種半導體裝置的製作方法，包含形成複數個閘極結構在基板的主動區域中；形成遮罩在該基板上，其中遮罩覆蓋主動區域且具有開口以露出基板的一部分；通過遮罩的開口蝕刻基板的該部分，以在基板的周邊區域形成凹陷，其中凹陷具有底角；以及在凹陷中形成熔絲元件。

在一些實施例中，蝕刻基板的該部分包含以氫氧化鈉溶液作為蝕刻劑。

在一些實施例中，蝕刻基板的該部分包含以氫氧化鉀溶液作為蝕刻劑。

在一些實施例中，凹陷的底角的角度為90度。

在一些實施例中，方法更包含在凹陷形成之後，移除遮罩；以及執行氧化製程，以形成氧化物層毯覆於凹陷以及在基板的周邊區域上。

在一些實施例中，方法更包含在氧化物層上形成多晶矽層；在多晶矽層上形成導電層；以及圖案化氧化物層、多晶矽層以及導電層，以形成熔絲元件，其中熔絲元件包含在基板上的介電膜、在介電膜上的多晶矽部分，以及在多晶矽部分上的導電部分。

在一些實施例中，在氧化物層上形成多晶矽層的步驟包含以多晶矽層填滿凹陷，使得熔絲元件的多晶矽部分具有底部尖端。

在一些實施例中，圖案化氧化物層、多晶矽層以及導電層包含形成接觸件在基板的周邊區域。

在一些實施例中，導電層的阻值低於多晶矽層的阻值。

在一些實施例中，熔絲元件的介電膜具有V形剖面。

根據本揭露的一些實施例，熔絲元件具有底部尖端，其有利於集中電場，以在施加外部電壓於熔絲元件上時，在底部尖端誘發尖端放電效應，進而降低用來熔斷(失能) 熔絲元件所需要的擊穿電壓。

以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之較佳實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。

當一個元件被稱為『在…上』時，它可泛指該元件直接在其他元件上，也可以是有其他元件存在於兩者之中。相反地，當一個元件被稱為『直接在』另一元件，它是不能有其他元件存在於兩者之中間。如本文所用，詞彙『與/或』包含了列出的關聯項目中的一個或多個的任何組合。

此外，相對詞彙，如『下』或『底部』與『上』或『頂部』，用來描述文中在附圖中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在附圖中所描述之外的不同方位是可以被理解的。例如，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下』側將被定向為位於其他元件之『上』側。例示性的詞彙『下』，根據附圖的特定方位可以包含『下』和『上』兩種方位。同樣地，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下方』或『之下』將被定向為位於其他元件上之『上方』。例示性的詞彙『下方』或『之下』，可以包含『上方』和『上方』兩種方位。

熔絲元件可以用來把在晶片上的缺陷電路取代為其他的在相同晶片上之複製或多餘電路，或者，熔絲元件可以被選擇性地熔斷以適用於客製化需求的應用。藉由雷射光束而斷開的熔絲元件可以表示為雷射熔絲元件，而藉由通過電流而斷開(disconnected)或熔斷(blowing)的熔絲元件可表示成電熔絲元件。電熔絲元件的擊穿電壓(breakdown voltage)會決定用來斷開或熔斷電熔絲元件所需要的電流。本揭露便是關於一種具有降低的擊穿電壓之電熔絲元件的半導體裝置與其製作方法。

參照第1圖至第8圖，其分別為本揭露之半導體裝置之製作方法的一些實施例於不同製作階段的示意圖。如第1圖所示，在步驟S10中，多個溝槽111、112、113形成在主動區域A1之中，其中主動區域A1為定義在基板100中的區域。在一些實施例中，基板100包含有相對的表面101以及表面102。在一些實施例中，表面101為基板100的主動面，表面102為基板100的背面。在一些實施例中，基板100可以是，例如矽基板。可選地，基板100可以是摻雜有其他半導體元素的矽基板。在其他的一些實施例中，基板100可以包含有半導體層，諸如矽/矽鍺、絕緣體上矽(silicon-on-insulator)或是絕緣體上矽鍺(silicon germanium-on-insulator)。

在一些實施例中，主動區域A1為設置在基板100上或是設置在基板100中。在一些實施例中，主動區域A1為設置在基板100的表面101上或是近接於基板100的表面101。在一些實施例中，主動區域A1具有表面S1，且主動區域A1的表面S1外露於基板100的表面101。在一些實施例中，主動區域A1的表面S1與基板100的表面101是共平面的。

在一些實施例中，主動區域A1可以摻雜有N型摻雜物，如磷(P)、砷(As)、銻(Sb)等。在其他的一些實施例中，主動區域A1可以摻雜有P型摻雜物，如硼(B)或是銦(In)等。在一些實施例中，基板100可以是或是包含有未經離子佈植的區域。在一些實施例中，主動區域A1的摻雜濃度為高於基板100的摻雜濃度。

在一些實施例中，溝槽111、112為設置在主動區域A1的邊緣，而溝槽113為設置在溝槽111與溝槽112之間。在一些實施例中，設置在主動區域A1的邊緣的溝槽111、112相較於溝槽113具有更深的深度。在一些實施例中，溝槽111、112的底部可以在主動區域A1的底部上方、鄰近於主動區域A1的底部，或是在主動區域A1的底部下方。

在一些實施例中，溝槽111、112、113的形成方式包含在基板100的表面101上形成硬遮罩層120。接著，經圖案化的光阻層(圖中未繪示)形成在硬遮罩層120上。經圖案化的光阻層具有開口以露出硬遮罩層120的部分。接著，通過經圖案化的光阻層的開口蝕刻硬遮罩層120，以移除未被硬遮罩層120以及主動區域A1未被經圖案化的光阻層所保護的部分。如此一來，便可形成溝槽111、112、113於主動區域A1中。在溝槽111、112、113形成之後，經圖案化的光阻層可以被移除。

在一些實施例中，硬遮罩層120可以是單層結構或是多層結構。舉例而言，硬遮罩層120可以包含在基板100的表面101上的墊氧化物層(pad oxide layer)以及在墊氧化物層上的氮化物層。在一些實施例中，氮化物層的厚度可以大於墊氧化物層的厚度。在一些實施例中，硬遮罩層120可以在溝槽111、112、113形成之後仍保留在基板100的表面101上。

參照第2圖，於步驟S12中，形成絕緣層130，以毯覆於溝槽111、112、113的內壁以及硬遮罩層120上。在一些實施例中，絕緣層130的材料可以為介電材料，如二氧化矽等。在其他的一些實施例中，絕緣層130的材料可以為高介電常數的介電材料，如二氣化鉿 (hafnium oxide，HfO ₂)、鉿矽酸鹽(hafnium silicate ，HfSiO ₄)、 氧化鑭 (lanthanum oxide，La ₂O ₃)、 氧化鑭鋁(lanthanum aluminum oxide，LaAlO ₃)、二氧化鋯(zirconium oxide，ZrO ₂)、矽酸鋯(zirconium silicate，ZrSiO ₄)、氧化鋁aluminum oxide (Al ₂O ₃)或其組合。

絕緣層130可以透過任意適合的沉積製程所形成。在一些實施例中，可以藉由控制沉積製程使得絕緣層130在溝槽111、112的底部的厚度T1遠大於絕緣層130在溝槽113的底部的厚度T2。

參照第3圖，於步驟S14中，多個閘極結構140以及字元線150形成在溝槽111、112、113中。在一些實施例中，形成閘極結構140包含將底部導電層142沉積在溝槽111、112、113的底部，將中間導電層144沉積在底部導電層142上，以及將頂部導電層146沉積在中間導電層144上。在一些實施例中，底部導電層142可以為金屬氮化物，如氮化鈦。底部導電層142的材料可以先填滿溝槽111、112、113，而後再經由回蝕刻製程移除掉一部分的底部導電層142的材料，以將底部導電層142形成在溝槽111、112、113的底部。

相似地，中間導電層144的材料可以沉積在底部導電層142上，且至少部分填充於溝槽111、112、113中，然後進行回蝕刻製程移除掉一部分的中間導電層144的材料，以將中間導電層144形成在溝槽111、112、113的中段。在一些實施例中，中間導電層144的材料可以為多晶矽。

接著，沉積頂部導電層146的材料。在一些實施例中，頂部導電層146的材料可以為金屬氮化物，如氮化鈦。頂部導電層146的材料不僅僅完全填充溝槽111、112、113，更覆蓋在基板100的表面101上。在頂部導電層146的材料沉積之後，可以執行圖案化製程(圖中未繪示)以移除在基板100的表面101上的一部分頂部導電層146的材料。更具體地說，在此圖案化製程之後，頂部導電層146的材料的部分會設置在溝槽111、112、113的頂部且在中間導電層144上。在溝槽111、112、113中的底部導電層142、中間導電層144以及頂部導電層146被合稱為閘極結構140。而在基板100的表面101上的部分頂部導電層146的材料則是作為字元線150，其為線型結構且連接對應的閘極結構140。絕緣層130設置在閘極結構140以及基板100的主動區域A1之間，故絕緣層130亦可被稱為閘極介電層。

在一些實施例中，在主動區域A1的邊緣處的閘極結構140，如填充於溝槽111、112中的閘極結構140，可以具有較厚的絕緣層130在其底層。如此一來，填充於溝槽111、112中且具有較厚的絕緣層130的閘極結構140可以做為隔離結構。在一些實施例中，填充於溝槽111、112中的閘極結構140被視為虛設閘極結構，而填充於溝槽113中的閘極結構140被視為主動閘極結構。

參照第4圖，於步驟S16中，形成第一遮罩160以覆蓋在基板100的主動區域A1上，而基板100的周邊區域A2則是未被第一遮罩160所覆蓋。在一些實施例中，周邊區域A2位在基板100的周邊，且主動區域A1被周邊區域A2所圍繞。在第一遮罩160形成在基板100的主動區域A1上之後，執行一或多個蝕刻步驟以移除未被第一遮罩160所保護的部分的硬遮罩層120、絕緣層130與頂部導電層146。在執行一或多個蝕刻步驟之後，在周邊區域A2處的基板100的表面101再一次地顯露出來，免於被第一遮罩160所覆蓋。在將部分的硬遮罩層120、絕緣層130與頂部導電層146移除之後，第一遮罩160可被移除。

參照第5圖，在步驟S18中，第二遮罩170形成在基板100上。第二遮罩170會形成在基板100的主動區域A1以及周邊區域A2上。更具體地說，基板100的主動區域A1會完全被第二遮罩170所覆蓋，而部分的周邊區域A2會暴露於第二遮罩170。舉例而言，第二遮罩170為經圖案化的遮罩且具有多個開口172，開口172用以暴露出基板100的周邊區域A2的一部分。在一些實施例中，第二遮罩170的材料可以為光阻。

接著參照第6圖，於步驟S20中，通過開口172進行蝕刻製程以移除一部分的基板100，進而在基板100的表面101上形成多個凹陷180。在一些實施例中，基板100為單晶矽且具有特定的晶格排列方向，又蝕刻製程為濕式蝕刻製程，其具有在對應於晶格排列方向上對矽基板具有顯著地較高的蝕刻速率，因此，所形成的凹陷180也會對應具有側壁182以及由側壁182所界定的底角184。

舉例而言，在一些實施例中，基板100為單晶矽基板，其晶格排列方向為Si＜100＞。濕式蝕刻製程可以選用氫氧化鈉溶液作為蝕刻劑。此濕式蝕刻製程具有足夠的化學強度以蝕刻密度較小的Si＜100＞平面，但是在密度較高的Si＜111＞平面則具有相對較弱的化學強度。故凹陷180的側壁182會是沿著Si＜111＞平面的方向連續。可替代地，在其他的一些實施例中，基板100為單晶矽基板，其晶格排列方向為Si＜111＞，所對應使用的濕式蝕刻製程則是選用氫氧化鉀溶液作為蝕刻劑。

基於濕式蝕刻的蝕刻方向是直接關聯於基板100的刻面的晶格排列方向，經濕式蝕刻所形成的凹陷180的側壁182為相對平滑的。此外，凹陷180的底角184會是具有尖銳且銳利的輪廓。在一些實施例中，每個凹陷180具有V形的剖面，且凹陷180的底角184的角度θ為約為90度。

在凹陷180形成於基板100的周邊區域A2之後，第二遮罩170可以被移除。

參照第7圖，於步驟S22中，執行氧化製程，以在基板100的周邊區域A2上形成氧化物層190。更具體地說，氧化物層190是透過將基板100的周邊區域A2的矽基板表面轉化為氧化物所形成的。由於基板100的表面101以及凹陷180的側壁182的表面粗糙度是非常的平滑，故所形成的氧化物層190可以具有薄且均勻的特性。在一些實施例中，位在周邊區域A2的氧化物層190以及位在主動區域A1的絕緣層130可以透過硬遮罩層120橋接在一起。

在氧化物層190形成在基板100的表面101以及凹陷180的側壁182上之後，沉積多晶矽層200在氧化物層190上。在一些實施例中，多晶矽層200可以經沉積以填滿凹陷180。在一些實施例，可以進一步執行回蝕刻製程，以令多晶矽層200具有平整的上表面。

導電層210接著沉積在多晶矽層200上。位在周邊區域A2的導電層210的材料可以相同或是相異於在主動區域A1的頂部導電層146的材料。在一些實施例中，位在周邊區域A2的導電層210的材料可以具有低阻值的材料，如金屬。在一些實施例中，導電層210的材料可以為鎢。

可選地，執行平坦化製程使得位在周邊區域A2的導電層210的上表面齊平於位在主動區域A1的頂部導電層146的上表面。在其他的一些實施例中，位在周邊區域A2的導電層210的上表面可以高於或是低於主動區域A1的頂部導電層146的上表面。

參照第8圖，於步驟S24中，執行平坦化製程以形成多個熔絲元件220以及多個接觸件230在周邊區域A2。亦即，熔絲元件220以及接觸件230是同時形成的，且熔絲元件220的剖面不同於接觸件230的剖面。每一個熔絲元件220包含有介電膜222、在介電膜222上的多晶矽部分224、以及在多晶矽部分224上的導電部分226。每一個接觸件230包含有介電膜232、在介電膜232上的多晶矽部分234、以及在多晶矽部分234上的導電部分236。熔絲元件220的剖面與接觸件230的剖面之間最主要的差別在於，熔絲元件220的多晶矽部分224進一步延伸進入基板100之中且具有底部尖端224c指向基板100的底部，以及熔絲元件220的介電膜222是V形的。熔絲元件220的底部尖端224c低於基板100的表面101。與之相對的，接觸件230的多晶矽部分234具有矩形的剖面，並且接觸件230的介電膜232為平貼於基板100的表面101。

在一些實施例中，接觸件230包含閘極接觸件，其可以與字元線150透過導線或是其他的內連線結構耦接。

在一些實施例中，個別的熔絲元件220可以連接至基板100中的主要電路、冗餘電路或是重複電路。在一些實施例中，連接至有缺陷的主要電路的熔絲元件220可以被熔斷(失能)，讓重複電路得以導通，此是基於修補的目的。在其他的一些實施例中，一熔絲元件220連接至主要電路，另一熔絲元件220連接至冗餘電路，連接至主要電路或冗餘電路的其中一個被選擇性的熔斷(失能)，以讓主要電路或冗餘電路的另一個得以運作，此是基於客製化的目的。

每一熔絲元件220具有位在基板100之凹陷180中的介電膜222、在介電膜222上的多晶矽部分224、以及在多晶矽部分224上的導電部分226。介電膜222為共形地形成在凹陷180的側壁182上，而導電部分226的阻值低於多晶矽部分224的阻值。多晶矽部分224包含有底部區塊224b以及頂部區塊224t，多晶矽部分224的底部區塊224b為嵌入基板100並且填滿凹陷180。多晶矽部分224的頂部區塊224t則是設置在底部區塊224b上並且突出於基板100的表面101。底部區塊224b具有底部尖端224c指向基板100的底部。底部尖端224c的角度θ約為90度。底部區塊224b的底部尖端224c有利於集中電場，以在施加外部電壓於熔絲元件220上時，在多晶矽部分224的底部區塊224b誘發尖端放電效應。因此，用來熔斷(失能) 熔絲元件220所需要的擊穿電壓便可以隨之降低。

參照第9圖，其為根據本揭露之一些實施方式的半導體裝置的周邊區域的上視示意圖。熔絲元件220可以透過導線250連接至電路。導線250可以是內連線結構的一部分，並且導線250所在位準可以高於或是低於熔絲元件220。

根據本揭露的一些實施例，熔絲元件具有底部尖端，其有利於集中電場，以在施加外部電壓於熔絲元件上時，在底部尖端誘發尖端放電效應，進而降低用來熔斷(失能) 熔絲元件所需要的擊穿電壓。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100:基板 101,102,S1:表面 111,112,113:溝槽 120:硬遮罩層 130:絕緣層 140:閘極結構 142:底部導電層 144:中間導電層 146:頂部導電層 150:字元線 160:第一遮罩 170:第二遮罩 172:開口 180:凹陷 182:側壁 184:底角 190:氧化物層 200:多晶矽層 210:導電層 220:熔絲元件 222,232:介電膜 224,234:多晶矽部分 224b:底部區塊 224t:頂部區塊 224c:底部尖端 226,236:導電部分 230:接觸件 250:導線 A1:主動區域 A2:周邊區域 S10,S12,S14,S16,S18,S20,S22,S24:步驟 T1,T2:厚度 θ:角度

為讓本揭露之目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下： 第1圖至第8圖分別為本揭露之半導體裝置之製作方法的一些實施例於不同製作階段的示意圖。 第9圖為根據本揭露之一些實施方式的半導體裝置的周邊區域的上視示意圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:基板

101:表面

140:閘極結構

180:凹陷

182:側壁

220:熔絲元件

222,232:介電膜

224,234:多晶矽部分

224b:底部區塊

224t:頂部區塊

224c:底部尖端

226,236:導電部分

230:接觸件

A1:主動區域

A2:周邊區域

S24:步驟

θ:角度

Claims (20)

1. 一種半導體裝置，包含： 一基板，具有一主動區域以及圍繞該主動區域的一周邊區域； 複數個閘極結構，設置在該基板的該主動區域中；以及 一熔絲元件，設置在該基板的該周邊區域，其中該熔絲元件包含一多晶矽部分具有一底部尖端指向該基板、設置於該多晶矽部分與該基板之間的一介電膜，以及設置在該多晶矽部分上的一導電部分。
2. 如請求項1所述之半導體裝置，其中該多晶矽部分的該底部尖端具有一角度，該角度為90度。
3. 如請求項1所述之半導體裝置，其中該介電膜具有V形剖面。
4. 如請求項1所述之半導體裝置，其中該多晶矽部分的該底部尖端低於該基板的一上表面。
5. 如請求項1所述之半導體裝置，其中該導電部分的阻值低於該多晶矽部分的阻值。
6. 如請求項1所述之半導體裝置，其中該多晶矽部分包含一底部區塊以及一頂部區塊，該底部區塊嵌入於該基板，該頂部區塊突出於該基板。
7. 如請求項1所述之半導體裝置，其中該些閘極結構包含一虛設閘極結構以及一主動閘極結構，該虛設閘極結構設置於該主動區域的邊緣。
8. 如請求項7所述之半導體裝置，更包含一絕緣層，設置於該些閘極結構與該基板之間，其中該絕緣層具有在該虛設閘極結構與該基板之間的一第一部分以及在該主動閘極結構與該基板之間的一第二部分，該第一部分的厚度大於該第二部分的厚度。
9. 如請求項1所述之半導體裝置，更包含一接觸件，設置在該基板的該周邊區域，其中該接觸件包含設置在該基板上的一介電膜、設置在該介電膜上的一多晶矽部分，以及設置在該多晶矽部分上的一導電部分。
10. 如請求項9所述之半導體裝置，其中該熔絲元件的該多晶矽部分的剖面不同於該接觸件的該多晶矽部分的剖面。
11. 一種半導體裝置的製作方法，包含： 形成複數個閘極結構在一基板的一主動區域中； 形成一遮罩在該基板上，其中該遮罩覆蓋該主動區域且具有一開口以露出該基板的一部分； 通過該遮罩的該開口蝕刻該基板的該部分，以在該基板的一周邊區域形成一凹陷，其中該凹陷具有一底角；以及 在該凹陷中形成一熔絲元件。
12. 如請求項11所述之方法，其中蝕刻該基板的該部分包含以氫氧化鈉溶液作為蝕刻劑。
13. 如請求項11所述之方法，其中蝕刻該基板的該部分包含以氫氧化鉀溶液作為蝕刻劑。
14. 如請求項11所述之方法，其中該凹陷的該底角的角度為90度。
15. 如請求項11所述之方法，更包含： 在該凹陷形成之後，移除該遮罩；以及 執行一氧化製程，以形成一氧化物層毯覆於該凹陷以及在該基板的該周邊區域上。
16. 如請求項15所述之方法，更包含： 在該氧化物層上形成一多晶矽層； 在該多晶矽層上形成一導電層；以及 圖案化該氧化物層、該多晶矽層以及該導電層，以形成該熔絲元件，其中該熔絲元件包含在該基板上的一介電膜、在該介電膜上的一多晶矽部分，以及在該多晶矽部分上的一導電部分。
17. 如請求項16所述之方法，其中在該氧化物層上形成一多晶矽層的步驟包含以該多晶矽層填滿該凹陷，使得該熔絲元件的該多晶矽部分具有一底部尖端。
18. 如請求項16所述之方法，其中圖案化該氧化物層、該多晶矽層以及該導電層包含形成一接觸件在該基板的該周邊區域。
19. 如請求項16所述之方法，其中該導電層的阻值低於該多晶矽層的阻值。
20. 如請求項16所述之方法，其中該熔絲元件的該介電膜具有V形剖面。

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