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CN113767437A - 用于内容可寻址存储器单元的设备、系统及方法 - Google Patents

用于内容可寻址存储器单元的设备、系统及方法 Download PDF

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CN113767437A
CN113767437A CN202080031553.7A CN202080031553A CN113767437A CN 113767437 A CN113767437 A CN 113767437A CN 202080031553 A CN202080031553 A CN 202080031553A CN 113767437 A CN113767437 A CN 113767437A
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CN202080031553.7A
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J·施雷克
D·彭妮
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Original Assignee
Micron Technology Inc
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Abstract

本公开的实施例涉及用于内容可寻址存储器(CAM)单元的设备及方法。每一CAM单元可包含存储信息位的比较器部分。每一CAM单元还可包含将外部位与所述经存储位进行比较的比较器部分。CAM单元群组可被组织成CAM寄存器，其中每一CAM单元共同耦合到信号线。如果所述外部位与所述经存储位不匹配，那么所述CAM单元中的任一者可改变所述信号线上的电压。

Description

用于内容可寻址存储器单元的设备、系统及方法
相关申请案的交叉参考
本申请案主张2019年5月14日申请的第16/411,573号美国专利申请案的权益，所述申请案的全文出于任何目的而以引用的方式并入本文中。
背景技术
本公开大体上涉及半导体装置，且更具体来说，涉及用于存储位的半导体组件。半导体逻辑装置通常可用二进制逻辑操作，其中信号及信息被存储为一或多个位，所述一或多个位中的每一者可处于高逻辑电平或低逻辑电平。可存在其中存储信息且将经存储信息与外部信息进行比较是有用的数个应用。例如，存储器装置可使用位串作为行地址来指代特定存储器单元群组。一或多个行地址可被存储，且可与传入行地址进行比较以确定在经存储行地址中的任一者与传入行地址之间是否存在匹配。
附图说明
图1是根据本公开的内容可寻址存储器(CAM)单元的框图。
图2是根据本公开的实施例的CAM单元的示意图。
图3是根据本公开的实施例的CAM单元寄存器的框图。
图4是展示根据本公开的实施例的寄存器堆叠的框图。
图5是根据本公开的至少一个实施例的半导体装置的框图。
图6是根据本公开的实施例的存储器阵列的框图。
图7是根据本公开的实施例的刷新控制电路的框图。
图8是根据本公开的实施例的地址采样器的框图。
发明内容
在至少一个方面，本公开涉及一种设备，其包含锁存器电路及比较器电路。所述锁存器电路存储第一信号及第二信号，其中所述第二位与所述第一位互补。所述比较器电路接收第三信号及第四信号，其中所述第三信号与所述第四信号互补。所述比较器电路包含第一部分，所述第一部分在所述第四信号处于第一逻辑电平时激活，且当活动时在所述第一信号处于所述第一逻辑电平时将信号线耦合到电压。所述比较器电路包含第二部分，所述第二部分在所述第三信号处于所述第一逻辑电平时激活，且当活动时在所述第二信号处于所述第一逻辑电平时将所述信号线耦合到所述电压。
所述锁存器电路可接收第五信号及与所述第五位互补的第六信号，且当写入信号有效时用所述第五信号取代所述第一信号并用所述第六信号取代所述第二信号。所述锁存器电路可包含耦合在所述第五信号与所述第一信号之间的第一写入晶体管及耦合在所述第六信号与所述第二信号之间的第二写入晶体管，其中所述第一写入晶体管及所述第二写入晶体管晶体管可具有共同耦合到所述写入信号的栅极。
所述第一信号的逻辑状态可表示由所述锁存器电路存储的位的逻辑状态。所述锁存器电路可包含全部具有第一大小的第一多个晶体管，且所述比较器电路可包含全部具有与所述第一大小不同的第二大小的第二多个晶体管。
所述锁存器电路可包含：第一晶体管，其可在所述第二信号处于第二逻辑电平时将第一电压耦合到所述第一信号；第二晶体管，其可在所述第一信号处于第二逻辑电平时将所述第一电压耦合到所述第二信号；第三晶体管，其可在所述第二信号处于第一逻辑电平时将第二电压耦合到所述第一信号；及第四晶体管，其可在所述第一信号处于所述第一逻辑电平时将所述第二电压耦合到所述第二信号，其中所述第一电压与所述第一逻辑电平相关联且所述第二电压与所述第二逻辑电平相关联。所述比较器电路的所述第一部分可包含串联耦合在所述信号线与所述第一电压之间的第五晶体管及第六晶体管，其中所述第五晶体管可由处于第一逻辑电平的所述第一信号激活且所述第六晶体管可由处于所述第一逻辑电平的所述第四信号激活。所述比较器电路的所述第二部分可包含串联耦合在所述信号线与所述第一电压之间的第七晶体管及第八晶体管，其中所述第七晶体管可由处于所述第一逻辑电平的所述第二信号激活且所述第八晶体管可由处于所述第一逻辑电平的所述第三信号激活。
在至少一个方面，本公开涉及一种设备，其包含多个内容可寻址存储器(CAM)寄存器及多个信号线。所述CAM寄存器中的每一者可包含存储经存储信息的相应位且进一步将经存储信息的所述相应位与外部信息的相应位进行比较的多个CAM单元。所述多个信号线中的每一者经耦合到所述CAM寄存器中的一者，其中如果经存储信息的所述相应位与外部信息的所述相应位不匹配，那么所述多个CAM寄存器中的给定者的所述多个CAM单元中的每一者将所述多个信号线中的相关联者的电压改变为第一电压。
所述设备还可包含驱动器电路，所述驱动器电路可在所述CAM单元中的任一者将经存储信息的所述相应位与外部信息的所述相应位进行比较之前将所述多个信号线的电压设置为与所述第一电压不同的第二电压。可将多个外部位共同提供到所述多个CAM寄存器中的每一者。在所述多个CAM寄存器中的每一者中可存在相同数目的所述多个外部位及所述多个CAM单元。
所述多个CAM寄存器中的每一者可存储与存储器装置的存储器单元群组相关联的存储器地址，且给定CAM寄存器的所述多个CAM单元中的每一者可存储所述存储器地址的位。所述多个CAM单元中的每一者可存储表示所述经存储位的所述逻辑电平的第一信号及与所述第一信号互补的第二信号，可接收表示外部信息的所述位的所述逻辑电平的第三信号及与所述第三信号互补的第四信号，且可将所述第一信号与所述第四信号及所述第二信号与所述第三信号进行比较。如果所述第一信号及所述第四信号匹配或如果所述第二信号及所述第三信号匹配，那么所述多个CAM单元中的每一者可将所述多个信号线中的所述相关联者的所述电压改变为所述第一电压。
在至少一个方面，本公开涉及一种设备，其包含：熔丝阵列，其提供包括多个位的行地址；熔丝锁存器；及行控制件。所述熔丝锁存器与冗余存储器单元群组相关联。所述熔丝锁存器包含多个内容可寻址存储器(CAM)单元，所述CAM单元中的每一者包含存储所述行地址的所述多个位中的相应者的锁存器部分及比较器部分。所述行控制件提供包含多个位的存取地址。所述比较器部分将所述存取地址的相应位与所述相应经存储位进行比较，且如果所述存取地址的所述位与所述经存储位不匹配，那么所述CAM单元中的每一者将匹配位的状态从高电平改变为低电平。
所述设备还可包含可向写入信号提供所述行地址的熔丝逻辑电路，其中所述熔丝锁存器中的所述多个CAM单元中的每一者经配置以响应于所述行地址及所述写入信号而存储所述行地址的所述多个位中的所述相应者。如果所述匹配位在将所述存取地址与所述行地址进行比较之后保持处于高电平，那么所述行控制件可对所述冗余存储器单元群组实行存取操作。
所述设备还可包含可将多个第一信号反相的反相器电路，每一第一信号表示到互补的多个第二信号的所述行地址的所述多个位中的一者，其中所述CAM单元中的所述每一者存储所述多个第一信号中的相应者及所述多个第二信号中的相应者。所述设备还可包含可将多个第三信号反相的反相器电路，每一第三信号表示到互补的多个第四信号的所述存取地址的所述位中的一者，其中所述熔丝锁存器的所述CAM单元中的每一者将所述相应第一与所述第四信号及所述相应第二信号与所述第三信号进行比较。如果所述相应第一信号与所述第四信号匹配或如果所述相应第二信号与所述第三信号匹配，那么所述CAM单元中的每一者可改变所述匹配位的所述状态。
具体实施方式
某些实施例的以下描述本质上仅仅是实例性的且绝不意在限制本公开或其应用或使用的范围。在本系统及方法的实施例的以下详细描述中，参考形成其一部分且以说明方式展示其中可实践所描述系统及方法的特定实施例的附图。足够详细地描述这些实施例以使得所属领域的技术人员能够实践当前所公开系统及方法，且应理解，在不脱离本公开的精神及范围的情况下可利用其它实施例且可进行结构及逻辑改变。此外，出于清楚目的，当某些特征对所属领域的技术人员来说将显而易见时，将不论述它们的详细描述以免混淆本公开的实施例的描述。因此，以下详细描述不应被视为限制性，且本公开的范围仅由所附权利要求书界定。
半导体装置中的信息通常可由一或多个二进制位表示，其中每一位处于高逻辑电平(例如，1)或低逻辑电平(例如，0)。信息可经存储在包含在半导体装置中的电路，例如锁存器电路中。锁存器电路可存储特定信息位，所述特定信息位可稍后被待存储的新信息位检索及/或覆写。锁存器电路群组可被组织在一起以形成寄存器，所述寄存器存储包含数个位的信息(例如，数据)。数个寄存器可被组织成堆叠，以存储多段信息(例如，每一寄存器可具有N个锁存器电路来存储包含N个位的信息，且堆叠中可存在M个寄存器)。堆叠中的寄存器的数目通常可被称为堆叠深度。可存在其中能够在给定寄存器堆叠中搜索含有特定信息的寄存器是有用的许多应用，然而此类电路可能是相对消耗空间及功率的。
本公开涉及用于内容可寻址存储器单元的设备、系统及方法。在本公开的一些实施例中，内容可寻址存储器(CAM)单元可存储信息位且允许基于存储在CAM单元中的内容来对存储器单元(例如，位于CAM单元群组内)进行寻址。本公开的CAM单元包含可允许每一CAM单元在半导体装置上占据相对小空间(例如，通过使用更少组件及/或更小组件)且还可允许在对CAM单元进行寻址时汲取更少功率的布局。
根据本公开的一些实施例的CAM单元包含锁存器部分及比较器部分。在此类实施例中，锁存器部分可存储信息位，而比较器部分可将经存储位与经供应外部位进行比较。如果比较器部分确定不存在匹配，那么匹配信号的状态可从高逻辑电平改变为低逻辑电平。如果存在匹配，那么比较器部分可什么也不做且锁存器信号可保持处于高逻辑电平。当多个CAM单元被组织成寄存器时，它们可共同耦合到信号线且可共享锁存器信号。
图1是根据本公开的实施例的内容可寻址存储器(CAM)单元的框图。CAM单元100包含锁存器部分102及比较器部分106。
锁存器部分102存储位且提供指示经存储位的逻辑电平的信号Q及QF。信号Q及QF可为处于高逻辑电平(例如，第一电压)或低逻辑电平(例如，第二电压)的二进制信号。Q及QF信号彼此互补且具有相反逻辑值。例如，如果信号Q为逻辑高，那么信号QF可为逻辑低，反之亦然。信号Q可表示经存储位的逻辑电平，而信号QF可与经存储位的逻辑电平互补。锁存器部分102可继续提供信号Q及QF，只要锁存器部分102接收功率即可。在一些实施例中，每当含有CAM单元100的装置上电时，锁存器部分102就可接收功率。
CAM单元100可接收输入信号D及互补输入信号DF。输入信号D与DF彼此互补且具有相反逻辑值。输入位D可表示经提供以覆写当前在CAM单元中的经存储位的输入位的逻辑值。当写入信号Write处于高逻辑电平时，可将信号D及DF的值写入到CAM单元100。这可能引起输入信号D及DF的值分别覆写经存储信号Q及QF的当前值。当信号Write处于低逻辑电平时，即使提供输入信号D及DF，也可维持经存储信号Q及QF的值。
CAM单元100还可包含比较器部分104。当提供外部信号X_Compare及XF_Compare时可使用比较器部分104。在比较操作期间，外部信号X_Compare及XF_Compare彼此互补。信号X_Compare可表示外部位的逻辑电平，而信号XF_Compare可表示外部位的逻辑电平的补数。当未执行比较操作时(例如，当信号X_Compare不表示外部位时)，X_Compare及XF_Compare两者可处于低逻辑电平。比较器部分104确定外部信号X_Compare是否与经存储信号Q匹配，及互补外部信号XF_Compare是否与互补经存储信号QF匹配。如果外部信号X_Compare与经存储信号Q不匹配(及因此互补外部信号XF_Compare与互补经存储信号QF不匹配)，那么比较器部分104可提供具有低逻辑电平的BitMatch信号。相反，如果外部信号X_Compare确实与经存储信号Q匹配(及因此反相外部信号XF_Compare与反相经存储信号QF匹配)，那么比较器部分104可提供具有高逻辑电平的BitMatch信号。
在本公开的一些实施例中，在执行比较操作之前(例如，在提供X_Compare及XF_Compare之前)，BitMatch信号可具有高逻辑电平。因此，如果在外部信号与经存储信号之间不存在匹配，那么CAM单元100可将信号BitMatch的状态改变为低逻辑电平。如果信号Q及X_Compare(以及QF及XF_Compare)匹配，那么信号BitMatch可保持处于高逻辑电平。
在一些实施例中，比较器部分104可包含第一部分101及第二部分103。第一部分101及第二部分103两者可经耦合到信号BitMatch且第一部分101或第二部分103可能够改变信号BitMatch的逻辑电平。第一部分101可在信号XF_Compare处于高逻辑电平时被激活，否则可为不活动的。第二部分103可在信号X_Compare处于高逻辑电平时被激活。由于信号X_Compare及XF_Compare彼此互补，第一部分101或第二部分103中的仅一者可在给定时间活动。当活动时，如果信号Q处于高电平(例如，如果信号Q及XF_Compare匹配)，那么第一部分101可将信号BitMatch从高逻辑电平改变为低逻辑电平。类似地，当活动时，如果信号QF处于高逻辑电平(例如，如果信号QF及X_Compare匹配)，那么第二部分102可将信号BitMatch从高逻辑电平改变为低逻辑电平。
图2是根据本公开的实施例的CAM单元的示意图。在一些实施例中，CAM单元200可实施图1的CAM单元100。CAM单元200包含锁存器部分202及比较器部分204。CAM单元200通常可使用电压来表示各个位的值。CAM单元200可包含携载表示那个位的逻辑值的电压的导电元件(例如，节点、导电线)。例如，高逻辑电平可由第一电压(例如，例如VPERI的系统电压)表示，而低逻辑电平可由第二电压(例如，接地电压，例如VSS)表示。
锁存器部分202包含第一晶体管206，所述第一晶体管206具有耦合到提供电压VPERI的节点的源极，所述电压VPERI可表示高逻辑电平。第一晶体管206具有耦合到具有表示信号Q的值的电压的节点217的漏极及耦合到具有表示互补信号QF的值的电压的节点219的栅极。信号Q表示存储在锁存器部分202中的位的逻辑电平。第一晶体管206可为p型晶体管。锁存器部分202还包含第二晶体管207，所述第二晶体管207具有耦合到提供VPERI的节点的源极、耦合到节点217的栅极及耦合到节点219的漏极。第二晶体管207可为p型晶体管。
锁存器部分202包含第三晶体管208，所述第三晶体管208具有耦合到节点217的漏极、耦合到节点219的栅极及耦合到提供接地电压VSS的节点的源极，所述接地电压VSS可表示低逻辑电平。第三晶体管208可为n型晶体管。锁存器部分202包含第四晶体管209，所述第四晶体管209具有耦合到节点219的漏极、耦合到节点217的栅极及耦合到提供接地电压VSS的节点的源极。第四晶体管209可为n型晶体管。晶体管206及208可形成反相器电路且晶体管207及209可形成另一反相器电路，且所述两个反相器电路彼此交叉耦合。
在操作中，第一、第二、第三及第四晶体管206-209可工作以存储经存储信号Q及QF的值。晶体管206-209可一起工作以将携载Q的节点217及携载QF的节点219耦合到提供与信号Q及QF的值相关联的系统电压(例如，VPERI或VSS)的节点。例如，如果经存储信号Q处于高逻辑电平，那么反相信号QF处于低逻辑电平。第一晶体管206可为活动的，且VPERI可经耦合到节点217。第二晶体管207及第三晶体管208可为不活动的。第四晶体管209可为活动的且可将VSS耦合到节点219。这可将节点217保持处于VPERI的电压，所述VPERI表示高逻辑电平，且将节点219保持处于VSS的电压，所述VSS表示低逻辑电平。在另一实例中，如果经存储信号Q处于低逻辑电平，那么反相信号QF可处于高逻辑电平。第一晶体管206及第四晶体管209可均为不活动的。第二晶体管207可为活动的且可将VPERI耦合到节点219。第三晶体管208也可为活动的且可将VSS耦合到节点217。以这种方式，经存储信号Q及QF可经耦合到对应于它们的当前逻辑电平的相应系统电压，这可维持经存储位的当前逻辑值。
锁存器部分202还包含第五晶体管210及第六晶体管211。晶体管210及211可充当开关，其可在写入信号Write有效时将携载输入数据D的信号线及携载反相输入数据DF的信号线分别耦合到携载Q及QF的节点217及219。第五晶体管210具有耦合到携载Write信号的线的栅极、耦合到信号D的漏极及耦合到节点219的源极。第六晶体管211具有耦合到Write信号的栅极、耦合到信号DF的漏极及耦合到节点219的源极。因此，当Write信号处于高电平(例如，处于例如VPERI的电压)时，晶体管210及211可为活动的，且信号D及DF的电压可分别耦合到携载Q及QF的节点217及219。
在一些实施例中，第一到第六晶体管206-211通常可全部具有彼此相同的大小。例如，晶体管206-211可具有约300nm的栅极宽度。在其它实例中，可使用晶体管206-211的其它大小。CAM单元200还包含比较器部分204。比较器部分204可将信号Q及QF与信号X_Compare及XF_Compare进行比较。信号X_Compare可表示提供到比较器部分204的外部位的逻辑电平。如果在信号Q与X_Compare之间(及因此在QF与XF_Compare之间)不存在匹配，那么比较器部分206可将从BitMatch信号的状态从第一逻辑电平(例如，高逻辑电平)改变为第二逻辑电平(例如，低逻辑电平)。例如，如果经存储位及外部位不匹配，那么比较器部分204可将接地电压VSS耦合到携载信号BitMatch的信号线。在一些实施例中，如果在经存储位与外部位之间存在匹配，那么比较器部分206可什么也不做。在一些实施例中，可在比较操作之前将信号BitMatch预充电到与高逻辑电平(例如，VPERI)相关联的电压。在预充电操作期间，X_Compare及XF_Compare两者可保持处于低逻辑电平。
比较器部分包含第七晶体管212、第八晶体管213、第九晶体管214及第十晶体管215。第七晶体管212及第九晶体管214可实施图1的第一部分101。第八晶体管213及第十晶体管215可实施图1的第二部分103。第七晶体管212包含耦合到信号BitMatch的漏极、耦合到节点217(例如，信号Q)的栅极及耦合到第九晶体管214的漏极的源极。第九晶体管214还具有耦合到信号XF_Compare的栅极及耦合到提供接地电压VSS的信号线的源极。
第八晶体管213具有耦合到信号BitMatch的漏极、耦合到节点219(例如，信号QF)的栅极及耦合到第十晶体管215的漏极的源极。第十晶体管具有耦合到信号X_Compare的栅极及耦合到接地电压VSS的源极。
由于信号Q与信号QF互补，比较器部分202可通过将外部信号X_Compare与信号QF进行比较以查看它们是否匹配及将反相外部信号XF_Compare与经存储信号Q进行比较以查看它们是否匹配来操作。如果它们匹配，那么其可指示信号X_Compare与信号Q不匹配且信号XF_Compare与信号QF不匹配，且因此外部位与相关联经存储位不匹配。
比较器部分204可使用相对少组件，因为其将信号BitMatch从已知状态(例如，预充电的高逻辑电平)改变为低逻辑电平。因此，包含额外组件(例如，额外晶体管)来将信号BitMatch的逻辑电平从低改变为高，或从未知电平改变为低或高可能并非是必要的。比较器部分204可利用这一点来提供动态逻辑。例如，比较器部分204具有两个部分(例如，晶体管212/214及晶体管214/215)，所述两个部分中的任一者可将信号BitLine耦合到电压VSS，前提是在经存储位与外部位之间不存在匹配。由于在某一时间仅所述部分中的一者是活动的，活动部分仅需要检查信号Q或QF的状态。所述两个部分中的任一者同样能够将信号BitMatch改变为低逻辑电平。
在实例操作中，如果经存储信号Q处于逻辑高电平(及因此信号QF为低)且外部信号X_Compare也为高(及信号XF_Compare为低)，那么外部信号可与经存储信号匹配，且晶体管212及215可为活动的，而晶体管214及213是不活动的。这可防止接地电压VSS耦合到信号BitMatch。如果信号X_Compare为低(例如，如果不存在匹配)，那么外部信号可与经存储信号不匹配，且晶体管212及214可为活动的，而晶体管213及215是不活动的。晶体管212及214同时为活动的可将接地电压VSS耦合到信号BitMatch。
在另一实例操作中，如果经存储信号Q为低(及因此信号QF为高)，那么晶体管212可为不活动的，而晶体管213是活动的。如果外部信号X_Compare为低(及XF_Compare为高)，那么外部信号可与经存储位匹配，且晶体管214是活动的，而晶体管215是不活动的。如果信号X_Compare为高(及信号XF_Compare为低)，那么外部信号可与经存储信号不匹配且晶体管214可为不活动的，而晶体管215是活动的。因此，信号BitMatch可通过活动晶体管213及215耦合到接地电压VSS。
在一些实施例中，比较器部分204的晶体管212-215通常可全部具有彼此相同的大小。在一些实施例中，比较器部分204的晶体管212-215可具有与锁存器部分202的晶体管206-211不同的大小。例如，晶体管212-215可具有约400nm的栅极宽度及约45nm的栅极长度。在其它实例中，可使用晶体管212-215的其它大小。
图3是根据本公开的实施例的CAM单元寄存器的框图。CAM单元寄存器300包含多个CAM单元318(0)-318(n)，所述多个CAM单元318(0)-318(n)中的每一者可为图1的CAM单元100及/或图2的200。CAM单元寄存器300可存储多个信息位(例如，经存储位Q(0)到Q(n))。CAM单元寄存器300的CAM单元318可共同耦合到提供信号RegisterMatch的信号线，所述信号RegisterMatch具有表示具有基于跨CAM单元寄存器300的CAM单元318存储的信息与外部信号X_Compare之间的比较的逻辑状态的匹配位的电压。
CAM单元寄存器300包含数个个别CAM单元318，所述数个个别CAM单元318中的每一者可存储信息位且提供信号Q及QF，其中信号QF具有信号Q的互补逻辑电平。信号Q可具有与经存储位的逻辑电平匹配的逻辑电平。CAM单元寄存器300可包含数个CAM单元318以保存多位信息。例如，CAM单元寄存器300可保存可n位长的行地址，且因此可存在n个不同CAM单元318。可使用输入端子(例如，其可接收图1-2的输入信号D及DF)及在此未展示的写入信号(例如，图1-2的信号Write)来将所述位加载到CAM寄存器300中。可将第一信息位Q(0)加载到第一CAM单元318(0)中，将第二信息位Q(2)加载到第二CAM单元318(1)中等。在一些实施例中，输入数据D(0)-(n)可连同互补输入数据DF(0)-(n)一起提供。在一些实施例中，仅可提供输入数据D(0)-(n)，且可使用一或多个反相器电路来生成互补数据DF(0)-(n)并将其提供到相应CAM单元318。
在比较操作期间，可将数据X_Compare提供到CAM单元寄存器300。数据X_Compare可为与存储在CAM单元寄存器300中的信息相同类型的信息(例如，行地址)。数据X_Compare可为多位信号，且可具有n个位以匹配CAM单元寄存器300的CAM单元318的数目。当提供数据X_Compare时，其可被分成不同的个别位且提供到相关联CAM单元318。因此，可将第一外部位X_Compare(0)提供到含有经存储位Q(0)的CAM单元318(0)，可将第二外部位X_Compare(1)提供到含有经存储位Q(1)的CAM单元318(1)等。在一些实施例中，外部数据X_Compare可连同互补数据XF_Compare一起提供。在一些实施例中，仅可提供数据X_Compare，且可使用一或多个反相器电路来产生互补数据XF_Compare并将其提供到CAM单元寄存器318的CAM单元318。
CAM单元318中的每一者可共同耦合到提供信号RegisterMatch的信号线。信号RegisterMatch可实施图1-2的信号BitMatch。信号RegisterMatch可经耦合到RegisterMatch驱动器316。RegisterMatch驱动器316可将信号RegisterMatch的电压预充电到表示高逻辑电平的第一电压。在一些实施例中，每次提供外部信号X_Compare时，RegisterMatch驱动器316就可将RegisterMatch的电压预充电到第一电压。如果存储器单元318中的经存储信号Q(i)与相关联外部信号X_Compare(i)不匹配，那么CAM单元318中的任一者可将信号RegisterMatch耦合到表示低逻辑电平的第二电压(例如，接地电压)。如先前所描述，可将经存储信号Q(i)与外部信号X_Compare(i)进行比较且可将互补经存储信号QF(i)与互补外部信号XF_Compare(i)进行比较。在一些实施例中，如果经存储信号Q(i)与互补外部信号XF_Compare(i)匹配或互补经存储信号QF(i)与外部信号X_Compare(i)匹配，那么信号RegisterMatch可经耦合到第二电压。
因此，如果外部信号X_Compare的每个位与相关联经存储信号Q中的每一者匹配，那么信号RegisterMatch将仅保持处于第一电压(例如，高逻辑电平)。换句话说，RegisterMatch可犹如CAM单元318中的每一者提供匹配信号(例如，图1-2的BitMatch)那样起作用，所述匹配信号作为输入提供到AND门，所述AND门接着提供信号RegisterMatch。
图4是展示根据本公开的实施例的寄存器堆叠的框图。寄存器堆叠400包含数个CAM单元寄存器420，所述数个CAM单元寄存器420中的每一者可为图3的CAM单元寄存器300。所述堆叠中可存在m个不同CAM单元寄存器420(例如，所述堆叠可为m深)。CAM单元寄存器420中的每一者可经耦合到相应信号线RegisterMatch(例如，RegisterMatch(0-m))。
在搜索操作期间，可将外部信息X_Compare提供到CAM单元寄存器420中的每一者。外部信息X_Compare可共同提供到CAM单元寄存器420，且可充当图3的外部信息X_Compare。信息X_Compare可为多位信号，且CAM单元寄存器420中的每一者可具有与X_Compare中的位数目相同数目的个别CAM单元(例如，图1的100)。CAM单元寄存器420中的每一者，寄存器0到寄存器m，经耦合到相应信号线RegisterMatch(0)到RegisterMatch(m)。RegisterMatch信号线中的每一者可提供信号，所述信号指示经提供信息X_Compare是否与存储在相关联CAM单元寄存器420中的数据完全匹配。RegisterMatch信号线可携载可表示匹配位的逻辑电平的电压，且如果信息X_Compare与和相应RegisterMatch信号线相关联的CAM单元寄存器420的内容匹配，那么匹配位可处于逻辑高(例如，第一电压)。如果存在与存储在CAM单元寄存器420中的数据不匹配的X_Compare的一或多个位，那么相应信号线RegisterMatch可处于第二电压，所述第二电压表示匹配位处于低逻辑电平。
在比较操作之后，可使用RegisterMatch(0-m)的状态来确定CAM单元寄存器420中的哪些含有X_Compare的完全匹配。例如，如果CAM单元寄存器中的每一者与物理位置相关联，那么可存取那个位置，前提是相关联信号线RegisterMatch处于第一电压(例如，匹配位处于高逻辑电平)。
其中本公开的CAM单元、寄存器及堆叠可能是有用的实例环境是半导体存储器装置。存储器装置可用于将一或多个信息位存储在存储器单元阵列中，所述存储器单元阵列含有多个存储器单元，所述多个存储器单元中的每一者包含一或多个信息位。存储器单元可经组织在行(字线)及列(位线)的相交点处。在各种操作期间，存储器装置可通过提供指定经指定字线及位线的行及/或列地址来存取沿着所述字线或位线的一或多个存储器单元。可存在其中本公开的CAM单元、寄存器及堆叠(例如，如图1-4中所描述)对将行及/或列地址与存储在CAM单元堆叠中的行及/或列地址进行比较有用的存储器操作。
一个实例应用是存储器装置中的存储器修复操作。存储器装置的存储器单元中的一或多者可能变得有缺陷。与(若干)有缺陷的存储器单元相关联的行及/或列地址可经重新指派给存储器阵列的冗余行/列。例如，这可通过改变熔丝阵列中的一或多个熔丝(及/或反熔丝)的(若干)状态来完成。熔丝的状态可表示待修复的行/列地址，所述行/列地址可广播出到与冗余行/列相关联的熔丝锁存器。当存储器尝试存取经修复行/列时，如果传入行/列地址与存储在熔丝锁存器中的行/列地址匹配，那么存取与那个熔丝锁存器相关联的冗余行/列而不是有缺陷的行/列。CAM单元寄存器(例如，图3的300)可用作熔丝锁存器且匹配位可用于确定传入行/列地址是否与存储在熔丝锁存器中的行/列地址完全匹配。
本公开的CAM单元、寄存器及堆叠的另一实例应用是存储器装置中的刷新操作。存储器单元中的信息可能随时间衰减，且可能需要周期性地刷新(例如，通过将信息的原始值重写到存储器单元)。由于例如存储器的特定行(例如，侵略者行)之间的电磁耦合，对所述行的重复存取可能引起相邻行(例如，受害者行)的衰减率增加。这通常可被称为‘锤击’行或行锤事件。为了防止信息由于行锤击而丢失，识别侵略者行使得可刷新对应受害者行(‘行锤刷新’或RHR)可能是必要的。经存取行的行地址可被存储且可与新行地址进行比较以确定一或多个行是否需要RHR操作。CAM单元堆叠(例如，图4的400)可用于存储经存取地址且相应匹配位可用于确定传入行地址是否与存储在CAM单元堆叠中的行地址中的任一者匹配。这可允许对对行的存取进行计数，以便确定它们是否被锤击。
图5是根据本公开的至少一个实施例的半导体装置的框图。半导体装置500可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。半导体装置500可包含一或多个CAM单元(例如，图1-2的CAM单元100及/或200、图3的CAM单元寄存器300及/或图4的CAM单元堆叠400)。
半导体装置500包含存储器阵列542。在一些实施例中，存储器阵列542可包含多个存储器存储体。每一存储器存储体包含多个字线WL、多个位线BL及/BL以及布置在多个字线WL及多个位线BL及/BL的相交点处的多个存储器单元MC。字线WL的选择由行控制件534执行且位线BL及/BL的选择由列控制件540执行。位线BL及/BL经耦合到相应感测放大器(SAMP)。来自位线BL或/BL的读取数据由感测放大器SAMP 547放大，且通过互补局部数据线(LIOT/B)、传送门(TG)548及互补主数据线(MIO)传送到读取/写入放大器550。相反地，从读取/写入放大器550输出的写入数据通过互补主数据线MIO、传送门548及互补局部数据线LIOT/B传送到感测放大器547，且写入在耦合到位线BL或/BL的存储器单元MC中。
半导体装置500可采用多个外部端子，所述多个外部端子包含耦合到命令及地址总线以接收命令及地址的命令及地址(C/A)端子、用于接收时钟CK及/CK的时钟端子、用于提供数据的数据端子DQ以及用于接收电力供应电势VDD、VSS、VDDQ及VSSQ的电力供应端子。
时钟端子被供应有提供到时钟输入电路552的外部时钟CK及/CK。外部时钟可为互补的。时钟输入电路552基于CK及/CK时钟来生成内部时钟ICLK。ICLK时钟经提供到命令控制件536及内部时钟生成器554。内部时钟生成器554基于ICLK时钟来提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。内部数据时钟LCLK经提供到输入/输出电路556以对包含在输入/输出电路556中的电路的操作进行定时，例如，提供到数据接收器以对写入数据的接收进行定时。
C/A端子可被供应有存储器地址。供应到C/A端子的存储器地址经由命令/地址输入电路532传送到地址解码器534。地址解码器534接收地址且将经解码行地址XADD供应到行控制件534并将经解码列地址YADD供应到列控制件540。地址解码器534还可供应经解码存储体地址BADD，所述经解码存储体地址BADD可指示含有经解码行地址XADD及列地址YADD的存储器阵列548的存储体。C/A端子可被供应有命令。命令的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令及用于执行写入操作的写入命令，以及其它命令及操作。存取命令可与一或多个行地址XADD、列地址YADD及存储体地址BADD相关联以指示待存取(若干)存储器单元。
命令可经由命令/地址输入电路532作为内部命令信号提供到命令控制件536。命令控制件536包含用于对内部命令信号进行解码以生成用于执行操作的各种内部信号及命令的电路。例如，命令控制件536可提供用于选择字线的行命令信号及用于选择位线的列命令信号。
装置500可接收作为行激活命令ACT的存取命令。当接收到行激活命令ACT时，及时向存储器地址BADD及行地址XADD供应行激活命令ACT。
装置500可接收作为读取命令的存取命令。当接收到读取命令时，及时向存储体地址及列地址供应读取命令，从存储器阵列542中的对应于行地址及列地址的存储器单元读取读取数据。由命令控制件536接收读取命令，所述命令控制件536提供内部命令使得将来自存储器阵列542的读取数据被提供到读取/写入放大器550。读取数据经由输入/输出电路556从数据端子DQ输出到外部。
装置500可接收作为写入命令的存取命令。当接收到写入命令时，及时向存储体命令及列地址供应写入命令，将供应到数据端子DQ的写入数据写入到存储器阵列542中的对应于行地址及列地址的存储器单元。由命令控制件536接收写入命令，所述命令控制件536提供内部命令使得由输入/输出电路556中的数据接收器接收写入数据。还可将写入时钟提供到外部时钟端子以对由输入/输出电路556的数据接收器对写入数据的接收进行定时。写入数据经由输入/输出电路556供应到读取/写入放大器550，且通过读取/写入放大器550供应到存储器阵列542以待写入到存储器单元MC中。
本公开中所描述的CAM单元的一个实例应用是作为与存储器阵列542的冗余字线(及/或冗余位线)相关联的熔丝锁存器564。虽然通常可关于冗余行(及行锁存器)来描述修复操作，但应理解，冗余列(及列锁存器)可以类似方式操作。
熔丝锁存器564可用作修复操作的部分。在修复操作期间，可重新指派先前与有缺陷的存储器行相关联的存储器地址使得其代替地与冗余字线中的一者相关联。可通过‘熔断’熔丝阵列560的一或多个熔丝(及/或反熔丝)来执行修复操作。熔丝阵列560可包含数个熔丝，所述数个熔丝中的每一者可具有表示位的状态。可永久改变(熔断)一或多个熔丝的状态以在特定二进制数据段中进行编程。在修复操作期间，可通过熔断熔丝来将待修复的地址编程到熔丝阵列560中。
每一冗余字线(及/或冗余位线)可与熔丝锁存器564相关联。可沿着熔丝总线提供熔丝阵列560中的熔丝的状态。熔丝逻辑电路562可提供选择信号(例如，写入信号)，所述选择信号致使由熔丝阵列560中的熔丝的值表示的经修复地址存储在熔丝锁存器564中。当存储器执行存取操作时，可将行地址XADD可与熔丝锁存器564中的地址进行比较，且如果存在匹配，那么可对与熔丝锁存器564相关联的冗余行而不是地址所指的原始字线执行存取操作。以这种方式，经修复地址可经重定向到冗余行。
熔丝锁存器564中的每一者可为CAM单元寄存器，例如图3的CAM单元寄存器300。如果已修复任何地址，那么熔丝阵列560可沿着熔丝总线提供行地址，且熔丝逻辑562可提供选择信号(其可充当图1-2的信号Write)以允许经修复地址的位作为经存储位Q及QF(例如，经修复地址的位可为输入位D及DF)写入在熔丝锁存器564的CAM单元中。在一些实施例中，一或多个反相器电路可用于基于沿着熔丝总线提供的输入位D来生成反相输入位DF。
当提供行地址XADD时，其可充当(例如，图3-4的)外部数据X_Compare且如果外部数据位中的任一者与相应经存储位不匹配，那么熔丝锁存器可改变匹配位的值。如果匹配位保持为高，那么其可指示行地址XADD与存储在熔丝锁存器564中的地址匹配，且可对相关联冗余字线执行存取操作。
本申请案中所描述的CAM单元的另一实例应用包含跟踪侵略者地址以便刷新与那些侵略者地址相关联的受害者字线。装置500还可接收致使其执行刷新操作的命令。刷新信号AREF可为在命令控制件536接收到指示刷新模式的信号时被激活的脉冲信号。在一些实施例中，刷新命令可从外部发出到存储器装置500。在一些实施例中，刷新命令可由所述装置的组件周期性地生成。在一些实施例中，当外部信号指示刷新进入命令时，也可激活刷新信号AREF。刷新信号AREF可在命令输入之后立即被激活一次，且此后可以所要内部定时被循环地激活。因此，刷新操作可自动继续。自刷新退出命令可致使刷新信号AREF的自动激活停止且返回到IDLE状态。
刷新信号AREF被供应到刷新控制电路546。刷新控制电路546将刷新行地址RXADD供应到行控制件534，所述行控制件534可刷新由刷新行地址RXADD指示的字线WL。刷新控制电路546可控制刷新操作的定时，且可生成并提供刷新地址RXADD。可控制刷新控制电路546以改变刷新地址RXADD的细节(例如，如何计算刷新地址、刷新地址的定时)，或可基于内部逻辑来操作。
存储器装置500可执行两种类型的刷新操作，自动刷新操作及目标刷新操作。自动刷新操作可涉及循序地刷新存储器阵列542的不同字线使得在一周期中基于存储器单元中的信息的预期衰减率来刷新每一字线至少一次。刷新控制电路546可从刷新地址序列提供刷新地址RXADD。在一些实施例中，与自动刷新操作相关联的刷新地址RXADD可引起存储器阵列542的多个字线被同时刷新。
可使用目标刷新操作来刷新经识别侵略者字线的受害者字线。在一些实施例中，通常将用于自动刷新操作的刷新操作可能被‘窃取’且代替地用于目标刷新操作。受害者字线可能在物理上靠近侵略者字线。例如，在一些实施例中，受害者字线可包含在物理上与侵略者字线邻近的字线(例如，R+1及R-1)。在一些实施例中，受害者字线可包含与邻近字线邻近的字线(例如，R+2及R-2)。
为了执行目标刷新操作，侵略者字线必须基于对所述字线的存取模式来识别。刷新控制电路546可将行地址XADD存储在CAM寄存器堆叠(例如，图4的CAM寄存器堆叠400)中。每一CAM单元寄存器可存储行地址XADD。可将传入行地址与先前存储的行地址进行比较以确定特定行是否被频繁存取。在一些实施例中，所述堆叠中的每一寄存器可与计数值相关联，所述计数值可用于跟踪对存储在相关联寄存器中的行地址的存取的次数。一旦识别出侵略者，就可基于侵略者地址来计算一或多个受害者地址且接着提供所述受害者地址作为刷新地址RXADD。
电力供应端子被供应有电力供应电势VDD及VSS。电力供应电势VDD及VSS经供应到内部电压生成器电路558。内部电压生成器电路558基于供应到电力供应端子的电力供应电势VDD及VSS来生成各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP主要用在行控制件534中，内部电势VOD及VARY主要用在包含在存储器阵列542中的感测放大器SAMP中，且内部电势VPERI用在许多外围电路块中。
电力供应端子也被供应有电力供应电势VDDQ及VSSQ。电力供应电势VDDQ及VSSQ经供应到输入/输出电路556。在本公开的实施例中，供应到电力供应端子的电力供应电势VDDQ及VSSQ可为与供应到电力供应端子的电力供应电势VDD及VSS相同的电势。在本公开的另一实施例中，供应到电力供应端子的电力供应电势VDDQ及VSSQ可为与供应到电力供应端子的电力供应电势VDD及VSS不同的电势。供应到电力供应端子的电力供应电势VDDQ及VSSQ用于输入/输出电路556使得由输入/输出电路556生成的电力供应噪声不会传播到其它电路块。
图6是根据本公开的实施例的存储器阵列的框图。图6展示其中可使用本公开的CAM单元以便实施熔丝锁存器(例如，图5的熔丝锁存器564)的实例环境。图6展示熔丝总线从一对熔丝阵列560a及560b通过存储器阵列600的传输路径。在一些实施例中，存储器阵列600可为图1的存储器阵列542的实施方案。存储器阵列200包含16个存储体668。16个存储体668被组织成各自四个存储体668的四个存储体群组(BG0-BG3)。存储体668中的每一者与例如一组行锁存器664及列锁存器666的熔丝锁存器相关联。行锁存器664及列锁存器666可实施图5的熔丝锁存器564。行锁存器664及/或列锁存器666中的每一者可包含图3的CAM单元寄存器300。
每一行锁存器664及列锁存器666可与存储器的相应冗余行或列相关联。每一行锁存器664及列锁存器666可为具有多个CAM单元的CAM单元寄存器。行锁存器664可具有等于行地址中的位数目的数目的CAM单元，而列锁存器666可具有等于列地址中的位数目的数目的CAM单元。以行锁存器664的操作为例，行锁存器可沿着熔丝总线从熔丝阵列660a-b接收经修复行地址。行地址可伴随有选择信号，所述选择信号可充当行锁存器664的CAM单元的写入信号。行地址的每一位可经存储在CAM单元中的相应者的锁存器部分(例如，图1的锁存器部分102或图2的202)。行地址的每一位可伴随有选择信号的一部分，所述选择信号充当将存储那个位的CAM单元的写入信号。
行锁存器664可共同接收传入行地址XADD。在一些实施例中，仅一些行锁存器664(例如，给定存储体的行锁存器664)可共同接收行地址XADD。接收行地址的行锁存器664可将行地址与存储在行锁存器664中的地址进行比较。例如，每一行锁存器664可经耦合到可携载与匹配位的值相关联的电压的信号线(例如，图3的信号线RegisterMatch)。在比较行地址之前，驱动器电路(例如，图3的316)可将信号线预充电到与高逻辑电平相关联的电压。给定行锁存器664的每一CAM单元可将行地址的位与经存储位进行比较，且如果不存在匹配，那么可改变信号线的电压。以这种方式，如果地址的所有位与行地址的所有位匹配，那么信号线可仅保持处于第一电压(例如，高逻辑电平)。当信号线保持处于高逻辑电平时，仅可存取与行锁存器664相关联的行。
熔丝总线可用于将地址从熔丝阵列660a-b提供到行锁存器664及列锁存器666。在图6的特定实施例中，可存在一对熔丝阵列660a及660b。熔丝阵列660a可包含通常可用于存储行地址的第一部分的地址信息的一组熔丝及/或反熔丝。熔丝阵列660b可包含通常可用于存储行地址的第二部分的地址信息的一组熔丝及/或反熔丝。在一些实施例中，可基于指派给地址的数值来在第一部分与第二部分之间划分行地址。
熔丝阵列660a-b可包含可用于记录存储器地址以进行修复的熔丝群组。例如，当识别出有缺陷的存储器行时，可通过熔断一或多个熔丝来将与有缺陷的行相关联的地址编程到熔丝阵列660a-b中的一者中。被熔断的熔丝群组可与冗余存储器的特定行相关联。在广播操作期间，熔丝阵列660a-b可沿着熔丝总线广播存储在熔丝阵列660a-b中的行地址。在一些实施例中，熔丝逻辑电路662可从熔丝阵列660a-b两者接收地址，且可交替地沿着熔丝总线将地址从第一熔丝阵列660a及第二熔丝阵列660b提供到行锁存器664及列锁存器666。
在离开熔丝逻辑电路662之后，熔丝总线可传递数据通过一或多个选项电路663。选项电路663可包含可与沿着熔丝总线的地址交互的存储器的各种设置。例如，选项电路663可包含熔丝设置，例如测试模式及电力供应熔丝。可由选项电路663锁存及/或读取存储在熔丝阵列660a-b中的数据，所述选项电路663接着可基于沿着熔丝总线提供的选项数据来确定存储器的一或多个性质。
在传递通过选项电路663之后，熔丝总线可在传递通过所有存储器存储体668的列锁存器666之前，传递通过所有存储器存储体668的行锁存器664。除沿着熔丝总线提供数据(包含地址数据)之外，熔丝逻辑电路662还可沿着熔丝总线提供一或多个选择信号。所述选择信号可与沿着熔丝总线的特定数据分组相关联，且可确定特定数据分组与沿着熔丝总线的哪个电路相关联。所述选择信号可充当图1-2中所描述的写入信号且可允许将数据写入到与所述选择信号相关联的行锁存器664或列锁存器666的锁存器部分。例如，如果行锁存器选择信号处于有效状态，那么其可指示数据分组将存储在行锁存器664中。在一些实施例中，这可用来自熔丝总线的地址覆写已存储在行锁存器664中的地址。可使用进一步选择信号来指定意在存储数据分组的特定行锁存器664的特定位置(例如，存储体群组选择信号、存储体选择信号等)。
图7是根据本公开的实施例的刷新控制电路的框图。图7展示作为跟踪对存储器的字线的存取以便检测行锤事件的方式的本公开的CAM单元的实例应用。在一些实施例中，刷新控制电路746可实施图5的刷新控制电路546。虚线742经展示以表示在某些实施例中，所述组件(例如，刷新控制电路746及行控制件738)中的每一者可对应于特定存储器存储体，且可对于存储器存储体中的每一者重复这些组件。因此，可存在多个刷新控制电路746及行控制件738。为简洁起见，将仅描述单个存储体的组件。
DRAM接口733可将一或多个信号提供到地址刷新控制电路746及行控制件738。刷新控制电路746可包含采样信号生成器768、地址采样器767、行锤刷新(RHR)状态控制器765及刷新地址生成器769。DRAM接口733可表示存储器装置(例如，图5的装置500)的一或多个组件，所述一或多个组件将一或多个控制信号，例如自动刷新信号AREF，及行地址XADD提供到刷新控制电路746及/或行控制件738。采样信号生成器768以随机定时生成采样信号ArmSample。
地址采样器767可响应于ArmSample的激活而采样(例如，锁存)当前行地址XADD。地址采样器767还可将经锁存地址中的一或多者作为经匹配地址HitXADD提供到刷新地址生成器769。地址采样器767可包含CAM寄存器堆叠(例如，图4的CAM寄存器堆叠400)，所述CAM寄存器堆叠可用于将对不同行地址XADD的存取进行计数。
RHR状态控制器765可提供信号RHR以指示应发生行锤刷新(例如，对应于经识别侵略者行的受害者行的刷新)。RHR状态控制器765还可提供内部刷新信号IREF，以指示应发生自动刷新。响应于RHR的激活，刷新地址生成器769可提供刷新地址RXADD，所述刷新地址RXADD可为自动刷新地址或可为对应于与匹配地址HitXADD对应的侵略者行的受害者行的一或多个受害者地址。行控制件738可响应于刷新地址RXADD及行锤刷新信号RHR而执行刷新操作。行控制件738可基于刷新地址RXADD及内部刷新信号IREF来执行自动刷新操作。
DRAM接口733可表示将信号提供到存储体的组件的一或多个组件。例如，DRAM接口733可表示例如图5的命令地址输入电路532、地址解码器534及/或命令解码器536的组件。DRAM接口733可提供行地址XADD、自动刷新信号AREF、激活信号ACT及预充电信号Pre。自动刷新信号AREF可为可指示何时将发生自动刷新操作的周期性信号。可提供激活信号ACT以激活存储器的给定存储体。可提供预充电信号Pre以对存储器的给定存储体进行预充电。行地址XADD可为包含多个位(其可串行或并行传输)的信号且可对应于经激活存储器存储体的特定行。
采样信号生成器768提供采样信号ArmSample。地址采样器767可从DRAM接口733接收行地址XADD且从采样信号生成器768接收ArmSample。行地址XADD可随着DRAM接口733将存取操作(例如，读取及写入操作)引导到存储器单元阵列(例如，图9的存储器单元阵列542)的不同行而改变。每次地址采样器767接收ArmSample的激活(例如，脉冲)时，地址采样器767可对XADD的当前值进行采样且可将XADD的当前值保存在CAM堆叠的CAM寄存器中。
地址采样器767可基于经采样行地址XADD来确定一或多个行是否为侵略者行，且可提供经识别侵略者行作为匹配地址HitXADD。作为这个确定的部分，地址采样器767可响应于ArmSample的激活而记录(例如，通过锁存及/或存储在寄存器中)XADD的当前值。XADD的当前值可与地址采样器767中的先前记录的地址(例如，存储在锁存器/寄存器中的地址)进行比较，以确定经采样地址随时间的存取模式。如果地址采样器767确定当前行地址XADD被重复存取(例如，是侵略者行)，那么ArmSample的激活还可致使地址采样器767提供侵略者行的地址作为匹配地址HitXADD。在一些实施例中，匹配地址(例如，侵略者地址)HitXADD可经存储在锁存器电路中以供刷新地址生成器769稍后检索。
地址采样器767可将经采样地址的值存储在CAM堆叠(例如，图4的CAM寄存器堆叠420)的CAM单元寄存器中，且可具有与经存储地址中的每一者相关联的计数器。当ArmSample被激活时，如果当前行地址XADD与经存储地址中的一者匹配，那么计数器的值可能递增。响应于ArmSample的激活，地址采样器767可提供与最高值计数器相关联的地址作为匹配地址HitXADD。在其它实例中可使用识别侵略者地址的其它方法。
RHR状态控制器765可接收自动刷新信号AREF且提供行锤刷新信号RHR。自动刷新信号AREF可周期性地生成且可用于控制刷新操作的定时。存储器装置可实行自动刷新操作序列以便周期性地刷新存储器装置的行。可生成RHR信号以便指示所述装置应刷新特定目标行(例如，受害者行)而不是来自自动刷新地址序列的地址。RHR状态控制器765可使用内部逻辑来提供RHR信号。在一些实施例中，RHR状态控制器765可基于AREF的特定次数的激活(例如，AREF的每4次激活)来提供RHR信号。RHR状态控制器765还可提供内部刷新信号IREF，所述内部刷新信号IREF可指示应发生自动刷新操作。在一些实施例中，可生成信号RHR及IREF使得它们不会同时有效(例如，两者不会同时处于高逻辑电平)。
刷新地址生成器769可接收行锤刷新信号RHR及匹配地址HitXADD。匹配地址HitXADD可表示侵略者行。刷新地址生成器769可基于匹配地址HitXADD来确定一或多个受害者行的位置且提供它们作为刷新地址RXADD。在一些实施例中，受害者行可包含在物理上与侵略者行邻近的行(例如，HitXADD+1及HitXADD-1)。在一些实施例中，受害者行还可包含在物理上与侵略者行的物理邻近行邻近的行(例如，HitXADD+2及HitXADD-2)。在其它实例中，可使用受害者行与经识别侵略者行之间的其它关系。
刷新地址生成器769可基于行锤刷新信号RHR来确定刷新地址RXADD的值。在一些实施例中，当信号RHR不是有效时，刷新地址生成器769可提供自动刷新地址序列中的一者。当信号RHR有效时，刷新地址生成器1092可提供目标刷新地址，例如受害者地址，作为刷新地址RXADD。
行控制件738可经基于接收信号及地址来对存储器阵列(未展示)执行一或多个操作。例如，响应于激活信号ACT及行地址XADD(且IREF及RHR处于低逻辑电平)，行控制件738可引导对经指定行地址XADD进行一或多个存取操作(例如，读取操作)。响应于RHR或IREF信号中的任一者(或两者)是有效的，行控制件738可刷新刷新地址RXADD。
图8是根据本公开的实施例的地址采样器的框图。在一些实施例中，地址采样器800可用于实施图7的地址采样器767。地址采样器800包含可为图4的CAM寄存器堆叠400的CAM寄存器堆叠870。地址采样器800可包含CAM寄存器堆叠870，其中所述CAM寄存器堆叠870中的每一者可具有对应计数器871。计数器871可经耦合到比较器872，所述比较器872可通过计数器加扰器873耦合到指针874。寄存器870可经耦合到地址锁存器875，所述地址锁存器875可存储及提供经识别行锤地址作为匹配地址HitXADD。
地址采样器800可响应于采样信号ArmSample而对当前行地址XADD进行采样。采样信号ArmSample还可致使地址采样器800确定经采样地址(例如，存储在寄存器870中的一者中的地址)是否为行锤地址且将其存储在地址锁存器875上，其中所述经采样地址可作为匹配地址HitXADD提供到刷新地址生成器(例如，图7的刷新地址生成器769)。
每次提供采样信号ArmSample时，可将当前行地址XADD与存储在CAM寄存器堆叠870中的地址进行比较。可将当前行地址XADD作为外部数据X_Compare(例如，如在图3-4中)提供到CAM寄存器堆叠870的CAM寄存器中的每一者。CAM寄存器堆叠870的CAM寄存器中的每一者可提供匹配位，所述匹配位指示行地址XADD是否与已存储在CAM寄存器中的每一者中的地址完全匹配。
如果当前地址XADD已经存储在寄存器中的一者中(例如，如果匹配位中的至少一者处于高逻辑电平)，那么可使与那个寄存器870相关联的计数器871递增。如果当前地址XADD尚未存储在堆叠870的CAM单元寄存器中的一者中(例如，如果所有匹配位处于低逻辑电平)，那么可将其添加到CAM寄存器堆叠870的寄存器中的一者。如果存在开放CAM单元寄存器(例如，没有经锁存地址的寄存器)，那么经采样地址XADD可经存储在所述开放寄存器中。如果不存在开放寄存器，那么与具有最低值(如由指针874所指示)的计数器871相关联的寄存器可用经采样地址XADD取代其经锁存地址。在任一情况下，行地址XADD可连同处于高逻辑电平的写入信号(例如，图1-2的信号Write)一起提供，这可能引起行地址XADD的位覆写先前存储在CAM单元寄存器中的数据。
ArmSample信号还可能致使比较器872确定具有最大及最小值的计数器871。这些可经提供到计数器加扰器873，所述计数器加扰器873可将最大及最小计数器871与它们相应的相关联寄存器870匹配。指针874可指向与计数器871中的最大计数值相关联的CAM堆叠870的CAM单元寄存器且可指向与计数器871中的最小计数值相关联的CAM寄存器堆叠870。当新地址XADD被采样且不存在开放寄存器870来存储其时，可使用最小指针来覆写寄存器870。信号ArmSample可能致使存储在由最大指针所指示的CAM寄存器堆叠870中的地址存储在地址锁存器875中。
存储在地址锁存器875中的地址可被提供为匹配地址HitXADD。当基于地址HitXADD来实行目标刷新操作时(例如，当刷新与HitXADD相关联的受害者地址时)，可复位与所述刷新操作相关联的计数器871。
当然，应明白，根据本系统、装置及方法，本文中所描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合，或在单独装置或装置部分当中分离及/或执行。
最后，以上论述仅仅意在说明本系统且不应被揭示为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考实例性实施例特别详细地描述本系统，但也应明白，所属领域的一般技术人员可在不脱离如所附权利要求书中所阐述的本系统的更广泛及预期的精神及范围的情况下设计出众多修改及替代实施例。因此，说明书及附图被认为是说明性的且并非意在限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
锁存器电路，其经配置以存储第一信号及第二信号，其中所述第二位与所述第一位互补；
比较器电路，其经配置以接收第三信号及第四信号，其中所述第三信号与所述第四信号互补，所述比较器电路包括：
第一部分，其经配置以当所述第四信号处于第一逻辑电平时激活，且经配置以当活动时在所述第一信号处于所述第一逻辑电平时将信号线耦合到电压；及
第二部分，其经配置以当所述第三信号处于所述第一逻辑电平时激活，且经配置以当活动时在所述第二信号处于所述第一逻辑电平时将所述信号线耦合到所述电压。
2.根据权利要求1所述的设备，其中所述锁存器电路经配置以接收第五信号及与所述第五位互补的第六信号，且当写入信号有效时用所述第五信号取代所述第一信号并用所述第六信号取代所述第二信号。
3.根据权利要求2所述的设备，其中所述锁存器电路包括耦合在所述第五信号与所述第一信号之间的第一写入晶体管及耦合在所述第六信号与所述第二信号之间的第二写入晶体管，其中所述第一写入晶体管及所述第二写入晶体管具有共同耦合到所述写入信号的栅极。
4.根据权利要求1所述的设备，其中所述第一信号的逻辑状态表示由所述锁存器电路存储的位的逻辑状态。
5.根据权利要求1所述的设备，其中所述锁存器电路包括全部具有第一大小的第一多个晶体管，且其中所述比较器电路包括全部具有与所述第一大小不同的第二大小的第二多个晶体管。
6.根据权利要求1所述的设备，其中所述锁存器电路包括：
第一晶体管，其经配置以当所述第二信号处于第二逻辑电平时将第一电压耦合到所述第一信号；
第二晶体管，其经配置以当所述第一信号处于第二逻辑电平时将所述第一电压耦合到所述第二信号；
第三晶体管，其经配置以当所述第二信号处于第一逻辑电平时将第二电压耦合到所述第一信号；及
第四晶体管，其经配置以当所述第一信号处于所述第一逻辑电平时将所述第二电压耦合到所述第二信号，其中所述第一电压与所述第一逻辑电平相关联且所述第二电压与所述第二逻辑电平相关联。
7.根据权利要求6所述的设备，其中所述比较器电路的所述第一部分包括串联耦合在所述信号线与所述第一电压之间的第五晶体管及第六晶体管，其中所述第五晶体管由处于第一逻辑电平的所述第一信号激活且所述第六晶体管由处于所述第一逻辑电平的所述第四信号激活，且
其中所述比较器电路的所述第二部分包括串联耦合在所述信号线与所述第一电压之间的第七晶体管及第八晶体管，其中所述第七晶体管由处于所述第一逻辑电平的所述第二信号激活且所述第八晶体管由处于所述第一逻辑电平的所述第三信号激活。
8.一种设备，其包括：
多个内容可寻址存储器(CAM)寄存器，所述CAM寄存器中的每一者包括经配置以存储经存储信息的相应位且进一步经配置以将经存储信息的所述相应位与外部信息的相应位进行比较的多个CAM单元；及
多个信号线，所述多个信号线中的每一者经耦合到所述CAM寄存器中的一者，其中所述多个CAM寄存器中的给定者的所述多个CAM单元中的每一者经配置以在经存储信息的所述相应位与外部信息的所述相应位不匹配的情况下将所述多个信号线中的相关联者的电压改变为第一电压。
9.根据权利要求8所述的设备，其进一步包括驱动器电路，所述驱动器电路经配置以在所述CAM单元中的任一者将经存储信息的所述相应位与外部信息的所述相应位进行比较之前将所述多个信号线的电压设置为与所述第一电压不同的第二电压。
10.根据权利要求8所述的设备，其中将多个外部位共同提供到所述多个CAM寄存器中的每一者。
11.根据权利要求10所述的设备，其中在所述多个CAM寄存器中的每一者中存在相同数目的所述多个外部位及所述多个CAM单元。
12.根据权利要求8所述的设备，其中所述多个CAM寄存器中的每一者经配置以存储与存储器装置的存储器单元群组相关联的存储器地址，且其中给定CAM寄存器的所述多个CAM单元中的每一者经配置以存储所述存储器地址的位。
13.根据权利要求8所述的设备，其中所述多个CAM单元中的每一者经配置以存储表示所述经存储位的所述逻辑电平的第一信号及与所述第一信号互补的第二信号，以接收表示外部信息的所述位的所述逻辑电平的第三信号及与所述第三信号互补的第四信号，且将所述第一信号与所述第四信号及所述第二信号与所述第三信号进行比较。
14.根据权利要求13所述的设备，其中如果所述第一信号及所述第四信号匹配或如果所述第二信号及所述第三信号匹配，那么所述多个CAM单元中的每一者经配置以将所述多个信号线中的所述相关联者的所述电压改变为所述第一电压。
15.一种设备，其包括：
熔丝阵列，其经配置以提供包括多个位的行地址；
熔丝锁存器，其与冗余存储器单元群组相关联，所述熔丝锁存器包括多个内容可寻址存储器(CAM)单元，所述CAM单元中的每一者包括经配置以存储所述行地址的所述多个位中的相应者的锁存器部分及比较器部分；
行控制件，其经配置以提供包括多个位的存取地址，其中所述比较器部分经配置以将所述存取地址的相应位与所述相应经存储位进行比较，且其中所述CAM单元中的每一者经配置以在所述存取地址的所述位与所述经存储位不匹配的情况下将匹配位的状态从高电平改变为低电平。
16.根据权利要求15所述的设备，其进一步包括经配置以向写入信号提供所述行地址的熔丝逻辑电路，其中所述熔丝锁存器中的所述多个CAM单元中的每一者经配置以响应于所述行地址及所述写入信号而存储所述行地址的所述多个位中的所述相应者。
17.根据权利要求15所述的设备，其中所述行控制件经配置以在所述匹配位在将所述存取地址与所述行地址进行比较之后保持处于高电平的情况下对所述冗余存储器单元群组实行存取操作。
18.根据权利要求15所述的设备，其进一步包括经配置以将多个第一信号反相的反相器电路，每一第一信号表示到互补的多个第二信号的所述行地址的所述多个位中的一者，其中所述CAM单元中的所述每一者经配置以存储所述多个第一信号中的相应者及所述多个第二信号中的相应者。
19.根据权利要求18所述的设备，其进一步包括经配置以将多个第三信号反相的反相器电路，每一第三信号表示到互补的多个第四信号的所述存取地址的所述位中的一者，其中所述熔丝锁存器的所述CAM单元中的每一者经配置以将所述相应第一与所述第四信号及所述相应第二信号与所述第三信号进行比较。
20.根据权利要求19所述的设备，其中所述CAM单元中的每一者经配置以在所述相应第一信号与所述第四信号匹配或所述相应第二信号与所述第三信号匹配的情况下改变所述匹配位的所述状态。
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