JP5343734B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＡＭ）として、Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＳＲＡＭ）やＤｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）がある。

ＲＡＭに含まれるメモリセルアレイは、ビット情報を保持するメモリセルを、ワード線とビット線との交点に多数配置したものである。ワード線は、メモリセルアレイの行を選択するための制御信号線であり、カラムアドレス選択（ＣＡＳ：Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔ）信号は、メモリセルアレイの列を選択するための制御信号線である。メモリセルは、メモリアクセスを行うアドレスについて、デコードされたアドレスに対応するワード線及びカラムアドレス選択線の電圧を変えることにより、１ビットのデータを読み出し又は書き込む動作を実現する。

ワード線を、ビット線より先に活性化することで、列方向に連続したメモリセルから連続したデータ読出しが行える半導体記憶装置が提案されている。半導体記憶装置は、メモリアレイの出力に、連続する複数の列アドレスのデータを保持するためのデータレジスタと、データレジスタの出力を選択するためのマルチプレクサを有する。ワード線を活性化して、データレジスタに連続する複数列のデータをデータレジスタに記憶し、次に、マルチプレクサは、４つのデータレジスタの出力のうち１つを選択して順次出力する。

また、複数のＤＲＡＭのビット線毎にセンスアンプを設け、複数のセンスアンプのうちリード対象となるＤＲＡＭセルに対応するセンスアンプだけを駆動する半導体記憶装置が提案されている。半導体記憶装置は、例えば、特許文献１及び特許文献２に記載されている。

特開平４−４２４９０号広報 特開２０００−１９５２５３号広報

メモリセルからデータを読み出すために、デコードされたリードアドレスに対応するワード線及びカラムアドレス選択信号に電圧が印加される。１つのワード線には、複数のメモリセルが接続されている。読出対象のメモリセルからデータを読み出すとき、読出対象のメモリセルと同じワード線に接続した他のメモリセルにも電圧が印加されるため、他のメモリセルへの電圧の印加は無駄になる。

一実施形態に係る半導体記憶装置は、読出対象のメモリセルと同じワード線に接続されたメモリセルにワード線選択信号を印加することなく、読出対象のメモリセルに記憶されたデータを読み出すことを目的とする。

一実施形態に係る半導体記憶装置は、各々がデータを記憶する複数のメモリセルと、
現在のサイクルにおける行アドレスと、前回のサイクルの行アドレスを比較するとともに、現在のサイクルの行アドレスと前回のサイクルの行アドレスの一致を検出するとき、制御信号を出力する比較部と、前記行アドレスをデコードし、前記デコードされた行アドレスに基づいた複数のメモリセルの一部に接続されるワード線の１つを選択するワード線選択信号を出力する行アドレスデコーダであって、前記比較部から出力される前記制御信号が、該行アドレスデコーダへ入力するとき、前記ワード線選択信号の出力を抑止する行アドレスデコーダと、列アドレスをデコードするとともに、前記デコードされた列アドレスに基づいて前記複数のメモリセルの一部に接続するカラム線の１つを選択するカラム選択信号を出力する列アドレスデコーダと、前記カラム選択信号に基づいて前記カラム線を介してデータを前記選択された複数のメモリセルの一部に書き込む書込アンプと、前記選択された複数のメモリセルの一部のそれぞれに対応して設けられたセンスアンプであって、読み出し動作時には、前記ワード線選択信号と前記カラム選択信号に基づいて前記選択された複数のメモリセルの一部に格納されるデータを出力し、書込み時には、前記書込みアンプによって前記選択された複数のメモリセルの一部に書き込まれたデータを出力するセンスアンプと、前記センスアンプのそれぞれに対応して設けられ、前記センスアンプから出力されたデータを格納する読出ラッチと、前記カラム選択信号に基づいて前記読出ラッチから出力されるデータを選択する選択部と、を備える。

一実施形態に係る半導体記憶装置は、読出対象のメモリセルと同じワード線に配置されたメモリセルにワード線選択信号を印加することなく、読出対象のメモリセルに記憶されたデータを読み出すという効果を奏する。

半導体記憶装置の構成の一例を示す図である。 比較部の詳細例を示す図である。 行アドレスデコーダの詳細例を示す図である。 列アドレスデコーダの詳細例を示す図である。 メモリセルの一例を示す図である。 メモリセルの一例を示す図である。 ビットラインプリチャージ回路の詳細例を示す図である。 センスアンプの詳細例を示す図である。 記憶回路の詳細例を示す図である。 マルチプレクサの詳細例を示す図である。 半導体記憶装置の構成の一例を示す図である。 書込アンプの詳細例を示す図である。 半導体記憶装置が受け取り又は供給する信号のタイミングチャートの一例を示す図である。 半導体記憶装置の構成の一例を示す図である。 比較部の詳細例を示す図である。 センスアンプの詳細例を示す図である。 半導体記憶装置が受け取り又は供給する信号のタイミングチャートの一例を示す図である。 半導体記憶装置の構成の一例を示す図である。 インクリメンタの詳細例を示す図である。 半導体記憶装置が受け取り又は供給する信号のタイミングチャートの一例を示す図である。 半導体記憶装置の構成の一例を示す図である。 比較部の詳細例を示す図である。 記憶回路の詳細例を示す図である。 半導体記憶装置が受け取り又は供給する信号のタイミングチャートの一例を示す図である。 半導体記憶装置の構成の一例を示す図である。 比較部の詳細例を示す図である。 書込アンプの詳細例を示す図である。 半導体記憶装置が受け取り又は供給する信号のタイミングチャートの一例を示す図である。 半導体記憶装置の構成の一例を示す図である。 モード切替信号の論理表を示す図である。 比較部の詳細例を示す図である。 センスアンプの詳細例を示す図である。

以下、図面を参照して、半導体記憶装置の実施形態を説明する。

＜第１の実施形態＞
図１は、半導体記憶装置の構成の一例を示す図である。図１に示す半導体記憶装置１０は、比較部１２、行アドレスデコーダ１４、列アドレスデコーダ１６、メモリセルアレイ２０、ビットラインプリチャージ回路２１、センスアンプ２２、読出ラッチ２４、及びマルチプレクサ２５を有する。なお、メモリセルアレイ２０、ビットラインプリチャージ回路２１、センスアンプ２２、読出ラッチ２４、及びマルチプレクサは、ビット線で結線されて、メモリブロック１１ａを形成し得る。そして、メモリブロック１１ａに含まれるメモリセルは、他のメモリブロック１１ｂに含まれるメモリセルと共通のワード線で結線されても良い。以下に示す様々な半導体記憶装置の例においては、説明が冗長になるのを防ぐため、１つのメモリブロックについて説明するが、あるメモリブロックに対する説明は、他のメモリブロックにも適用可能である。

比較部１２は、前サイクルの行アドレスと、現サイクルの行アドレスとを比較する回路である。比較部１２は、外部から供給されるライトイネーブル（／ＷＥ：Ｗｒｉｔｅ Ｅｎａｂｌｅ、「／」は、負論理「０」が「真」の値を表すことを意味する）信号を、信号線ｗ１１を介して受け取り、且つ、行アドレス信号をｎ本の信号線ｗ１０を介してそれぞれ受け取る。／ＷＥ信号は、負論理における偽値「１」のとき「読出しモード」を意味し、負論理における真値「０」のとき「書込モード」を意味するように、外部から出力される。なお、データをメモリセルに書き込むモードを「書込モード」、データをメモリセルから読み出すモードを「読出モード」と言う。比較部１２は、行アドレス信号及び／ＷＥ信号を受け取り、図２を用いて後述する所定の論理が成立することで、行アドレスデコーダ１４の入力に信号線ｗ１２を介して制御信号（ＩＨ：ＩｎＨｉｂｉｔ）を活性化して、出力する。比較部１２の詳細例は、図２を用いて後述する。

行アドレスデコーダ１４は、受け取った複数の行アドレス信号をデコードして、デコードした値が示すワード線を活性化する回路である。行アドレスデコーダ１４は、ｉ本の信号線ｗ１３を介して受け取ったｉビットの行アドレス信号を用いて、２のｉ乗のワード線ｗ１４のうち１つのワード線を活性化する。ワード線ｗ１４は、メモリセルアレイ２０のワード線に接続される信号線である。行アドレスデコーダ１４は、入力する制御信号が活性化すると、デコードの動作を停止する。行アドレスデコーダ１４の詳細例は、図３を用いて後述する。

列アドレスデコーダ１６は、入力された複数の列アドレス信号をデコードして、デコードした値が示す「Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔ（ＣＡＳ、列アドレス選択）」信号を活性化する回路である。ＣＡＳ信号は、メモリセルアレイ２０のビット線を選択する信号である。列アドレスデコーダ１６は、ｊ本の信号線ｗ１５を介して受け取ったｊビットの列アドレス信号を用いて、２のｊ乗のＣＡＳ信号線ｗ１６のうち１つのＣＡＳ信号を活性化する。列アドレスデコーダ１６の詳細例は、図４を用いて後述する。

メモリセルアレイ２０は、行方向及び列方向にマトリクス状に配列された複数のメモリセルを有する。各メモリセルには、データが格納される。メモリセルアレイ２０には、行方向にワード線が配置され、且つ、列方向にビット線が配置される。メモリセルは、行方向の行アドレス、及び、列方向の列アドレスによる固有のアドレスによって特定される。そして、メモリセルは、ワード線及びビット線に接続される。ワード線及びビット線を活性化することで、メモリセルは、データを受け取り又は供給する。メモリセルアレイ２０が、例えば、ＳＲＡＭである場合、メモリセルは、後述の図５Ａに示す回路構成例によって示される。メモリセルアレイ２０が、例えば、ＤＲＡＭである場合、メモリセルは、後述の図５Ｂに示す回路構成によって示される。

ビットラインプリチャージ回路２１は、ビット線blt及びビット線blcを共に「１」にプリチャージする。ビットラインプリチャージ回路２１は、書込アンプ１８又はセンスアンプ２２動作時は、プリチャージ動作を停止する。ビットラインプリチャージ回路２１の入力は、ビット線blt及びビット線blcを介してメモリセルアレイ２０と接続する。そして、ビットラインプリチャージ回路２１の出力は、ビット線blt及びビット線blcを介してセンスアンプ２２の入力と接続する。ビットラインプリチャージ回路２１の詳細例は、図６を用いて後述する。

センスアンプ２２は、メモリセルのビット線blt又はビット線blcから出力される電圧を増幅する回路である。センスアンプ２２の入力は、ビット線blt及びビット線blcを介してメモリセルアレイ２０と接続し、センスアンプ２２の出力は、信号線ｗ２２を介して読出ラッチ２４と接続する。センスアンプ２２の詳細例は、図７を用いて後述する。読出ラッチ２４は、センスアンプ２２が増幅した読出データを一時的に保持する回路である。読出ラッチ２４の出力は、信号線ｗ２４を介してマルチプレクサと接続する。読出ラッチ２４の詳細例は、図８を用いて後述する。

図２は、比較部の詳細例を示す図である。図２に示される比較部１２ａは、図１に示す比較部１２に相当する。比較部１２ａは、ラッチ回路12a-11、・・・、12a-1n、否定排他的論理和演算を行うＥＮＯＲ（Ｅｘｃｌｕｓｉｖｅ Ｎｏｔ ＯＲ）回路12a-21、・・・、12a-2n、及び論理積演算を行うＡＮＤ回路12a-3を有する。ラッチ回路12a-11、・・・、12a-1nは、対応する行アドレス毎にそれぞれ設けられる。ＥＮＯＲ回路12a-21、・・・、12a-2nも、対応する行アドレス毎にそれぞれ用意される。ＥＮＯＲ回路１２ａ−２１は、前サイクルの行アドレスを保持するラッチ12a-11の出力信号w12a-11bの値と、現サイクルの行アドレスの入力信号w12a-11aの値が一致すれば、「１」の信号w12a-21を出力する。同様に、ＥＮＯＲ回路12a-2nは、前サイクルの行アドレスを保持するラッチ12a-1nの出力信号w12a-1nbの値と、現サイクルの行アドレスの入力信号w12a-1naの値が一致すれば、「１」の信号w12a-2nを出力する。

ＡＮＤ回路12a-3は、／ＷＥ信号と、ＥＮＯＲ回路12a-21の出力信号w12a-21と、ＥＮＯＲ回路12a-2ｎの出力信号w12a-2ｎと、を入力する。ＡＮＤ回路12a-3は、入力信号が全て「１」の場合、制御信号ＩＨを出力する。よって、ＡＮＤ回路12a-3は、現サイクルの／ＷＥ信号が「読出し」であり、現サイクルと前サイクルの読出し対象行アドレスが同じ場合、「１」の制御信号ＩＨを供給し、それ以外の入力信号の組み合わせの場合、制御信号ＩＨは「０」になる。

図３は、行アドレスデコーダ１４の詳細例を示す図である。図３に示される行アドレスデコーダ１４ａは、図１に示す行アドレスデコーダ１４に相当する。行アドレスデコーダ１４ａは、インバータ回路14a-1、第１のインバータ回路14a-11〜14a-1ｎ、第２のインバータ回路14a-21〜14a-2ｎ、第１の論理回路14a-31〜14a-3ｎ、及び第２の論理回路14a-41〜14a-4ｎを有する。図３に示されるように、第１及び第２の論理回路は、ＮＡＮＤ（Ｎｏｔ ＡＮＤ）回路とインバータ回路とを直列に接続したものである。

w13a-1〜w13a-iは、ｉビット幅のアドレス信号線である。行アドレスデコーダ１４は、ｉ本の信号線w13a-1〜w13a-iを介して受け取ったｉビットの行アドレス信号を用いて、ｎ（２のｉ乗）本のワード線ｗ１４のうち１つのワード線を活性化する。第１のインバータ回路14a-11〜14a-1iは、信号線w13a-1〜w13a-iから受け取ったアドレス信号の論理を反転する。第１のインバータ回路14a-11〜14a-1iは、反転したアドレス信号を第２のインバータ回路14a-21〜14a-2iに供給するとともに、第１の論理回路14a-32〜14a-3nに出力する。第２のインバータ回路14a-21〜14a-2iは、受け取った行アドレス信号の論理を反転し、且つ、反転した行アドレス信号を第１の論理回路14a-31〜14a-3n-1に出力する。第１の論理回路14a-31〜14a-3nは、入力信号の論理積を第２の論理回路14a-41〜14a-4nに出力する。アドレス信号は、デコーダクロック（ｄｅｃｃｋ）の１サイクルの期間中、第１の論理回路14a-31〜14a-3nの１つの出力だけが活性化するように外部から生成される。第２の論理回路14a-41〜14a-4nは、入力信号の論理積を出力する。第２の論理回路14a-41〜14a-4nの入力信号の１つは、デコーダクロック（ｄｅｃｃｋ）である。そのため、第２の論理回路14a-41〜14a-4nは、デコーダクロックのパルス周期に従って出力信号を、それぞれ伝播する。また、第２の論理回路14a-41〜14a-4nの入力信号の１つは、インバータ回路14ａ-1により論理を反転した制御信号ＩＨである。そのため、比較部１２が、制御信号ＩＨを活性化する場合、第２の論理回路14a-41〜14a-4nは出力信号を伝播しない。第２の論理回路14a-41〜14a-4nの出力は、それぞれメモリセルアレイ２０のワード線と接続されている。第２の論理回路の出力が活性化すると、出力先のメモリセルのワード線が活性化する。

図４は、列アドレスデコーダ１６の詳細例を示す図である。図４に示される列アドレスデコーダ１６ａは、図１に示す列アドレスデコーダ１６に相当する。信号線w16a-1〜w16a-jは、ｊビット幅のアドレス信号線である。列アドレスデコーダ１６は、信号線w16a-1〜w16a-jを介して受け取ったｊビットの列アドレス信号を用いて、ｍ（２のｊ乗）のＣＡＳ信号線ｗ１６のうち１つのＣＡＳ信号を活性化する。列アドレスデコーダ１６ａは、インバータ回路16a-1、第１のインバータ回路16a-11〜16a-1ｎ、第２のインバータ回路16a-21〜16a-2ｎ、第１の論理回路16a-31〜16a-3ｎ、及び第２の論理回路16a-41〜16a-4ｎを有する。図４に示されるように、第１及び第２の論理回路は、ＮＡＮＤ回路とインバータ回路とを直列に接続したものである。

第１のインバータ回路16a-11〜16a-1jは、信号線w16a-1〜w16a-jから受け取ったアドレス信号の論理を反転する。第１のインバータ回路16a-11〜16a-1jは、反転したアドレス信号を第２のインバータ回路16a-21〜16a-2jに供給するとともに、第１の論理回路16a-31〜16a-3m-1に出力する。第２のインバータ回路16a-21〜16a-2jは、受け取った行アドレス信号の論理を反転し、且つ、反転した行アドレス信号を第１の論理回路16a-32〜16a-3mに出力する。第１の論理回路16a-31〜16a-3mは、入力信号の論理積を第２の論理回路16a-41〜16a-4mに出力する。アドレス信号は、第１の論理回路16a-31〜16a-3mの１つの出力が活性化するように外部から伝送される。第２の論理回路16a-41〜16a-4mは、入力信号の論理積を出力する。第２の論理回路16a-41〜16a-4mの入力信号の１つは、デコーダクロック（decck）である。そのため、第２の論理回路16a-41〜16a-4mは、デコーダクロックのパルス周期に従って出力信号を伝播する。第２の論理回路16a-41〜16a-4mの出力であるカラムアドレス選択信号は、マルチプレクサ２５に出力され、マルチプレクサ２５は、後述する読出ラッチを選択するために用いる。

図５Ａは、ＳＲＡＭに適用されるメモリセルの一例を示す図である。メモリセル２０ａ−１は、６個のトランジスタＴｒ１ａ〜Ｔｒ６ａを含むフリップフロップ回路を有する。ビット線blt、blcは、ビットラインプリチャージ回路２１によって、「１」にプリチャージされている。Ｐ型トランジスタＴｒ３ａ及びＮ型トランジスタＴｒ４ａにより構成される回路、及びＰ型トランジスタＴｒ５ａ及びＮ型トランジスタＴｒ６ａにより構成される回路は、それぞれインバータ回路として配置されるので、Ｎ型トランジスタＴｒ４ａのソース端子に保持された電位、又は、Ｎ型トランジスタＴｒ６ａのソース端子に保持された電位は、保持されている。メモリセル２０ａ−１からの読出動作は、まず、行アドレスデコーダ１４が、Ｎ型トランジスタＴｒ１ａ、Ｔｒ２ａのゲート端子に接続されるワード線に電圧を印加する。Ｎ型トランジスタＴｒ１ａ、Ｔｒ２ａがオンすると、「０」に保持されるトランジスタ側に電流が流れることで、ビット線blt及びビット線blcのいずれかの電位が低下する。図７で後述するように、センスアンプ２２は、ビット線blt及びビット線blcのいずれかの電位低下を検知して、メモリセルから読出ラッチ２４へデータを読み出す。

図５Ｂは、メモリセルの一例を示す図である。図５Ｂに示されるメモリセルは、ＤＲＡＭに適用されるメモリセル２０ｂ−１である。メモリセル２０ｂ−１は、Ｎ型トランジスタＴｒ１ｂ、及びキャパシタＣ１を有する。ビット線blt及びビット線blcは、ビットラインプリチャージ回路２１によって、「１」にプリチャージされている。メモリセル２０ｂ−１への読出動作は、まず、行アドレスデコーダ１４が、ワード線に電圧を印加する。Ｎ型トランジスタＴｒ１ｂのゲート端子が開くと、ビット線bltの電位が低下する。ビット線blcには何も接続されていないため、ビット線blcの電位は変動しない。キャパシタＣ１が「１」を示す高電位の場合、ビット線bltとビット線blcとの電位差は小さい。一方、キャパシタＣ１が「０」を示す低電位の場合、ビット線bltとビット線blcとの電位差は大きい。ビット線ＢＬの電位とビット線ＢＬＢの電位との電位差をセンスアンプ２２で増幅することでメモリセル２０ｂ−１に蓄積された情報が読み出される。センスアンプ２２が読み出したデータは、読出ラッチ２４に保持される。

図６は、ビットラインプリチャージ回路の詳細例を示す図である。図６に示すビットラインプリチャージ回路２１ａは、図１に示すビットラインプリチャージ回路２１のうち、１つのビット線blt、blcをプリチャージするものである。ビットラインプリチャージ回路２１ａは、デコーダクロック（ｄｅｃｃｋ）に従ってビット線対blt、blcを「１」にプリチャージする。

図７は、センスアンプの詳細例を示す図である。図７に示すセンスアンプ２２ａは、図１に示すセンスアンプ２２のうち、１つのビット線対blt、blcの電圧レベルを増幅するセンスアンプを示したものである。センスアンプ２２ａは、Ｎ型トランジスタ22a-1、ラッチ回路22a-2、及びインバータ22a-3、22a-4を有する。センスアンプ許可クロック（ｓａｅｃｋ）が活性化すると、ラッチ回路22a-2が作動して、ビット線blt又はビット線blcの信号を増幅することで、インバータ22a-3又は22a-4が駆動する。このようにして、センスアンプ２２ａは、メモリセルアレイ２０から読出データ（ｓａｏｕｔ）を読み出す。

図８は、記憶回路の詳細例を示す図である。図８に示す読出ラッチ２４ａは、図１に示す読出ラッチ２４の１つのビット線対blt、blcから読み出されたデータ（ｓａｏｕｔ）を保持するものである。読出ラッチ２４ａは、インバータ回路24a-1〜24a-4、及びトランスミッションゲート24a-5を有する。インバータ回路24a-3、24a-4は、順序回路24a-6として機能する。ラッチクロック及びインバータ回路24a-1により論理を反転したラッチクロックが、トランスミッションゲート24a-5のゲート端子に反転入力すると、インバータ回路24a-2により論理を反転したデータは、トランスミッションゲート２４ａ−５を通過し、順序回路24a-6に入力する。順序回路24a-6では、受け取ったデータをインバータ回路24a-3で論理を反転して、「Ｒｅａｄ Ｄａｔａ（ＲＤ、読出データ）」を出力する。

図９は、マルチプレクサの詳細例を示す図である。図９に示すマルチプレクサ２５ａは、図１に示すマルチプレクサ２５に相当する。マルチプレクサ２５ａは、インバータ回路25a-1a〜25a-1n、トランスミッションゲート25a-1b〜25a-nb、及びインバータ25a-1cを有する。上記回路素子は、対応する記憶回路のデータ出力、並びに、カラム選択信号の出力と接続された複数の選択回路25a-1〜25a-nを構成する。例えば、選択回路25a-1に、ＣＡＳ信号が供給されると、トランスミッションゲート25a-1bのゲート端子に、インバータ回路25a-1aにより論理を反転したカラム選択信号と、カラム選択信号とが供給される。ゲート端子に信号が供給されると、トランスミッションゲート25a-1bのドレインから、記憶回路からのＲＤ信号がインバータ25a-1cに対して出力される。インバータ25a-1cは、読出データの論理を反転して、出力する。このように、マルチプレクサ２５ａは、ＣＡＳ信号に従って、読出ラッチ２４に格納されたデータを選択して読み出すことが出来る。

このように、前サイクルの行アドレス信号と、現サイクルの行アドレス信号とが一致し且つ／ＷＥ信号が読出モード「１」を示す場合、比較部１２は、制御信号ＩＨを行アドレスデコーダ１４に供給して、行アドレスデコーダ１４によるワード線の活性化を停止させる。そして、前サイクルの読み出しデータは、読出ラッチ２４に格納されているので、読出ラッチ２４に格納されたデータを読み出されることで、行アドレスデコーダ１４に動作をさせることなく、半導体記憶装置１０は、メモリセルアレイ２０に格納されたデータを読み出すことが出来る。このように、半導体記憶装置１０は、データ読み出し時のワード線の活性化をなくすことで、読み出し時の消費電力を抑えることが出来る。

＜第２の実施形態＞
図１０は、半導体記憶装置の一例を示す図である。図１０に示す半導体記憶装置１０ａは、図１に示した半導体記憶装置１０が有する構成要素に加えて、ラッチ回路６〜９、書込アンプ１８、クロック制御回路３２を有する。また、半導体記憶装置１０ａの外部に配置される命令演算部１は、半導体記憶装置１０ａにアドレス信号、／ＷＥ信号、「Ｗｒｉｇｈｔ Ｄａｔａ（ＷＤ、書込データ）」信号を供給する。命令演算部１及び半導体記憶装置１０ａは、演算処理装置を構成する。半導体記憶装置１０と共通する半導体記憶装置１０ａの回路構成要素は、説明を省略する。

クロック制御回路３２は、外部から供給されるクロック信号を受け取り、クロック信号を用いて、ラッチクロック（ｌａｔｃｈｃｋ）、デコーダクロック（ｄｅｃｃｋ）、センスアンプ許可クロック（ｓａｅｃｋ）を生成する。クロック制御回路３２は、ラッチクロックをラッチ回路６〜９に供給し、デコードクロックを行アドレスデコーダ１４に供給し、センスアンプ許可クロックをセンスアンプ２２に出力する。このように、クロック制御回路３２は、クロック信号を、他の半導体記憶装置１０ａの構成要素に出力することで、半導体記憶装置１０ａの各構成要素がクロックに同期して動作することを可能にする。

ラッチ回路６〜９は、半導体記憶装置１０ａの構成要素を同期して動作させるために、クロックを一定期間保持する回路である。

書込アンプ１８は、／ＷＥ信号が「０」の場合、ＷＤ信号を、ＣＡＳ信号に指定したビット線と、ワード線とで特定されるメモリセルに書き込むための回路である。書込アンプ１８は、命令演算部１からＷＤ信号を受け取り、且つ、列アドレスデコーダ１６から出力されるＣＡＳ信号を信号線ｗ１６を介して入力する。さらに、書込アンプ１８は、ＣＡＳ信号に対応するビット線blt又はblcを活性化する。

図１１は、書込アンプ１８の詳細例を示す図である。図５に示される書込アンプ１８ａは、書込アンプ１８の１つのビット線対blt、blcを駆動する書込アンプを示したものである。書込アンプ１８ａは、インバータ回路18a-1、ＡＮＤ回路18a-2、18a-3、及びトランジスタ18a-4、18a-5を有する。

インバータ回路18a-1は、外部から供給されるＷＤ信号を反転して、ＡＮＤ回路18a-3に出力する。ＡＮＤ回路18a-2は、列アドレスデコーダ１６から出力されるＣＡＳ信号、／ＷＥ信号、及び、外部から供給されるＷＤ信号を受け取り、全信号の論理積を出力する。ＡＮＤ回路18a-3は、ＣＡＳ信号、及び、インバータ18a-1で反転されたＷＤ信号を受け取り、両方の信号の論理積を出力する。ＡＮＤ回路18a-2、18a-3の出力は、それぞれトランジスタ18a-4、18a-5のゲート端子を印加する。インバータ18a-1の入力と出力が、ＡＮＤ回路18a-2、18a-3の入力と接続されているので、ビット線blt、blcのどちらかが、ＷＤ信号の信号レベルに従って「０」にディスチャージされる。

図１２は、半導体記憶装置１０ａが受け取り又は供給する信号のタイミングチャートの一例を示す図である。半導体記憶装置１０ａは、外部から供給されるクロック信号（Ｃｌｏｃｋ）、行アドレス信号（ＲｏｗＡｄｄｒｅｓｓ）、列アドレス信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ）、及び／ＷＥ信号を入力する。行アドレス信号（ＲｏｗＡｄｄｒｅｓｓ）、列アドレス信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ）、及びＲＤ信号は、複数のビット幅の信号である。

時間区間Ｔ０の期間中では、クロック制御回路３２は、Ｃｌｏｃｋ信号を入力すると、ｔ１０１に示すようにラッチクロック（ｌａｔｃｈｃｋ）を生成し、ｔ１０２に示すようにデコードクロック（ｄｅｃｃｋ）を生成し且つ出力する。行アドレスデコーダ１４は、行アドレスをデコードして、ワード線（ｗｏｒｄｌｉｎｅ）を活性化する。列アドレスデコーダ１６は、列アドレスをデコードして、ｔ１０４に示すように、デコードクロック（ｄｅｃｃｋ）と同期して、ＣＡＳ信号を活性化する。ＣＡＳ信号と／ＷＥ信号との論理積が成立して、ｔ１０５に示すように、書込アンプ１８は、ビット線bltを「０」に駆動して、ワード線とビット線bltとで特定されるメモリセルにデータを書き込む。

クロック制御回路３２は、Ｃｌｏｃｋ信号を入力すると、「Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ Ｅｎａｂｌｅ（ＳＡＥ、センスアンプ許可信号）」を生成し且つ出力する。センスアンプ２２は、ｓａｅ信号を入力すると、ｔ１０５で書込アンプ１８が書き込みを行ったメモリセルから、ｔ１０６に示すように、書き込まれたデータの読み出しを行い、読出ラッチ２４に読出データが格納される。

時間区間Ｔ１の期間中では、時間区間Ｔ０と同様に、／ＷＥ信号は、「０」であり書込モードを示す。そのため、時間区間Ｔ０と同様に、行アドレスと列アドレスで特定したメモリセルにＷＤ信号の書込動作が行われ、同時にセンスアンプ２２で、ｔ１１１に示すように、メモリセルからの読み出しが行われる、読出ラッチ２４に読出データが格納される。

時間区間Ｔ２の期間中では、／ＷＥ信号は、「１」であり読出モードを示す。時間区間Ｔ１と時間区間Ｔ２の行アドレスは、同じである。そのため、ｔ１２１及びｔ１２２に示すように、比較部１２は、制御信号ＩＨが活性化するため、行アドレスデコーダ１４は、ｔ１２３に示すように、ワード線のレベル変化が抑止される。従って、ワード線のレベルが一定であるため、センスアンプ２２が作動しても、ｔ１２４に示すように、メモリセルからデータは読み出されない。

このように、半導体記憶装置１０ａは、前サイクルと後サイクルとの行アドレスが一致する場合、ワード線を活性化せずに、前サイクルの期間中保持したデータを記憶回路から読み出すことでメモリセルのデータを読み出す。よって、ワード線のレベル変化が抑止されるため、半導体記憶装置１０ａは、読出時の消費電力を抑えることが出来る。また、前サイクルが書込モードであっても、半導体記憶装置１０ａは、書込モードのときにメモリセルに書き込まれたデータを、同時に記憶回路に保持する。そのため、前サイクルが書込モードで、現サイクルが読出モードであっても、記憶回路から前サイクルの期間中保持したデータを読み出すことで、ワード線活性化による電力消費を抑えることが出来る。

＜第３の実施形態＞
図１３は、半導体記憶装置の一例を示す図である。図１３に示す半導体記憶装置１０ｂは、図１０に示した半導体記憶装置１０ａと比して、比較部１２ｂ、センスアンプ２２ｂが異なる。半導体記憶装置１０ｂが有する他の構成要素は、半導体記憶装置１０ａの構成要素と同じなので、以下において説明を省略する。

比較部１２ｂは、比較部１２で説明した制御信号ＩＨを出力するＡＮＤ回路の入力に、前サイクルと現サイクルのメモリセルへの連続読み出しアクセスであることという条件が加えられる。また、センスアンプ２２ｂは、／ＷＥ信号を受け取り、／ＷＥ信号が書込モードを示す場合は、センスアンプ２２を動作しない。

図１４は、比較部１２ｂの詳細例を示す図である。図２に示した比較部１２ａと比して、新たにラッチ回路１２ｂ−１が加えられる。そして、ＡＮＤ回路12b-3は、／ＷＥ信号と、ラッチ回路12b-1の出力信号w12b-1と、ＥＮＯＲ回路12b-21の出力信号w12b-21と、ＥＮＯＲ回路12b-2nの出力信号w12b-2nと、を入力する。ラッチ回路12b-1の出力が「１」のときは、前サイクルの／ＷＥ信号が「読出モード」であったことを示す。ＡＮＤ回路12b-3は、入力信号が全て「１」の場合、制御信号ＩＨを出力する。よって、ＡＮＤ回路12b-3は、前サイクルと現サイクルの／ＷＥ信号が「読出モード」であり、前サイクルと現サイクルの読出し対象行アドレスが同じ場合、制御信号ＩＨを活性化する。第１の実施形態に係る比較部１２ａは、前サイクルと現サイクルの／ＷＥ信号を比較しなかったため、前サイクルの／ＷＥ信号が書き込みであっても、比較部１２ａは、制御信号ＩＨを出力する。しかし、比較部１２ｂは、前サイクルが／ＷＥ信号の場合、制御信号ＩＨを出力しない。

図１５は、センスアンプ２２ｂの詳細例を示す図である。第１の実施形態に係るセンスアンプ２２ａと比して、ＡＮＤ回路２２ａ−４が追加された点で異なる。ＡＮＤ回路２２ａ−４は、センスアンプ許可信号クロック（ｓａｅｃｋ）と、／ＷＥ信号とを受け取って、ｓａｅ信号を出力する。そのため、センスアンプ２２ｂは、／ＷＥ信号が「１」である読出モードのときに、メモリセルからの読出しを行い、／ＷＥ信号が書込モードのときはメモリセルの読出しを行わない。

図１６は、半導体記憶装置１０ｂが受け取り又は供給する信号のタイミングチャートの一例を示す図である。半導体記憶装置１０ｂは、外部から供給されるクロック信号（Ｃｌｏｃｋ）、行アドレス信号（ＲｏｗＡｄｄｒｅｓｓ）、列アドレス信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ）、及び／ＷＥ信号を入力する。行アドレス信号（ＲｏｗＡｄｄｒｅｓｓ）、列アドレス信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ）、及びＲＤ信号は、複数のビット幅の信号である。

時間区間Ｔ０の期間中では、Ｔ０サイクルの／ＷＥ信号は、書込モードなので、比較部１２ｂは、制御信号ＩＨを活性化しない。クロック制御回路３２は、クロック信号を入力すると、ｔ２０１に示すようにラッチクロックを生成し、ｔ２０２に示すようにデコードクロックを生成し且つ出力する。行アドレスデコーダ１４は、行アドレスをデコードして、ｔ２０３に示すように、デコードクロックと同期して、ワード線（ｗｏｒｄｌｉｎｅ）を活性化する。列アドレスデコーダ１６は、列アドレスをデコードして、ｔ２０４に示すように、デコードクロックと同期して、ＣＡＳ信号を活性化する。／ＷＥ信号は、「０」であり書込モードを示す。そのため、書込アンプ１８は、ＣＡＳ信号と／ＷＥ信号との論理積の出力が「１」になるので、ｔ２０５に示すように、ビット線bltを「０」に駆動して、ワード線とビット線bltとで特定されるメモリセルにビットを書き込む。センスアンプ２２ｂは、／ＷＥ信号が「１」である「読出モード」のときに、ｓａｅ信号を、活性化するので、／ＷＥ信号が「０」である時間区間Ｔ０では、ｓａｅ信号のレベルは変化しない。

時間区間Ｔ１の期間中では、／ＷＥ信号は、「１」の読出モードを示す。しかし、Ｔ０サイクルの／ＷＥ信号と、Ｔ１サイクルの／ＷＥ信号が違うので、比較部１２ｂは、制御信号ＩＨを活性化しない。一方、ｓａｅ信号は、／ＷＥ信号が「１」である「読出モード」のときに活性化するので、／ＷＥ信号が「１」である時間区間Ｔ１では、ｔ２１１に示すように、ｓａｅ信号は活性化する。そして、センスアンプ２２ｂは、ｔ２１２に示すように、ワード線及びビット線で示されるメモリセルからデータの読み出しを行い、読出ラッチ２４にＲＤが格納される。

時間区間Ｔ１の期間中では、前サイクルが書込モードの場合、前サイクルの期間中センスアンプ２２ｂは動作していないため、読出ラッチ２４は、前サイクルの読出しデータを記憶していない。よって、比較部１２ｂは、前サイクルが書込モードである場合、前サイクルと現サイクルの行アドレスが同じであっても、制御信号ＩＨを供給しない。そのため、行アドレスデコーダ１４は、現サイクルの期間中ワード線のレベルを変化し、メモリセルからデータを読み出す。

時間区間Ｔ２の期間中では、／ＷＥ信号は、前サイクルである時間区間Ｔ１と同じ「１」であり読出モードを示す。時間区間Ｔ１と時間区間Ｔ２の行アドレスは、同じである。そのため、ｔ２２１に示すように、比較部１２ｂは、制御信号ＩＨを活性化する。制御信号ＩＨが活性化するため、行アドレスデコーダ１４は、ｔ２２２に示すように、ワード線のレベル変化が抑止される。ワード線のレベル変化が抑止されるので、センスアンプ２２が作動しても、ｔ２２３に示すように（ＲＤ参照）、メモリセルからデータは読み出されない。

このように、半導体記憶装置１０ｂは、前サイクルが書込モードで、現サイクルが読出モードのような場合、制御信号ＩＨが出力されない。半導体記憶装置１０ａは、選択された行アドレスが一致した場合は、ワード線のレベル変化が抑止されるため、半導体記憶装置１０ｂは、半導体記憶装置１０ａよりワード線活性化に関する消費電力効果は小さい。一方で、半導体記憶装置１０ａと比して、センスアンプ２２ｂは、書込モードでは動作しないという消費電力効果がある。

＜第４の実施形態＞
図１７に示される半導体記憶装置１０ｃは、半導体記憶装置１０ｂに対してインクリメンタ２６ａ、及び選択回路２７を設けたものである。半導体記憶装置１０ｃは、図示しないシーケンシャルリードモード端子を設け、シーケンシャルリードモード信号が活性化すると、同一行アドレスの複数カラムのメモリセルに対して読出動作を行う。なお、シーケンシャルリードモード端子とは、命令演算部１からシーケンシャルリード信号を受け取るための端子である。シーケンシャルリードモードとは、メモリセルを列方向に連続して読み出す動作を意味する。１アドレス毎にメモリセルからデータを読み出す場合、半導体記憶装置１０ｂは、命令演算部１から、同一行アドレスの連続する列アドレスの読出に複数の読出命令を受け取る。一方、シーケンシャルリードモードの場合、命令演算部１から１度の読出命令を受け取ることで、同一行アドレスの連続する列アドレスの読み出しを行うことが出来る。そのため、命令演算部との読出命令の受信回数が減り、読出処理のトータル時間は、シーケンシャルリードモードのほうが短い。インクリメンタ２６は、列アドレスを連続して出力する回路である。選択回路２７は、シーケンシャルモード信号が活性化すると、インクリメンタ２６からの出力信号を選択し、ラッチ回路９から出力される列アドレスを非選択とする。

図１８は、インクリメンタ２６ａの詳細例を示す図である。インクリメンタ２６ａは、ラッチ回路26a-1、26a-2、ＡＮＤ回路26a-3、及びインバータ回路26a-4、26a-5を有する。図１８では、ラッチ回路は、説明のため２つしか示していないが、インクリメンタ２６ａは、列アドレスと同数のラッチ回路を有する。ラッチ回路26a-1、26a-2は、例えば、図８に示したラッチ回路と同じ構成を有しても良い。ラッチ回路26a-1は、ラッチクロック（ｌａｔｃｈｃｋ）及び信号w26a-1aを受け取り、ラッチクロックの１サイクルだけ信号w26a-1aの入力値を保持する。ＡＮＤ回路26a-3は、信号w26a-1a及びラッチクロックを入力する。ＡＮＤ回路26a-3は、説明のため１つしか示してないが、ラッチ回路26a-1以外のラッチ回路は、ラッチ回路の入力にラッチクロックとラッチ回路の出力信号との論理積をとるＡＮＤ回路を有する。

ラッチ回路26a-1、26a-2は、例えば、抵抗により、初期値は「０」に設定されている。最初のＴ０サイクルで、ラッチ回路26a-1は、保持した初期値「０」を信号線w26a-1bに出力する。ラッチ回路26a-1は、信号線w26a-1bの出力値を、第１列アドレスとして選択回路２７に出力する。ラッチ回路26a-2は、初期値「０」を、第２列アドレスとして選択回路２７に出力する。ラッチ回路26a-1は、インバータ回路26a-4により反転され、反転した「１」を入力する。よって、サイクル（Ｔ０）の期間中では、第１列アドレス及び第２アドレスは、それぞれ「０」になる。

次のＴ１サイクルの期間中では、ラッチ回路26a-1は、「１」を、第１列アドレスとして選択回路２７に出力する。入力信号w26a-1bが活性化するため、ＡＮＤ回路26a-3の出力w26a-3も活性化する。ラッチ回路26a-2は、前サイクル（Ｔ０）でＡＮＤ回路26a-3の出力が活性化していないので、初期値「０」を、第２列アドレスとして選択回路２７に出力する。ラッチ回路26a-2は、インバータ回路26a-5より反転され、反転した「１」を入力する。よって、サイクル（Ｔ１）では、第１列アドレスは「１」になり、第２アドレスは「０」になる。

次サイクル（Ｔ２）の期間中では、ラッチ回路26a-1は、「０」を、信号線w26a-1bに出力する。ラッチ回路26a-2は、前サイクル（Ｔ１）でＡＮＤ回路26a-3の出力が活性化しているので、「１」を出力する。よって、サイクル（Ｔ２）では、第１列アドレスは「０」になり、第２アドレスは「１」になる。

次サイクル（Ｔ３）の期間中では、ラッチ回路26a-1は、「１」を、信号線w26a-1bに出力する。ラッチ回路26a-2は、前サイクル（Ｔ２）でＡＮＤ回路26a-3の出力が活性化していないので、「０」を出力する。よって、サイクル（Ｔ３）では、第１列アドレスは「１」になり、第２アドレスは「０」になる。このようにして、インクリメンタ２６は、列アドレスをインクリメントする。

図１９は、半導体記憶装置１０ｃが受け取り又は供給する信号のタイミングチャートの一例である。半導体記憶装置１０ｃは、外部から供給されるクロック信号（Ｃｌｏｃｋ）、シーケンシャルリードモード信号（ＳｅｑＭｏｄｅ）、行アドレス信号（Ｒｏｗ）、／ＷＥ信号、制御信号（ＩＨ）、ワード線（ｗｏｒｄｌｉｎｅ）、ｓａｅ信号、ＡＳ信号、及びＲＤ信号を受け取り又は供給する。行アドレス信号（Ｒｏｗ）、ＣＡＳ信号、及びＲＤ信号は、複数ビット幅の信号である。

時間区間Ｔ０の期間中では、シーケンシャルモード信号（ＳｅｑＭｏｄｅ）は活性化される。また、／ＷＥ信号は、「１」であり、「読出モード」である。そのため、ｔ３０１に示すように、半導体記憶装置１０ｃは、１つのワード線に配置させる全てのメモリセルからデータを読み出して、読出ラッチ２４に記憶する。マルチプレクサ２５は、ｔ３０２に示すように読出ラッチ２４からＲＤを読み出す。

時間区間Ｔ１の期間中では、シーケンシャルモード信号（ＳｅｑＭｏｄｅ）は活性化される。また、／ＷＥ信号は、読出モードである。行アドレスは、前サイクル（Ｔ０）と同じ「Ｒ０」である。そのため、比較部１２は、制御信号ＩＨを活性化する。一方、読出ラッチ２４にＴ０サイクルの期間中で読み出された同行アドレスのメモリセルから読み出したデータが保持されているため、マルチプレクサ２５は、ｔ３１１に示すように、インクリメンタで＋１されたＣＡＳに従って読出ラッチ２４からデータを読み出す。

時間区間Ｔ２の期間中では、シーケンシャルモード信号（ＳｅｑＭｏｄｅ）は活性化される。また、／ＷＥ信号は、読出モードである。行アドレスは、前サイクル（Ｔ１）と同じ「Ｒ０」である。そのため、比較部１２は、制御信号ＩＨを活性化する。一方、読出ラッチ２４にＴ０サイクルの期間中で読み出された同行アドレスのメモリセルから読み出したデータが保持されているため、マルチプレクサ２５は、ｔ３２１に示すように、インクリメンタ２６でインクリメントされたＣＡＳ信号に従って読出ラッチ２４からＲＤを読み出す。

時間区間Ｔ３の期間中では、シーケンシャルモード信号（ＳｅｑＭｏｄｅ）は活性化される。また、／ＷＥ信号は、読出モードである。行アドレスは、前サイクル（Ｔ２）と同じ「Ｒ０」である。そのため、比較部１２は、制御信号ＩＨを活性化する。一方、読出ラッチ２４にＴ０サイクルの期間中で読み出された同行アドレスのメモリセルから読み出したデータが保持されているため、マルチプレクサ２５は、ｔ３３１に示すように、インクリメンタ２６でインクリメントされたＣＡＳ信号に従って読出ラッチ２４からデータを読み出す。

時間区間Ｔ４の期間中では、シーケンシャルモード信号（ＳｅｑＭｏｄｅ）は非活性である。また、／ＷＥ信号は、読出モードである。行アドレスは、前サイクル（Ｔ３）と同じ「Ｒ０」では無い。そのため、比較部１２は、制御信号ＩＨを非活性にする。ｔ３４１では、ワード線とビット線で指定されたメモリセルから読出ラッチ２４にＲＤが読み出される。マルチプレクサ２５は、ｔ３４２に示すように、読出ラッチ２４からＲＤを読み出す。

＜第５の実施形態＞
図２０に示される半導体記憶装置１０ｄは、比較部１２ｄと、読出ラッチ２４ｄが半導体記憶装置１０ａと異なる。半導体記憶装置１０ｄのその他の構成は、半導体記憶装置１０ａと同じであるので、説明を省略する。比較部１２ｄは、前々サイクル及び前サイクル及び現サイクルの／ＷＥ信号との比較、及び、前々サイクル及び前サイクル及び現サイクルの行アドレスを比較する。読出ラッチ２４ｄは、記憶回路を２段構成にして、前々サイクルの読出データを保持する。半導体記憶装置１０ｄは、前々サイクル及び前サイクル及び現サイクルが同一行アドレスに対して読出動作をする場合、前々サイクル又は前サイクルのデータを読出ラッチから読み出すことで、ワード線の活性化及びリードセンスアンプ駆動をせずにデータを読み出す。

図２１は、比較部１２ｄの詳細例を示す図である。比較部１２ｄは、ＷＥラッチ回路12d-1、12d-2、第１ラッチ回路12d-11、・・・、12d-1ｎ、第２ラッチ回路12d-21、・・・、12d-2ｎ、第１ＥＮＯＲ回路12d-31、・・・、12d-3ｎ、第２ＥＮＯＲ回路12d-41、・・・、12d-4ｎ、ＡＮＤ回路12ｄ-3、12ｄ-3、ＯＲ回路12ｄ-5を有する。第１ラッチ回路12d-11、・・・、12d-1ｎ、第２ラッチ回路12d-21、・・・、12d-2ｎは、対応する行アドレス毎にそれぞれ設けられる。第１ＥＮＯＲ回路12d-31、・・・、12d-3ｎ、第２ＥＮＯＲ回路12d-41、・・・、12d-4ｎも、対応する行アドレス毎にそれぞれ用意される。

第１ＥＮＯＲ回路12d-31は、前サイクルの行アドレスを保持するラッチ12d-11の出力信号w12d-11bの値と、現サイクルの行アドレスの入力信号w12d-11aの値が一致すれば、信号w12d-31に「１」を出力する。同様に、第１ＥＮＯＲ回路12d-3ｎは、前サイクルの行アドレスを保持するラッチ12d-1ｎの出力信号w12d-1ｎbの値と、現サイクルの行アドレスの入力信号w12d-1ｎaの値が一致すれば、信号w12d-3ｎに「１」を出力する。このように、第１ＥＮＯＲ回路12d-31、・・・、12d-3ｎは、現サイクルの行アドレスと、前サイクルの行アドレスが一致するか否かを判断するものである。

第２ＥＮＯＲ回路12ｄ-41は、前々サイクルの行アドレスを保持するラッチ12d-21の出力信号w12d-21bの値と、現サイクルの行アドレスの入力信号w12d-11aの値が一致すれば、信号w12d-41に「１」を出力する。同様に、第２ＥＮＯＲ回路12d-4ｎは、前々サイクルの行アドレスを保持するラッチ12d-2ｎの出力信号w12d-2ｎbの値と、現サイクルの行アドレスの入力信号w12d-1ｎaの値が一致すれば、信号w12d-4ｎに「１」を出力する。このように、第２ＥＮＯＲ回路12d-41、・・・、12d-4ｎは、現サイクルの行アドレスと、前々サイクルの行アドレスが一致するか否かを判断するものである。

ＡＮＤ回路12d-3は、現サイクルの／ＷＥ信号と、前サイクルの／ＷＥ信号と、第１ＥＮＯＲ回路12ｄ-31の出力信号w12ｄ-31と、第２ＥＮＯＲ回路12ｄ-3ｎの出力信号w12ｄ-3ｎと、を入力する。ＡＮＤ回路12d-3は、入力信号が全ての場合、信号w12d-51を活性化する。このように、ＡＮＤ回路12d-3は、現サイクル及び前サイクルの／ＷＥ信号が「読出モード」であり、且つ、現サイクルの行アドレスと、前サイクルの行アドレスが一致するか否かの論理をとる回路である。

ＡＮＤ回路12d-4は、現サイクルの／ＷＥ信号と、前々サイクルの／ＷＥ信号と、第２ＥＮＯＲ回路12d-41の出力信号w12d-41と、第２ＥＮＯＲ回路12d-4ｎの出力信号w12d-4ｎと、を入力する。ＡＮＤ回路12d-4は、入力信号が全ての場合、信号ｃｏｍｐを出力する。このように、ＡＮＤ回路12d-4は、現サイクル及び前々サイクルの／ＷＥ信号が「読出モード」であり、且つ、現サイクルの行アドレスと、前々サイクルの行アドレスが一致するか否かの論理をとる回路である。

ＯＲ回路12ｄ-5は、入力信号のいずれかが「１」である場合、制御信号ＩＨを出力する。このように、ＯＲ回路12ｄ-5は、ＡＮＤ回路12d-3及びＡＮＤ回路12d-4のいずれかの論理が成立すれば、制御信号ＩＨを出力する。制御信号ＩＨは、図３で説明したように、行アドレスデコーダ１４の動作を停止させる。そのため、半導体記憶装置１０ｄは、前々サイクルと現サイクルの行アドレスが一致し且つ／ＷＥ信号が「読出モード」の場合、又は、前サイクルと現サイクルの行アドレスが一致し且つ／ＷＥ信号が「読出モード」の場合、ワード線のレベルは変化しない。

図２２は、読出ラッチ２４ｄの詳細例を示すものである。読出ラッチ２４ｄは、第１読出ラッチ24d-11〜24d-14、第２読出ラッチ24d-21〜24d-24、及び選択回路24d-31〜24d-34を有する。第１読出ラッチ24d-11〜24d-14は、センスアンプ２２から読み出されたデータを記憶するラッチ回路である。第２読出ラッチ24d-21〜24d-24は、第１読出ラッチ24d-11〜24d-14から読み出されたデータを記憶するラッチ回路である。第１読出ラッチ24d-11〜24d-14、及び第２読出ラッチ24d-21〜24d-24の回路構成は、それぞれ図８に示す読出ラッチ２４aと同じものである。第１読出ラッチ24d-11〜24d-14は、それぞれクロック制御回路３２から出力されたラッチクロックに従って動作し、且つセンスアンプ２２のＲＤ信号を入力することで、前サイクルのセンスアンプ２２のＲＤを保持する。第２読出ラッチ24d-21〜24d-24は、それぞれクロック制御回路３２から出力されたラッチクロックに従って動作し、且つ第１読出ラッチ24d-11〜24d-14の出力データを入力することで、前々サイクルのセンスアンプ２２の出力データを保持する。

選択回路24d-31〜24d-34は、比較部１２ｄの出力信号ｃｏｍｐを入力する。出力信号ｃｏｍｐは、現サイクル及び前々サイクルの／ＷＥ信号が「読出し」であり、且つ、現サイクルの行アドレスと、前々サイクルの行アドレスが一致する場合に活性化する信号である。そのため、選択回路24d-31〜24d-34は、信号ｃｏｍｐが活性化するとき、第２読出ラッチ24d-21〜24d-24の出力信号をそれぞれ活性化し、信号ｃｏｍｐが不活性のとき、第１読出ラッチ24d-31〜24d-34の出力信号をそれぞれ活性化する。

図２３は、半導体記憶装置１０ｄが受け取り又は供給する信号のタイミングチャートの一例である。半導体記憶装置１０ｄは、外部から供給されるクロック信号（Ｃｌｏｃｋ）、行アドレス信号（ＲｏｗＡｄｄｒｅｓｓ）、列アドレス信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ）、／ＷＥ信号、ラッチクロック（ｌａｔｃｈｃｋ）、制御信号ＩＨ、ｃｏｍｐ信号、及びデコードクロック（ｄｅｃｃｋ）を受け取り又は供給する。半導体記憶装置１０ｄは、さらに、ビット線ｂｌｔ、ｂｌｃ、ＣＡＳ信号、ｓａｅ信号、ＲＤ信号を受け取り又は供給する。行アドレス信号（ＲｏｗＡｄｄｒｅｓｓ）、列アドレス信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ）、及びＲＤ信号は、複数ビット幅の信号である。

時間区間Ｔ０では、Ｔ０サイクルの／ＷＥ信号は、「書込モード」なので、比較部１２ｄは、制御信号ＩＨを活性化しない。よって、行アドレスデコーダ１４は、行アドレスをデコードして、ｔ４０１に示すように、デコードクロックと同期して、ワード線（wordliｎe）を活性化する。列アドレスデコーダ１６は、列アドレスをデコードして、デコードクロックと同期して、ＣＡＳ信号を活性化する。書込アンプ１８は、ＣＡＳ信号と／ＷＥ信号との論理積が成立するので、ｔ４０２に示すように、ビット線bltを「０」に駆動して、ワード線とビット線bltとで特定されるメモリセルにビットを書き込む。センスアンプ２２ｂは、／ＷＥ信号が「１」である「読出モード」のときにｓａｅ信号を活性化するので、／ＷＥ信号が「０」である時間区間Ｔ０では、ｓａｅ信号は活性化しない。

時間区間Ｔ１では、／ＷＥ信号は、「１」の読出モードを示す。しかし、Ｔ０サイクルの／ＷＥ信号と、Ｔ１サイクルの／ＷＥ信号が違うので、比較部１２ｄは、制御信号ＩＨは活性化しない。一方、ｓａｅ信号は、／ＷＥ信号が「１」である「読出モード」のときに活性化するので、／ＷＥ信号が「１」である時間区間Ｔ１では、ｔ４１１に示すように、比較部１２は、ｓａｅ信号を活性化する。そして、センスアンプ２２ｂは、ｔ４１２に示すように、ワード線及びビット線で示されるメモリセルからデータの読み出しを行い、読出ラッチ２４に読出データが格納される。

時間区間Ｔ２では、前サイクルＴ１の行アドレス「Ｒ１」は、現サイクルＴ２の行アドレス「Ｒ２」と異なる。そのため、比較部１２ｄは、制御信号ＩＨを活性化しない。よって、ワード線は活性化されて、時間区間Ｔ１と同様に、センスアンプ２２ｂは、ｔ４２１に示すように、ワード線及びビット線で示されるメモリセルからデータの読み出しを行い、読出ラッチ２４ｄに読出データが格納される。

時間区間Ｔ３では、前々サイクルＴ１の行アドレス「Ｒ１」と、現サイクルＴ３の行アドレス「Ｒ１」とは、同じである。／ＷＥ信号は、「０」の書込モードを示す。そのため、比較部１２ｄは、ｔ４３１に示すように制御信号ＩＨを活性化する。また、前々サイクルＴ１の／ＷＥ信号「１」と、現サイクルＴ３の／ＷＥ信号「１」とは、同じである。そのため、比較部１２ｄは、ｔ４３２に示すように信号ｃｏｍｐを活性化する。また、制御信号ＩＨが活性化されたので、行アドレスデコーダ１４は、ｔ４３３に示すようにワード線を活性化しない。ワード線が活性化されないので、ｔ４３４に示すように、ビット線も活性化されない。よって、ｔ４３５に示すように、活性化した信号ｃｏｍｐによって、読出ラッチ２４ｄから前々サイクルの保持していた読出データが読み出される。

このように、半導体記憶装置１０ｄは、前サイクルに加えて、前々サイクルのデータを記憶回路に保持することによって、ワード線を活性化してメモリセルからデータを読みだす動作の回数を減らし、消費電力減らすことが出来る。

＜第６の実施形態＞
図２４に示される半導体記憶装置１０ｅは、比較部１２ｅと、書込アンプ１８ｅが半導体記憶装置１０ａと異なる。半導体記憶装置１０ｄのその他の構成は、半導体記憶装置１０ａと同じであるので、説明を省略する。比較部１２ｅは、前サイクルと現サイクルの行アドレスが一致すると、書込動作を停止する信号ｃｏｍｐを出力する。書込アンプ１８ｅは、比較部１２ｅからの出力信号ｃｏｍｐを入力すると、ビット線の活性化を停止する。

図２５は、比較部１２ｅの詳細例を示す図である。図２５に示される比較部１２ｅは、ラッチ回路12e-11、・・・、12e-1ｎ、ＥＮＯＲ回路12e-21、・・・、12e-2ｎ、及びＡＮＤ回路12e-3、12e-4を有する。ラッチ回路12e-11、・・・、12e-1ｎは、対応する行アドレス毎にそれぞれ設けられる。ＥＮＯＲ回路12e-21、・・・、12e-2ｎも、対応する行アドレス毎にそれぞれ用意される。ＥＮＯＲ回路12e-21は、前サイクルの行アドレスを保持するラッチ12e-11の出力信号w12e-11bの値と、現サイクルの行アドレスの入力信号w12e-11aの値が一致すれば、「１」の信号w12e-21を出力する。同様に、ＥＮＯＲ回路12e-2ｎは、前サイクルの行アドレスを保持するラッチ12e-1ｎの出力信号w12e-1ｎbの値と、現サイクルの行アドレスの入力信号w12e-1ｎaの値が一致すれば、「１」の信号w12a-2ｎを出力する。

ＡＮＤ回路12e-3は、ＥＮＯＲ回路12e-21の出力信号w12e-21と、ＥＮＯＲ回路12e-2ｎの出力信号w12e-2ｎと、を入力する。ＡＮＤ回路12e-3は、論理が成立すれば、信号ｃｏｍｐを出力する。ＡＮＤ回路12e-4は、ＡＮＤ回路12e-3の出力信号と、／ＷＥ信号とを入力する。／ＷＥ信号は、ＡＮＤ回路12a-4は、論理が成立すれば、制御信号ＩＨを活性化する。

図２６は、書込アンプ１８ｅの詳細例を示す図である。書込アンプ１８ｅは、インバータ回路18e-1、ＡＮＤ回路18e-2、18e-3、トランジスタ18a-4、18a-5、ＥＯＲ回路18e-6、及びＯＲ回路18e-7を有する。書込アンプ１８ｅは、ＣＡＳ信号、比較部１２eの出力信号（ｃｏｍｐ）、及びＷＤ信号を受け取り、論理に従って、ビット線blt又はビット線blcの電位を「０」に駆動する。

インバータ回路18e-1は、外部から供給されるＷＤ信号を反転して、ＡＮＤ回路18e-3に出力する。ＥＯＲ回路18e-6は、読出ラッチ２４から読み出したリードラッチデータと書込データとを受け取り、入力信号の排他的論理和を出力する。ＯＲ回路18e-7は、信号ｃｏｍｐの反転信号と、ＥＯＲ回路18e-6の出力信号とを入力する。よって、ＯＲ回路18e-7は、前サイクルと現サイクルが同じ列アドレスに対して書込みを行う動作であり、且つ、書込むデータがリードラッチデータと一致する場合は、出力信号を活性化しないように動作する。ＡＮＤ回路18e-2は、ＣＡＳ信号、ｃｏｍｐ信号、及び、ＷＤ信号を受け取り、全信号の論理積を出力する。ＡＮＤ回路18e-3は、ＣＡＳ信号、ｃｏｍｐ信号、及び、インバータ回路18e-1で反転されたＷＤ信号を受け取り、両方の信号の論理積を出力する。ＡＮＤ回路18e-2、18e-3の出力は、それぞれトランジスタ18e-4、18e-5のゲート端子を印加する。インバータ回路18e-1の入力と出力が、ＡＮＤ回路18e-2、18e-3の入力と接続されているので、ビット線blt、blcのどちらかが、書込データの信号レベルに従って「０」にディスチャージされる。

なお、センスアンプ２２は、図７で説明したセンスアンプ２２ａと同じ構成を有する。そのため、／ＷＥ信号に関係なく、センスアンプ２２は、センスアンプ許可クロックに従ってビット線の信号レベルを増幅する。よって、／ＷＥ信号が書込モードであっても、センスアンプ２２は、読出ラッチ２４にメモリセルのデータを読出す。

図２７は、半導体記憶装置１０ｅが受け取り又は供給する信号のタイミングチャートの一例である。半導体記憶装置１０ｅは、外部から供給されるクロック信号（Ｃｌｏｃｋ）、行アドレス信号（ＲｏｗＡｄｄｒｅｓｓ）、列アドレス信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ）、／ＷＥ信号、ラッチクロック（ｌａｔｃｈｃｋ）、制御信号ＩＨ、ｃｏｍｐ信号、及びデコータクロック（ｄｅｃｃｋ）を受け取り又は供給する。半導体記憶装置１０ｅは、ワード線（ｗｏｒｄｌｉｎｅ）信号、ＣＡＳ信号、センスアンプ許可信号（ｓａｅｃｋ）、ＲＤ信号、ＷＤ信号、ビット線ｂｌｔ、ｂｌｃ信号を受け取り又は供給する。行アドレス信号（ＲｏｗＡｄｄｒｅｓｓ）、列アドレス信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ）、及びＲＤ信号は、複数ビット幅の信号である。

時間区間Ｔ０では、Ｔ０サイクルの／ＷＥ信号は、書込モードなので、比較部１２ｅは、制御信号ＩＨを活性化しない。よって、行アドレスデコーダ１４は、行アドレスをデコードして、ｔ５０１に示すように、ワード線（ｗｏｒｄｌｉｎｅ）を活性化する。列アドレスデコーダ１６は、列アドレスをデコードして、ＣＡＳ信号を活性化する。／ＷＥ信号は、書込モードなので、ＣＡＳ信号と／ＷＥ信号との論理積が成立するので、ｔ５０２に示すように、書込アンプ１８は、ビット線bltを「０」に駆動して、ワード線とビット線bltとで特定されるメモリセルにビットを書き込む。センスアンプ２２は、センスアンプ許可クロック信号に従って駆動し、ｔ５０３に示すように、ビット書込動作と同時に、ワード線及びビット線で示されるメモリセルからデータの読み出しを行い、読出ラッチ２４にＲＤを格納する。

時間区間Ｔ１では、／ＷＥ信号は、「１」の読出モードを示す。しかし、Ｔ０サイクルの行アドレスと、Ｔ１サイクルの行アドレスが違うので、比較部１２ｅは、制御信号ＩＨを活性化しない。よって、行アドレスデコーダ１４は、行アドレスをデコードして、ｔ５１１に示すように、デコードクロックと同期して、ワード線（ｗｏｒｄｌｉｎｅ）を活性化する。センスアンプ２２は、センスアンプ許可クロック信号に従って駆動し、ｔ５１２に示すように、ワード線及びビット線で示されるメモリセルからデータの読み出しを行い、読出ラッチ２４にＲＤが格納される。

時間区間Ｔ２では、前サイクルＴ１の行アドレス「Ｒ１」は、現サイクルＴ２の行アドレス「Ｒ１」と同じである。そのため、比較部１２ｅは、ｔ５２１及びｔ５２２に示すように、制御信号ＩＨ及び信号ｃｏｍｐを活性化する。よって、行アドレスデコーダ１４は、ｔ５２３に示すように、ワード線を活性化しない。そのため、メモリセルからデータの読み出しを行わずに、読出ラッチ２４からＲＤが読み出される。

時間区間Ｔ３では、前サイクルＴ２の行アドレス「Ｒ１」と、現サイクルＴ３の行アドレス「Ｒ１」とは、同じである。／ＷＥ信号は、「０」の書込モードを示す。そのため、比較部１２ｅは、ｔ５３１に示すように制御信号ＩＨを活性化せず、ｃｏｍｐ信号を活性化する。また、前サイクルＴ２の読出しデータ「１」は、現サイクルＴ２の書込データ「１」と同じである。そのため、書込アンプ１８ｅは、ビット線blt、blcを「０」にディスチャージしない。

このように、半導体記憶装置１０ｅは、同一行アドレスに前サイクルと現サイクルのＷＤが書き込まれるとき、書込アンプ１８ｅによりビット線をディスチャージしない。そのため、書込モードにおいて、メモリセルへのデータ書込という回路動作をなくし、電力の消費を抑える。

＜第７の実施形態＞
図２８に示される半導体記憶装置１０ｆは、比較部１２ｅと、センスアンプ２２ｅが半導体記憶装置１０ｅと異なる。半導体記憶装置１０ｆのその他の構成は、半導体記憶装置１０ｅと同じであるので、説明を省略する。比較部１２ｅは、及び、センスアンプ２２ｅは、上記した第１の実施形態、第３の実施形態、及び第６の実施形態にモード切替可能である。

図２９は、モード切替信号の論理表を示す図である。論理表６００は、実施形態を示す名称列６０１、第３の実施形態を示す信号Ｊ３を示す列６０２、第１の実施形態を示す信号Ｊ１を示す列６０３、及び第６の実施形態を示す信号Ｊ６を示す列６０４を含む。半導体記憶装置１０ｆは、外部から伝送される信号Ｊ３、信号Ｊ１、及び信号Ｊ６を受信するためのそれぞれの信号線に接続される。半導体記憶装置１０ｆは、信号Ｊ３、Ｊ１、及びＪ６の各々の信号レベルに従って、実施形態を変更する。例えば、第１行６１１に示すように、半導体記憶装置１０ｆが、第３の実施形態で動作する場合、信号Ｊ３の信号レベルが「１」になり、他の信号Ｊ１、Ｊ６は「０」になる。また、第２行６１２に示すように、半導体記憶装置１０ｆが、第１の実施形態で動作する場合、信号Ｊ１の信号レベルが「１」になり、他の信号Ｊ３、Ｊ６は「０」になる。第３行６１３に示すように、半導体記憶装置１０ｆが、第６の実施形態で動作する場合、信号Ｊ６の信号レベルが「１」になり、他の信号Ｊ１、Ｊ３は「０」になる。

図３０は、比較部１２ｆの詳細例を示す図である。比較部１２ｆは、ラッチ回路12b-1、12b-11、・・・、12b-1ｎ、ＥＮＯＲ回路12b-21、・・・、12b-2ｎ、ＯＲ回路12f-6及びＡＮＤ回路12b-3、12b-4、12f-5、12f-7を有する。ラッチ回路12b-11、・・・、12b-1ｎ、ＥＮＯＲ回路12b-21、・・・、12b-2ｎ、及びＡＮＤ回路12b-3は、図１４に示す比較部１２ｂで説明したので、説明を省略する。

ＡＮＤ回路12f-5は、ＡＮＤ回路12b-3の出力信号を受け取り、且つ、信号Ｊ３及び信号Ｊ１の論理を反転した信号を受け取って、信号ｃｏｍｐを出力する。図２に示すように、第１の実施形態の場合、比較部１２ａは、信号ｃｏｍｐを供給しない。よって、信号Ｊ１が活性化する場合、ＡＮＤ回路12f-5の論理は成立せず、ＡＮＤ回路12f-5の出力は活性化しない。また、第３の実施形態でも、図１４に示すように、比較部１２ｂは、信号ｃｏｍｐを供給しない。よって、信号Ｊ３が活性化する場合、ＡＮＤ回路12f-5の論理は成立せず、ＡＮＤ回路12f-5の出力は、活性化しない。一方で、第６の実施形態の場合、図２５に示す比較部１２ｅ、信号ｃｏｍｐは活性化する。よって、信号Ｊ６が活性化する場合、図２９の論理表に示すように、信号Ｊ１及びＪ３は不活性となり、前サイクルと現サイクルの行アドレスが一致すれば、ＡＮＤ回路12f-5の論理が成立して、信号ｃｏｍｐは活性化する。

ＡＮＤ回路12f-6は、ラッチ回路12b-1の出力信号を受け取り、且つ信号Ｊ３を反転入力して、信号w12f-6を供給する。図２に示すように、第１及び第６の実施形態の場合、／ＷＥ信号は、前サイクルとの比較は行わないが、第３の実施形態の場合、／ＷＥ信号は、前サイクルとの比較を行う。よって、ＡＮＤ回路12f-6は、活性化した信号Ｊ３を反転入力し、及び、ラッチ回路12b-1に格納された前サイクルの読出モード「１」の／ＷＥ信号を受け取って、信号w12f-6を活性化する。受け取った信号Ｊ３が、非活性の場合、ラッチ回路12b-1の出力値によらず、信号w12f-6を活性化する。このようにすることで、信号Ｊ３が非活性である第１及び第６の実施形態の場合、信号w12f-6は常に活性化した状態になる。そして、第３の実施形態の場合、活性化した信号Ｊ３は、ＡＮＤ回路12f-6に反転入力する。よって、ラッチ回路12b-1に格納された前サイクルの／ＷＥ信号が、読出モード「１」の場合、信号w12f-6は活性化する。このように、ＡＮＤ回路12f-6が動作することにより、ＡＮＤ回路12f-6は、第３の実施形態のときだけ、前サイクルと現サイクルの／ＷＥ信号が読出モードか否かの論理をとる。

ＡＮＤ回路12f-7は、／ＷＥ信号と、信号w12f-6と、ＡＮＤ回路12f-7の出力とを入力する。ＡＮＤ回路12f-7は、入力信号が全ての場合、制御信号ＩＨを供給する。上記のように、第１及び第６の実施形態では、信号w12f-6は活性化する。したがって、第１及び第６の実施形態では、ＡＮＤ回路12f-7は、／ＷＥ信号が読出モード「１」であり且つ行アドレスが前サイクルと現サイクルで一致した場合、論理が成立する。第３の実施形態の場合、行アドレスが前サイクルと現サイクルで一致した場合、且つ、前サイクルと現サイクルの／ＷＥ信号が読出モード「１」のとき、論理が成立する。

図３１は、センスアンプ２２ｆの詳細例を示す図である。センスアンプ２２ｆは、トランジスタ22b-1、ラッチ回路22b-2、インバータ22b-3、22b-4、ＡＮＤ回路22b-4、及びＯＲ回路22f-5を有する。トランジスタ22b-1、ラッチ回路22b-2、インバータ22b-3、22b-4、ＡＮＤ回路22b-4は、図１５を用いて説明したので、説明を省略する。ＯＲ回路22f-5は、／ＷＥ信号、信号Ｊ２及びＪ６を入力する。第２及び第５の実施形態のセンスアンプは、いずれもセンスアンプ許可信号クロックに従って動作するものである。一方、第１の実施形態のセンスアンプ２２ｂは、／ＷＥ信号が読出モードであり且つセンスアンプ許可信号クロックが活性化するとき、ｓａｅ信号を活性化する。よって、ＯＲ回路22f-5の出力信号は、第２及び第６の実施形態のとき、常に活性化し、第３の実施形態のとき、／ＷＥ信号の入力値をそのまま供給するように動作する。

このように、半導体記憶装置１０ｆは、外部から供給される信号に従って、動作モードを変えることが出来る。よって、第１実施形態の読出モードでのワード線活性化を少なくする効果、第３実施形態による読出モードでのセンスアンプの作動を少なくする効果、第６実施形態による書込モードでの書込アンプの動作を少なくする効果を、選択的に発揮させることが出来る。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
各々がデータを記憶する複数のメモリセルと、
現在のサイクルにおける列アドレスと、前回のサイクルの列アドレスを比較するとともに、現在のサイクルの列アドレスと前回のサイクルの列アドレスの一致を検出するとき、列アドレスデコーダに制御信号を出力する比較部と、
前記列アドレスをデコードし、前記デコードされた列アドレスに基づいた複数のメモリセルの一部に接続されるワード線の１つを選択するワード線選択信号を出力する列アドレスデコーダであって、前記比較器から出力される前記制御信号は、該列アドレスデコーダへ入力されるとき、前記ワード線選択信号の出力を抑止する列アドレスデコーダと、
前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部から読み出したデータを格納する読出ラッチと、を有することを特徴とする半導体記憶装置。
（付記２）
前記半導体記憶装置はさらに、
列アドレスを入力し及び保持する列アドレスラッチと、
前記列アドレスラッチから出力される列アドレスをデコードするとともに、前記デコードされた列アドレスに基づいて前記複数のメモリセルの一部に接続するカラム線の１つを選択するカラム選択信号を出力する列アドレスデコーダと、
前記カラム選択信号に基づいて前記読出ラッチから出力されるデータを選択する選択部と、を有することを特徴とする付記１記載の半導体記憶装置。
（付記３）
前記半導体記憶装置はさらに、
前記カラム選択信号に基づいて前記ビット線を介してデータを入出力する前記複数のメモリセルの一部に接続する複数のビット線の１つを駆動するとともに、前記比較部から出力される制御信号が前記書込アンプに入力されるとき、前記列アドレスデコーダからの前記カラム選択信号の出力を抑止する書込アンプを有することを特徴とする付記１又は２に記載の半導体記憶装置。
（付記４）
前記半導体記憶装置はさらに、
前記複数のメモリセルの一部にデータを書き込む書込動作、又は、前記複数のメモリセルの一部からデータを読み出す読出動作の何れかを示すメモリ動作信号を読み出すとともに、前記メモリ動作信号が読出動作を示すとき、前記ワード線選択信号に基づいて前記読出ラッチに前記選択された複数のメモリセルの一部に格納されるデータを出力するセンスアンプを有し、
前記比較部は、メモリ動作信号を入力し且つ保持するメモリ動作信号ラッチをさらに含み、且つ、
前記比較部は、前記メモリ動作信号ラッチに入力されるメモリ動作信号と、前記メモリ動作信号ラッチに出力されるメモリ動作信号とを比較するとともに、前記比較部がメモリ動作信号と前記出力されたメモリ動作信号との一致を検出するとき、前記列アドレスデコーダに前記制御信号を出力する、ことを特徴とする付記１〜３の何れか１項に記載の半導体記憶装置。
（付記５）
前記半導体記憶装置は、
前記読出ラッチから出力したデータを格納する第２の読出ラッチをさらに有し、
前記比較部は、前記列アドレスラッチから出力する列アドレスを入力し且つ保持する列アドレスラッチをさらに含み、
前記比較部は、前記列アドレスラッチに入力する列アドレスと、前記列アドレスラッチから出力する列アドレスとを比較するとともに、前記比較部が前記入力された列アドレスと前記出力された列アドレスとの一致を検出するとき、前記列アドレスデコーダに前記制御信号を出力することを特徴とする付記１〜４の何れか１項に記載の半導体記憶装置。
（付記６）
前記半導体記憶装置はさらに、
列アドレスをインクリメントすることで、複数の連続する列アドレス信号を生成し、且つ前記列アドレスデコーダに前記生成した連続する列アドレス信号を出力するアドレスインクリメンタを有することを特徴とする付記１〜５の何れか１項に記載の半導体記憶装置。
（付記７）
前記比較部は、前記比較部の外部から入力される禁止信号によって、前回のサイクルにおける列アドレスと、現在のサイクルにおける列アドレスとの比較を無効にし、それから、前記列アドレスデコーダから前記カラム選択信号の出力を抑止する前記書込アンプへの前記制御信号を出力することを特徴とする付記３〜６の何れか１項に記載の半導体記憶装置。
（付記８）
各々がデータを記憶する複数のメモリセルを含む半導体記憶装置を制御する方法であって、
列アドレスと、前記列アドレスのサイクルから１サイクル遅延する遅延列アドレスとを比較し、
前記比較で現在のサイクルの列アドレスと前回のサイクルの列アドレスの一致を検出するとき、列アドレスデコーダに制御信号を出力し、
前記列アドレスデコーダによって前記列アドレスラッチから出力される列アドレスをデコードし、
前記デコードされた列アドレスに基づいた複数のメモリセルの一部に接続されるワード線の１つを選択するワード線選択信号を出力する一方で、前記制御信号が、該列アドレスデコーダへ入力されるとき、前記ワード線選択信号の出力を抑止し、
前記ワード線選択信号に基づいて選択される前記複数のメモリセルの一部から読み出したデータを読出ラッチに格納することを特徴とする制御方法。
（付記９）
前記制御方法はさらに、
列アドレスラッチから出力される列アドレスをデコードし、
前記デコードされた列アドレスに基づいて前記複数のメモリセルの一部に接続するカラム線の１つを選択するカラム選択信号を出力し、
前記カラム選択信号に基づいて前記読出ラッチから出力されるデータを選択することを特徴とする付記８に記載の制御方法。
（付記１０）
前記制御方法はさらに、
書込アンプによって、前記カラム選択信号に基づいて前記ビット線を介してデータを入出力する前記複数のメモリセルの一部に接続する複数のビット線の１つを駆動し、
制御信号が前記書込アンプに入力されるとき、前記カラム選択信号の出力を抑止することを特徴とする付記８又は９に記載の制御方法。
（付記１１）
前記半導体記憶装置はさらに、
前記複数のメモリセルの一部にデータを書き込む書込動作、又は、前記複数のメモリセルの一部からデータを読み出す読出動作の何れかを示すメモリ動作信号を入力し且つ保持するメモリ動作信号ラッチを含み、
前記メモリ動作信号ラッチに入力されるメモリ動作信号と、前記メモリ動作信号ラッチに出力されるメモリ動作信号とを比較し、
前記入力されたメモリ動作信号と前記出力されたメモリ動作信号とが互いに一致するとき、前記列アドレスデコーダに前記制御信号を出力する、ことを特徴とする付記８〜１０の何れか１項に記載の制御方法。
（付記１２）
前記半導体記憶装置はさらに、
前記読出ラッチから出力したデータを格納する第２の読出ラッチと、前記列アドレスラッチから出力する列アドレスを入力し且つ保持する列アドレスラッチをさらに含み、
前記制御方法はさらに、
前記列アドレスラッチに入力する列アドレスと、前記列アドレスラッチから出力する列アドレスとを比較し、
前記比較部が、前記入力された列アドレスと前記出力された列アドレスとの一致を検出するとき、前記列アドレスデコーダに前記制御信号を出力することを特徴とする付記８〜１１の何れか１項に記載の制御方法。
（付記１３）
前記制御方法はさらに、
列アドレスをインクリメントすることで、複数の連続する列アドレス信号を生成し、且つ、
前記列アドレスデコーダに前記生成した連続する列アドレス信号を出力することを特徴とする付記８〜１２の何れか１項に記載の制御方法。
（付記１４）
前記制御方法はさらに、
前記比較部の外部から入力される禁止信号によって、前回のサイクルにおける列アドレスと、現在のサイクルにおける列アドレスとの比較を無効にし、それから、前記列アドレスデコーダから前記カラム選択信号の出力を抑止する前記書込アンプへの前記制御信号を出力することを特徴とする付記８〜１３の何れか１項に記載の制御方法。

１０、１０ａ〜１０ｆ 半導体記憶装置
１２、１２ａ、１２ｂ、１２ｄ〜１２ｆ 比較部
１４、１４ａ 行アドレスデコーダ
１６、１６ａ 列アドレスデコーダ
１８、１８ａ、１８ｅ 書込アンプ
２０ メモリセルアレイ
２１、２１ａ ビットラインプリチャージ回路
２２、２２ａ、２２ｂ、２２ｅ、２２ｆ センスアンプ
２４、２４ａ、２４ｄ 記憶回路
２５、２５ａ マルチプレクサ
２５ａ マルチプレクサ
２６ インクリメンタ
２７ 選択回路
３２ クロック制御回路

Claims (10)

1. 各々がデータを記憶する複数のメモリセルと、
   現在のサイクルにおける行アドレスと、前回のサイクルの行アドレスを比較するとともに、現在のサイクルの行アドレスと前回のサイクルの行アドレスの一致を検出するとき、制御信号を出力する比較部と、
   前記行アドレスをデコードし、前記デコードされた行アドレスに基づいた複数のメモリセルの一部に接続されるワード線の１つを選択するワード線選択信号を出力する行アドレスデコーダであって、前記比較部から出力される前記制御信号が、該行アドレスデコーダへ入力するとき、前記ワード線選択信号の出力を抑止する行アドレスデコーダと、
   列アドレスをデコードするとともに、前記デコードされた列アドレスに基づいて前記複数のメモリセルの一部に接続するカラム線の１つを選択するカラム選択信号を出力する列アドレスデコーダと、
   前記カラム選択信号に基づいて前記カラム線を介してデータを前記選択された複数のメモリセルの一部に書き込む書込アンプと、
   前記選択された複数のメモリセルの一部のそれぞれに対応して設けられたセンスアンプであって、読み出し動作時には、前記ワード線選択信号と前記カラム選択信号に基づいて前記選択された複数のメモリセルの一部に格納されるデータを出力し、書込み時には、前記書込みアンプによって前記選択された複数のメモリセルの一部に書き込まれたデータを出力するセンスアンプと、
   前記センスアンプのそれぞれに対応して設けられ、前記センスアンプから出力されたデータを格納する読出ラッチと、
   前記カラム選択信号に基づいて前記読出ラッチから出力されるデータを選択する選択部と、
   を備える、ことを特徴とする半導体記憶装置。
2. 前記書込みアンプは、前記比較部から出力される制御信号が前記書込アンプに入力するとき、前記カラム選択信号の出力を抑止する、ことを特徴とする請求項１に記載の半導体装置。
3. 前記読出ラッチから出力したデータを格納する第２の読出ラッチをさらに有し、
   前記比較部は、行アドレスラッチから出力するアドレスを入力し且つ保持する第２の行アドレスラッチをさらに含み、
   前記比較部は、前記第２の行アドレスラッチに入力する行アドレスと、前記第２の行アドレスラッチから出力する行アドレスとを比較して、一致を検出するとき、前記行アドレスデコーダに前記制御信号を出力する、ことを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記半導体記憶装置はさらに、
   列アドレスをインクリメントすることで、複数の連続する列アドレス信号を生成し、且つ前記列アドレスデコーダに前記生成した連続する列アドレス信号を出力するアドレスインクリメンタを有することを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
5. 前記比較部は、前記比較部の外部から入力される禁止信号によって、前回のサイクルにおける行アドレスと、現在のサイクルにおける行アドレスとの比較を無効にし、それから、前記列アドレスデコーダから前記カラム選択信号の出力を抑止する前記書込アンプへの前記制御信号を出力することを特徴とする請求項２〜４の何れか１項に記載の半導体記憶装置。
6. 各々がデータを記憶する複数のメモリセルを含む半導体記憶装置を制御する方法であって、
   比較部が、現在のサイクルにおける行アドレスと、前回のサイクルの行アドレスを比較するとともに、現在のサイクルの行アドレスと前回のサイクルの行アドレスの一致を検出するとき、制御信号を出力し、
   行アドレスデコーダが、前記行アドレスをデコードし、前記デコードされた行アドレスに基づいた複数のメモリセルの一部に接続されるワード線の１つを選択するワード線選択信号を出力するとともに、前記比較部から出力される前記制御信号が、該行アドレスデコーダへ入力するとき、前記ワード線選択信号の出力を抑止し、
   列アドレスデコーダが、列アドレスをデコードするとともに、前記デコードされた列アドレスに基づいて前記複数のメモリセルの一部に接続するカラム線の１つを選択するカラム選択信号を出力し、
   書込アンプが、前記カラム選択信号に基づいて前記カラム線を介してデータを前記選択された複数のメモリセルの一部に書き込み、
   前記選択された複数のメモリセルの一部のそれぞれに対応して設けられたセンスアンプが、読み出し動作時には、前記ワード線選択信号と前記カラム選択信号に基づいて前記選択された複数のメモリセルの一部に格納されるデータを出力し、書込み時には、前記書込みアンプによって前記選択された複数のメモリセルの一部に書き込まれたデータを出力し、
   前記センスアンプのそれぞれに対応して設けられた読出ラッチが、前記センスアンプから出力されたデータを格納し、
   選択部が、前記カラム選択信号に基づいて前記読出ラッチから出力されるデータを選択する、
   ことを特徴とする制御方法。
7. 前記書込みアンプは、前記比較部から出力される制御信号が前記書込アンプに入力するとき、前記カラム選択信号の出力を抑止する、
   ことを特徴とする請求項６に記載の制御方法。
8. 前記半導体記憶装置は、前記読出ラッチから出力したデータを格納する第２の読出ラッチをさらに有し、
   前記比較部は、行アドレスラッチから出力するアドレスを入力し且つ保持する第２の行アドレスラッチをさらに含み、
   前記制御方法はさらに、
   前記第２の行アドレスラッチに入力する行アドレスと、前記第２の行アドレスラッチから出力する行アドレスとを比較して、一致を検出するとき、前記行アドレスデコーダに前記制御信号を出力する、
   ことを特徴とする請求項６又は７に記載の制御方法。
9. 前記制御方法はさらに、
   列アドレスをインクリメントすることで、複数の連続する列アドレス信号を生成し、且つ前記列アドレスデコーダに前記生成した連続する列アドレス信号を出力する、
   ことを特徴とする請求項６〜８の何れか１項に記載の制御方法。
10. 前記制御方法はさらに、
    前記比較部の外部から入力される禁止信号によって、前回のサイクルにおける行アドレスと、現在のサイクルにおける行アドレスとの比較を無効にし、それから、前記列アドレスデコーダから前記カラム選択信号の出力を抑止する前記書込アンプへの前記制御信号を出力することを特徴とする請求項７〜９の何れか１項に記載の制御方法。

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