JP2014038674A - 半導体装置 - Google Patents

Abstract

【課題】ビット線が階層化された半導体装置において不良サブワード線の救済効率を高める。
【解決手段】各々が第１のグローバルビット線ＧＢＬに接続可能に構成されるとともに各々が複数の第１のメモリセルＭＣのうちの対応する複数個に接続された複数の第１のローカルビット線ＬＢＬを含むメモリマットＭＡＴ＜ｍ＞と、第２のグローバルビット線ＧＢＬに接続可能に構成されるとともに第２のメモリセルＭＣに接続された第２のローカルビット線ＬＢＬを含むメモリマットＭＡＴ＜ｎ＞と、メモリマットＭＡＴ＜ｍ＞に含まれる欠陥メモリセルＭＣに対するアクセスをメモリマットＭＡＴ＜ｎ＞に含まれるメモリセルＭＣへのアクセスに置き換えるロウ系制御回路１１とを備える。本発明によれば、異なるメモリマット間における置換が可能であることから、不良のあるメモリセルやワード線の救済効率が高められることが可能となる。
【選択図】図３

Description

本発明は半導体装置に関し、特に、ビット線が階層化された半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置の中には、ビット線がローカルビット線とグローバルビット線に階層化されたものが存在する（特許文献１，２参照）。ローカルビット線は下位のビット線であり、メモリセルに接続される。一方、グローバルビット線は上位のビット線であり、センスアンプに接続される。ビット線を階層化すると、比較的電気抵抗の高いローカルビット線の配線長を短縮しつつ、１つのセンスアンプに割り当てられるメモリセル数を増やすことが可能となる。

特開平８−１９５１００号公報 特開２０１１−３４６１４号公報

しかしながら、ビット線が階層化された従来の半導体装置においては、欠陥のあるワード線を冗長ワード線に置換する場合、置換先として選択可能な冗長ワード線は、同じローカルビット線と交差する冗長ワード線に限定される。つまり、ローカルビット線の延在範囲であるメモリサブマット内でしか置換できないことから、救済効率が低いという問題があった。

本発明の一側面による半導体装置は、欠陥メモリセルを含む複数の第１のメモリセルと、第１のグローバルビット線と、各々が当該第１のグローバルビット線に接続可能に構成されるとともに各々が当該複数の第１のメモリセルのうちの対応する複数個に接続された複数の第１のローカルビット線と、を含む第１のメモリマットと、第２のメモリセルと、第２のグローバルビット線と、当該第２のグローバルビット線に接続可能に構成されるとともに前記第２のメモリセルに接続された第２のローカルビット線と、を含む第２のメモリマットと、前記第１のメモリマットの前記欠陥メモリセルに対するアクセスを前記第２のメモリマットの前記第２のメモリセルへのアクセスに置き換える制御回路と、を含むことを特徴とする。

本発明の他の側面による半導体装置は、第１乃至第４のグローバルビット線と、前記第１及び第４のグローバルビット線間の電位差を増幅する第１のセンスアンプと、前記第２及び第３のグローバルビット線間の電位差を増幅する第２のセンスアンプと、複数の第１乃至第４のローカルビット線と、前記第１のグローバルビット線と前記複数の第１のローカルビット線との間にそれぞれ接続された複数の第１の階層スイッチと、前記第２のグローバルビット線と前記複数の第２のローカルビット線との間にそれぞれ接続された複数の第２の階層スイッチと、前記第３のグローバルビット線と前記複数の第３のローカルビット線との間にそれぞれ接続された複数の第３の階層スイッチと、前記第４のグローバルビット線と前記複数の第４のローカルビット線との間にそれぞれ接続された複数の第４の階層スイッチと、前記複数の第１のローカルビット線のいずれかと交差する複数の第１のワード線と、前記複数の第２のローカルビット線のいずれかと交差する複数の第２のワード線と、前記複数の第３のローカルビット線のいずれかと交差する複数の第３のワード線と、前記複数の第４のローカルビット線のいずれかと交差する複数の第４のワード線と、前記複数の第１のワード線と前記複数の第１のローカルビット線との交点に配置された複数の第１のメモリセルと、前記複数の第２のワード線と前記複数の第２のローカルビット線との交点に配置された複数の第２のメモリセルと、前記複数の第３のワード線と前記複数の第３のローカルビット線との交点に配置された複数の第３のメモリセルと、前記複数の第４のワード線と前記複数の第４のローカルビット線との交点に配置された複数の第４のメモリセルと、前記複数の第１のワード線のうち欠陥のある不良ワード線に対するアクセスが要求されたことに応答して、前記複数の第２のワード線に含まれる冗長ワード線を活性化させ、前記複数の第２の階層スイッチのうち、前記冗長ワード線と交差する前記第２のローカルビット線に接続された第２の階層スイッチを導通させ、さらに、前記第２のセンスアンプを活性化させる制御回路と、を備えることを特徴とする。

本発明によれば、異なるメモリサブマット間における置換が可能であることから、不良のあるメモリセルやワード線の救済効率を高めることが可能となる。

本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。 メモリセルアレイ領域１０の内部構造を説明するための模式的な回路図である。 メモリマットＭＡＴ＜ｍ＞，ＭＡＴ＜ｎ＞の構造を説明するための回路図である。 ロウ系制御回路１１の回路構成を示すブロック図であり、第１の実施形態に相当する。 アレイ制御部１００の回路図である。 メインワードドライバ２００の回路図である。 冗長メインワードドライバ３００の回路図である。 メインスイッチドライバ４００の回路図である。 冗長メインスイッチドライバ５００の回路図である。 センスアンプ制御回路６００の回路図である。 サブワードドライバＳＷＤの回路図である。 ローカルスイッチドライバＬＳＤの回路図である。 ミスヒット時における動作を説明するためのタイミング図である。 ヒット時における動作を説明するためのタイミング図である。 （ａ），（ｂ）はそれぞれサブワード線ＳＷＬａ，ＳＷＬｂが選択された場合において、参照側メモリマット内のどの階層スイッチＳＷが選択されるか説明するための模式図である。 第２の実施形態によるロウ系制御回路１１の回路構成を示すブロック図である。 第２の実施形態におけるメインスイッチドライバ４００の回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置はＤＲＡＭ（Dynamic Random Access Memory）であり、メモリセルアレイ領域１０を有している。詳細については後述するが、メモリセルアレイ領域１０内においては、階層化されたメインワード線及びサブワード線と、階層化されたグローバルビット線及びローカルビット線が設けられており、サブワード線とローカルビット線との交点にメモリセルが配置される。メインワード線及びサブワード線の選択はロウ系制御回路１１によって行われ、グローバルビット線及びローカルビット線の選択はカラム系制御回路１２によって行われる。また、グローバルビット線とローカルビット線との間には、後述する階層スイッチが接続されており、その制御についてもロウ系制御回路１１によって行われる。

ロウ系制御回路１１には、ロウアドレスバッファ１３を介してロウアドレスＲＡが供給される。また、カラム系制御回路１２には、カラムアドレスバッファ１４を介してカラムアドレスＣＡが供給される。ロウアドレスＲＡ及びカラムアドレスＣＡはいずれも外部から供給されるアドレス信号ＡＤＤであり、ロウアドレスバッファ１３及びカラムアドレスバッファ１４のいずれに入力されるかは、制御回路１８によって制御される。制御回路１８は、外部コマンドＣＭＤをデコードするコマンドデコーダ１７の出力に基づいて、各種機能ブロックを制御する回路である。具体的には、外部コマンドＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウアドレスバッファ１３に供給される。また、外部コマンドＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムアドレスバッファ１４に供給される。

したがって、アクティブコマンド及びリードコマンドをこの順に発行するとともに、これらに同期してロウアドレスＲＡ及びカラムアドレスＣＡを入力すれば、これらアドレスによって指定されるメモリセルからデータＤＱを読み出すことができる。また、アクティブコマンド及びライトコマンドをこの順に発行するとともに、これらに同期してロウアドレスＲＡ及びカラムアドレスＣＡを入力すれば、これらアドレスによって指定されるメモリセルにデータＤＱを書き込むことができる。データＤＱの読み出し及び書き込みは、入出力制御回路１５及びデータバッファ１６を介して行われる。

また、本実施形態による半導体装置にはモードレジスタ１９が設けられており、その設定値は制御回路１８に供給される。モードレジスタ１９には、本実施形態による半導体装置の動作モードを示すパラメータが設定される。

図２は、メモリセルアレイ領域１０の内部構造を説明するための模式的な回路図である。

図２に示すように、メモリセルアレイ領域１０には複数のメモリマットＭＡＴが含まれている。図２には、このうちメモリマットＭＡＴ＜ｍ−１＞〜ＭＡＴ＜ｍ＋１＞、ＭＡＴ＜ｎ−１＞〜ＭＡＴ＜ｎ＋１＞のみが図示されている。Ｘ方向に隣接する２つのメモリマット間には、センスアンプＳＡが配置される。センスアンプＳＡは、Ｘ方向の一方側に位置するメモリマットに設けられたグローバルビット線ＧＢＬと、Ｘ方向の他方側に位置するメモリマットに設けられたグローバルビット線ＧＢＬに接続されており、これらの間に生じている電位差を増幅する。このように、本実施形態による半導体装置はいわゆるオープンビット線構造を有しているが、本発明がこれに限定されるものではない。

各グローバルビット線ＧＢＬには、それぞれ対応する階層スイッチＳＷを介して複数のローカルビット線ＬＢＬが接続されている。ローカルビット線ＬＢＬには複数のメモリセルＭＣが接続されており、その選択はサブワード線ＳＷＬによって行われる。したがって、所定のメモリセルＭＣからデータの読み出しを行う場合、対応するサブワード線ＳＷＬを活性化させるとともに、対応する階層スイッチＳＷを導通させることによって、ローカルビット線ＬＢＬに読み出されたデータをグローバルビット線ＧＢＬに転送する。グローバルビット線ＧＢＬに転送されたデータはセンスアンプＳＡによって増幅され、これによってメモリセルＭＣからのデータの読み出しが行われる。

ここで、あるサブワード線ＳＷＬに不良が存在する場合、この不良サブワード線ＳＷＬは冗長サブワード線ＳＷＬに置換され、これによって当該アドレスが救済される。ここで不良サブワード線とは、当該サブワード線自体に欠陥がある場合のみならず、当該サブワード線に接続された１又は２以上のメモリセルに欠陥がある場合も含む。

本実施形態による半導体装置においては、置換先である冗長サブワード線ＳＷＬは、置換元である不良サブワード線ＳＷＬの属するメモリサブマットとは異なるメモリサブマットに属していても構わないし、異なるメモリマットに属していても構わない。ここで、メモリサブマットとは、１つのローカルビット線ＬＢＬが延在する範囲を言う。図２に示す例では、メモリマットＭＡＴ＜ｍ＞に割り当てられたサブワード線ＳＷＬａが不良である場合、メモリマットＭＡＴ＜ｎ＞に割り当てられた冗長サブワード線ＳＷＬｂに置換されている。

このように、本実施形態においては、不良サブワード線ＳＷＬの置換先として異なるメモリマットに属する冗長サブワード線ＳＷＬを選択することができる。このため、各メモリサブマットに冗長サブワード線ＳＷＬを設ける必要が無くなるとともに、救済効率を高めることが可能となる。このような制御を可能とするためには、不良サブワード線ＳＷＬに対するアクセスが要求された場合、後述するように、導通させるべき階層スイッチＳＷ及び活性化させるべきセンスアンプＳＡの切り替えを行う必要がある。

図３は、メモリマットＭＡＴ＜ｍ＞，ＭＡＴ＜ｎ＞の構造を説明するための回路図である。

図３に示すように、メモリマット内には、Ｘ方向に延在する複数のグローバルビット線ＧＢＬ及び複数のローカルビット線ＬＢＬが設けられている。グローバルビット線ＧＢＬは上位の階層に位置付けられるビット線であり、センスアンプＳＡに接続されている。一方、ローカルビット線ＬＢＬは下位の階層に位置付けられるビット線であり、メモリセルＭＣに接続されている。グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間には階層スイッチＳＷが接続されている。

センスアンプＳＡは、一対のグローバルビット線ＧＢＬに現れる電位差を増幅する回路であり、その動作タイミングは、図１に示したロウ系制御回路１１から出力されるセンスアンプ駆動信号（ＲＳＡＰＴ，ＲＳＡＮＴ）によって制御される。また、図３には図示していないが、センスアンプＳＡには、一対のグローバルビット線ＧＢＬの電位をイコライズするイコライズ回路が含まれている。イコライズ回路の動作は、後述するイコライズ信号（ＢＬＥＱＢ）によって制御される。イコライズ信号（ＢＬＥＱＢ）もロウ系制御回路１１によって生成される。

図３に示すように、１本のグローバルビット線ＧＢＬには複数のローカルビット線ＬＢＬが割り当てられる。これにより、１つのセンスアンプＳＡに多数のメモリセルＭＣを割り当てることが可能となることから、センスアンプＳＡの数を削減することができる。各ローカルビット線ＬＢＬは、それぞれ対応する階層スイッチＳＷを介してグローバルビット線ＧＢＬに接続されている。階層スイッチＳＷはＮチャンネル型ＭＯＳトランジスタからなり、そのゲート電極は対応するローカル制御信号線ＬＳＷに接続される。ローカル制御信号線ＬＳＷはＹ方向に延在する配線であり、対応するローカルスイッチドライバＬＳＤによって駆動される。

上述の通り、本実施形態による半導体装置はＤＲＡＭであり、したがって各メモリセルＭＣは、セルトランジスタＱとセルキャパシタＣＳの直列回路からなる。セルトランジスタＱはＮチャンネル型ＭＯＳトランジスタからなり、その一端は対応するローカルビット線ＬＢＬに接続され、他端はセルキャパシタＣＳに接続されている。セルキャパシタＣＳの他端にはプレート電位ＶＰＬＴが供給される。また、セルトランジスタＱのゲート電極は対応するサブワード線ＳＷＬに接続されている。本発明においては、サブワード線ＳＷＬを単に「ワード線」と呼ぶことがある。サブワード線ＳＷＬはＹ方向に延在する配線であり、対応するサブワードドライバＳＷＤによって駆動される。

かかる構成により、いずれかのサブワード線ＳＷＬが活性化されると、対応するセルトランジスタＱがオンすることによってセルキャパシタＣＳがローカルビット線ＬＢＬに接続される。これにより、セルキャパシタＣＳに記憶されていたデータがローカルビット線ＬＢＬに読み出される。本発明においては、セルキャパシタＣＳを単に「記憶素子」と呼ぶことがある。尚、本発明において記憶素子をセルキャパシタによって構成することは必須でなく、他の種類の記憶素子を用いても構わない。また、本発明においてセルトランジスタＱをＮチャンネル型ＭＯＳトランジスタによって構成することは必須でなく、他の素子を用いても構わないし、複数の素子からなる回路を用いても構わない。いずれの場合であっても、セルトランジスタＱの制御端子（ＭＯＳトランジスタの場合はゲート電極）が対応するサブワード線ＳＷＬに接続される。

サブワードドライバＳＷＤには、Ｙ方向に延在するメインワード線ＭＷＬが接続されており、メインワード線ＭＷＬを介して供給されるメインワード信号（ＭＷＬＢ）に基づいて活性化される。メインワード信号（ＭＷＬＢ）はロウアドレスＲＡの上位ビットに基づいて生成され、活性化されたサブワードドライバＳＷＤは、ロウアドレスＲＡの下位ビットに基づいていずれかのサブワード線ＳＷＬを選択する。メインワード信号（ＭＷＬＢ）はそれぞれ対応するドライバ回路２１０によって生成される。これらドライバ回路２１０は、図１に示したロウ系制御回路１１に含まれる回路ブロック（メインワードドライバ２００）である。

ローカルスイッチドライバＬＳＤには、Ｙ方向に延在するメイン制御信号線ＭＳＷが接続されており、メイン制御信号線ＭＳＷを介して供給されるメイン制御信号（ＭＳＷＢ）に基づいて活性化される。メイン制御信号（ＭＳＷＢ）もロウアドレスＲＡの上位ビットに基づいて生成され、活性化されたローカルスイッチドライバＬＳＤは、対応する階層スイッチＳＷをオンさせる。メイン制御信号（ＭＳＷＢ）はそれぞれ対応するドライバ回路４１０によって生成される。これらドライバ回路４１０は、図１に示したロウ系制御回路１１に含まれる回路ブロック（メインスイッチドライバ４００）である。

図３に示すように、メモリマット内において１つのローカルビット線ＬＢＬが延在する範囲がメモリサブマットである。図３には、メモリマットＭＡＴ＜ｍ＞内のメモリサブマットＳＭＡＴ＜０＞と、メモリマットＭＡＴ＜ｎ＞内のメモリサブマットＳＭＡＴ＜ｋ＞が図示されている。メモリマットＭＡＴ＜ｍ＞内のメモリサブマットＳＭＡＴ＜０＞は、図２に示したサブワード線ＳＷＬａを含んでおり、メモリマットＭＡＴ＜ｎ＞内のメモリサブマットＳＭＡＴ＜ｋ＞は、図２に示したサブワード線ＳＷＬｂを含んでいる。

メモリマットＭＡＴ＜ｎ＞内のメモリサブマットＳＭＡＴ＜ｋ＞には、Ｙ方向に延在する冗長メインワード線ＲＭＷＬ及び冗長メイン制御信号線ＲＭＳＷが接続されている。冗長メインワード線ＲＭＷＬ及び冗長メイン制御信号線ＲＭＳＷは、それぞれ冗長ドライバ回路３１０，５１０によって駆動される配線であり、置換動作を行う場合に活性化される。

次に、ロウ系制御回路１１の回路構成について詳細に説明する。

図４は、ロウ系制御回路１１の回路構成を示すブロック図であり、第１の実施形態に相当する。

図４に示すように、ロウ系制御回路１１は、ロウアドレスＲＡを受けるロウデコーダ２０及びロウヒューズ回路３０を含んでいる。ロウデコーダ２０は、ロウアドレスＲＡをデコードすることによって、プリデコード信号ＲＦＳＭＴ，ＲＦＭＷＴ，ＲＦＭＴ，ＲＦＳＡＴを生成する回路である。プリデコード信号ＲＦＳＭＴはメインワードドライバ２００、メインスイッチドライバ４００及び冗長メインスイッチドライバ５００に供給され、プリデコード信号ＲＦＭＷＴはメインワードドライバ２００に供給され、プリデコード信号ＲＦＭＴはアレイ制御部１００に供給され、プリデコード信号ＲＦＳＡＴはセンスアンプ制御回路６００に供給される。また、ロウデコーダ２０は、ロウヒューズ回路３０で生成されるヒット信号ＲＨＩＴＯＲＢに応じて、プリデコード信号ＲＦＳＭＴ，ＲＦＭＷＴを非活性化し、プリデコード信号ＲＦＭＴ，ＲＦＳＡＴを置換先を示す信号に変換する。

ロウヒューズ回路３０は、アクセスの要求されたロウアドレスＲＡが不良サブワード線ＳＷＬを示しているか否かを判定する回路である。判定の結果、アクセスの要求されたロウアドレスＲＡが不良サブワード線ＳＷＬを示していると判定された場合（ヒット判定された場合）には、ヒット信号ＲＨＩＴＯＲＢを活性化させるとともに、置換先を示す置換アドレス信号ＲＲＥＤＭＷＴを生成する。ヒット信号ＲＨＩＴＯＲＢはロウデコーダ２０、アレイ制御部１００及びセンスアンプ制御回路６００に供給され、置換アドレス信号ＲＲＥＤＭＷＴはアレイ制御部１００及び冗長メインワードドライバ３００に供給される。尚、ロウヒューズ回路３０には図示しない複数のヒューズ素子が含まれており、これらヒューズ素子によって不良サブワード線ＳＷＬのアドレスが不揮発的に記憶されている。

アレイ制御部１００には、上記の信号のほか、図１に示した制御回路１８からタイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢも供給される。制御回路１８は、コマンドデコーダ１７から供給される内部コマンドＡＣＴ，ＰＲＥに基づき、タイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢ，ＳＡＰＴ，ＳＡＮＴを生成する。ここで、内部コマンドＡＣＴは外部からアクティブコマンドが発行された場合に活性化され、内部コマンドＰＲＥは外部からプリチャージコマンドが発行された場合に活性化される。アクティブコマンドとは、ロウアクセス時、つまりロウアドレスＲＡの入力時に発行されるコマンドである。プリチャージコマンドとは、プリチャージ動作時、つまりグローバルビット線ＧＢＬをイコライズする際に発行されるコマンドである。

アレイ制御部１００は、これらの信号を受け、各種の制御信号ＲＭＷＴ，ＲＭＳＷＴ，ＲＲＭＳＷＴ，ＲＡＡＡＴを生成する。このうち、制御信号ＲＭＷＴはメインワードドライバ２００及び冗長メインワードドライバ３００に供給され、制御信号ＲＭＳＷＴはメインスイッチドライバ４００、冗長メインスイッチドライバ５００及びセンスアンプ制御回路６００に供給され、制御信号ＲＲＭＳＷＴは冗長メインスイッチドライバ５００及びセンスアンプ制御回路６００に供給され、制御信号ＲＡＡＡＴはメインスイッチドライバ４００及び冗長メインスイッチドライバ５００に供給される。

図５は、アレイ制御部１００の回路図である。

図５に示すように、アレイ制御部１００には複数のロジック回路部１１０，１２０・・・が含まれている。ロジック回路部１１０は、対応するプリデコード信号ＲＦＭＴ＜ｍ＞に基づいて制御信号ＲＭＷＴ，ＲＭＳＷＴ，ＲＡＡＡＴを生成し、ロジック回路部１２０は、対応するプリデコード信号ＲＦＭＴ＜ｎ＞に基づいて制御信号ＲＭＷＴ，ＲＭＳＷＴ，ＲＲＭＳＷＴ，ＲＡＡＡＴを生成する。

より具体的に説明すると、ロジック回路部１１０は、プリデコード信号ＲＦＭＴ＜ｍ＞及びヒット信号ＲＨＩＴＯＲＢがいずれもハイレベルである場合に、タイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢに同期して制御信号ＲＭＷＴ，ＲＭＳＷＴを活性化させる。同様に、ロジック回路部１２０は、プリデコード信号ＲＦＭＴ＜ｎ＞及びヒット信号ＲＨＩＴＯＲＢがいずれもハイレベルである場合に、タイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢに同期して制御信号ＲＭＷＴ，ＲＭＳＷＴを活性化させる。

これに対し、ヒット信号ＲＨＩＴＯＲＢがローレベルに活性化している場合、ロジック回路部１１０は制御信号ＲＭＳＷＴ，ＲＡＡＡＴを非活性状態に保持する。一方、ロジック回路部１２０については、ヒット信号ＲＨＩＴＯＲＢがローレベルに活性化している場合、置換アドレス信号ＲＲＥＤＭＷＴ＜０＞又は＜１＞に応答して、制御信号ＲＭＳＷＴの代わりに制御信号ＲＲＭＳＷＴを活性化させる。

尚、図５に示す信号名に（ＶＰＰ−ＶＳＳ）と付記されているのは、当該信号が昇圧電位ＶＰＰから接地電位ＶＳＳまでの振幅を有していることを意味する。振幅の拡大は、レベルシフト回路ＬＳによって行われる。

図６は、メインワードドライバ２００の回路図である。

図６に示すように、メインワードドライバ２００は複数のドライバ回路２１０によって構成されている。各ドライバ回路２１０は、対応するプリデコード信号ＲＦＳＭＴ，ＲＦＭＷＴと、対応する制御信号ＲＭＷＴが入力され、これらの信号が全て活性化した場合、当該ドライバ回路２１０の出力であるメインワード信号ＭＷＬＢがローレベルに活性化する。より具体的には、昇圧電位ＶＰＰと接地電位ＶＳＳ間に接続されたトランジスタ２１１〜２１４を備え、トランジスタ２１１，２１２のゲート電極には対応する制御信号ＲＭＷＴが入力され、トランジスタ２１３，２１４のゲート電極には対応するプリデコード信号ＲＦＳＭＴ，ＲＦＭＷＴがそれぞれ入力される。かかる構成により、これらの信号が全てハイレベルとなった場合、ノード２１５がローレベルとなるため、インバータ２１６，２１７を介して対応するメインワード信号ＭＷＬＢがローレベルとなる。

これに対し、これらの信号の少なくとも１つがローレベルであると、トランジスタ２１２〜２１４の少なくとも一つがオフすることから、ノード２１５がハイレベルにプリチャージされたままになる。これにより、対応するメインワード信号ＭＷＬＢはハイレベルに非活性化される。この状態は、インバータ２１６及びトランジスタ２１８からなるフィードバックループを介して保持される。

各ドライバ回路２１０に入力されるプリデコード信号ＲＦＳＭＴ，ＲＦＭＷＴ及び制御信号ＲＭＷＴの組み合わせは、ドライバ回路２１０ごとに異なっている。したがって、例えば、プリデコード信号ＲＦＳＭＴ＜０＞，ＲＦＭＷＴ＜０＞及び制御信号ＲＭＷＴ＜ｍ＞が活性化している場合、メインワード信号ＭＷＬＢ（ｍ，０，０）が活性化する。

図７は、冗長メインワードドライバ３００の回路図である。

図７に示すように、冗長メインワードドライバ３００は複数の冗長ドライバ回路３１０によって構成されている。各冗長ドライバ回路３１０は、対応する置換アドレス信号ＲＲＥＤＭＷＴと対応する制御信号ＲＭＷＴが入力され、これらの信号が全て活性化した場合、当該冗長ドライバ回路３１０の出力である冗長メインワード信号ＲＭＷＬＢがローレベルに活性化する。より具体的には、昇圧電位ＶＰＰと接地電位ＶＳＳ間に接続されたトランジスタ３１１〜３１３を備え、トランジスタ３１１，３１２のゲート電極には対応する制御信号ＲＭＷＴが入力され、トランジスタ３１３のゲート電極には対応する置換アドレス信号ＲＲＥＤＭＷＴが入力される。かかる構成により、これらの信号が全てハイレベルとなった場合、ノード３１５がローレベルとなるため、インバータ３１６，３１７を介して対応する冗長メインワード信号ＲＭＷＬＢがローレベルとなる。

これに対し、これらの信号の少なくとも１つがローレベルであると、トランジスタ３１２，３１３の少なくとも一つがオフすることから、ノード３１５がハイレベルにプリチャージされたままになる。これにより、対応する冗長メインワード信号ＲＭＷＬＢはハイレベルに非活性化される。この状態は、インバータ３１６及びトランジスタ３１８からなるフィードバックループを介して保持される。

各冗長ドライバ回路３１０に入力される置換アドレス信号ＲＲＥＤＭＷＴ及び制御信号ＲＭＷＴの組み合わせは、冗長ドライバ回路３１０ごとに異なっている。したがって、例えば、置換アドレス信号ＲＲＥＤＭＷＴ＜０＞及び制御信号ＲＭＷＴ＜ｎ＞が活性化している場合、冗長メインワード信号ＲＭＷＬＢ（ｎ，ｋ，Ｒ０）が活性化する。ここで、ｋとは、対応するメモリサブマットＳＭＡＴのサブマット番号である（図３参照）。メモリサブマットＳＭＡＴ＜ｋ＞に割り当てられた冗長ドライバ回路３１０は、図７に示すように、プリデコード信号ＲＦＳＭＴ＜ｋ＞が入力される複数のドライバ回路２１０間に挿入される。

図８は、メインスイッチドライバ４００の回路図である。

図８に示すように、メインスイッチドライバ４００は複数のドライバ回路４１０によって構成されている。各ドライバ回路４１０は、上述したドライバ回路２１０と同様の回路構成を有しており、対応するプリデコード信号ＲＦＳＭＴと、対応する制御信号ＲＭＳＷＴ，ＲＡＡＡＴが全て活性化した場合、当該ドライバ回路４１０の出力であるメイン制御信号ＭＳＷＢがローレベルに活性化する。より具体的には、昇圧電位ＶＰＰと接地電位ＶＳＳ間に接続されたトランジスタ４１１〜４１３を備え、これらのゲート電極には対応する制御信号ＲＡＡＡＴ，ＲＭＳＷＴ及びプリデコード信号ＲＦＳＭＴがそれぞれ入力される。かかる構成により、これらの信号が全てハイレベルとなった場合、ノード４１５がローレベルとなるため、インバータ４１６，４１７を介して対応するメイン制御信号ＭＳＷＢがローレベルとなる。

これに対し、これらの信号の少なくとも１つがローレベルであると、トランジスタ４１１がオン、或いは、トランジスタ４１２，４１３の少なくとも一つがオフすることから、ノード４１５がハイレベルにプリチャージされたままになる。これにより、対応するメイン制御信号ＭＳＷＢはハイレベルに非活性化される。この状態は、インバータ４１６及びトランジスタ４１８からなるフィードバックループを介して保持される。

各ドライバ回路４１０に入力されるプリデコード信号ＲＦＳＭＴ及び制御信号ＲＭＳＷＴの組み合わせは、ドライバ回路４１０ごとに異なっている。したがって、例えば、プリデコード信号ＲＦＳＭＴ＜０＞及び制御信号ＲＭＳＷＴ＜ｍ＞が活性化している場合、メイン制御信号ＭＳＷＢ（ｍ，０）が活性化する。

図９は、冗長メインスイッチドライバ５００の回路図である。

図９には１つしか示されていないが、冗長メインスイッチドライバ５００は複数の冗長ドライバ回路５１０によって構成されている。各冗長ドライバ回路５１０は、上述したドライバ回路４１０と同様の回路構成に加え、トランジスタ５１９が追加されている。トランジスタ５１９のゲート電極には制御信号ＲＲＭＳＷＴが入力される。かかる構成により、対応するプリデコード信号ＲＦＳＭＴ及び対応する制御信号ＲＭＳＷＴ，ＲＡＡＡＴが全て活性化した場合だけでなく、対応する制御信号ＲＲＭＳＷＴ，ＲＡＡＡＴが活性化した場合にも、冗長メイン制御信号ＲＭＳＷＢがローレベルとなる。その他の動作については、図８に示したドライバ回路４１０と同様である。

尚、冗長ドライバ回路５１０は置換動作時に専用の回路ではなく、通常動作時においても使用される回路である。例えば、図９に示す冗長ドライバ回路５１０は、制御信号ＲＲＭＳＷＴが非活性状態であっても、プリデコード信号ＲＦＳＭＴ＜ｋ＞及び制御信号ＲＭＳＷＴ＜ｎ＞が活性化している場合には、冗長メイン制御信号ＲＭＳＷＢ（ｎ，ｋ）を活性化させる。

図１０は、センスアンプ制御回路６００の回路図である。

図１０に示すように、センスアンプ制御回路６００は各種入力信号に基づいてイコライズ信号ＢＬＥＱＢ及びセンスアンプ駆動信号ＲＳＡＰＴ，ＲＳＡＮＴを生成する回路である。イコライズ信号ＢＬＥＱＢは、同じセンスアンプＳＡに接続された一対のグローバルビット線ＧＢＬを短絡させるための信号であり、タイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢがいずれもハイレベルである場合に活性化される。また、イコライズ信号ＢＬＥＱＢは、制御信号ＲＲＭＳＷＴがいずれもローレベルであり、且つ、ヒット信号ＲＨＩＴＯＲＢ又はプリデコード信号ＲＦＳＡＴがローレベルである場合にも活性化される。

センスアンプ駆動信号ＲＳＡＰＴ，ＲＳＡＮＴは、いずれもセンスアンプＳＡを活性化させるための信号である。センスアンプ駆動信号ＲＳＡＰＴ，ＲＳＡＮＴは、イコライズ信号ＢＬＥＱＢが非活性状態である場合に、タイミング信号ＳＡＰＴ，ＳＡＮＴに同期して活性化する。

図１１は、サブワードドライバＳＷＤの回路図である。

図１１に示すように、サブワードドライバＳＷＤは、いずれもドレインがサブワード線ＳＷＬに接続されたＰチャンネル型ＭＯＳトランジスタＰ１１と、Ｎチャンネル型ＭＯＳトランジスタＮ１１，Ｎ１２とを備えている。トランジスタＮ１１，Ｎ１２のソースには負電位ＶＫＫが供給される。図１１に示すように、トランジスタＰ１１のソースには信号ＦＸＴが供給され、トランジスタＮ１２のゲート電極には信号ＦＸＢが供給される。これらの信号ＦＸＴ，ＦＸＢは相補の信号である。また、トランジスタＰ１１，Ｎ１１のゲート電極にはメインワード線ＭＷＬを介してメインワード信号ＭＷＬＢが供給される。

かかる構成により、メインワード信号ＭＷＬＢがローレベルに活性化し、且つ、信号ＦＸＴ，ＦＸＢがそれぞれハイレベル及びローレベルに活性化すると、サブワード線ＳＷＬは信号ＦＸＴのレベル（昇圧電位ＶＰＰ）に駆動される。これに対し、メインワード信号ＭＷＬＢがハイレベルに非活性化している場合、又は、信号ＦＸＴ，ＦＸＢがそれぞれローレベル及びハイレベルに非活性化している場合には、サブワード線ＳＷＬは負電位ＶＫＫにリセットされる。

図１２は、ローカルスイッチドライバＬＳＤの回路図である。

図１２に示すように、ローカルスイッチドライバＬＳＤは、トランジスタＰ２０，Ｎ２０からなるインバータ回路である。かかる回路構成により、メイン制御信号ＭＳＷＢがローレベルに活性化すると、ローカル制御信号ＬＳＷＴがＶＰＰレベルに活性化する。一方、メイン制御信号ＭＳＷＢがハイレベルである場合には、ローカル制御信号ＬＳＷＴはＶＫＫレベルに非活性化される。

図３に示したように、メイン制御信号線ＭＳＷは複数のローカルスイッチドライバＬＳＤに接続されている。このため、所定のメイン制御信号ＭＳＷＢが活性化すると、これに接続された複数のローカルスイッチドライバＬＳＤが全て活性化し、これにより対応する全ての階層スイッチＳＷがオン状態となる。

次に、本実施形態による半導体装置の動作について説明する。

図１３は、アクセスの要求されたロウアドレスＲＡが正常なサブワード線ＳＷＬを示している場合、つまりミスヒット時における動作を説明するためのタイミング図である。尚、図１３は、図２に示すサブワード線ＳＷＬａが正常なサブワード線ＳＷＬである場合に、当該サブワード線ＳＷＬａに対してアクセスが要求された場合の動作を示している。当該サブワード線ＳＷＬａは、メモリマットＭＡＴ＜ｍ＞のメモリサブマットＳＭＡＴ＜０＞に属している。

まず、アクティブコマンドＡＣＴが発行されると、タイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢが所定の順序で変化する。また、アクティブコマンドＡＣＴに同期して所定のロウアドレスＲＡが入力されると、タイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢの変化に同期して、当該ロウアドレスＲＡに対応する制御信号ＲＭＷＴ，ＲＭＳＷＴ，ＲＡＡＡＴが活性化する。図１３に示す例では、ヒット信号ＲＨＩＴＯＲＢはハイレベルに非活性化したままであり、置換アドレス信号ＲＲＥＤＭＷＴも非活性状態に保たれる。また冗長系の制御信号ＲＲＭＳＷＴも非活性状態に保たれる。

これにより、対応するメインワード信号ＭＷＬＢ（ｍ，０，０）が活性化するとともに、対応するメイン制御信号ＭＳＷＢ（ｍ，０）が活性化する。その結果、メモリマットＭＡＴ＜ｍ＞のメモリサブマットＳＭＡＴ＜０＞に属する所定のサブワード線ＳＷＬが選択されるとともに、メモリマットＭＡＴ＜ｍ＞のメモリサブマットＳＭＡＴ＜０＞に対応する階層スイッチＳＷが導通状態となる。これにより、メモリセルＭＣからローカルビット線ＬＢＬに読み出されたデータは、階層スイッチＳＷを介してグローバルビット線ＧＢＬに転送される。図示しないが、その後はセンスアンプ駆動信号ＲＳＡＰＴ，ＲＳＡＮＴが活性化し、一対のグローバルビット線ＧＢＬ間に現れている電位差が増幅される。

その後プリチャージコマンドＰＲＥが発行されると、タイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢが所定の順序で初期状態に戻り、これに同期して各制御信号ＲＭＷＴ，ＲＭＳＷＴ，ＲＡＡＡＴも初期状態に戻る。その結果、サブワード線ＳＷＬが非活性状態となり、階層スイッチＳＷも非導通状態となる。

図１４は、アクセスの要求されたロウアドレスＲＡが不良サブワード線ＳＷＬを示している場合、つまりヒット時における動作を説明するためのタイミング図である。尚、図１４は、図２に示すサブワード線ＳＷＬａが不良サブワード線である場合に、当該サブワード線ＳＷＬａに対してアクセスが要求された場合の動作を示している。サブワード線ＳＷＬａの置換先は図２に示すサブワード線ＳＷＬｂである。

図１４に示す例では、アクティブコマンドＡＣＴに同期して所定のロウアドレスＲＡが入力されると、ヒット信号ＲＨＩＴＯＲＢはローレベルに活性化するとともに、置換アドレス信号ＲＲＥＤＭＷＴ＜０＞がハイレベルに活性化する。このため、タイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢの変化に同期して、対応する制御信号ＲＲＭＳＷＴ，ＲＡＡＡＴが活性化する。

これにより、対応する冗長メインワード信号ＲＭＷＬＢ（ｎ，ｋ，Ｒ０）が活性化するとともに、対応する冗長メイン制御信号ＲＭＳＷＢ（ｎ，ｋ）が活性化する。その結果、メモリマットＭＡＴ＜ｎ＞のメモリサブマットＳＭＡＴ＜ｋ＞に属する冗長サブワード線ＳＷＬが選択されるとともに、メモリマットＭＡＴ＜ｎ＞のメモリサブマットＳＭＡＴ＜ｋ＞に対応する階層スイッチＳＷが導通状態となる。つまり、メモリマットＭＡＴ＜ｍ＞のメモリサブマットＳＭＡＴ＜０＞に属する所定のサブワード線ＳＷＬが、メモリマットＭＡＴ＜ｎ＞のメモリサブマットＳＭＡＴ＜ｋ＞に属する冗長サブワード線ＳＷＬに置換されるとともに、導通する階層スイッチＳＷも切り替えられる。これにより、置換先のメモリセルＭＣからローカルビット線ＬＢＬに読み出されたデータは、階層スイッチＳＷを介してグローバルビット線ＧＢＬに正しく転送されることになる。

このように、本実施形態においては、不良サブワード線ＳＷＬを示すロウアドレスＲＡが入力された場合、不良サブワード線ＳＷＬが属するメモリマットＭＡＴ＜ｍ＞とは異なるメモリマットＭＡＴ＜ｎ＞を置換先として選択することができる。このため、各メモリサブマットに冗長サブワード線ＳＷＬを設ける必要が無くなることから、チップ面積を削減することが可能となる。しかも、同じメモリサブマットに多数の不良サブワード線ＳＷＬが発生してもこれらを救済することができることから、救済効率を高めることも可能となる。

次に、本発明の第２の実施形態について説明する。

ビット線が階層化された半導体装置においてオープンビット線構造を採用する場合、特許文献２に記載されているように、アクセスが要求されたメモリマット（アクセス側メモリマット）内の階層スイッチＳＷをオンさせるだけでなく、センスアンプＳＡを挟んで隣接するメモリマット（参照側メモリマット）内の階層スイッチＳＷをオンさせることにより、センス感度を高めることができる。この場合、参照側メモリマットにおいてオンさせる階層スイッチＳＷは、センスアンプＳＡからみて、アクセス側メモリマットにおいてオンさせる階層スイッチＳＷと対称の位置にある階層スイッチＳＷを選択することが好ましい。但し、参照側メモリマットにおいては、サブワード線ＳＷＬは非活性状態に保っておく必要がある。これによれば、アクセス側と参照側の寄生ＣＲモデルがほぼ一致するため、グローバルビット線ＧＢＬの配線長が長い場合であっても、高いセンス感度を確保することが可能となる。

このような制御を実現するためには、アクセスが要求される度に、参照側メモリマット内の階層スイッチＳＷもオンするよう、メインスイッチドライバ４００内においてアドレス割り付けを行えばよい。尚、オープンビット線構造を有するメモリセルアレイでは、端部に位置するメモリマット（端マット）が選択された場合を除き、図１５（ａ）に示すように、両側に隣接する２つのメモリマットが参照側メモリマットとなる。図１５（ａ）に示す例では、メモリマットＭＡＴ＜ｍ＞がアクセス側メモリマットであり、その両側に位置するメモリマットＭＡＴ＜ｍ−１＞とＭＡＴ＜ｍ＋１＞が参照側メモリマットである。そして、メモリマットＭＡＴ＜ｍ＞に含まれる最も左側のメモリサブマットＳＭＡＴ＜０＞が選択されていることから、メモリマットＭＡＴ＜ｍ−１＞とＭＡＴ＜ｍ＋１＞においては、最も右側のメモリサブマットＳＭＡＴ＜ｐ＞が選択され、これによって対称性が保たれている。この時、メモリマットＭＡＴ＜ｍ−１＞，ＭＡＴ＜ｍ＋１＞のメモリサブマットＳＭＡＴ＜ｐ＞に含まれる全てのサブワード線ＳＷＬを非活性状態としておく必要がある。

一方、アクセスが要求されたロウアドレスＲＡが不良サブワード線ＳＷＬを示している場合、本実施形態においては置換先である冗長サブワード線ＳＷＬが別のメモリマットＭＡＴに属している可能性がある。このため、置換動作時においても参照側メモリマット内の階層スイッチＳＷをオンさせるためには、メインスイッチドライバ４００の回路構成を一部変更する必要がある。例えば、図１５（ａ）に示したサブワード線ＳＷＬａが不良サブワード線ＳＷＬであり、これが図１５（ｂ）に示す冗長サブワード線ＳＷＬｂに置換される場合を考えると、置換先となる冗長サブワード線ＳＷＬｂがメモリマットＭＡＴ＜ｎ＞に属する場合、その両側に位置するメモリマットＭＡＴ＜ｎ−１＞とＭＡＴ＜ｎ＋１＞を参照側メモリマットとして選択する必要がある。そして、メモリマットＭＡＴ＜ｎ＞に含まれるメモリサブマットＳＭＡＴ＜ｋ＞が選択されていることから、メモリマットＭＡＴ＜ｎ−１＞とＭＡＴ＜ｎ＋１＞においては、対称の位置にあるメモリサブマットＳＭＡＴ＜ｊ＞が選択される。この時、メモリマットＭＡＴ＜ｎ−１＞，ＭＡＴ＜ｎ＋１＞のメモリサブマットＳＭＡＴ＜ｊ＞に含まれる全てのサブワード線ＳＷＬを非活性状態としておく必要がある。

図１６は、第２の実施形態によるロウ系制御回路１１の回路構成を示すブロック図である。

本実施形態においては、冗長系の制御信号ＲＲＭＳＷＴがメインスイッチドライバ４００に供給されている点において、図４に示した第１の実施形態と異なる。その他の点については図４に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図１７は、本実施形態におけるメインスイッチドライバ４００の回路図である。

図１７に示すように、本実施形態におけるメインスイッチドライバ４００は、複数のドライバ回路４１０，４２０が混在した構成を備えている。ドライバ回路４２０は、図９に示した冗長ドライバ回路５１０と同じ回路構成を有しており、したがって、対応するプリデコード信号ＲＦＳＭＴ及び対応する制御信号ＲＭＳＷＴ，ＲＡＡＡＴが全て活性化した場合だけでなく、対応する制御信号ＲＲＭＳＷＴ，ＲＡＡＡＴが活性化した場合にも、メイン制御信号ＭＳＷＢをローレベルに活性化させる。

かかる構成により、ヒット時においては、冗長メインスイッチドライバ５００によって冗長メイン制御信号ＲＭＳＷＢ（ｎ，ｋ）が活性化されるだけでなく、メインスイッチドライバ４００によってメイン制御信号ＭＳＷＢ（ｎ−１，ｊ）及びＭＳＷＢ（ｎ＋１，ｊ）が活性化されることになる。

このように、本実施形態によれば、上述した第１の実施形態による効果に加え、置換動作時においても、アクセス側と参照側の寄生ＣＲモデルがほぼ一致するため、高いセンス感度を確保することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ メモリセルアレイ領域
１１ ロウ系制御回路
１２ カラム系制御回路
１３ ロウアドレスバッファ
１４ カラムアドレスバッファ
１５ 入出力制御回路
１６ データバッファ
１７ コマンドデコーダ
１８ 制御回路
１９ モードレジスタ
２０ ロウデコーダ
３０ ロウヒューズ回路
１００ アレイ制御部
１１０，１２０ ロジック回路部
２００ メインワードドライバ
２１０，４１０，４２０ ドライバ回路
３００ 冗長メインワードドライバ
３１０，５１０ 冗長ドライバ回路
４００ メインスイッチドライバ
５００ 冗長メインスイッチドライバ
６００ センスアンプ制御回路
ＧＢＬ グローバルビット線
ＬＢＬ ローカルビット線
ＬＳＤ ローカルスイッチドライバ
ＬＳＷ ローカル制御信号線
ＭＡＴ メモリマット
ＭＣ メモリセル
ＭＳＷ メイン制御信号線
ＭＷＬ メインワード線
ＲＭＳＷ 冗長メイン制御信号線
ＲＭＷＬ 冗長メインワード線
ＳＡ センスアンプ
ＳＭＡＴ メモリサブマット
ＳＷ 階層スイッチ
ＳＷＤ サブワードドライバ
ＳＷＬ サブワード線

Claims (9)

1. 欠陥メモリセルを含む複数の第１のメモリセルと、第１のグローバルビット線と、各々が当該第１のグローバルビット線に接続可能に構成されるとともに各々が当該複数の第１のメモリセルのうちの対応する複数個に接続された複数の第１のローカルビット線と、を含む第１のメモリマットと、
   第２のメモリセルと、第２のグローバルビット線と、当該第２のグローバルビット線に接続可能に構成されるとともに前記第２のメモリセルに接続された第２のローカルビット線と、を含む第２のメモリマットと、
   前記第１のメモリマットの前記欠陥メモリセルに対するアクセスを前記第２のメモリマットの前記第２のメモリセルへのアクセスに置き換える制御回路と、を含むことを特徴とする半導体装置。
2. 前記第１のメモリマットは、前記第１のグローバルビット線と前記複数の第１のローカルビット線との間にそれぞれ接続された複数の第１の階層スイッチをさらに含み、
   前記第２のメモリマットは、前記第２のグローバルビット線と前記第２のローカルビット線との間に接続された第２の階層スイッチをさらに含み、
   前記制御回路は、前記欠陥メモリセルに対するアクセスが要求されたことに応答して、前記第２の階層スイッチを導通させることを特徴とする請求項１に記載の半導体装置。
3. 前記第２のメモリマットは、複数の第３のメモリセルと、第３のグローバルビット線と、各々が当該第３のグローバルビット線に接続可能に構成されるとともに各々が当該複数の第３のメモリセルのうちの対応する複数個に接続された複数の第３のローカルビット線と、前記第３のグローバルビット線と前記複数の第３のローカルビット線との間にそれぞれ接続された複数の第３の階層スイッチと、前記第２及び第３のグローバルビット線に接続された第２のセンスアンプとをさらに含み、
   前記制御回路は、前記欠陥メモリセルに対するアクセスが要求されたことに応答して、前記複数の第３の階層スイッチのうち、前記第２のセンスアンプからみて前記第２の階層スイッチと対称の位置にある第３の階層スイッチを導通させることを特徴とする請求項２に記載の半導体装置。
4. 第１乃至第４のグローバルビット線と、
   前記第１及び第４のグローバルビット線間の電位差を増幅する第１のセンスアンプと、
   前記第２及び第３のグローバルビット線間の電位差を増幅する第２のセンスアンプと、
   複数の第１乃至第４のローカルビット線と、
   前記第１のグローバルビット線と前記複数の第１のローカルビット線との間にそれぞれ接続された複数の第１の階層スイッチと、
   前記第２のグローバルビット線と前記複数の第２のローカルビット線との間にそれぞれ接続された複数の第２の階層スイッチと、
   前記第３のグローバルビット線と前記複数の第３のローカルビット線との間にそれぞれ接続された複数の第３の階層スイッチと、
   前記第４のグローバルビット線と前記複数の第４のローカルビット線との間にそれぞれ接続された複数の第４の階層スイッチと、
   前記複数の第１のローカルビット線のいずれかと交差する複数の第１のワード線と、
   前記複数の第２のローカルビット線のいずれかと交差する複数の第２のワード線と、
   前記複数の第３のローカルビット線のいずれかと交差する複数の第３のワード線と、
   前記複数の第４のローカルビット線のいずれかと交差する複数の第４のワード線と、
   前記複数の第１のワード線と前記複数の第１のローカルビット線との交点に配置された複数の第１のメモリセルと、
   前記複数の第２のワード線と前記複数の第２のローカルビット線との交点に配置された複数の第２のメモリセルと、
   前記複数の第３のワード線と前記複数の第３のローカルビット線との交点に配置された複数の第３のメモリセルと、
   前記複数の第４のワード線と前記複数の第４のローカルビット線との交点に配置された複数の第４のメモリセルと、
   前記複数の第１のワード線のうち欠陥のある不良ワード線に対するアクセスが要求されたことに応答して、前記複数の第２のワード線に含まれる冗長ワード線を活性化させ、前記複数の第２の階層スイッチのうち、前記冗長ワード線と交差する前記第２のローカルビット線に接続された第２の階層スイッチを導通させ、さらに、前記第２のセンスアンプを活性化させる制御回路と、を備えることを特徴とする半導体装置。
5. 前記制御回路は、前記複数の第１のワード線のうち欠陥のない正常ワード線に対するアクセスが要求されたことに応答して、前記正常ワード線を活性化させ、前記複数の第１の階層スイッチのうち、前記正常ワード線と交差する前記第１のローカルビット線に接続された第１の階層スイッチを導通させ、さらに、前記第１のセンスアンプを活性化させることを特徴とする請求項４に記載の半導体装置。
6. 前記制御回路は、前記正常ワード線に対するアクセスが要求されたことに応答して、前記複数の第４の階層スイッチのうち、前記第１のセンスアンプからみて、導通状態とされる前記第１の階層スイッチと対称の位置にある第４の階層スイッチをさらに導通させることを特徴とする請求項５に記載の半導体装置。
7. 前記制御回路は、前記正常ワード線に対するアクセスが要求されたことに応答して、前記複数の第４のワード線のうち、少なくとも、前記導通状態とされる前記第４の階層スイッチに接続された前記第４のローカルビット線と交差する第４のワード線をいずれも非活性状態とすることを特徴とする請求項６に記載の半導体装置。
8. 前記制御回路は、前記不良ワード線に対するアクセスが要求されたことに応答して、前記複数の第３の階層スイッチのうち、前記第２のセンスアンプからみて、導通状態とされる前記第２の階層スイッチと対称の位置にある第３の階層スイッチをさらに導通させることを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置。
9. 前記制御回路は、前記不良ワード線に対するアクセスが要求されたことに応答して、前記複数の第３のワード線のうち、少なくとも、前記導通状態とされる前記第３の階層スイッチに接続された前記第３のローカルビット線と交差する第３のワード線をいずれも非活性状態とすることを特徴とする請求項８に記載の半導体装置。

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