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JP2011146116A - 半導体記憶装置及びその制御方法 - Google Patents

半導体記憶装置及びその制御方法 Download PDF

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知紀 関口
Yoshimitsu Yanagawa
善光 柳川
Riichiro Takemura
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Abstract

【課題】ライト動作時のビット線間ノイズによるデータ破壊を防止する。
【解決手段】オープンビット線方式のビット線ＢＬＴ，ＢＬＢと、ビット線ＢＬＴ，ＢＬＢの電位差を増幅するセンスアンプＳＡと、ビット線ＢＬＴ，ＢＬＢに其々対応するローカルデータ線対ＬＩＯＴ，ＬＩＯＢと、ビット線ＢＬＴに接続されたメモリセルＭＣにライトデータを書き込む場合には、ローカルデータ線ＬＩＯＴの電位を変化させることなくローカルデータ線ＬＩＯＢの電位を変化させ、ビット線ＢＬＢに接続されたメモリセルＭＣにライトデータを書き込む場合には、ローカルデータ線ＬＩＯＢの電位を変化させることなくローカルデータ線ＬＩＯＴの電位を変化させるライトアンプ回路７０とを備える。これにより、ライト動作時においてリストアされる書き込み対象外のメモリセルのデータが破壊されることがなくなる。
【選択図】図６

Description

本発明は半導体記憶装置及びその制御方法に関し、特に、オープンビット線方式のメモリセルアレイを有する半導体記憶装置及びその制御方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の多くは、一対のビット線間に生じる電位差を増幅することによってデータを読み出す方式を採用している。このような半導体記憶装置に対してデータを書き込む場合には、データの書き込み対象となる一方のビット線にライトデータを供給し、参照側となる他方のビット線にライトデータの反転信号を供給することが一般的である。
例えば、特許文献１の図５には、一対のグローバルデータ線（ＧＤｍ，／ＧＤｍ）及びそれら一対のグローバルデータ線とメモリセルの間に設けられる一対のデータ線（Ｄｍｍ，／Ｄｍｍ）に相補のデータを出力することによりライト動作を行うことが開示されている。このように従来の半導体記憶装置においては、ライトデータを書き込む際、一対のビット線に相補のデータを同時に供給することが一般的であった。
特開平６−１３１８６７号公報 特開２０００−２２２８７６号公報 特開２００９−２６６３００号公報
しかしながら、一対のビット線を相補のデータで駆動すると、いわゆるオープンビット線方式の半導体記憶装置においては、ビット線間ノイズによって書き込み対象外のメモリセルのデータが破壊される可能性があった。ここで、オープンビット線方式とは、センスアンプから見て一対のビット線が互いに１８０°異なる方向に配線された方式を指す（特許文献２，３参照）。オープンビット線方式においては、フォールデットビット線方式とは異なり、同じセンスアンプに割り当てられた一対のビット線が互いに隣接しない。隣接するビット線は、全て他のセンスアンプに割り当てられたビット線である。
このため、所定のビット線に接続されたメモリセルにライトデータを上書きする際、ビット線間ノイズによって、該ビット線に隣接する書き込み対象外のビット線の電位が変動してしまうという問題があった。ライト動作時においては、書き込み対象外のビット線はメモリセルの読み出し及びリストアを担うことから、ノイズによって電位が変動すると、リストアされるデータが誤反転してしまうおそれがあった。
本発明の一側面による半導体記憶装置は、それぞれセルトランジスタを有する複数のメモリセルと、前記複数のメモリセルのうちそれぞれ対応するメモリセルに接続された第１及び第２のビット線と、前記第１及び第２のビット線に挟まれて設けられ、前記第１及び第２のビット線間の電圧を増幅するセンスアンプと、前記第１及び第２のビット線に其々対応する第１及び第２のデータ線と、ライトデータに対応する電位を前記第１及び第２のデータ線に供給するライトアンプと、を備え、前記ライトアンプは、前記第１のビット線に対応する前記セルトランジスタを選択して前記メモリセルに前記ライトデータを書き込む場合には、前記第１のデータ線の電位を変化させることなく前記第２のデータ線の電位を変化させ、前記第２のビット線に対応する前記セルトランジスタを選択して前記メモリセルに前記ライトデータを書き込む場合には、前記第２のデータ線の電位を変化させることなく前記第１のデータ線の電位を変化させることを特徴とする。
本発明の他の側面による半導体記憶装置は、第１及び第２のサブアレイ領域と、前記第１及び第２のサブアレイ領域にそれぞれ設けられた第１及び第２のビット線と、前記第１及び第２のサブアレイ領域間に設けられた第１のセンスアンプ領域と、前記第１のセンスアンプ領域に設けられ、前記第１及び第２のビット線の電位差を増幅する第１のセンスアンプと、ライトデータに基づいて前記第１及び第２のビット線を駆動するライトアンプと、を備え、前記ライトアンプは、前記第１のビット線に接続されたメモリセルに前記ライトデータを上書きする際には、前記第１のビット線の電位変化量よりも前記第２のビット線の電位変化量が大きくなるよう、少なくとも前記第２のビット線を駆動し、前記第２のビット線に接続されたメモリセルに前記ライトデータを上書きする際には、前記第２のビット線の電位変化量よりも前記第１のビット線の電位変化量が大きくなるよう、少なくとも前記第１のビット線を駆動することを特徴とする。
本発明の一側面による半導体記憶装置の制御方法は、オープンビット線方式のメモリセルアレイを有する半導体記憶装置の制御方法であって、同じセンスアンプに接続された第１及び第２のビット線をプリチャージレベルにイコライズするステップと、前記第１のビット線に接続されたメモリセルに対するライト動作が要求されたことに応答して、前記第１のビット線を前記プリチャージレベルに保持したまま、前記第２のビット線を駆動するステップと、前記第２のビット線に接続されたメモリセルに対するライト動作が要求されたことに応答して、前記第２のビット線を前記プリチャージレベルに保持したまま、前記第１のビット線を駆動するステップと、を備えることを特徴とする。
本発明によれば、書き込み対象のメモリセルに接続されたビット線からのノイズが大幅に低減されることから、ライト動作時においてリストアされる書き込み対象外のメモリセルのデータが破壊されることがなくなる。
本発明の好ましい実施形態による半導体記憶装置の全体構成を示すブロック図である。 メモリセルアレイ６０の一部を拡大して示す図である。 サブアレイ領域ＳＡＲＹ内をより詳細に示す回路図である。 行アドレスと選択されるサブアレイ領域ＳＡＲＹとの関係を説明するための模式図である。 ライト動作に関わる配線及び信号を説明するための模式的なブロック図である。 ライトアンプ回路７０の回路図である。 クロスエリアＸＰ及びセンスアンプＳＡの回路図である。 半導体記憶装置１０のライト動作を説明するための波形図である。 半導体記憶装置１０のライト動作を説明するための別の波形図である。 半導体記憶装置１０のライト動作を説明するためのさらに別の波形図である。 変形例による半導体記憶装置の全体構成を示すブロック図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、所謂オープンビット線方式を採用する半導体記憶装置のライト動作時において、ワード線により選択されたメモリセルが存在する側のビット線（例えばＢＬＴ）に対応するデータ線（例えばＭＩＯＴ）の電位変動量よりも、他方のビット線（例えばＢＬＢ）に対応するデータ線（例えばＭＩＯＢ）の電位変化量が大きくなるよう制御することを技術思想とするものである。これにより、書き込み対象外のメモリセルに対してリストア動作が開始されるまでの期間において、書き込み対象のメモリセルに接続されたビット線からのノイズが大幅に低減される。その結果、ライト動作時においてリストアされる書き込み対象外のメモリセルのデータ破壊が防止される。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置の全体構成を示すブロック図である。
図１に示すように、本実施形態による半導体記憶装置１０は、外部端子として、コマンド入力端子１１、行アドレス入力端子１２、列アドレス入力端子１３、データ入出力端子１４及びデータマスク端子１５を少なくとも備えている。その他、半導体記憶装置１０には、電源端子やクロック入力端子なども備えられているが、これらについては図示を省略してある。
コマンド入力端子１１は、コマンド信号Ｃ０〜Ｃｎが入力される端子である。コマンド信号Ｃ０〜Ｃｎは、入力初段回路２１及び入力バッファ３１を介してコマンドデコーダ４１に供給される。コマンドデコーダ４１は、コマンド信号Ｃ０〜Ｃｎの組み合わせに基づいて各種内部コマンドを活性化させる回路である。コマンドデコーダ４１により生成される内部コマンドとしては、図１に示す通り、少なくともライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ及び行活性化信号ＲＯＷが含まれる。本実施形態による半導体記憶装置１０は、アドレスマルチプレクス方式が用いられる通常のＤＲＡＭとは異なり、行アドレス信号と列アドレス信号が同時に入力されるタイプの半導体記憶装置である。このため、コマンド入力端子１１に入力されるコマンド信号Ｃ０〜Ｃｎについても、行系コマンドと列系コマンドが順次入力されるのではなく、これらが同時に入力される。
行アドレス入力端子１２は、行アドレス信号Ｘ０〜Ｘｌが供給される端子である。行アドレス信号Ｘ０〜Ｘｌは、入力初段回路２２及び入力バッファ３２を介して行アドレスラッチ回路４２に供給される。行アドレスラッチ回路４２は、行活性化信号ＲＯＷに応答して行アドレス信号Ｘ０〜Ｘｌをラッチし、これらを行デコーダ５２に供給する役割を果たす。行デコーダ５２は行アドレス信号Ｘ０〜Ｘｌをデコードし、デコードされた信号をメモリセルアレイ６０に供給する。これにより、メモリセルアレイ６０内において行系の選択動作が行われる。行デコーダ５２の動作は、行活性化信号ＲＯＷ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥによって制御される。また、行アドレスラッチ回路４２から出力される行アドレスＸ０〜Ｘｌのうち、所定の１ビットＸｊについては、ライトアンプ回路７０にも供給される。アドレス信号Ｘｊをライトアンプ回路７０に供給する意義については追って詳細に説明する。
列アドレス入力端子１３は、列アドレス信号Ｙ０〜Ｙｍが供給される端子である。列アドレス信号Ｙ０〜Ｙｍは、入力初段回路２３及び入力バッファ３３を介して列アドレスラッチ回路４３に供給される。列アドレスラッチ回路４３は、ライトイネーブル信号ＷＥ及びリードイネーブル信号ＲＥに応答して列アドレス信号Ｙ０〜Ｙｍをラッチし、これらを列デコーダ５３に供給する役割を果たす。列デコーダ５３は列アドレス信号Ｙ０〜Ｙｍをデコードし、デコードされた信号をメモリセルアレイ６０に供給する。これにより、メモリセルアレイ６０内においては列系の選択動作が行われる。列デコーダ５３の動作についても、ライトイネーブル信号ＷＥ及びリードイネーブル信号ＲＥによって制御される。
データ入出力端子１４は、リードデータＤＱ０〜ＤＱｐの出力及びライトデータＤＱ０〜ＤＱｐの入力を行うための端子であり、入出力バッファ２４に接続されている。図１に示すように、入出力バッファ２４は、データバス３４を介してライトアンプ回路７０及びデータアンプ回路８０に接続されている。データバス３４の本数は、データ入出力端子１４の端子数（＝ｐ＋１）と同数設けられているが、簡単のため図１にはデータＤＱｋに対応し、データＤＡＴＡｋを伝送する１本のデータバス３４のみを図示している。
ライトアンプ回路７０は、ライトイネーブル信号ＷＥに基づいて活性化される回路であり、データバス３４を介して供給されるライトデータに基づいて、メインデータ線対ＭＩＯＴ，ＭＩＯＢを駆動する回路である。メインデータ線対ＭＩＯＴ，ＭＩＯＢとは、メモリセルアレイ６０とライトアンプ回路７０及びデータアンプ回路８０とを接続する相補のデータ線である。簡単のため、図１にはデータＤＱｋ（ＤＡＴＡｋ）に対応する一対のメインデータ線対ＭＩＯＴｋ，ＭＩＯＢｋのみを図示している。ライトアンプ回路７０には、上述の通りアドレス信号Ｘｊが供給されているとともに、データマスク端子１５を介してデータマスク信号ＤＭの反転信号ＤＭＢも供給されている。ライトアンプ回路７０の動作は、アドレス信号Ｘｊの論理レベル及びデータマスク信号ＤＭＢの活性化の有無に基づいて制御される。その詳細については後述する。
データアンプ回路８０は、リードイネーブル信号ＲＥに基づいて活性化される回路であり、メインデータ線対ＭＩＯＴ，ＭＩＯＢを介してメモリセルアレイ６０から読み出されたリードデータに基づいて、データバス３４を駆動する回路である。
さらに、メインデータ線対ＭＩＯＴ，ＭＩＯＢは、イコライザ回路９０にも接続されている。イコライザ回路９０は、ライトイネーブル信号ＷＥ及びリードイネーブル信号ＲＥに基づいて動作する回路であり、メインデータ線対ＭＩＯＴ，ＭＩＯＢを同電位にプリチャージする役割を果たす。
以上が本実施形態による半導体記憶装置１０の全体構成である。
図２は、メモリセルアレイ６０の一部を拡大して示す図である。
図２に示すように、メモリセルアレイ６０の内部においては、サブアレイ領域ＳＡＲＹがＸ方向（行方向）及びＹ方向（列方向）にマトリクス状に配置されている。各サブアレイ領域ＳＡＲＹのＸ方向における両側には、サブワードドライバ列ＳＷＤＡが配置されており、各サブアレイ領域ＳＡＲＹのＹ方向における両側には、センスアンプ列ＳＡＡが配置されている。
サブワードドライバ列ＳＷＤＡは、複数のサブワードドライバＳＷＤがＹ方向に配列された領域である。サブワードドライバＳＷＤは、それぞれ対応するサブワード線ＷＬを駆動する回路であり、その動作は図１に示した行デコーダ５２の出力信号によって制御される。図２に示すように、サブワード線ＷＬはサブアレイ領域ＳＡＲＹ内においてＸ方向に延在する配線である。図２に示す例では、１つのサブワードドライバＳＷＤによって、Ｘ方向に隣接する２つのサブアレイ領域ＳＡＲＹにそれぞれ設けられたサブワード線ＷＬが同時に駆動される。かかる構成により、サブワードドライバＳＷＤのＹ方向における配列ピッチが２倍に拡大されている。
センスアンプ列ＳＡＡは、複数のセンスアンプＳＡがＸ方向に配列された領域である。センスアンプＳＡは、それぞれ対応する一対のビット線ＢＬＴ，ＢＬＢの電位差を増幅する回路である。ビット線ＢＬＴ，ＢＬＢは、サブアレイ領域ＳＡＲＹ内においてＹ方向に延在する配線であり、図２に示すビット線ＢＬＴｋ，ＢＬＢｋは、データＤＱｋに割り当てられている。図２に示すように、同じセンスアンプＳＡに割り当てられたビット線ＢＬＴｋ，ＢＬＢｋは、Ｙ方向に隣接する２つのサブアレイ領域ＳＡＲＹに設けられている。つまり、メモリセルアレイ６０は、いわゆるオープンビット線方式を有している。図２に示すように、サブアレイ領域ＳＡＲＹ内においてＸ方向に隣接するビット線は、それぞれ異なるセンスアンプ列ＳＡＡに含まれるセンスアンプＳＡに割り当てられている。換言すれば、各ビット線は、図２に示す左右のセンスアンプ列ＳＡＡに交互に接続されていることになる。
図２に示すように、センスアンプ列ＳＡＡにはローカルデータ線対ＬＩＯＴ，ＬＩＯＢが配線されている。ローカルデータ線対ＬＩＯＴ，ＬＩＯＢとは、センスアンプＳＡとメインデータ線対ＭＩＯＴ，ＭＩＯＢとを接続するデータ線である。ここで、図２に示すローカルデータ線対ＬＩＯＴｋ，ＬＩＯＢｋは、データＤＱｋに対応するローカルデータ線対である。簡単のため、図２においては一対のローカルデータ線対ＬＩＯＴ，ＬＩＯＢを１本の実線で示しているが、実際には一対の配線によって構成されている。メインデータ線対ＭＩＯＴ，ＭＩＯＢについても同様であり、図２においては一対のメインデータ線対ＭＩＯＴ，ＭＩＯＢを１本の実線で示しているが、実際には一対の配線によって構成されている。つまり、メインデータ線対ＭＩＯＴ，ＭＩＯＢ及びローカルデータ線対ＬＩＯＴ，ＬＩＯＢは、差動形式の信号を伝送する相補の配線である。これに対し、図１に示したデータバス３４は、シングルエンド形式の信号を伝送する配線である。
センスアンプ列ＳＡＡに含まれるセンスアンプＳＡのうち、いずれのセンスアンプＳＡをローカルデータ線対ＬＩＯＴ，ＬＩＯＢに接続するかは、図１に示したれ列デコーダ５３の出力信号によって制御される。
図２に示すように、Ｘ方向に延在するセンスアンプ列ＳＡＡとＹ方向に延在するサブワードドライバ列ＳＷＤＡとの交点部分であるクロスエリアＸＰには、データスイッチ回路ＩＯＳＷが配置されている。データスイッチ回路ＩＯＳＷは、メインデータ線対ＭＩＯＴ，ＭＩＯＢとローカルデータ線対ＬＩＯＴ，ＬＩＯＢとを接続するための回路である。
図３は、サブアレイ領域ＳＡＲＹ内をより詳細に示す回路図である。
図３に示すように、サブアレイ領域ＳＡＲＹ内においては、サブワード線ＷＬとビット線ＢＬＴ，ＢＬＢの各交点にメモリセルＭＣが配置されている。メモリセルＭＣはいわゆるＤＲＡＭセルであり、１個のＭＯＳトランジスタ（セルトランジスタ）Ｔｒおよび１個のセルキャパシタＣｓによって構成される。セルトランジスタＴｒのソース及びドレインの一方は対応するビット線ＢＬＴ又はＢＬＢに接続され、ソース及びドレインの他方は蓄積ノードＳＮに接続され、ゲート電極は対応するサブワード線ＷＬに接続されている。また、セルキャパシタＣｓの一方の端子は蓄積ノードＳＮに接続され、他方の端子は共通プレートＰＬに接続される。共通プレートＰＬにはプレート電位ＶＰＬＴが与えられる。本実施形態のようにオープンビット線方式を用いた場合、全てのワード線とビット線の交点にメモリセルＭＣを配置することができるため、メモリセルＭＣの１個あたりの占有面積を縮小できるという利点がある。
図４は、行アドレスと選択されるサブアレイ領域ＳＡＲＹとの関係を説明するための模式図である。
図４に示すように、サブアレイ領域ＳＡＲＹのＹ方向における選択は、行アドレスＸｊ＋２，Ｘｊ＋１，Ｘｊによって行われる。より具体的に説明すると、メモリセルアレイ６０の内部においては、９つのサブアレイ領域ＳＡＲＹがＹ方向に設けられており、このうちいずれか１つのサブアレイ領域ＳＡＲＹ、或いは、端部に配置された２つのサブアレイ領域ＳＡＲＹが行アドレスＸｊ＋２，Ｘｊ＋１，Ｘｊによって選択される。端部に配置された２つのサブアレイ領域ＳＡＲＹは、他のサブアレイ領域ＳＡＲＹとは異なりビット線数が半分であることから、これらについては同時に選択される。図４に示すように、サブアレイ領域ＳＡＲＹの選択に用いる行アドレスＸｊ＋２，Ｘｊ＋１，Ｘｊのうち、Ｘｊは最下位ビットとして用いられるため、その論理レベルが「１」であれば図４において「Ｔ」と表記されたサブアレイ領域ＳＡＲＹが選択されることになり、その論理レベルが「０」であれば図４において「Ｂ」と表記されたサブアレイ領域ＳＡＲＹが選択されることになる。
ここで、サブアレイ領域ＳＡＲＹが「選択される」とは、対応するサブワードドライバＳＷＤが活性化されることを意味する。本実施形態においてはメモリセルアレイ６０がオープンビット線方式を有しているため、あるサブアレイ領域ＳＡＲＹが選択されると、Ｙ方向に隣接するサブアレイ領域ＳＡＲＹに設けられたビット線の半分は、参照側のビット線として用いられる。例えば、図４に示すサブアレイ領域６１が選択された場合、サブアレイ領域６１に含まれるビット線のうち、左側のセンスアンプ列６４に接続されたビット線については左側に隣接するサブアレイ領域６２内のビット線が参照側となり、右側のセンスアンプ列６５に接続されたビット線については右側に隣接するサブアレイ領域６３内のビット線が参照側となる。
これにより、アドレス信号Ｘｊがハイレベルである場合には図４において「Ｔ」と表記されたサブアレイ領域ＳＡＲＹが選択側、「Ｂ」と表記されたサブアレイ領域ＳＡＲＹが参照側となり、アドレス信号Ｘｊがローレベルである場合には図４において「Ｂ」と表記されたサブアレイ領域ＳＡＲＹが選択側、「Ｔ」と表記されたサブアレイ領域ＳＡＲＹが参照側となる。このアドレス信号Ｘｊはライトアンプ回路７０に供給され、ライトアンプ回路７０はその論理レベルに基づいてメインデータ線対ＭＩＯＴ，ＭＩＯＢのいずれか一方を駆動する。
図５は、ライト動作に関わる配線及び信号を説明するための模式的なブロック図である。
図５に示すように、データ入出力端子１４から入力されたライトデータＤＱｋは、入出力バッファ２４及びデータバス３４を介してライトアンプ回路７０に供給される。ライトアンプ回路７０は、イコライザ回路９０によって同電位にプリチャージされているメインデータ線対ＭＩＯＴｋ，ＭＩＯＢｋのいずれか一方の電位を上昇又は低下させる。ここで、メインデータ線対ＭＩＯＴｋ，ＭＩＯＢｋのいずれを駆動するかは、アドレス信号Ｘｊの論理レベルによって定められ、メインデータ線ＭＩＯＴｋ又はＭＩＯＢｋの電位を上昇させるか低下させるかは、データバス３４に供給されたＤＡＴＡｋの論理レベルによって定められる。また、ライトアンプ回路７０及びイコライザ回路９０の動作タイミングは、ライトイネーブル信号ＷＥによって制御される。尚、図５に示すアドレス・コマンド制御回路４４とは、図１に示した入力初段回路２１〜２３、入力バッファ３１〜３３、コマンドデコーダ４１、行アドレスラッチ回路４２及び列アドレスラッチ回路４３を含む回路ブロックである。
図５においては、一例として、ライトデータの書き込み対象となるメモリセルＭＣがビット線ＢＬＴｋに接続されている場合を示している。この場合、メインデータ線対ＭＩＯＴｋ，ＭＩＯＢｋのうち、ライトアンプ回路７０によって駆動されるのはメインデータ線ＭＩＯＢｋとなる。したがって、メインデータ線ＭＩＯＴｋは駆動されず、プリチャージレベルに維持される。
メインデータ線ＭＩＯＴｋ又はＭＩＯＢｋの電位変化は、クロスエリアＸＰに設けられたデータスイッチ回路ＩＯＳＷを介してローカルデータ線ＬＩＯＴｋ又はＬＩＯＢｋに反映される。ここで、データスイッチ回路ＩＯＳＷの動作は、行アドレス及びコマンド信号によって生成される転送信号ＴＧ，ＴＧＢによって制御される。また、クロスエリアＸＰには、後述するイコライザ回路やセンス活性化回路が含まれており、これらを制御する信号ＥＱ，ＳＡＮ，ＳＡＰ１ＢもクロスエリアＸＰに供給される。これら信号ＥＱ，ＳＡＮ，ＳＡＰ１Ｂについても、行アドレス及びコマンド信号によって生成される。
上述の通り、図５に示す例では、メインデータ線ＭＩＯＢｋのみが駆動され、メインデータ線ＭＩＯＴｋはプリチャージレベルを維持することから、ローカルデータ線対ＬＩＯＴｋ，ＬＩＯＢｋについても、データスイッチ回路ＩＯＳＷを介してローカルデータ線ＬＩＯＢｋは駆動される一方、ローカルデータ線ＬＩＯＴｋはプリチャージレベルを維持する。
ローカルデータ線ＬＩＯＴｋ又はＬＩＯＢｋの電位変化は、センスアンプＳＡに含まれるカラムスイッチＹＳＷを介して、ビット線ＢＬＴｋ又はＢＬＢｋに反映される。ここで、カラムスイッチＹＳＷの動作は、列アドレス及びコマンド信号によって生成されるカラム選択信号ＹＳによって制御される。また、センスアンプＳＡには、後述するイコライザ回路やクロスカップル回路が含まれており、イコライザ回路を制御するイコライズ信号ＥＱもセンスアンプＳＡに供給される。イコライズ信号ＥＱは、行アドレス及びコマンド信号によって生成される信号である。
上述の通り、図５に示す例では、ローカルデータ線ＬＩＯＢｋのみが駆動され、ローカルデータ線ＬＩＯＴｋはプリチャージレベルを維持することから、ビット線対ＢＬＴｋ，ＢＬＢｋについても、データスイッチ回路ＩＯＳＷ及びカラムスイッチＹＳＷを介して、ビット線ＢＬＢｋが駆動される一方、ビット線ＢＬＴｋはプリチャージレベルを維持する。
このように、本実施形態による半導体記憶装置１０においては、ライトデータの書き込み対象となるメモリセルＭＣに接続されたビット線（図５に示す例ではＢＬＴｋ）については駆動せず、参照側となるビット線（図５に示す例ではＢＬＢｋ）を駆動する。駆動するビット線が参照側であることから、参照側のビット線に書き込む電位は、当然ながらライトデータの反転信号となる。つまり、メモリセルＭＣに上書きすべきライトデータがハイレベルであれば参照側のビット線をローレベルに駆動し、逆に、メモリセルＭＣに上書きすべきライトデータがローレベルであれば参照側のビット線をハイレベルに駆動する。
これにより、書き込み側のビット線（図５に示す例ではＢＬＴｋ）と参照側のビット線（図５に示す例ではＢＬＢｋ）との間には電位差が生じることから、この電位差がセンスアンプＳＡによって増幅され、結果的に所望のライトデータがメモリセルＭＣに上書きされることになる。
図６は、ライトアンプ回路７０の回路図である。
図６に示すように、ライトアンプ回路７０は、ライトデータＤＡＴＡｋ、ライトイネーブル信号ＷＥ、アドレス信号Ｘｊ及びデータマスク信号ＤＭＢを受ける論理回路７１と、論理回路７１からの出力信号によって制御されるトランジスタ７２〜７７を含んでいる。これらトランジスタ７２〜７７のうち、トランジスタ７２，７３はＰチャンネル型のＭＯＳトランジスタであり、それぞれメインデータ線対ＭＩＯＴｋ，ＭＩＯＢｋをハイレベル（ＶＰＥＲＩ）に駆動する役割を果たす。また、トランジスタ７４，７５はＮチャンネル型のＭＯＳトランジスタであり、それぞれメインデータ線対ＭＩＯＴｋ，ＭＩＯＢｋをローレベル（ＶＳＳ）に駆動する役割を果たす。さらに、トランジスタ７６，７７はＮチャンネル型のＭＯＳトランジスタであり、それぞれメインデータ線対ＭＩＯＴｋ，ＭＩＯＢｋをプリチャージレベル（ＶＤＬ／２）に維持する役割を果たす。
トランジスタ７２〜７５のゲート電極には、論理回路７１より出力される信号ＰＴＴ，ＰＢＴ，ＮＴＴ，ＮＢＴがそれぞれ供給される。これら信号ＰＴＴ，ＰＢＴ，ＮＴＴ，ＮＢＴは、ライトデータＤＡＴＡｋ及びアドレス信号Ｘｊの論理レベルの組み合わせに基づいて、いずれか１つのみが排他的に活性化する。
具体的には、ライトデータＤＡＴＡｋ及びアドレス信号Ｘｊがいずれもハイレベルである場合には信号ＮＢＴが活性化し、これにより、メインデータ線対ＭＩＯＢｋがローレベル（ＶＳＳ）に駆動される。このとき信号ＨＴＴも活性化し、これによってメインデータ線対ＭＩＯＴｋの電位はプリチャージレベル（ＶＤＬ／２）に維持される。
また、ライトデータＤＡＴＡｋがハイレベルであり、アドレス信号Ｘｊがローレベルである場合には信号ＮＴＴが活性化し、これにより、メインデータ線対ＭＩＯＴｋがローレベル（ＶＳＳ）に駆動される。このとき信号ＨＢＴも活性化し、これによってメインデータ線対ＭＩＯＢｋの電位はプリチャージレベル（ＶＤＬ／２）に維持される。
さらに、ライトデータＤＡＴＡｋがローレベルであり、アドレス信号Ｘｊがハイレベルである場合には信号ＰＢＴが活性化し、これにより、メインデータ線対ＭＩＯＢｋがハイレベル（ＶＰＥＲＩ）に駆動される。このとき信号ＨＴＴも活性化し、これによってメインデータ線対ＭＩＯＴｋの電位はプリチャージレベル（ＶＤＬ／２）に維持される。
そして、ライトデータＤＡＴＡｋ及びアドレス信号Ｘｊがいずれもローレベルである場合には信号ＰＴＴが活性化し、これにより、メインデータ線対ＭＩＯＴｋがハイレベル（ＶＰＥＲＩ）に駆動される。このとき信号ＨＢＴも活性化し、これによってメインデータ線対ＭＩＯＢｋの電位はプリチャージレベル（ＶＤＬ／２）に維持される。
以上は、データマスク信号ＤＭＢが活性化していない場合の動作であり、データマスク信号ＤＭＢが活性化している場合には、信号ＰＴＴ，ＰＢＴ，ＮＴＴ，ＮＢＴが全て非活性状態に固定されるとともに、信号ＨＴＴ，ＨＢＴの両方が活性化する。これにより、メインデータ線対ＭＩＯＴｋ、ＭＩＯＢｋの電位は、ライトデータＤＡＴＡｋ及びアドレス信号Ｘｊの論理レベルに関わらず、いずれもプリチャージレベル（ＶＤＬ／２）に維持される。
図７は、クロスエリアＸＰ及びセンスアンプＳＡの回路図である。
図７に示すように、クロスエリアＸＰには、メインデータ線対ＭＩＯＴｋ，ＭＩＯＢｋとローカルデータ線対ＬＩＯＴｋ，ＬＩＯＢｋとをそれぞれ接続するデータスイッチ回路ＩＯＳＷと、ローカルデータ線対ＬＩＯＴｋ，ＬＩＯＢｋをプリチャージ電位（＝ＶＤＬ／２）にイコライズするイコライザ回路ＬＩＯＥＱと、コモンソース線ＣＳＰ，ＣＳＮを駆動するコモンソースドライバＣＳＤと、コモンソース線ＣＳＰ，ＣＳＮをプリチャージ電位（＝ＶＤＬ／２）にイコライズするイコライザ回路ＣＳＥＱとを含んでいる。
データスイッチ回路ＩＯＳＷは、いわゆるトランスファゲートによって構成されている。つまり、メインデータ線対ＭＩＯＴｋとローカルデータ線対ＬＩＯＴｋとの間、並びに、メインデータ線対ＭＩＯＢｋとローカルデータ線対ＬＩＯＢｋとの間には、いずれもＰチャンネル型のＭＯＳトランジスタとＮチャンネル型のＭＯＳトランジスタが並列接続されている。このうち、Ｎチャンネル型のＭＯＳトランジスタのゲート電極には転送信号ＴＧが共通に供給されており、Ｐチャンネル型のＭＯＳトランジスタのゲート電極には反転された転送信号ＴＧＢが共通に供給されている。これにより、転送信号ＴＧ，ＴＧＢが活性化すると、メインデータ線対ＭＩＯＴｋとローカルデータ線対ＬＩＯＴｋは実質的に同電位となり、メインデータ線対ＭＩＯＢｋとローカルデータ線対ＬＩＯＢｋも実質的に同電位となる。
イコライザ回路ＬＩＯＥＱは、プリチャージ電位（ＶＤＬ／２）が供給される電源配線とローカルデータ線対ＬＩＯＴｋ，ＬＩＯＢｋとの間、並びに、ローカルデータ線対ＬＩＯＴｋ，ＬＩＯＢｋ間に接続されたＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはイコライズ信号ＥＱが共通に供給される。これにより、イコライズ信号ＥＱが活性化すると、ローカルデータ線対ＬＩＯＴｋ，ＬＩＯＢｋはプリチャージ電位（ＶＤＬ／２）にイコライズされる。イコライザ回路ＣＳＥＱも、上記のイコライザ回路ＬＩＯＥＱと同じ回路構成を有している。このため、イコライズ信号ＥＱが活性化すると、コモンソース線ＣＳＰ，ＣＳＮはプリチャージ電位（ＶＤＬ／２）にイコライズされる。
コモンソースドライバＣＳＤは、ハイレベル（ＶＤＬ）の電位が供給される電源配線とコモンソース線ＣＳＰとの間に接続されたＰチャンネル型のＭＯＳトランジスタと、ローレベル（ＶＳＳ）の電位が供給される電源配線とコモンソース線ＣＳＮとの間に接続されたＮチャンネル型のＭＯＳトランジスタによって構成されている。これらトランジスタのゲート電極にはそれぞれセンス活性化信号ＳＡＰ１Ｂ，ＳＡＮが供給されている。したがって、これらセンス活性化信号ＳＡＰ１Ｂ，ＳＡＮが活性化すると、コモンソース線ＣＳＰはＶＤＬレベルに駆動され、コモンソース線ＣＳＮはＶＳＳレベルに駆動される。
図７に示すように、コモンソース線ＣＳＰ，ＣＳＮは、センスアンプＳＡに含まれるクロスカップル回路ＣＣの動作電圧を供給する配線である。クロスカップル回路ＣＣは、いわゆるフリップフロップ接続された回路であり、その一方のデータノードＮＴはビット線ＢＬＴｋに接続され、他方のデータノードＮＢはビット線ＢＬＢｋに接続されている。これにより、コモンソースドライバＣＳＤが活性化すると、ビット線対ＢＬＴｋ，ＢＬＢｋ間の電位差がクロスカップル回路ＣＣによって増幅され、より電位の高い方がＶＤＬレベルまで引き上げられ、より電位の低い方がＶＳＳレベルまで引き下げられる。
また、センスアンプＳＡにはイコライザ回路ＢＬＥＱが含まれている。イコライザ回路ＢＬＥＱは、上述したイコライザ回路ＬＩＯＥＱ，ＣＳＥＱと同じ回路構成を有している。このため、イコライズ信号ＥＱが活性化すると、ビット線対ＢＬＴｋ，ＢＬＢｋはプリチャージ電位（ＶＤＬ／２）にイコライズされる。
さらに、センスアンプＳＡには、カラムスイッチＹＳＷが含まれている。カラムスイッチＹＳＷは、ローカルデータ線ＬＩＯＴｋとビット線ＢＬＴｋとの間に接続されたＮチャンネル型のＭＯＳトランジスタと、ローカルデータ線ＬＩＯＢｋとビット線ＢＬＢｋとの間に接続されたＮチャンネル型のＭＯＳトランジスタによって構成されており、そのゲート電極にはカラム選択信号ＹＳが供給されている。カラム選択信号ＹＳは列アドレスに基づき生成される信号であり、これが活性化すると、ローカルデータ線対ＬＩＯＴｋ，ＬＩＯＢｋとビット線対ＢＬＴｋ，ＢＬＢｋとが接続される。
以上が本実施形態による半導体記憶装置１０の回路構成である。次に、本実施形態による半導体記憶装置１０の動作について説明する。
図８は、本実施形態による半導体記憶装置１０のライト動作を説明するための波形図である。
図８に示すように、初期状態（時刻ｔ１０以前）においては、イコライズ信号ＥＱがハイレベルに活性化しており、このため、メインデータ線対ＭＩＯＴｋ，ＭＩＯＢｋ、ローカルデータ線対ＬＩＯＴｋ，ＬＩＯＢｋ、ビット線対ＢＬＴｋ，ＢＬＢｋは、いずれもプリチャージ電位（ＶＤＬ／２）にイコライズされている。
この状態で時刻ｔ１０にてライトコマンド及びアドレス信号が入力され、さらに時刻ｔ１１にてライトデータＤＡＴＡｋが入力されると、時刻ｔ１２においてイコライズ信号ＥＱがローレベルに非活性化するとともに、ライトイネーブル信号ＷＥ、転送信号ＴＧ，ＴＧＢ、カラム選択信号ＹＳが活性化する。これにより、メインデータ線対ＭＩＯＴｋ，ＭＩＯＢｋの一方の電位が変化する。いずれのデータ線の電位がいずれの方向に変化するかは、既に説明したとおりである。図８においては、アドレス信号Ｘｊ及びライトデータＤＡＴＡｋがいずれもハイレベルであるケースを実線で示し、アドレス信号Ｘｊ及びライトデータＤＡＴＡｋがいずれもローレベルであるケースを破線で示している。つまり、前者の場合は、メインデータ線ＭＩＯＴｋの電位をプリチャージ電位ＶＤＬ／２に維持しつつ、メインデータ線ＭＩＯＢｋの電位がＶＳＳに引き下げられ、後者の場合は、メインデータ線ＭＩＯＢｋの電位をプリチャージ電位ＶＤＬ／２に維持しつつ、メインデータ線ＭＩＯＴｋの電位がＶＰＥＲＩに引き上げられる。ここで、ＶＰＥＲＩとは周辺回路にて使用される高位側の電源電位であり、特に限定されるものではないが、ＶＰＥＲＩ＞ＶＤＬである。以下、アドレス信号Ｘｊ及びライトデータＤＡＴＡｋがいずれもハイレベルであるケースを例に説明を続ける。
時刻ｔ１２においては、転送信号ＴＧ，ＴＧＢ及びカラム選択信号ＹＳが活性化していることから、上記のようにメインデータ線ＭＩＯＢｋの電位がＶＳＳに引き下げられると、参照側であるビット線ＢＬＢｋの電位もＶＳＳへ向かって引き下げられる。一方、書き込み側であるビット線ＢＬＴｋの電位は実質的に変化しない。
次に、時刻ｔ１３においてワード線ＷＬが活性化すると、書き込み側であるビット線ＢＬＴｋにメモリセルＭＣのデータが現れ、データの内容に応じてビット線ＢＬＴｋの電位が僅かに変化する。図８に示す例では、メモリセルＭＣに保持されているデータがローレベルである場合を示しており、ワード線ＷＬの活性化に応答してビット線ＢＬＴｋの電位が僅かに低下している。一方、参照側となるビット線ＢＬＢｋはいずれのセルキャパシタＣｓにも接続されず、且つ、ワード線ノイズも受けないため、電位の変化は生じない。
次に、時刻ｔ１４においてセンス活性化信号ＳＡＰ１Ｂ，ＳＡＮを活性化させると、コモンソース線ＣＳＰ，ＣＳＮがそれぞれＶＤＬレベル及びＶＳＳレベルに駆動される。これによりクロスカップル回路ＣＣが活性化することから、ビット線対ＢＬＴｋ，ＢＬＢｋに生じている電位差（ＢＬＴｋ＞ＢＬＢｋ）が増幅される。つまり、ビット線ＢＬＴｋの電位はＶＤＬレベルまで引き上げられ、ビット線ＢＬＢｋの電位はＶＳＳレベルまで引き下げられる。これにより、選択されたメモリセルＭＣには、ハイレベルのデータが上書きされることになる。
そして、時刻ｔ１５においてプリチャージコマンドが発行されると、各信号が非活性化されるとともに、ワード線ＷＬがリセットされる。これにより時刻ｔ１０以前のプリチャージ状態に戻り、一連のライト動作が終了する。
このように、本実施形態による半導体記憶装置１０においては、書き込み側のビット線を駆動することなく参照側のビット線のみを駆動していることから、ビット線間ノイズによって、書き込み側のビット線に隣接する他のビット線の電位が変動することがない。書き込み側のビット線に隣接する他のビット線は、ライト動作の対象ではなく、リード動作及びリストア動作が行われることから、ビット線間ノイズによって電位が変動すると、リストアすべきデータが反転してしまうおそれがあるが、本実施形態ではそのような問題を解決することが可能となる。
一方、参照側のビット線に隣接する他のビット線は、ビット線間ノイズの影響を受けるが、参照側のビット線に隣接する他のビット線は、当該ライト動作においては活性化されないセンスアンプ列ＳＡＡに属していることから、これによってデータが破壊されることはない。つまり、図２に示すビット線ａが書き込み側ビット線であれば、当該サブアレイ領域に隣接するセンスアンプ列ＳＡＡ１，ＳＡＡ２が活性化される一方、センスアンプ列ＳＡＡ３は活性化されないことから、参照側のビット線ｂを駆動することによってビット線ｄに与えられるノイズは、データの破壊をもたらさない。同様に、図２に示すビット線ｂが書き込み側ビット線であれば、当該サブアレイ領域に隣接するセンスアンプ列ＳＡＡ１，ＳＡＡ３が活性化される一方、センスアンプ列ＳＡＡ２は活性化されないことから、参照側のビット線ａを駆動することによってビット線ｃに与えられるノイズは、データの破壊をもたらさない。
尚、データマスク信号ＤＭＢが活性化している場合には、メインデータ線対ＭＩＯＴｋ，ＭＩＯＢｋの電位はプリチャージ電位（ＶＤＬ／２）に固定されることから、リード動作及びリストア動作が行われるのみであり、データの上書きは行われない。
図９は、本実施形態による半導体記憶装置１０のライト動作を説明するための別の波形図である。
図９に示す例は、転送信号ＴＧ，ＴＧＢの一方のみを活性化させる点が図８に示す動作と相違している。本例では、ライトデータＤＡＴＡｋがハイレベルであるのか、ローレベルであるのかによって、転送信号ＴＧ，ＴＧＢの一方のみを活性化させる。具体的には、ライトデータＤＡＴＡｋがハイレベルである場合には、時刻ｔ１２において転送信号ＴＧＢのみを活性化させ、転送信号ＴＧは非活性状態に保持する（図９参照）。逆に、ライトデータＤＡＴＡｋがローレベルである場合には、時刻ｔ１２において転送信号ＴＧのみを活性化させ、転送信号ＴＧＢは非活性状態に保持する。
その結果、ローカルデータ線ＬＩＯＴｋ又はＬＩＯＢｋに生じる電位変化は、メインデータ線ＭＩＯＴｋ又はＭＩＯＢｋに生じる電位変化よりも小さくなる。図９には、ライトデータＤＡＴＡｋがハイレベルである場合が示されており、この場合は、メインデータ線ＭＩＯＢｋがＶＳＳレベルまで低下する一方、ローカルデータ線ＬＩＯＢｋはＶＳＳレベルよりもＰチャンネル型のＭＯＳトランジスタのしきい値電圧ＶＴＨＰだけ高い電位まで低下する。図示しないが、ライトデータＤＡＴＡｋがローレベルである場合は、メインデータ線ＭＩＯＢｋがＶＰＥＲＩレベルまで上昇する一方、ローカルデータ線ＬＩＯＢｋはＶＰＥＲＩレベルよりもＮチャンネル型のＭＯＳトランジスタのしきい値電圧ＶＴＨＮだけ低い電位まで上昇する。
これにより、図９に示すように、ビット線ＢＬＢｋの電位もＶＴＨＰ（＞ＶＳＳ）となるため、センス動作前のコモンソース線ＣＳＰ，ＣＳＮの電位変動を抑えることが可能となり、上書き対象外のメモリセルのデータ反転等のエラーを防止することが出来る。
尚、リード動作においては、転送信号ＴＧ，ＴＧＢの両方を活性化させることにより、振幅の大きいリードデータを取り出すことが可能となる。
図１０は、本実施形態による半導体記憶装置１０のライト動作を説明するためのさらに別の波形図である。
図１０に示す例は、転送信号ＴＧ，ＴＧＢを非活性化させた後に、カラム選択信号ＹＳを活性化させている点が図８に示す動作と相違している。図１０に示す例では、転送信号ＴＧ，ＴＧＢが活性化している時点ではローカルデータ線ＬＩＯＢｋの電位はＶＳＳレベルとなるが、この時点では、カラム選択信号ＹＳが活性化していないため、ビット線ＢＬＢｋの電位は未だ変化しない。次に、転送信号ＴＧ，ＴＧＢを非活性化させた後、カラム選択信号ＹＳを活性化させると、ローカルデータ線の寄生容量ＣＬＩＯとビット線の寄生容量ＣＢＬとの間でチャージシェアが生じ、その結果、ローカルデータ線ＬＩＯＢｋ及びビット線ＢＬＢｋの電位は、ＶＳＳレベルよりも高いＶＣレベルとなる。ＶＣの値は図１０に示す通りであり、ローカルデータ線の寄生容量ＣＬＩＯとビット線の寄生容量ＣＢＬの容量比によって決まる。
これにより、図９に示した例と同様、センス動作前のコモンソース線ＣＳＰ，ＣＳＮの電位変動を抑えることが可能となる。しかも、図９に示した例では、データスイッチ回路ＩＯＳＷを構成するトランジスタのしきい値電圧がばらつくと、ビット線ＢＬＴｋ又はＢＬＢｋの電位もばらつくのに対し、図１０に示す例では、ばらつきの少ない寄生容量によるチャージシェアを利用していることから、ライト動作時におけるビット線ＢＬＴｋ又はＢＬＢｋの電位のばらつきを低減することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、行アドレスと列アドレスが一度に入力されるタイプの半導体記憶装置に本発明を適用した場合を例に説明したが、本発明の対象がこれに限定されるものではなく、図１１に示すように、行アドレスと列アドレスが順次入力されるアドレスマルチプレクス型の半導体記憶装置に適用することも可能である。図１１に示す半導体記憶装置は、コマンド入力端子１１にロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどが供給され、アドレス入力端子１６に行アドレスと列アドレスがこの順に入力される。入力されたアドレス信号Ａ０〜Ａｎは入力初段回路２６及び入力バッファ３６に供給され、このうち行アドレスは行アドレスラッチ回路４２に供給され、列アドレスは列アドレスラッチ回路４３に供給される。その他の点については、図１に示した半導体記憶装置１０と基本的に同じである。
また、例えば図８〜図１０を用いて説明した動作は本発明における一例であり、必ずしもこの順序に行わなければならない訳ではない。例えば、カラム選択信号ＹＳの活性化、ワード線ＷＬの選択、センスアンプＳＡの活性化を同時に行っても構わないし、これらのタイミングを種々の目的に応じて微調整しても構わない。タイミングの調整はディレイ回路を用いることで実現可能である。
また、上記実施形態では、上書き対象のメモリセルＭＣが接続されたビット線の電位をプリチャージレベルに保持しているが、参照側のビット線の電位変化量よりも小さい限り、書き込み側のビット線の電位を変化させても構わない。
また、上記実施形態では、データ線対がローカルデータ線対ＬＩＯＴ，ＬＩＯＢとメインデータ線対ＭＩＯＴ，ＭＩＯＢにより階層化されているが、データ線対が階層化されていなくても構わない。
１０ 半導体記憶装置
１１ コマンド入力端子
１２ 行アドレス入力端子
１３ 列アドレス入力端子
１４ データ入出力端子
１５ データマスク端子
１６ アドレス入力端子
２１〜２３，２６ 入力初段回路
２４ 入出力バッファ
３１〜３３，３６ 入力バッファ
３４ データバス
４１ コマンドデコーダ
４２ 行アドレスラッチ回路
４３ 列アドレスラッチ回路
４４ アドレス・コマンド制御回路
５２ 行デコーダ
５３ 列デコーダ
６０ メモリセルアレイ
６１〜６３ サブアレイ領域
６４，６５ センスアンプ列
７０ ライトアンプ回路
７１ 論理回路
７２〜７７ トランジスタ
８０ データアンプ回路
９０ イコライザ回路
ＢＬＴ，ＢＬＢ ビット線対
ＣＣ クロスカップル回路
ＢＬＥＱ，ＣＳＥＱ，ＬＩＯＥＱ イコライザ回路
ＣＳＰ，ＣＳＮ コモンソース線
ＩＯＳＷ データスイッチ回路
ＬＩＯＴ，ＬＩＯＢ ローカルデータ線対
ＭＣ メモリセル
ＭＩＯＴ，ＭＩＯＢ メインデータ線対
ＳＡ センスアンプ
ＳＡＡ センスアンプ列
ＳＡＲＹ サブアレイ領域
ＳＷＤ サブワードドライバ
ＳＷＤＡ サブワードドライバ列
ＷＬ サブワード線

Claims (15)

  1. それぞれセルトランジスタを有する複数のメモリセルと、
    前記複数のメモリセルのうちそれぞれ対応するメモリセルに接続された第１及び第２のビット線と、
    前記第１及び第２のビット線に挟まれて設けられ、前記第１及び第２のビット線間の電圧を増幅するセンスアンプと、
    前記第１及び第２のビット線に其々対応する第１及び第２のデータ線と、
    ライトデータに対応する電位を前記第１及び第２のデータ線に供給するライトアンプと、を備え、
    前記ライトアンプは、
    前記第１のビット線に対応する前記セルトランジスタを選択して前記メモリセルに前記ライトデータを書き込む場合には、前記第１のデータ線の電位を変化させることなく前記第２のデータ線の電位を変化させ、
    前記第２のビット線に対応する前記セルトランジスタを選択して前記メモリセルに前記ライトデータを書き込む場合には、前記第２のデータ線の電位を変化させることなく前記第１のデータ線の電位を変化させることを特徴とする半導体記憶装置。
  2. 前記ライトアンプは、
    前記第１のビット線に接続された前記メモリセルに書き込むべき前記ライトデータがハイレベルである場合には、前記第２のデータ線を前記第１のデータ線の電位よりも低い電位に駆動し、
    前記第１のビット線に接続された前記メモリセルに書き込むべき前記ライトデータがローレベルである場合には、前記第２のデータ線を前記第１のデータ線の電位よりも高い電位に駆動し、
    前記第２のビット線に接続された前記メモリセルに書き込むべき前記ライトデータがハイレベルである場合には、前記第１のデータ線を前記第２のデータ線の電位よりも低い電位に駆動し、
    前記第２のビット線に接続された前記メモリセルに書き込むべき前記ライトデータがローレベルである場合には、前記第１のデータ線を前記第２のデータ線の電位よりも高い電位に駆動することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記ライトアンプに接続された第３及び第４のデータ線と、
    前記第１及び第２のデータ線と前記第３及び第４のデータ線とをそれぞれ接続するデータスイッチと、をさらに備え、
    前記ライトアンプは、前記データスイッチがオンしている状態で前記第３及び第４のデータ線のいずれか一方を駆動することにより、前記第１及び第２のデータ線のいずれか一方を駆動することを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記第１及び第２のビット線と前記第１及び第２のデータ線とをそれぞれ接続するカラムスイッチをさらに備え、
    前記ライトアンプは、前記データスイッチ及び前記カラムスイッチがいずれもオンしている状態で前記第３及び第４のデータ線のいずれか一方を駆動することを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記データスイッチは、前記第１のデータ線と前記第３のデータ線との間、並びに、前記第２のデータ線と前記第４のデータ線との間にそれぞれ並列接続された第１導電型トランジスタ及び第２導電型トランジスタを含み、
    前記ライトアンプは、前記データスイッチに含まれる前記第１導電型トランジスタ及び前記第２導電型トランジスタの両方がオンしている状態で前記第３及び第４のデータ線のいずれか一方を駆動することを特徴とする請求項３又は４に記載の半導体記憶装置。
  6. 前記データスイッチは、前記第１のデータ線と前記第３のデータ線との間、並びに、前記第２のデータ線と前記第４のデータ線との間にそれぞれ並列接続された第１導電型トランジスタ及び第２導電型トランジスタを含み、
    前記ライトアンプは、前記データスイッチに含まれる前記第１導電型トランジスタ及び前記第２導電型トランジスタの一方がオンし、他方がオフしている状態で前記第３及び第４のデータ線のいずれか一方を駆動することを特徴とする請求項４に記載の半導体記憶装置。
  7. 前記ライトアンプは、前記データスイッチがオンし、前記カラムスイッチがオフしている状態で前記第３及び第４のデータ線のいずれか一方を駆動することによって前記第１及び第２のデータ線のいずれか一方を駆動し、
    その後、前記データスイッチをオフさせ、前記カラムスイッチをオンさせることを特徴とする請求項４又は５に記載の半導体記憶装置。
  8. 前記ライトアンプは、データマスク信号が活性化している場合には、前記第１及び第２のデータ線のいずれの電位も変化させないことを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置。
  9. 第１及び第２のサブアレイ領域と、
    前記第１及び第２のサブアレイ領域にそれぞれ設けられた第１及び第２のビット線と、
    前記第１及び第２のサブアレイ領域間に設けられた第１のセンスアンプ領域と、
    前記第１のセンスアンプ領域に設けられ、前記第１及び第２のビット線の電位差を増幅する第１のセンスアンプと、
    ライトデータに基づいて前記第１及び第２のビット線を駆動するライトアンプと、を備え、
    前記ライトアンプは、
    前記第１のビット線に接続されたメモリセルに前記ライトデータを上書きする際には、前記第１のビット線の電位変化量よりも前記第２のビット線の電位変化量が大きくなるよう、少なくとも前記第２のビット線を駆動し、
    前記第２のビット線に接続されたメモリセルに前記ライトデータを上書きする際には、前記第２のビット線の電位変化量よりも前記第１のビット線の電位変化量が大きくなるよう、少なくとも前記第１のビット線を駆動することを特徴とする半導体記憶装置。
  10. 前記ライトアンプは、
    前記第１のビット線に接続されたメモリセルに前記ライトデータを上書きする際には、前記第１のビット線を駆動することなく、前記第２のビット線を駆動し、
    前記第２のビット線に接続されたメモリセルに前記ライトデータを上書きする際には、前記第２のビット線を駆動することなく、前記第１のビット線を駆動することを特徴とする請求項９に記載の半導体記憶装置。
  11. 前記ライトアンプは、
    前記第１のビット線に接続されたメモリセルに前記ライトデータを上書きする際には、前記第２のビット線に前記ライトデータの反転信号を供給し、
    前記第２のビット線に接続されたメモリセルに前記ライトデータを上書きする際には、前記第１のビット線に前記ライトデータの反転信号を供給することを特徴とする請求項９又は１０に記載の半導体記憶装置。
  12. 前記第１のサブアレイ領域から見て前記第１のセンスアンプ領域とは反対側に設けられた第２のセンスアンプ領域と、
    前記第２のサブアレイ領域から見て前記第１のセンスアンプ領域とは反対側に設けられた第３のセンスアンプ領域と、
    前記第１のサブアレイ領域において前記第１のビット線に隣接して設けられた第３のビット線と、
    前記第２のサブアレイ領域において前記第２のビット線に隣接して設けられた第４のビット線と、をさらに備え、
    前記第３のビット線は、前記第２のセンスアンプ領域に設けられた第２のセンスアンプに接続され、
    前記第４のビット線は、前記第３のセンスアンプ領域に設けられた第３のセンスアンプに接続されていることを特徴とする請求項９乃至１１のいずれか一項に記載の半導体記憶装置。
  13. 前記第１のビット線に接続されたメモリセルに前記ライトデータを上書きする際には、前記第３のセンスアンプを活性化させることなく、前記第１及び第２のセンスアンプを活性化させ、
    前記第２のビット線に接続されたメモリセルに前記ライトデータを上書きする際には、前記第２のセンスアンプを活性化させることなく、前記第１及び第３のセンスアンプを活性化させることを特徴とする請求項１２に記載の半導体記憶装置。
  14. 前記第１のビット線に接続されたメモリセルと前記第３のビット線に接続されたメモリセルは、いずれも第１のワード線によって選択され、
    前記第２のビット線に接続されたメモリセルと前記第４のビット線に接続されたメモリセルは、いずれも第２のワード線によって選択され、
    前記第１のワード線を活性化させることによって前記第１のビット線に接続されたメモリセルに前記ライトデータを上書きする場合、前記第３のビット線に接続されたメモリセルから読み出されたデータが前記第２のセンスアンプによってリストアされ、
    前記第２のワード線を活性化させることによって前記第２のビット線に接続されたメモリセルに前記ライトデータを上書きする場合、前記第４のビット線に接続されたメモリセルから読み出されたデータが前記第３のセンスアンプによってリストアされることを特徴とする請求項１３に記載の半導体記憶装置。
  15. オープンビット線方式のメモリセルアレイを有する半導体記憶装置の制御方法であって、
    同じセンスアンプに接続された第１及び第２のビット線をプリチャージレベルにイコライズするステップと、
    前記第１のビット線に接続されたメモリセルに対するライト動作が要求されたことに応答して、前記第１のビット線を前記プリチャージレベルに保持したまま、前記第２のビット線を駆動するステップと、
    前記第２のビット線に接続されたメモリセルに対するライト動作が要求されたことに応答して、前記第２のビット線を前記プリチャージレベルに保持したまま、前記第１のビット線を駆動するステップと、を備えることを特徴とする半導体記憶装置の制御方法。
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