[go: up one dir, main page]

KR100497164B1 - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

반도체 메모리 장치 및 그의 동작 방법 Download PDF

Info

Publication number
KR100497164B1
KR100497164B1 KR10-2003-0027678A KR20030027678A KR100497164B1 KR 100497164 B1 KR100497164 B1 KR 100497164B1 KR 20030027678 A KR20030027678 A KR 20030027678A KR 100497164 B1 KR100497164 B1 KR 100497164B1
Authority
KR
South Korea
Prior art keywords
word line
normal
bad
redundant
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2003-0027678A
Other languages
English (en)
Other versions
KR20040093837A (ko
Inventor
정진용
최국선
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0027678A priority Critical patent/KR100497164B1/ko
Priority to US10/739,753 priority patent/US6944074B2/en
Publication of KR20040093837A publication Critical patent/KR20040093837A/ko
Application granted granted Critical
Publication of KR100497164B1 publication Critical patent/KR100497164B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 그의 동작 방법에 관한 것으로, 노멀 메모리 블록의 노멀 워드라인 중에서 불량 메모리 셀이 연결된 불량 노멀 워드라인을 리던던트 메모리 블록의 리던던트 워드라인으로 교체하여 리페어하는 경우, 리던던트 메모리 블록에서 불량 노멀 워드라인을 대체할 리던던트 워드라인을 설정한 후, 소자 동작 시 불량 노멀 워드라인이 선택되면 불량 노멀 워드라인과 리던던트 워드라인을 동시에 활성화시켜 센스 앰프에 연결되는 커패시터의 정전 용량을 증가시킴으로써, 센스 앰프의 비교 마진을 증가시켜 독출 동작이나 리프레쉬 동작의 정확도를 높이고 소자 동작의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그의 동작 방법이 개시된다.

Description

반도체 메모리 장치 및 그의 동작 방법{Circuit for semiconductor memory device and a method for operating the same}
본 발명은 반도체 메모리 장치 및 그의 동작 방법에 관한 것으로, 특히 불량 워드 라인을 리던던트 워드라인으로 대체하면서 리프레쉬 특성을 향상시킬 수 있는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서 제구실을 하지 못하고 불량품으로 처리된다. 하지만, 메모리의 집적도가 증가함에 따라 확률적으로 셀 결함이 발생할 확률이 높은데도 메모리셀 전체를 불량품으로 폐기한다는 것은 수율(Yield; 양품의 획득률)을 낮추는 비효율적인 방법이다. 이를 해결하기 위해, 메모리 내에 리던던트(Redundant) 메모리 셀을 설치하고, 셀에 결함이 발생되면 불량 셀을 리던던트 메모리 셀로 대체하여 수율을 향상시키고 있다.
도 1은 노멀 셀과 리던던시 셀을 구비하는 반도체 메모리 장치의 셀 어레이 구조도이다.
도 1을 참조하면, 메모리 장치에는 데이터를 저장하기 위한 다수의 노멀 워드라인(예로써, 256개가 도시됨; NWL0 내지 NWL255)을 포함하는 노멀 메모리 블록(Normal Memory Block; NMB)과, 노멀 메모리 블록(NMB)의 불량 노멀 워드라인을 대체하기 위한 다수의 리던던트 워드라인(예로써, 256개가 도시됨; RWL0 내지 RWL255)을 포함하는 리던던트 메모리 블록(Redundant Memory Block; RMB)이 구비된다.
이러한 메모리 장치를 제조한 후에는 최종적으로 테스트를 통해 불량 셀이 발생했는지를 검사한다. 이때, 노멀 메모리 블록(NMB)에 포함된 메모리 셀 중에서 불량 셀(예를 들면, C100)이 발생되면, 메모리 장치에 포함되어 있는 퓨즈 롬 어레이(도시되지 않음)의 퓨즈를 컷팅하여 불량 셀(C100)이 연결된 노멀 워드라인(NWL0)에 대한 어드레스 정보(이하, '불량 어드레스'라 함)를 저장한다. 이렇게, 불량 노멀 워드라인(NWL0)에 어드레스 정보는 메모리 장치가 동작할 때마다 외부로부터 입력되는 외부 어드레스(또는, 리프레쉬 동작을 위해 내부에서 발생되는 내부 어드레스)와 비교된다. 비교를 통해, 불량 어드레스와 외부 어드레스(또는, 내부 어드레스)가 일치하지 않으면, 불량 셀이 없는 노멀 워드라인(예를 들어, NWL1 내지 NWL255 중 어느 하나)이므로 해당 노멀 워드라인을 선택하여 구동시킨다. 만일, 불량 어드레스와 외부 어드레스(또는, 내부 어드레스)가 일치하면, 불량 셀이 연결되어 있는 노멀 워드라인(NWL0)이므로 해당 노멀 워드라인(NWL0)으로 입력되는 신호를 리던던트 메모리 블록(RMB)의 리던던트 워드라인(예를 들면, RWL0)으로 인가하여 리던던트 워드라인(RWL0)을 대신 구동시킨다.
한편, 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리 셀의 경우에는 커패시터에 데이터가 저장되는데, 집적도를 높이기 위해 커패시터의 크기가 작아질수록 커패시터에 저장된 챠지가 방전되는 시간이 빨라지므로 데이터를 장시간 유지하는데 어려움이 있다. 이로 인해, 메모리 셀이 저장된 데이터를 장시간 유지하기 위하여 일정 시간마다 메모리 셀에 저장된 데이터를 재저장하는 리프레쉬 동작을 실시한다.
이렇게, 리프레쉬 동작뿐만 아니라 메모리 셀에 저장된 데이터를 독출하기 위해서는, 해당 메모리 셀(예를 들면, C100)이 연결된 리던던트 워드라인(RWL0)을 선택하고, 메모리 셀(C100)에 연결된 비트 라인을 통해 전압을 검출한다. 이때, 메모리 셀(C100)이 불량인 경우에는, 상기에서와 마찬가지로, 노멀 워드라인(NWL0) 대신에 리던던트 워드라인(RWL0)을 선택하여 노멀 워드라인(NWL0)에 연결된 메모리 셀(C110)에 데이터를 저장하고 독출한다. 노멀 워드라인(NWL0)에 연결된 메모리 셀(C110)에 저장된 데이터를 독출할 경우에는, 센스 앰프(BLSA1)는 비트 라인(BL1)을 통해 검출되는 전압과 반전 비트 라인(BL1#)으로 인가되는 기준 전압(일반적으로, Vcc/2)을 비교하여 메모리 셀(C110)에 저장된 데이터를 독출한다.
만일, 메모리 셀(C110)의 커패시터에 챠지가 저장되지 않아 '0'이라는 데이터가 저장된 경우에는, 방전될 챠지가 없으므로 '0'이라는 데이터를 안정되게 유지할 수 있다. 또한, 리프레쉬나 독출 동작 시 전위가 0V인 비트라인(BL1)과 Vcc/2인 반전 비트라인(BL1#)의 전압차가 명확하게 구분되므로, 독출 오류가 거의 발생되지 않는다. 하지만, 메모리 셀(C110)의 커패시터에 챠지가 저장되어 '1'이라는 데이터가 저장된 경우에는, 시간이 지날수록 충전된 챠지가 방전되기 때문에 '1'이라는 데이터를 안정되게 유지할 수 없다. 따라서, 리프레쉬나 독출 동작 시, 센스 앰프(BLSA1)는 방전에 의해 전위가 Vcc보다 낮은 (α+Vcc/2) 정도의 비트라인(BL1)과 Vcc/2인 반전 비트라인(BL1#)의 전압차(α)를 비교해야 하는데, 전압차(α)가 크지 않으면 독출 오류가 발생될 수 있다.
더욱이, 집적도가 높아져 커패시터의 정전 용량이 작아질수록 커패시터에 저장된 챠지가 방전되는 속도는 더욱 더 빨라지기 때문에, 리던던트 워드라인으로 대체한다 하더라도 데이터를 안정되게 유지할 수 있다고 보장할 수 없으며, 센스 앰프는 비트라인과 반전 비트라인의 전압차를 비교하기가 더욱 더 어려워져 독출 오류가 증가하고 소자의 신뢰성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 노멀 메모리 블록의 노멀 워드라인 중에서 불량 메모리 셀이 연결된 불량 노멀 워드라인을 리던던트 메모리 블록의 리던던트 워드라인으로 교체하여 리페어하는 경우, 리던던트 메모리 블록에서 불량 노멀 워드라인을 대체할 리던던트 워드라인을 설정한 후, 소자 동작 시 불량 노멀 워드라인이 선택되면 불량 노멀 워드라인과 리던던트 워드라인을 동시에 활성화시켜 센스 앰프에 연결되는 커패시터의 정전 용량을 증가시킴으로써, 센스 앰프의 비교 마진을 증가시켜 독출 동작이나 리프레쉬 동작의 정확도를 높이고 소자 동작의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그의 동작 방법을 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀들이 연결된 다수의 노멀 워드라인을 포함하는 노멀 워드라인 블록; 상기 다수의 노멀 워드라인 중 불량 메모리 셀이 연결된 불량 노멀 워드라인을 대체하기 위한 다수의 리던던트 워드라인을 포함하는 리던던트 워드라인 블록; 리페어해야 할 불량 메모리 셀이 연결되는 불량 노멀 워드라인에 대한 불량 어드레스 정보를 저장하기 위한 리페어 어드레스 정보 저장 수단; 노멀 동작시에는 외부 어드레스를 디코딩하고, 리프레쉬 동작시에는 리프레쉬를 위한 내부 어드레스를 디코딩하여, 워드라인 선택신호를 출력하는 X-어드레스 프리디코더; 노멀 동작시에는 상기 외부 어드레스와 상기 불량 어드레스 정보를 비교하고, 리프레쉬 동작시에 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보를 비교하여 두 개가 일치하면, 리던던트 워드라인 인에이블 신호를 발생시키는 비교기; 및 노멀 또는 리프레쉬 동작시에 상기 외부 어드레스 또는 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보가 일치하지 않으면, 상기 워드라인 선택 신호에 의해 선택되는 노멀 워드라인만을 인에이블시키고, 상기 외부 어드레스 또는 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보가 일치하면, 상기 워드라인 선택신호에 의해 선택되는 불량 노멀 워드라인과 상기 리던던트 워드라인 인에이블 신호에 의해 선택되는 리던던트 워드라인을 동시에 인에이블시키는 디코더를 포함한다.
상기에서, 디코더는 상기 불량 메모리 셀의 선택 여부에 상관없이 상기 워드라인 선택 신호에 응답하여 하나의 노멀 워드라인을 선택하기 위한 로우디코더 및 워드라인 드라이버; 및 상기 리던던트 워드라인 인에이블 신호에 응답하여 상기 불량 노멀 워드라인에 대응하는 리던던트 워드라인을 선택하기 위한 리던던트 로우디코더 및 워드라인 드라이버로 이루어질 수 있다.
한편, 상기의 반도체 메모리 장치는 노멀 워드라인 또는 리던던트 워드라인에 연결된 메모리 셀에 저장된 데이터를 독출하며, 불량 노멀 워드라인 선택 시에는 불량 노멀 워드라인에 연결된 불량 메모리 셀과 리던던트 워드라인에 연결된 리던던트 메모리 셀이 하나의 입력 단자에 병렬로 연결되어 불량 메모리 셀과 리던던트 메모리 셀에 저장된 데이터를 동시에 독출하는 비트라인 센스앰프를 더 포함할 수도 있다.
이때, 메모리 셀은 게이트가 워드라인에 연결되고, 드레인이 비트라인에 연결된 트랜지스터, 및 트랜지스터의 소오스와 접지 단자 사이에 접속된 커패시터로 이루어질 수 있다.
또한, 리페어 어드레스 정보 저장 수단은 다수의 퓨즈롬들을 포함하는 퓨즈롬 어레이로 이루어질 수 있다.
삭제
상기에 기재된 리프레쉬를 위한 내부 어드레스는 리프레쉬 카운터에서 발생된다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 소정의 데이터가 저장된 메모리 셀이 연결된 다수의 노멀 워드라인과, 불량 메모리 셀이 연결된 불량 노멀 워드라인을 대체할 다수의 리던던트 워드라인이 제공되는 단계; 상기 불량 노멀 워드라인에 대한 불량 어드레스 정보를 저장하는 단계; 노멀 동작시에는 외부 어드레스를 디코딩하고, 리프레쉬 동작시에는 리프레쉬를 위한 내부 어드레스를 디코딩하여, 워드라인 선택 신호를 발생시키는 단계; 노멀 동작시에는 상기 외부 어드레스와 상기 불량 어드레스 정보를 비교하고, 리프레쉬 동작시에는 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보를 비교하여 두개가 일치하면 리던던트 워드라인 인에이블 신호를 발생시키는 단계; 상기 외부 어드레스 또는 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보가 일치하지 않으면, 상기 워드라인 선택 신호에 의해 선택되는 노멀 워드라인만 인에이블시켜서 노멀 또는 리프레쉬 동작을 수행하는 단계; 및 상기 외부 어드레스 또는 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보가 일치하면, 상기 워드라인 선택 신호에 의해 선택되는 불량 노멀 워드라인과, 상기 리던던트 워드라인 인에이블신호에 의해 선택되는 리던던트 워드라인을 동시에 인에이블시켜서 노멀 또는 리프레쉬 동작을 수행하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
일반적으로, 메모리의 고집적화가 진행됨에 따라, 메모리를 4뱅크(Bank)이상의 다수 뱅크구조로 나누고, 나누어진 뱅크별로 X-어드레스 프리디코더 또는 제어블록을 공유하여, 칩 면적을 최적화하는 병합된 뱅크구조(MBA : Merged Bank Architecture)가 널리 이용되고 있다. 이하, 본원발명의 이해를 돕기 위해 뱅크 구조를 예로써 설명하기로 하며, 본원발명이 뱅크 구조에서만 적용 가능한 것으로 한정되는 것은 아니다.
도 2를 참조하면, 코어(Core)어레이(210)는 1뱅크 구조로서, 상하 2개의 비트라인센스앰프(BLSA)에 의해 서로 구분되는 복수의 메모리블록들(BK0 내지 BKn)로 구성되며, 각 메모리블록들(BK0 내지 BKn)은 다수의 노멀 워드라인들(NWL)과 다수의 리던던트 워드라인들(RWL)을 모두 가지고 있다.
퓨즈롬 어레이(220)는 복수의 메모리블록들(BK0 내지 BKn)에 각각 대응되는 개수의 복수의 퓨즈롬들(도시되지 않음)로 구성되며, 각 퓨즈롬에는 불량 메모리 셀에 의해 리페어해야할 불량 노멀 워드라인(NWL)에 대한 어드레스 정보가 프로그래밍된다. 퓨즈롬 어레이(220) 대신에 다른 정보 저장 수단을 사용하여 리페어해야할 불량 노멀 워드라인(NWL)에 대한 어드레스 정보를 저장할 수도 있다.
리프레쉬 카운터(230)는 리프레쉬 동작 시 순차적으로 내부 어드레스를 발생시킨다.
비교기(240)는 노멀 동작 시에는 외부 어드레스와 퓨즈롬 어레이(220)에 프로그래밍된 어드레스정보와 순차 비교하고, 리프레쉬 동작 시에는 퓨즈롬 어레이(220)에 프로그래밍된 어드레스정보와 리프레쉬 카운터(230)에서 출력된 내부 어드레스를 순차 비교한다. 비교 결과, 두 어드레스가 일치되면 리던던트 워드라인 인에이블신호(RWEN)를 액티브시킨다. 즉, 노멀 동작이나 리프레쉬 동작 시 노멀 워드라인(NWL) 중에서 불량 메모리 셀이 연결된 노멀 워드라인이 선택되면 리던던트워드라인 인에이블신호(RWEN)를 액티브시킨다.
워드라인을 선택하기 위한 디코더부는 X-어드레스 프리디코더(250), 로우디코더 및 워드라인 드라이버(260-1 내지 260-n) 및 리던던트 로우디코더 및 워드라인 드라이버(261-1 내지 261-n)를 이용하여 구성할 수 있다.
X-어드레스 프리디코더(250)는 노멀 동작 시에는 외부 어드레스(X-어드레스)를 디코딩하고, 리프레쉬 동작 시에는 리프레쉬 카운터(230)에서 출력된 내부어드레스를 디코딩하여, 메모리블록 선택신호인 상위코딩신호와 워드라인 선택신호인 하위코딩신호를 출력한다. 예를 들어, 16M DRAM의 경우, X-어드레스 프리디코더(250)는 입력된 외부 어드레스(A0 내지 A11)중에서 어드레스(A8 내지 A11)를 디코딩하여 메모리블록들(BK0 내지 BKn)중에서 한 메모리블록을 선택하는데 이용하고, 어드레스(A0 내지 A7)는 어드레스(A8 내지 A11)에 의해 선택된 한 메모리 블록 내에 있는 256개의 워드라인 중에서 하나의 워드라인을 선택하는데 이용한다.
로우디코더 및 워드라인 드라이버(260-1 내지 260-n)는 X-어드레스 프리디코더(250)에서 출력된 상위코딩신호에 따라 비트라인센스앰프(BLSA)를 인에이블시켜 메모리블록들(BK0 내지 BKn)중에서 하나의 메모리블록을 선택한다. 또한, 로우디코더 및 워드라인 드라이버(260-1 내지 260-n)는 X-어드레스 프리디코더(250)에서 출력된 하위 코딩신호에 따라 불량 노멀 워드라인의 발생 유무에 상관없이 상위 코딩신호에 의해 선택된 블록내의 노멀 워드라인(NWL) 중에서 1개의 워드라인을 선택한다.
리던던트 로우디코더 및 워드라인 드라이버(261-1 내지 261-n)는 비교기(240)에서 출력된 리던던트워드라인 인에이블신호(RWEN)에 의해 동작되며, X-어드레스 프리디코더(250)에서 출력된 하위코딩신호에 따라 블록 내에 있는 리던던트 워드라인(RWL) 중 어느 하나를 선택한다.
종래에는 노멀 동작이나 리프레쉬 동작 시 노멀 워드라인(NWL) 중에서 불량 메모리 셀이 연결된 노멀 워드라인이 선택되면, 비교기(240)는 노멀워드라인 인에이블신호(도시되지 않음)와 리던던트워드라인 인에이블신호(RWEN) 중 리던던트워드라인 인에이블신호(RWEN)만을 활성화시켜 리던던트 로우디코더 및 워드라인 드라이버(261-1 내지 261-n 중 선택된 어느 하나)만을 동작시켰다. 즉, 불량 노멀 워드라인이 선택되는지에 따라서 불량 노멀 워드라인이 선택되지 않도록, 비교기(240)가 로우디코더 및 워드라인 드라이버(260-1 내지 260-n)의 동작 여부를 제어했다.
하지만, 본원발명은 비교기(240)에서 노멀워드라인 인에이블신호를 생성하지 않으며, 노멀 동작이나 리프레쉬 동작 시 노멀 워드라인(NWL) 중에서 불량 메모리 셀이 연결된 노멀 워드라인이 선택되더라도, 로우디코더 및 워드라인 드라이버(260-1 내지 260-n)의 동작을 차단하지 않고 리던던트 로우디코더 및 워드라인 드라이버(261-1 내지 261-n)와 함께 동작하도록 한다.
예를 들면, 비교기(240)에서 로우디코더 및 워드라인 드라이버(260-1 내지 260-n)로 입력되던 노멀워드라인 인에이블신호를 차단한 상태에서, 로우디코더 및 워드라인 드라이버(260-1 내지 260-n)가 NOR 게이트로 이루어진 경우에는 노멀워드라인 인에이블신호 입력단자에 Vss 전압을 인가하고, NAND 게이트로 이루어진 경우에는 Vcc 전압을 인가한다. Vss 전압은 NOR 게이트의 출력 신호에 아무런 영향을 주지 않고, Vcc 전압은 NAND 게이트의 출력 신호에 아무런 영향을 주지 않으므로, 로우디코더 및 워드라인 드라이버(260-1 내지 260-n)는 비교기(240)의 노멀워드라인 인에이블신호에 상관없이 리던던트 로우디코더 및 워드라인 드라이버(261-1 내지 261-n)와 함께 동작된다.
이렇게, 로우디코더 및 워드라인 드라이버(260-1 내지 260-n)와 리던던트 로우디코더 및 워드라인 드라이버(261-1 내지 261-n)가 동시에 동작하면, 도 1에서와 같이, 불량 메모리 셀(예를 들면, C100)이 연결된 노멀 워드라인(예를 들면, NWL0)과 이를 대체하기 위한 리던던트 워드라인(예를 들면, RWL0)이 동시에 선택된다. 결국, 불량 메모리 셀(C100)과 리던던트 메모리 셀(C110)이 비트라인 센스앰프(BLSA1)의 하나의 입력단에 병렬로 접속되면서, 불량 메모리 셀의 커패시터와 리던던트 메모리 셀의 커패시터도 병렬로 접속되어 비트라인 센스앰프(BLSA)의 입력단에 접속된 커패시터의 정전 용량이 증가하게 된다. 이러한 방식으로 커패시터의 정전 용량을 증가시킴으로써, 센스 앰프(BLSA1)의 비교 마진을 증가시켜 독출 동작이나 리프레쉬 동작의 정확도를 높이고 소자 동작의 신뢰성을 향상시킬 수 있다.
이와 같이 구성된 본 발명의 반도체 메모리 장치의 리프레쉬 회로의 동작을 좀 더 상세하게 설명하면 다음과 같다.
① 노멀동작의 경우
먼저, 다수의 노멀 워드라인에 연결된 메모리 셀에 소정의 데이터가 저장되고, 불량 메모리 셀이 연결된 불량 노멀 워드라인에 대한 어드레스 정보가 저장되며, 불량 노멀 워드라인을 대체하기 위한 리던던트 워드라인이 지정된다.
이어서, 외부 어드레스가 입력되면, X-어드레스프리디코더(250)는 외부 어드레스(X-어드레스)를 디코딩하여 상위 코딩신호와 하위 코딩신호를 출력한다. 그리고, 비교기(240)는 입력된 외부 어드레스와 퓨즈롬 어레이(220)에 프로그램밍된 어드레스정보와 순차 비교하여, 두 어드레스가 일치하면 리던던트워드라인 인에이블신호(RWEN)를 액티브시킨다.
만약, 외부 어드레스와 퓨즈롬 어레이(220)에 프로그램밍된 어드레스정보가 일치하지 않으면, 리던던트워드라인 인에이블신호(RWEN)가 액티브되지 않아 리던던트 로우디코더 및 워드라인드라이버(261-1 내지 261-n)는 동작하지 않고, 복수의 로우디코더 및 워드라인드라이버(260-1 내지 260-n)만이 정상적으로 동작한다. 각 로우디코더 및 워드라인드라이버(260-1 내지 260-n)는 X-어드레스 프리디코더(250)에서 출력된 상위 코딩신호에 따라 해당 비트라인센스앰프(BLSA)를 인에이블시켜 복수의 메모리블록(BK0 내지 BKn)중에서 한 메모리블록, 예를 들면, 메모리 블럭(BK0)을 선택한다. 동시에, 로우디코더 및 워드라인드라이버(260-1 내지 260-n)는 X-어드레스 프리디코더(250)에서 출력된 하위 코딩신호에 따라 메모리블록(BK0)내의 노멀 워드라인들(NWL)중에서 1개의 노멀워드라인을 선택하여 구동시킨다.
한편, 외부 어드레스와 퓨즈롬 어레이(220)에 프로그램밍된 어드레스정보가 일치하면, 비교기(240)는 리던던트워드라인 인에이블신호(RWEN)를 액티브시킨다. 이로 인해, 리던던트 로우디코더 및 워드라인드라이버(261-1)가 인에이블되어 동작된다. 이때, 로우디코더 및 워드라인드라이버(260-1)는 어드레스의 일치 여부에 상관없이 정상적으로 동작된다. 즉, 불량 메모리 셀이 연결된 불량 노멀 워드라인이 선택되어도 로우디코더 및 워드라인드라이버(260-1)는 정상적으로 동작된다. 따라서, 로우디코더 및 워드라인드라이버(260-1)는 X-어드레스 프리디코더(250)에서 출력된 하위 코딩신호에 따라 메모리블록(BK0)내에 있는 노멀 워드라인(NWL)을 선택하여 구동시킨다. 그리고, 리던던트 로우디코더 및 워드라인드라이버(261-1)는 X-어드레스 프리디코더(250)에서 출력된 하위 코딩신호에 따라 메모리블록(BK0)내에 있는 리던던트 워드라인(RWL)을 선택하여 구동시킨다.
이렇듯, 외부어드레스와 퓨즈롬 어레이(220)에 프로그램밍된 어드레스정보가 불일치하면 노멀워드라인(NWL)만이 구동되고, 두 어드레스가 일치하면 리던던트워드라인 인에이블신호(RWEN)가 액티브되어 불량 메모리 셀이 연결된 노멀 워드라인(NWL)과 리던던트 워드라인(RWL)이 동시에 구동된다.
상기의 동작을 통해, 불량 메모리 셀과 리던던트 메모리 셀이 비트라인 센스앰프(BLSA)의 하나의 입력단에 병렬로 접속되면, 불량 메모리 셀의 커패시터와 리던던트 메모리 셀의 커패시터도 병렬로 접속되어 비트라인 센스앰프(BLSA)의 입력단에 접속된 커패시터의 정전 용량이 증가하게 된다. 이러한 방식으로 커패시터의 정전 용량을 증가시킴으로써, 센스 앰프의 비교 마진이 증가되어 독출 동작이나 리프레쉬 동작의 정확도가 높아지고 소자 동작의 신뢰성이 향상된다.
② 리프레쉬동작의 경우
리프레쉬명령에 따라 리프레쉬 카운터(230)는 순차적으로 내부어드레스를 발생하여 비교기(240)로 제공하고, X-어드레스프리디코더(250)는 리프레쉬카운터(230)에서 출력된 내부어드레스를 디코딩하여 상위 코딩신호와 하위코딩신호를 출력한다.
이때, 비교기(240)는 입력된 내부 어드레스와 퓨즈롬 어레이(220)에 프로그램밍된 어드레스정보를 순차비교하여, 두 어드레스가 일치되면 리던던트워드라인 인에이블신호(RWEN)를 액티브시킨다.
그리고, X-어드레스프리디코더(250)는 리프레쉬 카운터(230)로부터 입력된 내부 어드레스를 디코딩하여 상위 코딩신호와 하위 코딩신호를 출력하며, 복수의 로우디코더 및 워드라인드라이버(260-1 내지 260-n)는 X-어드레스 프리디코더(250)에서 출력된 하위코딩신호에 따라 복수의 메모리블록(BK0 내지 BKn)중에서 하나의 메모리블록을 선택하고, 선택된 메모리블록 내에서 하위코딩신호에 따라 노멀워드라인(NWL)을 순차 구동하여 리프레쉬동작을 수행한다.
또한, 리던던트 로우디코더 및 워드라인드라이버(261-1)도 리던던트워드라인 인에이블신호(RWEN)에 의해 인에이블되어, 상기 X-어드레스 프리디코더(250)에서 출력된 하위코딩신호에 따라, 선택된 메모리블록내에서 리던던트워드라인(RWL)을 구동하여 리프레쉬동작을 수행한다.
즉, 리프레쉬 동작 시에도, 내부 어드레스와 퓨즈롬 어레이(220)에 프로그램밍된 어드레스정보가 불일치하면 노멀 워드라인(NWL)을 구동하여 리프레쉬 동작을 수행하고, 두 어드레스가 일치하면 리던던트워드라인 인에이블신호(RWEN)에 의해 노멀 워드라인(NWL)과 리던던트 워드라인(RWL)을 동시에 구동하여 리프레쉬동작을 수행한다.
상기에서와 같이, 노멀 워드라인과 리던던트 워드라인을 동시에 구동시키는 방법은 노멀 워드라인과 리던던트 워드라인이 동일한 메모리 블록 내에 있지 않은 경우에도 적용 가능하다. 즉, 노멀 워드라인과 리던던트 워드라인은 각각 서로 다른 디코더에 의해 선택되므로, 불량 메모리 셀이 연결된 노멀 워드라인이 선택되었을 때 노멀 워드라인을 선택하는 디코더와 리던던트 워드라인을 선택하는 디코더를 동시에 구동시키기만 하면 된다.
본 발명은 적합한 실시예를 참조하여 설명된 본원의 특정 분야에 대해 제한되지 않으며, 오히려 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이, 본 발명은 불량 메모리 셀이 연결된 노멀 워드라인이 선택된 경우 노멀 워드라인과 이를 대체할 리던던트 워드라인을 동시에 구동시켜 센스 앰프에 연결되는 커패시터의 정전 용량을 증가시킴으로써, 센스 앰프의 비교 마진을 증가시켜 독출 동작이나 리프레쉬 동작의 정확도를 높이고 소자 동작의 신뢰성을 향상시킬 수 있다.
도 1은 노멀 셀과 리던던시 셀을 구비하는 반도체 메모리 장치의 셀 어레이 구조도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
210 : 코어 어레이 220 : 퓨즈롬 어레이
230 : 리프레쉬 카운터 240 : 비교기
250 : X-어드레스 프리디코더
260-1 내지 260-n : 로우디코더 및 워드라인 드라이버
261-1 내지 261-n : 리던던트 로우디코더 및 워드라인 드라이버

Claims (9)

  1. 메모리 셀들이 연결된 다수의 노멀 워드라인을 포함하는 노멀 워드라인 블록;
    상기 다수의 노멀 워드라인 중 불량 메모리 셀이 연결된 불량 노멀 워드라인을 대체하기 위한 다수의 리던던트 워드라인을 포함하는 리던던트 워드라인 블록;
    리페어해야 할 불량 메모리 셀이 연결되는 불량 노멀 워드라인에 대한 불량 어드레스 정보를 저장하기 위한 리페어 어드레스 정보 저장 수단;
    노멀 동작시에는 외부 어드레스를 디코딩하고, 리프레쉬 동작시에는 리프레쉬를 위한 내부 어드레스를 디코딩하여, 워드라인 선택신호를 출력하는 X-어드레스 프리디코더;
    노멀 동작시에는 상기 외부 어드레스와 상기 불량 어드레스 정보를 비교하고, 리프레쉬 동작시에 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보를 비교하여 두 개가 일치하면, 리던던트 워드라인 인에이블 신호를 발생시키는 비교기; 및
    노멀 또는 리프레쉬 동작시에 상기 외부 어드레스 또는 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보가 일치하지 않으면, 상기 워드라인 선택 신호에 의해 선택되는 노멀 워드라인만을 인에이블시키고, 상기 외부 어드레스 또는 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보가 일치하면, 상기 워드라인 선택신호에 의해 선택되는 불량 노멀 워드라인과 상기 리던던트 워드라인 인에이블 신호에 의해 선택되는 리던던트 워드라인을 동시에 인에이블시키는 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 디코더는 상기 불량 메모리 셀의 선택 여부에 상관없이 상기 워드라인 선택 신호에 응답하여 하나의 노멀 워드라인을 선택하기 위한 로우디코더 및 워드라인 드라이버; 및
    상기 리던던트 워드라인 인에이블 신호에 응답하여 상기 불량 노멀 워드라인에 대응하는 리던던트 워드라인을 선택하기 위한 리던던트 로우디코더 및 워드라인 드라이버로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 노멀 워드라인 또는 상기 리던던트 워드라인에 연결된 메모리 셀에 저장된 데이터를 독출하며, 상기 불량 노멀 워드라인 선택 시에는 상기 불량 노멀 워드라인에 연결된 불량 메모리 셀과 상기 리던던트 워드라인에 연결된 리던던트 메모리 셀이 하나의 입력 단자에 병렬로 연결되어 상기 불량 메모리 셀과 상기 리던던트 메모리 셀에 저장된 데이터를 함께 독출하는 비트라인 센스앰프를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀은 게이트가 워드라인에 연결되고, 드레인이 비트라인에 연결된 트랜지스터; 및
    상기 트랜지스터의 소오스와 접지 단자 사이에 접속된 커패시터로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 리페어 어드레스 정보 저장 수단은 다수의 퓨즈롬들을 포함하는 퓨즈롬 어레이로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 리프레쉬을 위한 내부 어드레스는 리프레쉬 카운터에서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 소정의 데이터가 저장된 메모리 셀이 연결된 다수의 노멀 워드라인과, 불량 메모리 셀이 연결된 불량 노멀 워드라인을 대체할 다수의 리던던트 워드라인이 제공되는 단계;
    상기 불량 노멀 워드라인에 대한 불량 어드레스 정보를 저장하는 단계;
    노멀 동작시에는 외부 어드레스를 디코딩하고, 리프레쉬 동작시에는 리프레쉬를 위한 내부 어드레스를 디코딩하여, 워드라인 선택 신호를 발생시키는 단계;
    노멀 동작시에는 상기 외부 어드레스와 상기 불량 어드레스 정보를 비교하고, 리프레쉬 동작시에는 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보를 비교하여 두개가 일치하면 리던던트 워드라인 인에이블 신호를 발생시키는 단계;
    상기 외부 어드레스 또는 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보가 일치하지 않으면, 상기 워드라인 선택 신호에 의해 선택되는 노멀 워드라인만 인에이블시켜서 노멀 또는 리프레쉬 동작을 수행하는 단계; 및
    상기 외부 어드레스 또는 상기 리프레쉬를 위한 내부 어드레스와 상기 불량 어드레스 정보가 일치하면, 상기 워드라인 선택 신호에 의해 선택되는 불량 노멀 워드라인과, 상기 리던던트 워드라인 인에이블신호에 의해 선택되는 리던던트 워드라인을 동시에 인에이블시켜서 노멀 또는 리프레쉬 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
KR10-2003-0027678A 2003-04-30 2003-04-30 반도체 메모리 장치 및 그의 동작 방법 Expired - Fee Related KR100497164B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2003-0027678A KR100497164B1 (ko) 2003-04-30 2003-04-30 반도체 메모리 장치 및 그의 동작 방법
US10/739,753 US6944074B2 (en) 2003-04-30 2003-12-18 Semiconductor memory device and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0027678A KR100497164B1 (ko) 2003-04-30 2003-04-30 반도체 메모리 장치 및 그의 동작 방법

Publications (2)

Publication Number Publication Date
KR20040093837A KR20040093837A (ko) 2004-11-09
KR100497164B1 true KR100497164B1 (ko) 2005-06-23

Family

ID=33308346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0027678A Expired - Fee Related KR100497164B1 (ko) 2003-04-30 2003-04-30 반도체 메모리 장치 및 그의 동작 방법

Country Status (2)

Country Link
US (1) US6944074B2 (ko)
KR (1) KR100497164B1 (ko)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587076B1 (ko) * 2004-04-28 2006-06-08 주식회사 하이닉스반도체 메모리 장치
US7099221B2 (en) * 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US7116602B2 (en) * 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
JP4291239B2 (ja) * 2004-09-10 2009-07-08 エルピーダメモリ株式会社 半導体記憶装置及びテスト方法
JP2006120241A (ja) * 2004-10-21 2006-05-11 Toshiba Corp 半導体装置
KR100557712B1 (ko) * 2004-11-10 2006-03-07 삼성전자주식회사 반도체 메모리의 리페어 방법 및 장치
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
KR101409375B1 (ko) 2008-01-31 2014-06-18 삼성전자주식회사 반도체 메모리장치의 블록 디코딩 회로
JP2011192343A (ja) * 2010-03-12 2011-09-29 Elpida Memory Inc 半導体装置及びそのリフレッシュ制御方法並びにコンピュータシステム
KR101131943B1 (ko) * 2010-03-30 2012-03-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작방법
US9087613B2 (en) * 2012-02-29 2015-07-21 Samsung Electronics Co., Ltd. Device and method for repairing memory cell and memory system including the device
US9953725B2 (en) 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
US11024352B2 (en) 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
US8839054B2 (en) 2012-04-12 2014-09-16 International Business Machines Corporation Read only memory (ROM) with redundancy
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
KR20140113191A (ko) 2013-03-15 2014-09-24 삼성전자주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
KR102070729B1 (ko) 2013-11-12 2020-03-02 삼성전자주식회사 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
KR102250622B1 (ko) 2015-01-07 2021-05-11 삼성전자주식회사 메모리 장치의 동작 방법 및 이를 포함하는 메모리 시스템의 동작 방법
KR20170034177A (ko) * 2015-09-18 2017-03-28 에스케이하이닉스 주식회사 리페어 장치
KR20170047447A (ko) * 2015-10-22 2017-05-08 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
CN112106138B (zh) 2018-05-24 2024-02-27 美光科技公司 用于行锤击刷新采样的纯时间自适应采样的设备和方法
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US12165687B2 (en) 2021-12-29 2024-12-10 Micron Technology, Inc. Apparatuses and methods for row hammer counter mat
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations
US12125514B2 (en) 2022-04-28 2024-10-22 Micron Technology, Inc. Apparatuses and methods for access based refresh operations

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940026972A (ko) * 1993-05-31 1994-12-10 김광호 리던던시 동작을 수행하는 반도체 메모리 장치
JPH07244997A (ja) * 1994-03-02 1995-09-19 Hitachi Ltd 半導体記憶装置
US5712821A (en) * 1995-06-30 1998-01-27 Hyundai Electronics Industries Co. Ltd. Redundancy circuit of semiconductor memory device
KR20000032852A (ko) * 1998-11-18 2000-06-15 윤종용 반도체 메모리 장치의 리던던시 테스트 회로
KR20030047029A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 반도체 메모리 소자의 리프레쉬장치 및 그것의 리프레쉬방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3076195B2 (ja) * 1994-04-27 2000-08-14 日本電気株式会社 不揮発性半導体記憶装置
JP3796319B2 (ja) * 1997-03-24 2006-07-12 株式会社日立製作所 ダイナミック型ｒａｍ
US5920515A (en) * 1997-09-26 1999-07-06 Advanced Micro Devices, Inc. Register-based redundancy circuit and method for built-in self-repair in a semiconductor memory device
KR100273293B1 (ko) * 1998-05-13 2001-01-15 김영환 리던던트 워드라인의 리프레쉬 구조
JPH11353893A (ja) * 1998-06-08 1999-12-24 Mitsubishi Electric Corp 半導体記憶装置
US6064607A (en) * 1998-10-23 2000-05-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with predecoder

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940026972A (ko) * 1993-05-31 1994-12-10 김광호 리던던시 동작을 수행하는 반도체 메모리 장치
JPH07244997A (ja) * 1994-03-02 1995-09-19 Hitachi Ltd 半導体記憶装置
US5712821A (en) * 1995-06-30 1998-01-27 Hyundai Electronics Industries Co. Ltd. Redundancy circuit of semiconductor memory device
KR20000032852A (ko) * 1998-11-18 2000-06-15 윤종용 반도체 메모리 장치의 리던던시 테스트 회로
KR20030047029A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 반도체 메모리 소자의 리프레쉬장치 및 그것의 리프레쉬방법

Also Published As

Publication number Publication date
US20040218431A1 (en) 2004-11-04
KR20040093837A (ko) 2004-11-09
US6944074B2 (en) 2005-09-13

Similar Documents

Publication Publication Date Title
KR100497164B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
US7463529B2 (en) Word line driving circuit putting word line into one of high level, low level and high impedance
KR100195606B1 (ko) 반도체메모리장치 및 그 구동방법
KR100205006B1 (ko) 자동 결함 블럭 맵핑 기능을 갖는 반도체 메모리 장치
US6310807B1 (en) Semiconductor integrated circuit device including tester circuit for defective memory cell replacement
US8837242B2 (en) Semiconductor device and method including redundant bit line provided to replace defective bit line
US5617364A (en) Semiconductor memory device
US6243307B1 (en) Semiconductor device including tester circuit suppressible of circuit scale increase and testing device of semiconductor device
KR100790442B1 (ko) 글로벌 리던던시를 갖는 메모리소자 및 그 동작 방법
US7440347B1 (en) Circuit and method to find wordline-bitline shorts in a DRAM
US6314030B1 (en) Semiconductor memory having segmented row repair
KR100284716B1 (ko) 반도체 기억 장치
US11804281B2 (en) Apparatuses systems and methods for automatic soft post package repair
US12183382B2 (en) Apparatuses and methods for skipping wordline activation of defective memory during refresh operations
JPH11250691A (ja) 半導体記憶装置
US7002822B2 (en) Content addressable memory device
KR20010113460A (ko) 용장 셀을 구비하는 메모리 디바이스
US7266036B2 (en) Semiconductor memory device
US6809972B2 (en) Circuit technique for column redundancy fuse latches
KR100466983B1 (ko) 면적을 최소화하고 리던던시 효율을 향상시키는 리던던시회로를 갖는 반도체 메모리 장치
EP1408512B1 (en) Method for storing errors of a memory device in a diagnose array having a minimum storing size
KR20250069165A (ko) 메모리 장치, 그 동작 방법 및 메모리 시스템
KR19980040822A (ko) 로우 결함복구회로를 구비한 반도체 메모리 장치
KR19990080937A (ko) 반도체 메모리의 로우 리던던시 회로
JPH08203296A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20030430

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20041216

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20050613

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20050615

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20050616

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20080527

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20090526

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20100524

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20110526

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20120524

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20120524

Start annual number: 8

End annual number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee