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KR102194768B1 - 반도체 메모리 장치 및 반도체 메모리 시스템 - Google Patents

반도체 메모리 장치 및 반도체 메모리 시스템 Download PDF

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KR102194768B1
KR102194768B1 KR1020140127836A KR20140127836A KR102194768B1 KR 102194768 B1 KR102194768 B1 KR 102194768B1 KR 1020140127836 A KR1020140127836 A KR 1020140127836A KR 20140127836 A KR20140127836 A KR 20140127836A KR 102194768 B1 KR102194768 B1 KR 102194768B1
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Abstract

리프레쉬 동작을 수행하는 반도체 메모리 장치에 관한 것으로, 다수의 워드 라인을 포함하는 메모리 셀 어레이, 읽기/쓰기 동작시 입력되는 어드레스 신호에 대응하는 워드 라인을 활성화시키기 위한 워드 라인 구동부, 상기 다수의 워드 라인 중 활성화되는 워드 라인의 활성화 시간을 검출하기 위한 활성화 시간 검출부, 상기 활성화 시간 검출부의 출력 신호에 응답하여 상기 활성화되는 워드 라인에 대응하는 어드레스 정보를 래칭하기 위한 어드레스 래칭부, 및 리프레쉬 동작시 상기 어드레스 래칭부에 래칭된 어드레스 정보를 상기 워드 라인 구동부에 제공하기 위한 어드레스 출력부를 구비하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치 및 반도체 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY SYSTEM}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 리프레쉬 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 다수의 메모리 뱅크를 구비하고 있으며, 다수의 메모리 뱅크 각각은 수천만 개 이상의 메모리 셀을 구비하고 있다. 여기서, 메모리 셀 각각은 셀 커패시터와 셀 트랜지스터로 구성되며, 반도체 메모리 장치는 이 셀 커패시터에 전하를 충전하거나 방전하는 동작을 통해 데이터를 저장한다. 셀 커패시터에 저장된 전하량은 별다른 제어가 없다면 이상적으로 항상 일정해야만 한다. 하지만, 실질적으로는 주변 회로와의 전압 차이로 인하여 셀 커패시터에 저장된 전하량이 변하게 된다. 즉, 셀 커패시터가 충전된 상태에서 전하가 유출되거나 셀 커패시터가 방전된 상태에서 전하가 유입될 수 있다. 이와 같이 셀 커패시터의 전하량이 변화된다는 것은 셀 커패시터에 저장된 데이터가 변화된다는 것을 의미하며, 이는 곧 저장된 데이터가 유실될 수 있음을 의미한다. 반도체 메모리 장치는 이와 같이 데이터가 유실되는 현상을 방지하기 위하여 리프레쉬 동작(refresh operation)을 수행한다. 리프레쉬 동작은 이미 공지된 기술로 자세한 설명은 생략하기로 한다.
한편, 공정 기술 나날이 발달함에 따라 반도체 메모리 장치의 집적도는 점점 증가하고 있으며, 반도체 메모리 장치의 집적도 증가는 메모리 뱅크의 크기에도 영향을 미치고 있다. 여기서, 메모리 뱅크의 크기가 점점 줄어든다는 것은 메모리 셀 간의 간격이 줄어듦을 의미하며, 이는 곧 인접한 메모리 셀들 각각에 연결되어 있는 워드 라인(word line) 간의 사이 간격이 줄어듦을 의미한다. 기존에는 워드 라인 간의 사이 간격과 관련하여 별다른 문제점이 발생하지 않았다. 하지만, 요즈음에는 워드 라인 간의 사이 간격이 워낙 좁아지면서 기존에 문제시되지 않았던 새로운 문제점들이 야기되고 있다. 그 중 하나가 워드 라인과 워드 라인 사이에 발생하는 커플링 현상이다.
반도체 메모리 장치에서 어떤 메모리 셀을 액세스(access)하기 위해서는 워드 라인의 활성화 동작이 이루어져야 한다. 하지만, 워드 라인 간의 사이 간격이 워낙 좁아지다 보니 이러한 워드 라인의 활성화 동작은 인접한 워드 라인에 커플링 현상을 야기한다. 인접한 워드 라인에 커플링 현상이 발생하게 되면 해당 워드 라인에 연결되어 있는 메모리 셀은 저장된 데이터를 유지하기 어려운 상태가 될 수 있으며, 이러한 상태는 데이터가 유실될 수 있는 여지를 준다.
위와 같은 문제점을 막아주기 위해서는 리프레쉬 동작 주기를 보다 짧게 조절하기만 하면 된다. 즉, 커플링 현상에 따라 데이터가 유실되지 않을 정도로 리프레쉬 동작을 짧게 조절하기만 하면 된다. 하지만, 커플링 현상은 특정 워드 라인에 발생하는 현상으로 이러한 현상 때문에 이외 모든 워드 라인에 리프레쉬 동작을 짧게 수행하는 것은 회로 동작 측면이나 전력 소모 측면에서 매우 비효율적이다. 결국, 특정 워드 라인에 커플링 현상이 발생하나 이를 위하여 리프레쉬 동작 주기를 마냥 짧게 조절하는 것은 가당찮다.
리프레쉬 동작시 활성화되는 워드 라인을 선택적으로 제어할 수 있는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 워드 라인을 포함하는 메모리 셀 어레이; 읽기/쓰기 동작시 입력되는 어드레스 신호에 대응하는 워드 라인을 활성화시키기 위한 워드 라인 구동부; 상기 다수의 워드 라인 중 활성화되는 워드 라인의 활성화 시간을 검출하기 위한 활성화 시간 검출부; 상기 활성화 시간 검출부의 출력 신호에 응답하여 상기 활성화되는 워드 라인에 대응하는 어드레스 정보를 래칭하기 위한 어드레스 래칭부; 및 리프레쉬 동작시 상기 어드레스 래칭부에 래칭된 어드레스 정보를 상기 워드 라인 구동부에 제공하기 위한 어드레스 출력부를 구비할 수 있다.
바람직하게, 상기 어드레스 정보는 상기 읽기/쓰기 동작시 활성화되는 워드 라인의 인접한 워드 라인에 대응하는 어드레스 신호인 것을 특징으로 할 수 있다.
바람직하게, 상기 활성화 시간 검출부는, 기준 값을 생성하기 위한 기준 값 생성부; 및 상기 활성화되는 워드 라인의 활성화 시간과 상기 기준 값을 비교하기 위한 비교부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 상기 기준 값은 상기 메모리 셀 어레이의 동작 상태에 따라 조절되는 것을 특징으로 할 수 있다.
바람직하게, 상기 활성화 시간 검출부의 출력 신호의 활성화 횟수를 검출하여 상기 어드레스 래칭부에 제공하기 위한 검출 횟수 검출부를 더 구비할 수 있다.
바람직하게, 상기 검출 횟수 검출부는, 상기 활성화 시간 검출부의 출력 신호의 활성화 횟수를 카운팅하기 위한 횟수 카운팅부; 상기 활성화 시간 검출부에 설정되는 기준 값에 응답하여 기준 횟수 값을 생성하는 횟수 값 생성부; 및 상기 카운팅부의 출력 신호와 상기 기준 횟수 값을 비교하기 위한 비교부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 상기 활성화 시간 검출부는, 리셋 신호에 응답하여 초기화되고, 액티브 신호에 응답하여 카운팅되는 카운팅 값을 생성하기 위한 카운팅부; 및 상기 카운팅 값과 기준 값을 비교하기 위한 비교부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 상기 액티브 신호와 어드레스 신호 신호에 응답하여 상기 활성화 시간 검출부의 카운팅 동작을 제어하기 위한 상기 리셋 신호를 생성하기 위한 리셋 제어부를 더 구비할 수 있다.
바람직하게, 상기 리셋 신호는 상기 액티브 신호에 따라 입력되는 상기 어드레스 신호 신호가 이전과 동일하게 연속적으로 입력되는 경우 비활성화되는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 워드 라인을 포함하는 메모리 셀 어레이; 읽기/쓰기 동작시 입력되는 어드레스 신호에 대응하는 워드 라인을 활성화시키기 위한 워드 라인 구동부; 상기 다수의 워드 라인 중 활성화되는 워드 라인의 활성화 시간을 검출하기 위한 활성화 시간 검출부; 상기 다수의 워드 라인 중 활성화되는 워드 라인의 활성화 횟수를 검출하기 위한 활성화 횟수 검출부; 상기 활성화 시간 검출부의 출력 신호에 응답하여 상기 활성화되는 워드 라인에 대응하는 어드레스 정보를 래칭하기 위한 제1 어드레스 래칭부; 상기 활성화 횟수 검출부의 출력 신호에 응답하여 상기 어드레스 정보를 래칭하기 위한 제2 어드레스 래칭부; 및 리프레쉬 동작시 상기 제1 및 제2 어드레스 래칭부에 래칭된 어드레스 정보를 상기 워드 라인 구동부에 제공하기 위한 어드레스 선택 출력부를 구비할 수 있다.
바람직하게, 상기 어드레스 정보는 상기 읽기/쓰기 동작시 활성화되는 워드 라인의 인접한 워드 라인에 대응하는 어드레스 신호인 것을 특징으로 할 수 있다.
바람직하게, 상기 어드레스 선택 출력부는 제1 및 제2 어드레스 래칭부 각각의 출력 신호에 우선순위를 결정하여 출력하는 것을 특징으로 할 수 있다.
바람직하게, 상기 우선 순위는 상기 제1 및 제2 어드레스 래칭부에 래칭되는 순서에 따라 설정되는 것을 특징으로 할 수 있다.
바람직하게, 상기 활성화 시간 검출부는 상기 워드 라인의 활성화 시간과 제1 기준 값을 비교하고, 상기 활성화 횟수 검출부는 상기 워드 라인의 활성화 횟수와 제2 기준 값을 비교하는 것을 특징으로 할 수 있다.
바람직하게, 상기 제1 및 제2 기준 값은 상기 메모리 셀 어레이의 동작 상태에 따라 조절되는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 시스템은, 액티브 신호와 어드레스 신호에 따라 리프레쉬 타입 정보를 생성하기 위한 컨트롤러; 및 상기 리프레쉬 타입 정보에 따라 리프레쉬 검출 대상 조건을 설정하고, 다수의 워드 라인 중 상기 리프레쉬 검출 대상 조건에 의하여 검출된 워드 라인에 대한 리프레쉬 동작을 수행하는 반도체 메모리 장치를 구비할 수 있다.
바람직하게, 상기 리프레쉬 검출 대상 조건은 상기 다수의 워드 라인 중 활성화되는 워드 라인의 활성화 시간 또는 활성화 횟수인 것을 특징으로 할 수 있다.
바람직하게, 상기 반도체 메모리 장치는, 상기 다수의 워드 라인의 활성화 시간을 검출하기 위한 활성화 시간 검출부; 및 상기 다수의 워드 라인의 활성화 횟수를 검출하기 위한 활성화 횟수 검출부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 상기 활성화 시간 검출부와 상기 활성화 횟수 검출부는 상기 리프레쉬 검출 대상 조건에 따라 활성화 여부가 결정되는 것을 특징으로 할 수 있다.
바람직하게, 상기 리프레쉬 타입 정보는 상기 액티브 신호의 활성화 빈도 및 상기 어드레스 신호가 활성화되는 분포에 따라 설정되는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 동작시 활성화되는 워드 라인을 선택적으로 제어함으로써 효율적인 리프레쉬 동작을 보장해 주는 것이 가능하다.
효율적인 리프레쉬 동작을 수행함으로써 반도체 메모리 장치에 저장된 데이터의 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2 는 도 1 의 활성화 시간 검출부(130)를 설명하기 위한 블록도이다.
도 3 은 도 1 및 도 2 의 실시예에 따른 반도체 메모리 장치의 일부 동작을 설명하기 위한 도면이다.
도 4 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5 는 도 4 의 검출 횟수 검출부(440)를 설명하기 위한 블록도이다.
도 6 은 도 3 및 도 4 의 실시예에 따른 반도체 메모리 장치의 일부 동작을 설명하기 위한 도면이다.
도 7 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 8 은 도 7 의 리셋 제어부(710)를 설명하기 위한 블록도이다.
도 9 는 도 7 의 활성화 시간 검출부(720)를 설명하기 위한 블록도이다.
도 10 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 11 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 설명하기 위한 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 워드 라인 구동부(110)와, 메모리 셀 어레이(120)와, 활성화 시간 검출부(130)와, 어드레스 래칭부(140), 및 어드레스 출력부(150)를 구비한다.
워드 라인 구동부(110)는 읽기/쓰기 동작시 외부에서 입력되는 어드레스 신호(ADD)를 입력받아 다수의 워드 라인(WL) 중 어드레스 신호(ADD)에 대응하는 워드 라인을 활성화시켜주기 위한 것으로, 이후 설명하겠지만, 워드 라인 구동부(110)는 리프레쉬 동작시 특정 어드레스 신호(T_ADD)를 입력받아 특정 어드레스 신호(T_ADD)에 대응하는 특정 워드 라인을 활성화시켜 주는 것이 가능하다.
메모리 셀 어레이(120)는 데이터를 저장하기 위한 것으로 다수의 워드 라인(WL)을 포함한다. 다수의 워드 라인(WL) 각각은 다수의 메모리 셀이 연결되어 있으며, 활성화되는 워드 라인에 연결되어 있는 메모리 셀 각각은 쓰기 동작을 통해 데이터를 입력받아 저장하거나 읽기 동작을 통해 저장된 데이터를 출력하는 것이 가능하다. 여기서, 워드 라인이 활성화되었다는 것은 해당 워드 라인에 연결되어 있는 메모리 셀에 데이터를 입출력할 수 있다는 것을 의미하며, 이는 곧 해당 워드 라인에 대한 리프레쉬 동작을 수행할 수 있음을 의미한다.
활성화 시간 검출부(130)는 다수의 워드 라인(WL) 중 활성화되는 워드 라인의 활성화 시간을 검출하기 위한 것으로, 활성화되는 워드 라인이 예정된 시간 이상으로 활성화되어 있는 경우 검출 신호(DET)를 활성화시킨다.
어드레스 래칭부(140)는 검출 신호(DET)에 응답하여 읽기/쓰기 동작시 입력되는 어드레스 신호(ADD)를 래칭한다. 위에서 설명하였듯이, 검출 신호(DET)는 활성화되는 워드 라인이 예정된 시간 이상으로 활성화됨을 검출한 신호이다. 따라서, 어드레스 래칭부(140)애 래칭된 어드레스 신호(ADD)는 예정된 시간 이상으로 활성화되는 워드 라인에 대한 어드레스 정보를 가지고 있으며, 이러한 어드레스 정보는 예컨대, 활성화되는 워드 라인에 인접한 워드 라인에 대응하는 어드레스 정보를 포함할 수 있다. 이하, 설명의 편의를 위하여, 인접한 워드 라인에 대응하는 어드레스 정보를 '특정 어드레스 정보'라 칭하기로 한다.
어드레스 출력부(150)는 리프레쉬 동작시 활성화되는 리프레쉬 신호(REF)에 응답하여 어드래스 래칭부(140)에 래칭된 특정 어드레스 정보에 대응하는 특정 어드레스 신호(T_ADD)를 워드 라인 구동부(110)에 제공한다. 따라서, 리프레쉬 동작시 워드 라인 구동부(110)는 특정 어드레스 신호(T_ADD)에 응답하여 해당하는 워드 라인을 활성화시킨다. 참고로, 여기서는 특정 어드레스 정보에 대응하는 워드 라인을 인접한 워드 라인이라고 정의하였다. 다시 말하면, 리프레쉬 동작시 인접한 워드 라인이 활성화되고, 이 인접한 워드 라인에 대한 리프레쉬 동작을 수행하는 것이 가능하다.
본 발명의 실시예에 따른 반도체 메모리 장치는 읽기/쓰기 동작시 활성화되는 워드 라인의 활성화 시간을 검출하여 활성화되는 워드 라인과 관련된 특정 어드레스 신호(T_ADD)를 래칭하고, 이 특정 어드레스 신호(T_ADD)에 대응하는 워드 라인에 대하여 리프레쉬 동작을 수행하는 것이 가능하다.
위에서 설명하였듯이, 워드 라인과 워드 라인 사이의 간격이 매우 좁아지면서 워드 라인 간의 커플링 현상이 빈번하게 일어나고 있다. 그중 활성화되는 워드 라인이 예정된 시간 이상으로 활성화되어 있는 경우 인접한 워드 라인에 커플링 현상이 발생하게 된다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치는 일정 시간 이상으로 활성화되는 워드 라인을 검출하고, 해당 워드 라인에 인접한 워드 라인에 대하여 리프레쉬 동작을 수행함으로써 인접한 워드 라인에 저장된 데이터가 유실되는 것을 예방해주는 것이 가능하다.
도 2 는 도 1 의 활성화 시간 검출부(130)를 설명하기 위한 블록도이다. 활성화 시간 검출부(130)의 경우 설계자에 따라 여러 가지 구성으로 설계될 수 있으며, 여기서는 카운팅되는 코드 값을 이용하는 것을 일례로 한다.
도 2 를 참조하면, 활성화 시간 검출부(130)는 활성화 시간 계산부(210)와, 기준 값 생성부(220), 및 비교부(230)를 구비한다.
활성화 시간 계산부(210)는 다수의 워드 라인(WL) 중 활성화되는 워드 라인의 활성화 시간을 계산하여 시간 코드 값(CNT_K)을 출력하기 위한 것으로, 해당 워드 라인이 활성화되어 있는 동안 카운팅 동작을 통해 시간 코드 값(CNT_K)을 생성하는 카운터로 구성될 수 있다.
기준 값 생성부(220)는 활성화 시간 계산부(210)에서 카운팅되는 시간 코드 값(CNT_K)의 비교 대상이 되는 기준 값(KK)을 생성한다. 이후 다시 설명하겠지만, 기준 값(KK)은 메모리 셀의 동작 상태에 따라 원하는 값으로 설정하는 것이 가능하다.
마지막으로, 비교부(230)는 시간 코드 값(CNT_K)과 기준 값(KK)을 비교하여 검출 신호(DET)를 생성한다. 여기서, 검출 신호(DET)는 시간 코드 값(CNT_K)과 기준 값(KK)에 따라 활성화 여부가 결정된다.
한편, 기준 값 생성부(220)는 메모리 셀의 동작 상태 정보(INF_MC)에 따라 기준 값(KK)을 제어하는 것이 가능하다. 여기서, 메모리 셀의 동작 상태 정보(INF_MC)는 도 1 의 메모리 셀 어레이(120)의 동작 상태 정보를 의미한다. 메모리 셀이 열화되어 동작 상태가 좋지 않다는 것은 그만큼 리프레쉬 동작 특성이 좋지 않다는 것을 의미하며 이는 곧 데이터 유실이 보다 빠르게 발생할 수 있다는 것을 의미한다. 따라서, 이 경우 기준 값(KK)을 조절함으로써, 리프레쉬 동작 특성에 맞게 리프레쉬 동작을 제어하는 것이 가능하다. 이하, 도 3 을 통해 보다 자세히 알아보기로 한다.
도 3 은 도 1 및 도 2 의 실시예에 따른 반도체 메모리 장치의 일부 동작을 설명하기 위한 도면이다.
도 3 에는 카운팅 클럭 신호(CLK)와, 활성화되는 워드 라인(WL)과, 시간 코드 값(CNT_K)과, 기준 값(KK), 및 검출 신호(DET)가 도시되어 있다. 여기서, 카운팅 클럭 신호(CLK)는 활성화 시간 계산부(210)가 클럭을 이용하는 카운터 회로인 것을 일례로 하였을 때, 그 카운터 회로에 입력되는 클럭 신호(CLK)라고 가정하기로 한다.
이하, 설명의 편의를 위하여, 메모리 셀이 정상적인 상태인 경우(①)와 메모리 셀이 열화된 상태인 경우(②)로 나누어 설명하기로 한다. 그리고, 메모리 셀이 정상적인 상태인 경우(①) 기준 값(KK)이 '5' 로 설정된다고 가정하기로 하고, 메모리 셀이 열화된 상태인 경우(②) 기준 값(KK)이 '3' 으로 설정된다고 가정하기로 한다.
우선, 메모리 셀이 정상적인 상태인 경우(①)를 살펴보기로 한다.
읽기/쓰기 동작시 워드 라인(WL)이 활성화되면 시간 코드 값(CNT_K)이 카운팅 된다. 이때, 기준 값(KK)은 '5' 로 설정되어 있기 때문에, 시간 코드 값(CNT_K)이 '5' 까지 카운팅 되면 검출 신호(DET)가 논리'로우'에서 논리'하이'로 천이한다. 도 1 의 어드레스 래칭부(140)는 이 검출 신호(DET)에 응답하여 현재 활성화되어 있는 워드 라인(WL)에 대응하는 특정 어드레스 정보를 래칭한다. 이후, 리프레쉬 동작시 어드레스 출력부(150)는 어드레스 래칭부(140)에 래칭된 특정 어드레스 정보인 인접한 어드레스 정보에 대응하는 특정 어드레스 신호(T_ADD)를 워드 라인 구동부(110)에 제공한다. 결국, 읽기/쓰기 동작시 활성화 시간이 '5' 이상인 워드 라인이 존재하는 있는 경우, 리프레쉬 동작시 이 워드 라인에 인접한 워드 라인은 활성화되어 리프레쉬 동작을 수행하는 것이 가능하다.
다음으로, 메모리 셀이 열화된 상태인 경우(②)를 살펴보기로 한다.
위와 마찬가지로, 읽기/쓰기 동작시 워드 라인(WL)이 활성화되면 시간 코드 값(CNT_K)이 카운팅 된다. 이때, 기준 값(KK)은 '3' 으로 설정되어 있기 때문에, 시간 코드 값(CNT_K)이 '3' 까지 카운팅 되면 검출 신호(DET)가 논리'하이'로 천이한다. 이후, 동작은 ① 의 경우와 동일하다.
도면에서 볼 수 있듯이, ① 의 경우에는 워드 라인(WL)이 '5' 이상 활성화되는 시점에 검출 신호(DET)가 논리'하이'로 천이하였고, ② 의 경우에는 워드 라인(WL)이 '3' 이상 활성화되는 시점에 검출 신호(DET)가 천이하였다. 특히, ① 의 경우에서는 시간 코드 값(CNT_K)이 '3' 인 시점에서 검출 신호(DET)가 천이하지 않았다. 이는 ① 의 경우 리프레쉬 동작 특성이 ② 의 경우보다 좋기 때문에, 워드 라인이 '3' 까지 활성화되더라도 인접한 워드 라인에 대한 리프레쉬 동작을 궂이 필요치 않음을 의미한다. 즉, ① 의 경우에서 워드 라인이 '3' 까지만 활성화된다면 검출 신호(DET)는 논리'로우'를 유지하고, 어드레스 래칭부(140)는 특정 어드레스 정보를 래칭하지 않는다. 따라서, ① 의 경우에는 '3' 만큼 활성화된 워드 라인에 인접한 워드 라인에 대한 리프레쉬 동작은 수행되지 않는다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀의 동작 상태에 따라 기준 값(KK)을 조절하는 것이 가능하며, 이에 따라 리프레쉬 동작의 수행 여부를 결정하는 것이 가능하다.
한편, 도 2 의 활성화 시간 검출부(130)는 카운팅되는 코드 값을 이용하기 위한 구성으로 설계하였지만, 활성화되는 워드 라인에 인가되는 실질적인 신호의 펄스 폭을 직접적으로 비교하는 구성도 가능할 것이다. 이때의 기준 값(KK)은 예정된 펄스 폭을 가지는 신호가 될 수 있는데, 본 발명의 실시예에 따른 반도체 메모리 장치는 이 펄스 폭 역시 메모리 셀의 동작 상태에 따라 그 폭스 폭을 조절하는 것이 가능할 것이다.
다른 한편, 위에서 살펴본 바와 같이 본 발명의 실시예에 따른 반도체 메모리 장치는 워드 라인이 예정된 시간 이상으로 오래 활성화되는 경우를 검출하고, 이를 이용하여 리프레쉬 동작을 수행한다. 기본적으로 워드 라인의 활성화 동작은 액티브 동작과 밀접하게 관련되는데, 이는 액티브 신호가 입력되면 그때 입력되는 어드레스 신호에 대응하는 워드 라인이 활성화되기 때문이다. 위의 실시예에서는 워드 라인이 계속적으로 활성화되어 있다는 것을 가정하여 워드 라인의 활성화 시간을 계산하였다. 즉, 한 번의 액티브 신호에 응답하여 활성화된 워드 라인의 활성화 시간을 계산하였다. 하지만, 동일한 워드 라인에 대한 연속적인 액티브 신호에 응답하여 활성화되는 워드 라인의 경우에도 인접한 워드 라인의 커플링 현상에 대한 문제점을 고스란히 내재하고 있다. 도 4 를 이러한 문제점을 예방할 수 있는 실시예이다.
도 4 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4 를 참조하면, 반도체 메모리 장치는 워드 라인 구동부(410)와, 메모리 셀 어레이(420)와, 활성화 시간 검출부(430)와, 검출 횟수 검출부(440)와, 어드레스 래칭부(450), 및 어드레스 출력부(460)를 구비한다. 검출 횟수 검출부(440)를 제외한 나머지 구성 각각은 도 1 의 실시예에 따른 구성 각각에 대응하기 때문에 자세한 설명은 생략하기로 하며, 이하 검출 횟수 검출부(440)에 대해서 살펴보기로 한다. 참고로, 도 1 의 활성화 시간 검출부(130)의 출력 신호인 검출 신호(DET)는 설명의 편의를 위하여 '제1 검출 신호'라 칭하고 'DET1' 이라는 도면 부호를 부여하기로 한다.
검출 횟수 검출부(440)는 제1 검출 신호(DET1)의 활성화 횟수를 검출하여 제2 검출 신호(DET2)를 생성하고, 이렇게 생성된 제2 검출 신호(DET2)는 어드레스 래칭부(450)에 제공된다. 이에 대한 자세한 구성은 및 동작은 도 5 및 도 6 을 통해 알아보기로 한다.
도 5 는 도 4 의 검출 횟수 검출부(440)를 설명하기 위한 블록도이다.
도 5 를 참조하면, 검출 횟수 검출부(440)는 횟수 카운팅부(510)와, 기준 값 생성부(520), 및 비교부(530)를 구비한다.
횟수 카운팅부(510)는 제1 검출 신호(DET1)의 활성화 횟수를 카운팅한다. 횟수 카운팅부(510)는 제1 검출 신호(DET1)가 활성화되는 경우 이를 카운팅하여 횟수 코드 값(CNT_Q)를 생성한다.
기준 값 생성부(520)는 활성화 시간 검출부(430, 도 4 참조)에 설정되는 기준 값(INF_R)에 응답하여 기준 횟수 값(QQ)을 생성한다. 여기서, 활성화 시간 검출부(430, 도 4 참조)에 설정된 기준 값(INF_R)은 도 2 의 기준 값(KK)을 의미한다. 위에서 설명하였지만, 도 2 의 기준 값(KK)은 메모리 셀의 동작 상태에 대응하여 설정할 수 있다. 따라서, 기준 횟수 값(QQ) 역시 메모리 셀의 동작 상태에 대응하여 설정하는 것이 가능하다. 기준 횟수 값(QQ)에 대한 자세한 설명은 도 6 에서 다시 하기로 한다.
마지막으로, 비교부(530)는 횟수 코드 값(CNT_Q)과 기준 횟수 값(QQ)을 비교하여 제2 검출 신호(DET2)를 생성한다. 여기서, 제2 검출 신호(DET2)는 횟수 코드 값(CNT_Q)과 기준 횟수 값(QQ)에 따라 활성화 여부가 결정된다.
도 6 은 도 3 및 도 4 의 실시예에 따른 반도체 메모리 장치의 일부 동작을 설명하기 위한 도면이다. 설명의 편의를 위하여 워드 라인이 '4' 이상 활성화되는 경우 인접한 워드 라인에 리프레쉬 동작이 필요하다고 가정하기로 한다. 여기서, ① 은 도 1 및 도 2 의 실시예에 따른 반도체 메모리 장치의 동작이고, ② 는 도 4 및 5 의 실시예에 따른 반도체 메모리 장치의 동작이다.
우선, 1 및 도 2 의 실시예에 따른 반도체 메모리 장치의 동작인 ① 의 경우를 살펴보기로 한다.
도 6 을 참조하면, 위에서 말하였듯이, 워드 라인이 '4' 이상 활성화되는 경우 리프레쉬 동작이 필요하다고 가정하였기 때문에 기준 값(KK)은 '4' 로 설정된다. 한편, 첫 번째 액티브 신호(ACT1)가 입력되어 해당 워드 라인(WL)이 활성화되면, 도 1 의 활성화 시간 검출부(130)의 시간 코드 값(CNT_K)이 카운팅된다. 여기서는 시간 코드 값(CNT_K)이 '2' 까지 카운팅 되었다. 따라서, 제1 검출 신호(DET1)는 논리'로우'를 유지한다.
이어서 만약, 첫 번째 액티브 신호(ACT1) 이후 연속적으로 두 번째 액티브 신호(ACT2)가 입력되어 첫 번째 액티브 신호(ACT1)시 활성화되는 워드 라인(WL)과 동일한 워드 라인(WL)이 활성화되는 경우를 살펴보기로 한다.
두 번째 액티브 신호(ACT2)가 입력되어 해당 워드 라인(WL)이 활성화되면, 마찬가지로 시간 코드 값(CNT_K)이 카운팅된다. 여기서는 시간 코드 값(CNT_K)이 '3'까지 카운팅 되었다. 따라서, 제1 검출 신호(DET1)는 마찬가지로 논리'로우'를 계속 유지한다.
① 의 경우에서는 첫 번째 액티브 신호(ACT1)와 두 번째 액티브 신호(ACT2)에 대응하는 시간 코드 값(CNT_K)이 모두 '4' 이하이기 때문에 제1 검출 신호(DET1)가 천이하지 않았다. 하지만, 워드 라인(WL) 입장에서는 첫 번째 액티브 신호(ACT1)과 두 번째 액티브 신호(ACT2)에 의하여 '5' 의 시간 동안 거의 연속으로 활성화되어 있는 상태가 된다. 따라서, 해당 워드 라인(WL)에 인접한 워드 라인에 저장된 데이터는 유실될 여지가 있다.
다음으로, 도 4 및 5 의 실시예에 따른 반도체 메모리 장치의 동작인 ② 의 경우를 살펴보기로 한다.
도 6 을 참조하면, 기준 값(KK)은 '2' 로 설정되고, 기준 횟수 값(QQ)은 '2' 로 설정된다. 한편, 첫 번째 액티브 신호(ACT1)가 입력되면 해당 워드 라인(WL)이 활성화되고 시간 코드 값(CNT_K)이 '2' 까지 카운팅된다. 따라서, 제1 검출 신호(DET1)는 논리'하이'로 천이한다. 이때, 도 5 의 횟수 카운팅부(510)는 제1 검출 신호(DET1)를 카운팅하고 횟수 코드 값(CNT_Q)을 '1' 로 출력한다.
이어서, ① 경우와 마찬가지로 첫 번째 액티브 신호(ACT1)가 입력되어 활성화되는 워드 라인과 두 번째 액티브 신호(ACT2)가 입력되어 활성화되는 워드 라인이 서로 동일한 경우를 가정하기로 한다.
두 번째 액티브 신호(ACT2)가 입력되면 해당 워드 라인(WL)이 활성화되고 시간 코드 값(CNT_K)이 '3' 까지 카운팅된다. 따라서, 제1 검출 신호(DET1)는 논리'하이'로 천이하고 횟수 코드 값(CNT_Q)은 '2' 가 된다. 이때, 도 5 의 기준 값 생성부(520)의 횟수 기준 값(QQ)이 '2' 로 설정되어 있기 때문에 제2 검출 신호(DET2)는 논리'로우'에서 논리'하이'로 천이한다. 이렇게 생성된 제2 검출 신호(DET2)는 어드레스 래칭부(450, 도 4 참조)에 제공되며, 이를 통해 어드레스 래칭부(450)는 특정 어드레스 정보를 래칭하는 것이 가능하다. 결국, 활성화 시간이 '4' 이상되는 워드 라인(WL)에 인접한 워드 라인은 리프레쉬 동작시 활성화되어 리프레쉬 동작을 수행하는 것이 가능하다.
본 발명의 실시예에 따른 반도체 메모리 장치는 ② 의 경우와 같이 동일한 워드 라인에 대하여 액티브 동작으로 인하여 해당 워드 라인이 예정된 시간 이상으로 오래 활성화되어 있는 경우를 검출하고, 해당 워드 라인에 인접한 워드 라인에 대한 리프에쉬 동작을 수행하는 것이 가능하다.
도 7 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 7 의 구성의 경우 도 1 의 구성과 비교하였을 때, 리셋 제어부(710)가 추가되었고, 활성화 시간 검출부(720)가 변경되었다. 이하, 설명의 편의를 위하여 리셋 제어부(710)와 활성화 시간 검출부(720) 이외의 구성에 대한 설명은 생략하기로 한다.
도 7 을 참조하면, 리셋 제어부(710)는 액티브 신호(ACT)와 어드레스 신호(ADD)에 응답하여 활성화 시간 검출부(720)의 카운팅 동작을 초기화하기 위한 리셋 신호(RST)를 생성한다. 이에 대한 보다 자세한 설명은 도 8 에서 다시 하기로 한다.
활성화 시간 검출부(720)는 카운팅 동작을 통해 활성화되는 워드 라인의 활성화 시간을 검출하기 위한 것으로, 액티브 신호(ACT)에 응답하여 카운팅 동작을 수행하고, 리셋 신호(RST)에 응답하여 초기화 동작을 수행한다. 이에 대한 보다 자세한 설명은 도 9 에서 다시 하기로 한다.
도 8 은 도 7 의 리셋 제어부(710)를 설명하기 위한 블록도이다.
도 8 을 참조하면, 리셋 제어부(710)는 어드레스 비교부(810)와, 활성화 제어부(820)를 구비한다.
어드레스 비교부(810)는 연속적으로 인가되는 어드레스 신호(ADD)를 비교하기 위한 것으로, 어드레스 신호(ADD)가 이전과 동일하게 연속적으로 인가되는 것을 비교하여 활성화 제어 신호(CTR_EN)를 생성한다.
활성화 제어부(820)는 액티브 신호(ACT)에 응답하여 리셋 신호(RST)를 생성한다. 이때, 리셋 신호(RST)는 활성화 제어 신호(CTR_EN)에 따라 활성화 여부가 결정된다.
이하, 리셋 제어부(710)에 대한 간단한 동작을 살펴보기로 한다.
우선, 어드레스 신호(ADD)는 액티브 신호(ACT)에 따라 입력되고, 리셋 신호(RST)는 액티브 신호(ACT)에 응답하여 활성화되는 신호이다. 한편, 어드레스 비교부(810)는 어드레스 신호(ADD)를 비교하여 연속적으로 동일한 어드레스 신호(ADD)가 인가되는 경우 활성화 제어 신호(CTR_EN)를 활성화시킨다. 이어서, 활성화 제어부(820)는 이 활성화 제어 신호(CTR_EN)에 응답하여 리셋 신호(RST)를 비활성화시킨다. 다시 말하면, 리셋 신호(RST)는 액티브 신호(ACT)에 응답하여 활성화되며, 만약 동일한 어드레스 신호(ADD)가 연속적으로 입력되는 경우 활성화 제어 신호(CTR_EN)에 의하여 비활성화된다.
도 9 는 도 7 의 활성화 시간 검출부(720)를 설명하기 위한 블록도이다.
도 9 를 참조하면, 활성화 시간 검출부(720)는 지연부(910)와, 활성화 시간 계산부(920)와, 기준 값 생성부(930), 및 비교부(940)를 구비한다.
지연부(910)는 액티브 신호(ACT)를 예정된 시간만큼 지연시키기 위한 것으로, 이 지연부(910)는 이후 설명될 활성화 시간 계산부(920)의 안정적인 카운팅 동작을 위한 것이다.
활성화 시간 계산부(920)는 지연부(910)의 출력 신호와 리셋 신호(RST)에 응답하여 카운팅 동작을 수행하고 이러한 카운팅 동작을 통해 시간 코드 값(CNT_K)을 생성한다. 여기서, 시간 코드 값(CNT_K)은 리셋 신호(RST)에 응답하여 초기화되고, 지연부(910)의 출력 신호에 응답하여 카운팅된다.
기준 값 생성부(930)는 활성화 시간 계산부(920)에서 카운팅되는 시간 코드 값(CNT_K)의 비교 대상이 되는 기준 값(KK)을 생성한다. 여기서, 기준 값(KK)은 도 2 의 구성과 마찬가지로 메모리 셀의 동작 상태에 따라 원하는 값으로 설정하는 것이 가능하다.
마지막으로, 비교부(940)는 시간 코드 값(CNT_K)과 기준 값(KK)을 비교하여 검출 신호(DET)를 생성한다. 여기서, 검출 신호(DET)는 시간 코드 값(CNT_K)이 기준 값(KK)보다 큰 경우 활성화 된다.
이하, 도 7 내지 도 9 를 참조하여, 간단한 회로 동작을 살펴보기로 한다.
우선, 액티브 신호(ACT)가 입력되면, 액티브 신호(ACT)에 대응하는 어드레스 신호(ADD) 역시 입력된다. 도 8 의 활성화 제어부(820)는 액티브 신호(ACT)에 따라 리셋 신호(RST)를 활성화시키고, 도 9 의 활성화 시간 계산부(920)는 이 리셋 신호(RST)에 응답하여 시간 코드 값(CNT_K)을 초기화시킨다. 한편, 지연부(910)는 액티브 신호(ACT)를 예정된 시간만큼 지연시킨 이후 활성화 시간 계산부(920)에 제공한다. 따라서, 활성화 시간 계산부(920)는 리셋 신호(RST)에 의한 초기화 동작 이후 액티브 신호(ACT)에 의한 카운팅 동작을 수행한다.
이후, 본 발명의 실시예에 따른 반도체 메모리 장치는 세 가지 경우에 따라 나뉘어 동작을 수행한다.
우선, 첫 번째 경우는 시간 코드 값(CNT_K)이 기준 값(KK) 이상 카운팅되는 경우이다. 이 경우는 해당 워드 라인이 예정된 시간 이상으로 활성화됨을 의미한다. 따라서, 도 9 의 검출 신호(DET)가 활성화되고, 이에 따라 도 7 의 어드레스 래칭부에 특정 어드레스 정보가 래칭된다. 결국, 리프레쉬 동작시 특정 어드레스 정보에 대응하는 워드 라인을 활성화시키는 것이 가능하다.
다음, 두 번째 경우는 시간 코드 값(CNT_K)이 기준 값(KK) 까지 카운팅 되지 않은 상태에서 다른 어드레스 신호(ADD)에 대한 액티브 신호(ACT)가 입력되는 경우이다. 이 경우는 다른 어드레스 신호(ADD)에 대한 액티브 신호(ACT)에 의하여 리셋 신호(RST)가 활성화된다. 리셋 신호(RST)가 활성화되었다는 것은 시간 코드 값(CNT_K)이 초기화되었다는 것을 의미한다. 두 번째 경우와 같이 시간 코드 값(CNT_K)이 기준 값(KK) 까지 카운팅 되지 않은 상태는 활성화된 워드 라인이 인접한 워드 라인에 커플링 현상을 발생하지 않을 정도의 시간만큼 활성화되었다는 것이다. 따라서, 이때 검출 신호(DET)는 활성화되지 않는다.
다음으로, 세 번째 경우는 시간 코드 값(CNT_K)이 기준 값(KK) 까지 카운팅 되지 않은 상태에서 동일한 어드레스 신호(ADD)에 대한 액티브 신호(ACT)가 입력되는 경우이다. 이 경우 도 8 의 어드레스 비교부(810)는 동일한 어드레스 신호(ADD)가 입력되는 것을 검출하여 활성화 제어 신호(CTR_EN)를 활성화시킨다. 따라서, 다음 액티브 신호(ACT)가 입력되더라도 리셋 신호(RST)는 활성화되지 않는다. 즉, 비활성화된다. 리셋 신호(RST)가 비활성화되었다는 것은 시간 코드 값(CNT_K)이 계속 카운팅되다는 것을 의미한다. 이렇게, 동일한 어드레스 신호(ADD)가 입력되는 경우 시간 코드 값(CNT_K)은 초기화되지 않고 계속 카운팅되는데, 이는 도 6 의 ② 의 경우와 마찬가지로, 연속적으로 활성화되는 워드 라인에 대하여 안정적인 리프레쉬 동작이 가능하다는 것을 의미한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 액티브 신호(ADD)와 어드레스 신호(ADD)에 응답하여 활성화되는 워드 라인의 활성화 시간을 검출하는 것이 가능하고, 이를 통해 해당 워드 라인의 인접한 워드 라인에 대한 안정적인 리프레쉬 동작을 수행하는 것이 가능하다.
한편, 지금까지 워드 라인이 예정된 시간 이상으로 활성화되는 경우 해당 워드 라인에 인접한 워드 라인에 대하여 리프레쉬 동작을 수행하는 구성을 살펴보았다. 그리고, 동일한 워드 라인이 연속적으로 활성화되어 예정된 시간 이상으로 활성화되는 경우 해당 워드 라인에 인접한 워드 라인에 대하여 리프레쉬 동작을 수행하는 구성을 살펴보았다. 이하에서는 워드 라인의 활성화 시간뿐 아니라 활성화 횟수를 검출하여 리프레쉬 동작을 수행하는 것이 가능한 실시예에 대하여 살펴보기로 한다.
도 10 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 10 을 참조하면, 반도체 메모리 장치는 워드 라인 구동부(1010)와, 메모리 셀 어레이(1020)와, 활성화 시간 검출부(1030)와, 제1 어드레스 래칭부(1040)와, 활성화 횟수 검출부(1050)와, 제2 어드레스 래칭부(1060), 및 어드레스 선택 출력부(1070)를 구비한다.
워드 라인 구동부(1010)는 읽기/쓰기 동작시 외부에서 입력되는 어드레스 신호(ADD)를 입력받아 다수의 워드 라인(WL) 중 어드레스 신호(ADD)에 대응하는 워드 라인을 활성화시켜 준다. 그리고, 메모리 셀 어레이(1020)는 데이터를 저장하기 위한 것으로 다수의 워드 라인(WL)을 포함한다.
활성화 시간 검출부(1030)는 다수의 워드 라인(WL) 중 활성화되는 워드 라인의 활성화 시간을 검출하기 위한 것으로, 활성화되는 워드 라인이 예정된 시간 이상으로 활성화되어 있는 경우 제1 검출 신호(DET1)를 활성화시킨다. 여기서, 활성화 시간 검출부(1030)는 도 1 내지 도 9 에서 살펴본 바와 같이 여러 가지 다양한 구성으로 설계가 가능하다.
제1 어드레스 래칭부(1040)는 활성화 시간 검출부(1030)에서 생성되는 제1 검출 신호(DET1)에 응답하여 읽기/쓰기 동작시 입력되는 어드레스 신호(ADD)를 래칭한다. 위에서 설명하였듯이, 제1 검출 신호(DET1)는 활성화되는 워드 라인이 예정된 시간 이상으로 활성화됨을 검출한 신호이고, 제1 어드레스 래칭부(1040)는 제1 검출 신호(DET1)에 응답하여 특정 어드레스 정보를 래칭한다. 여기서, 특정 어드레스 정보는 예정된 시간 이상으로 활성화된 워드 라인의 인접한 워드 라인에 대응하는 어드레스 신호를 포함한다.
활성화 횟수 검출부(1050)는 다수의 워드 라인(WL) 중 활성화되는 워드 라인의 활성화 횟수를 검출하기 위한 것으로, 활성화되는 워드 라인이 예정된 횟수 이상으로 활성화되는 경우 제2 검출 신호(DET2)를 활성화시킨다. 여기서, 활성화 횟수 검출부(1050)는 도 4 및 도 5 의 검출 횟수 검출부(440)로 구성할 수 있으며, 이 경우 도 5 의 횟수 카운팅부(510)는 해당 워드 라인의 활성화 횟수를 카운팅하면 된다.
제2 어드레스 래칭부(1060)는 활성화 횟수 검출부(1050)에서 생성되는 제2 검출 신호(DET2)에 응답하여 읽기/쓰기 동작시 입력되는 어드레스 신호(ADD)를 래칭한다. 제1 어드레스 래칭부(1040)와 마찬가지로 제2 어드레스 래칭부(1060)는 제2 검출 신호(DET2)에 응답하여 특정 어드레스 정보를 래칭한다. 여기서, 특정 어드레스 정보는 예정된 횟수 이상으로 활성화된 워드 라인의 인접한 워드 라인에 대응하는 어드레스 신호를 포함한다.
어드레스 선택 출력부(1070)는 리프레쉬 동작시 제1 및 제2 어드레스 래칭부(1040, 1060)에서 제공되는 특정 어드레스 정보를 출력 순서 정보(INF_123)에 따라 우선순위를 결정하여 출력한다. 즉, 어드레스 선택 출력부(1070)는 출력 순서 정보(INF_123)에 응답하여 제1 어드레스 래칭부(1040)의 출력 신호를 특정 어드레스 신호(T_ADD)로 출력하거나 제2 어드레스 래칭부(1060)의 출력 신호를 특정 어드레스 신호(T_ADD)로 출력한다. 여기서, 출력 순서 정보(INF_123)는 여러 가지 동작 상태에 따라 설정될 수 있으며, 예컨대, 제1 및 제2 어드레스 래칭부(1040, 1050) 중 먼저 래칭되는 순서에 따라 설정되는 것도 가능하다.
한편, 워드 라인 구동부(1010)는 리프레쉬 동작시 특정 어드레스 신호(T_ADD)에 응답하여 해당하는 워드 라인을 활성화시킨다. 다시 말하면, 리프레쉬 동작시 인접한 워드 라인이 활성화되고, 이 인접한 워드 라인에 대한 리프레쉬 동작을 수행하는 것이 가능하다.
본 발명의 실시예에 따른 반도체 메모리 장치는 활성화되는 워드 라인의 활성화 시간뿐 아니라 활성화 횟수도 고려하여 리프레쉬 동작을 수행하는 것이 가능하다. 또한, 활성화 시간으로 검출된 어드레스와 활성화 횟수로 검출된 어드레스의 출력 순서를 제어해 줌으로써, 리프레쉬 동작을 보다 유연하게 제어하는 것이 가능하다.
도 11 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 설명하기 위한 블록도이다.
도 11 을 참조하면, 반도체 메모리 시스템은 컨트롤러(1110)와, 반도체 메모리 장치(1120)를 구비한다.
컨트롤러(1110)는 반도체 메모리 장치(1120)의 읽기/쓰기 동작 등을 제어하기 위한 것으로, 반도체 메모리 장치(1120)는 쓰기 동작시 어드레스 신호(ADD)에 대응하는 메모리 셀에 데이터 신호(DAT)를 저장하고, 읽기 동작시 어드레스 신호(ADD)에 대응하는 메모리 셀에 저장된 데이터를 출력한다.
한편, 컨트롤러(1110)는 다수의 워드 라인의 활성화 동작을 위한 액티브 신호(ACT)와 어드레스 신호(ADD)에 따라 리프레쉬 타입 정보(REF_TY)를 생성한다. 여기서, 리프레쉬 타입 정보(REF_TY)는 예컨대, 액티브 신호(ACT)의 활성화 빈도 및 활성화되는 어드레스 신호의 분포에 따라 설정된다. 즉, 액티브 신호(ACT)가 얼마나 자주 활성화되는가 그리고 동일한 어드레스 신호가 얼마나 많이 생성되는가 등에 따라 설정될 수 있다.
이어서, 반도체 메모리 장치(1120)는 이 리프레쉬 타입 정보(REF_TY)에 응답하여 리프레쉬 검출 대상 조건을 설정하고, 이렇게 설정된 리프레쉬 검출 대상 조건을 반영하여 리프레쉬 동작을 수행한다. 예컨대, 반도체 메모리 장치(1120)를 도 10 의 실시예로 구성하는 경우, 즉 반도체 메모리 장치(1120)가 활성화 시간 검출부(1030)와 활성화 횟수 검출부(1050)를 구비하는 경우, 반도체 메모리 장치(1120)는 활성화되는 워드 라인의 활성화 시간 또는 활성화 횟수에 따라 리프레쉬 동작을 수행하는 워드 라인을 검출하는 것이 가능하다. 여기서, 활성화 시간 또는 활성화 횟수가 바로 '리프레쉬 검출 대상 조건'이 된다. 결국, 반도체 메모리 장치(1120)는 컨트롤러(1110)에서 설정해주는 리프레쉬 검출 대상 조건에 따라 해당 워드 라인을 검출하고, 해당 워드 라인에 대응하는 특정 워드 라인에 대한 리프레쉬 동작이 가능하다.
한편, 반도체 메모리 장치(1120)에 구비되는 활성화 시간 검출부(1030)와 활성화 횟수 검출부(1050)는 리프레쉬 타입 정보(REF_TY)에 따라 활성화 여부가 결정될 수 있다. 즉, 반도체 메모리 장치(1120)는 상황에 따라 활성화 시간 검출부(1030) 또는/및 활성화 횟수 검출부(1050)를 사용하는 것이 가능하며, 이를 통해 리프레쉬 동작시 소모되는 전력을 최소화하는 것이 가능하다.
본 발명의 실시예에 따른 반도체 메모리 시스템은 반도체 메모리 장치의 리프레쉬 검출 대상 조건을 설정함으로써, 보다 폭넓은 리프레쉬 동작을 확보하는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 워드 라인이 활성화 상태를 검출하여 이를 리프레쉬 동작에 반영함으로써, 커플링 현상에 의한 데이터 유실을 막아주는 것이 가능하다. 그리고, 이러한 리프레쉬 동작은 결국 반도체 메모리 장치에 저장되어 있는 데이터의 신뢰성을 높여줄 수 있는 기반이 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110 : 워드 라인 구동부
120 : 메모리 셀 어레이
130 : 활성화 시간 검출부
140 : 어드레스 래칭부
150 : 어드레스 출력부

Claims (20)

  1. 다수의 워드 라인을 포함하는 메모리 셀 어레이;
    읽기/쓰기 동작시 입력되는 어드레스 신호에 대응하는 워드 라인을 활성화시키기 위한 워드 라인 구동부;
    상기 다수의 워드 라인 중 활성화되는 워드 라인의 활성화 시간을 검출하기 위한 활성화 시간 검출부;
    상기 활성화 시간 검출부의 출력 신호에 응답하여 상기 활성화되는 워드 라인에 대응하는 어드레스 정보를 래칭하기 위한 어드레스 래칭부; 및
    리프레쉬 동작시 상기 어드레스 래칭부에 래칭된 어드레스 정보를 상기 워드 라인 구동부에 제공하기 위한 어드레스 출력부
    를 구비하고,
    상기 활성화 시간 검출부는,
    상기 활성화되는 워드 라인의 활성화 시간을 계산하여 시간 코드 값을 출력하기 위한 활성화 시간 계산부;
    기준 값을 생성하기 위한 기준 값 생성부; 및
    상기 시간 코드 값과 상기 기준 값을 비교하기 위한 비교부
    를 포함하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 어드레스 정보는 상기 읽기/쓰기 동작시 활성화되는 워드 라인의 인접한 워드 라인에 대응하는 어드레스 신호인 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 기준 값은 상기 메모리 셀 어레이의 동작 상태에 따라 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 활성화 시간 검출부의 출력 신호의 활성화 횟수를 검출하여 상기 어드레스 래칭부에 제공하기 위한 검출 횟수 검출부를 더 구비하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 검출 횟수 검출부는,
    상기 활성화 시간 검출부의 출력 신호의 활성화 횟수를 카운팅하기 위한 횟수 카운팅부;
    상기 활성화 시간 검출부에 설정되는 기준 값에 응답하여 기준 횟수 값을 생성하는 횟수 값 생성부; 및
    상기 카운팅부의 출력 신호와 상기 기준 횟수 값을 비교하기 위한 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 다수의 워드 라인을 포함하는 메모리 셀 어레이;
    읽기/쓰기 동작시 입력되는 어드레스 신호에 대응하는 워드 라인을 활성화시키기 위한 워드 라인 구동부;
    상기 다수의 워드 라인 중 활성화되는 워드 라인의 활성화 시간을 검출하기 위한 활성화 시간 검출부;
    상기 활성화 시간 검출부의 출력 신호에 응답하여 상기 활성화되는 워드 라인에 대응하는 어드레스 정보를 래칭하기 위한 어드레스 래칭부; 및
    리프레쉬 동작시 상기 어드레스 래칭부에 래칭된 어드레스 정보를 상기 워드 라인 구동부에 제공하기 위한 어드레스 출력부
    를 구비하고,
    상기 활성화 시간 검출부는,
    리셋 신호에 응답하여 초기화되고, 액티브 신호에 응답하여 카운팅 동작을 수행하고, 상기 카운팅 동작을 통해 시간 코드 값을 생성하기 위한 활성화 시간 계산부;
    기준 값을 생성하기 위한 기준 값 생성부; 및
    상기 시간 코드 값과 상기 기준 값을 비교하기 위한 비교부를 구비하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 액티브 신호와 어드레스 신호 신호에 응답하여 상기 활성화 시간 검출부의 카운팅 동작을 제어하기 위한 상기 리셋 신호를 생성하기 위한 리셋 제어부를 더 구비하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 리셋 신호는 상기 액티브 신호에 따라 입력되는 상기 어드레스 신호 신호가 이전과 동일하게 연속적으로 입력되는 경우 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 다수의 워드 라인을 포함하는 메모리 셀 어레이;
    읽기/쓰기 동작시 입력되는 어드레스 신호에 대응하는 워드 라인을 활성화시키기 위한 워드 라인 구동부;
    상기 다수의 워드 라인 중 활성화되는 워드 라인의 활성화 시간을 검출하기 위한 활성화 시간 검출부;
    상기 다수의 워드 라인 중 활성화되는 워드 라인의 활성화 횟수를 검출하기 위한 활성화 횟수 검출부;
    상기 활성화 시간 검출부의 출력 신호에 응답하여 상기 활성화되는 워드 라인에 대응하는 어드레스 정보를 래칭하기 위한 제1 어드레스 래칭부;
    상기 활성화 횟수 검출부의 출력 신호에 응답하여 상기 어드레스 정보를 래칭하기 위한 제2 어드레스 래칭부; 및
    리프레쉬 동작시 상기 제1 및 제2 어드레스 래칭부에 래칭된 어드레스 정보를 상기 워드 라인 구동부에 제공하기 위한 어드레스 선택 출력부
    를 구비하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 어드레스 정보는 상기 읽기/쓰기 동작시 활성화되는 워드 라인의 인접한 워드 라인에 대응하는 어드레스 신호인 것을 특징으로 하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 어드레스 선택 출력부는 제1 및 제2 어드레스 래칭부 각각의 출력 신호에 우선순위를 결정하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 우선 순위는 상기 제1 및 제2 어드레스 래칭부에 래칭되는 순서에 따라 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 활성화 시간 검출부는 상기 워드 라인의 활성화 시간과 제1 기준 값을 비교하고,
    상기 활성화 횟수 검출부는 상기 워드 라인의 활성화 횟수와 제2 기준 값을 비교하는 것을 특징으로 하는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 및 제2 기준 값은 상기 메모리 셀 어레이의 동작 상태에 따라 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 액티브 신호와 어드레스 신호에 따라 리프레쉬 타입 정보를 생성하기 위한 컨트롤러; 및
    상기 리프레쉬 타입 정보에 따라 리프레쉬 검출 대상 조건을 설정하고, 다수의 워드 라인 중 상기 리프레쉬 검출 대상 조건에 의하여 검출된 워드 라인에 대한 리프레쉬 동작을 수행하는 반도체 메모리 장치
    를 구비하고, 상기 리프레쉬 검출 대상 조건은 상기 다수의 워드 라인 중 활성화되는 워드 라인의 활성화 시간을 포함하고,
    상기 반도체 메모리 장치는, 상기 활성화되는 워드 라인의 활성화 시간을 검출하기 위한 활성화 시간 검출부를 포함하고, 상기 활성화 시간 검출부는, 상기 활성화되는 워드 라인의 활성화 시간을 계산하여 시간 코드 값을 출력하기 위한 활성화 시간 계산부; 기준 값을 생성하기 위한 기준 값 생성부; 및 상기 시간 코드 값과 상기 기준 값을 비교하기 위한 비교부를 포함하는 반도체 메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 리프레쉬 검출 대상 조건은 상기 다수의 워드 라인 중 활성화되는 워드 라인의 활성화 횟수를 더 포함하는 반도체 메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 반도체 메모리 장치는,
    상기 다수의 워드 라인의 활성화 횟수를 검출하기 위한 활성화 횟수 검출부를 더 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 활성화 시간 검출부와 상기 활성화 횟수 검출부는 상기 리프레쉬 검출 대상 조건에 따라 활성화 여부가 결정되는 것을 특징으로 하는 반도체 메모리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 리프레쉬 타입 정보는 상기 액티브 신호의 활성화 빈도 및 상기 어드레스 신호가 활성화되는 분포에 따라 설정되는 것을 특징으로 하는 반도체 메모리 시스템.
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