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KR100929155B1 - 반도체 메모리 장치 및 그것의 메모리 셀 억세스 방법 - Google Patents

반도체 메모리 장치 및 그것의 메모리 셀 억세스 방법 Download PDF

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KR100929155B1
KR100929155B1 KR1020070008029A KR20070008029A KR100929155B1 KR 100929155 B1 KR100929155 B1 KR 100929155B1 KR 1020070008029 A KR1020070008029 A KR 1020070008029A KR 20070008029 A KR20070008029 A KR 20070008029A KR 100929155 B1 KR100929155 B1 KR 100929155B1
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한용주
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Abstract

본 발명에 따른 반도체 메모리 장치의 메모리 셀 억세스 방법은: (a) 어드레스를 입력받는 단계; (b) 상기 어드레스가 소정 횟수 이상 입력되었는지 판단하는 단계; 및 (c) 상기 판단 결과 상기 어드레스를 소정 횟수 이상 입력받았으면, 상기 어드레스에 의해 활성화되는 메모리 셀을 변경해 주는 단계를 포함한다.
유동, 어드레스, 억세스

Description

반도체 메모리 장치 및 그것의 메모리 셀 억세스 방법{SEMICONDUCTOR MEMORY DEVICE AND MEMORY CELL ACCESSING METHOD THEREOF}
도 1은 일반적인 반도체 메모리 장치를 보여주고 있다.
도 2는 본 발명에 따른 반도체 메모리 장치를 보여주고 있다.
도 3은 도 2에 도시된 유동 어드레스 디코더에 대한 실시예를 보여주고 있다.
도 4는 도 3에 도시된 어드레스 비교기에 대한 실시예를 보여주고 있다.
도 5는 본 발명에 따른 또 다른 반도체 메모리 장치를 보여주고 있다.
도 6은 본 발명에 따른 반도체 메모리 장치의 메모리 셀 억세스 방법을 보여주고 있다.
*도면의 주요부분에 대한 부호의 설명*
100,200,300: 반도체 메모리 장치 279: 인버터
120,220,240,320: 메모리 셀 어레이 340: 리던던시 셀 어레이
122,222,242: 메모리 셀 260: 유동 어드레스 디코더
264: 어드레스 비교기 262: 레지스터
266: 카운터 268: 메모리 셀 위치 변경기
270~277: 엑스오아 278: 낸드
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 반도체 메모리 장치의 메모리 셀 억세스 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory;RAM)과 롬(Read Only Memory;ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(Nonvolatile Memory Device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등을 포함한다.
도 1은 일반적인 반도체 메모리 장치(100)를 보여주고 있다. 도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(120) 및 어드레스 디코더(140)를 포함하고 있다. 반도체 메모리 장치(100)에서, 어드레스 디코더(140)는 어드레스(ADDR)에 응답하여 메모리 셀 어레이(120)의 해당하는 메모리 셀(122)을 선택한다. 그런데 반도체 메모리 장치의 메모리 셀은 억세스에 횟수에 따라 신뢰성이 저하되는 특성이 있을 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 메모리 셀의 신뢰성을 향상할 수 있는 반도체 메모리 장치 및 그것의 메모리 셀 억세스 방법을 제공하는데 있다.
본 발명에 따른 반도체 메모리 장치의 메모리 셀 억세스 방법은: (a) 어드레스를 입력받는 단계; (b) 상기 어드레스가 소정 횟수 이상 입력되었는지 판단하는 단계; 및 (c) 상기 판단 결과 상기 어드레스를 소정 횟수 이상 입력받았으면, 상기 어드레스에 의해 활성화되는 메모리 셀을 변경해 주는 단계를 포함한다.
실시예에 있어서, 상기 (b) 단계에서, 상기 어드레스가 소정 횟수 이상 입력되었는지 판단하기 위하여 상기 어드레스를 상기 반도체 메모리 장치에 저장해 두는 단계를 더 포함한다.
실시예에 있어서, 상기 반도체 메모리 장치는 모든 어드레스를 저장해 둔다.
실시예에 있어서, 상기 (b) 단계에서, 상기 저장된 어드레스와 상기 입력된 어드레스가 동일한지 판단하는 단계를 포함한다.
실시예에 있어서, 상기 저장된 어드레스와 상기 입력된 어드레스가 동일할 경우, 카운트 업하는 단계를 더 포함하는 반도체 메모리 장치의 활성화된다.
실시예에 있어서, 상기 (c) 단계에서, 상기 카운트 업 결과 소정 횟수 이상이면, 상기 반도체 메모리 장치는 상기 어드레스가 활성화시키는 메모리 셀을 변경해 준다.
실시예에 있어서, 상기 반도체 메모리 장치는 소정 횟수 이상일 때만 상기 어드레스에 의해 활성화되는 메모리 셀들을 포함하는 메모리 셀 어레이를 더 포함한다.
실시예에 있어서, 상기 메모리 셀 어레이는 리던던시 메모리 셀 어레이이다.
본 발명에 따른 반도체 메모리 장치는: 어드레스를 입력받아 활성화되는 제 1 메모리 셀을 포함하는 제 1 메모리 셀 어레이; 및 상기 어드레스를 소정 횟수 이상 입력받았을 때, 상기 어드레스에 의해 활성화되는 제 2 메모리 셀을 포함하는 제 2 메모리 셀 어레이를 포함하되, 상기 어드레스를 소정 횟수 이상 입력받았을 때, 상기 어드레스에 의해 상기 제 1 메모리 셀은 활성화되지 않는다.
실시예에 있어서, 상기 반도체 메모리 장치는 상기 어드레스를 입력받아 소정 횟수 이상 입력받았는지 판단하고 상기 어드레스에 의해 상기 제 1 메모리 셀 혹은 상기 제 2 메모리 셀을 활성화시키는 유동 어드레스 디코더를 더 포함한다.
실시예에 있어서, 상기 유동 어드레스 디코더는 상기 어드레스를 저장하고 있으며 상기 저장된 어드레스와 상기 입력되는 어드레스를 비교하여 상기 소정 횟수 이상 입력되었는지 판단한다.
실시예에 있어서, 상기 저장된 어드레스는 모든 어드레스이다.
실시예에 있어서, 상기 유동 어드레스 디코더는, 상기 어드레스를 저장하는 레지스터; 상기 레지스터에 저장된 어드레스 및 상기 입력되는 어드레스가 동일한지 비교하는 어드레스 비교기; 및 상기 어드레스 비교기의 비교결과 동일하면 카운트 업을 실시하는 카운터를 포함하되, 상기 카운트 업 결과 상기 카운트 값이 상기 소정 횟수 이상이면 상기 어드레스는 상기 제 2 메모리 셀을 활성화시킨다.
실시예에 있어서, 상기 유동 어드레스 디코더는, 상기 카운트 업 결과에 따라 상기 어드레스가 상기 제 1 메모리 셀을 활성화시킬지 혹은 상기 제 2 메모리 셀을 활성화시킬지 결정하는 메모리 셀 위치 변경기를 더 포함한다.
실시예에 있어서, 상기 카운트 업 결과 상기 어드레스가 소정 횟수 이상 입력되었을 때, 상기 레지스터에 새로운 어드레스가 저장된다.
실시예에 있어서, 상기 제 2 메모리 셀 어레이는 리던던시 셀을 포함한다.
본 발명에 따른 또 다른 반도체 메모리 장치는: 제 1 어드레스에 의해 활성화되는 제 1 메모리 셀을 포함하는 제 1 메모리 셀 어레이; 제 2 어드레스에 의해 활성화되는 제 2 메모리 셀을 포함하는 제 2 메모리 셀 어레이; 및 상기 제 1 어드레스가 소정 횟수 이상 입력되면 상기 제 1 어드레스에 의해 상기 제 1 메모리 셀을 활성화하지 않고 상기 제 2 메모리 셀 어레이의 제 3 메모리 셀을 활성화시키고, 상기 제 2 어드레스가 소정 횟수 이상 입력되면 상기 제 2 어드레스에 의해 상기 제 2 메모리 셀을 활성화하지 않고 상기 제 1 메모리 셀 어레이의 제 4 메모리 셀을 활성화시키는 유동 어드레스 디코더를 포함한다.
본 발명의 또 다른 반도체 메모리 장치는: 제 1 어드레스에 의해 활성화되는 제 1 메모리 셀을 포함하는 제 1 메모리 셀 어레이; 제 2 어드레스에 의해 활성화되는 제 2 메모리 셀을 포함하는 제 2 메모리 셀 어레이; 및 상기 제 1 어드레스가 소정 횟수 이상 입력되면 상기 제 1 어드레스에 의해 상기 제 1 메모리 셀을 활성화하지 않고 상기 제 2 메모리 셀 어레이의 제 3 메모리 셀을 활성화시키고, 상기 제 2 어드레스가 소정 횟수 이상 입력되면 상기 제 2 어드레스에 의해 상기 제 2 메모리 셀을 활성화하지 않고 상기 제 1 메모리 셀 어레이의 제 4 메모리 셀을 활성화시키는 유동 어드레스 디코더를 포함하되, 상기 유도 어드레스 디코더는 MRS(Mode Register Set)의 정보에 의해 선택적으로 활성화된다.
실시예에 있어서, 상기 반도체 메모리 장치는 디램이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 반도체 메모리 장치(200)를 보여주고 있다. 도 2를 참조하면, 반도체 메모리 장치(200)는 제 1 메모리 셀 어레이(220) 및 제 2 메모리 셀 어레이(240) 및 유동 어드레스 디코더(260)를 포함하고 있다.
본 발명의 반도체 메모리 장치(200)는 제 1 메모리 셀 어레이(220)의 특정 메모리 셀(122)을 일정 횟수 이상 억세스하게 되면, 해당 어드레스(ADDR)에 대한 메모리 셀(122)에 대한 억세스를 제 2 메모리 셀 어레이(240)의 특정 메모리 셀(142)로 변경해 주는 유동 어드레스 디코더(260)를 포함하고 있다. 여기서 어드레스(ADDR)는 로우 어드레스 혹은 컬럼 어드레스가 될 수 있다.
메모리 셀 어레이들(120,140)은 반도체 메모리 장치(200)의 종류에 따라 다양한 메모리 셀들을 포함하게 된다. 여기서 제 1 및 제 2 메모리 셀 어레이들(220)은 일반적인 메모리 셀 어레이이다.
제 2 메모리 셀 어레이(240)는 제 1 메모리 셀 어레이(220)의 중에서 일정 횟수 이상 억세스된 메모리 셀들(예를 들어 메모리셀(222))에 대하여 어드레스(ADDR)에 따라 억세스되는 새로운 메모리 셀들(예를 들어 메모리셀(242))을 포함하고 있다.
한편, 제 1 메모리 셀 어레이(220) 역시 제 2 메모리 셀 어레이(240)에서 일정 횟수 이상 억세스된 메모리 셀에 대하여 어드레스(ADDR)에 따라 억세스되는 새로운 메모리 셀들을 포함할 수 있다. 즉, 메모리 셀 어레이들(220,240)은 모두 특정회수 이상 메모리 셀을 억세스하게 되면 다른편의 메모리 셀을 억세스하도록 어드레스(ADDR)에 따라 활성화되는 물리적인 메모리 셀이 변경된다.
본 발명의 반도체 메모리 장치(200)는 입력되는 어드레스(ADDR)를 제어하여, 메모리 셀이 일정 횟수 이상 억세스되는 것을 방지하게 된다. 따라서 메모리 셀 어레이(220)의 메모리 셀(222)은 그만큼 신뢰성을 확보하게 된다.
도 3은 본 발명의 유동 어드레스 디코더(260)에 대한 실시예를 보여주고 있다. 도 3을 참조하면, 유동 어드레스 디코더(260)는 레지스터(262), 어드레스 비교기(264), 카운터(266) 및 메모리 셀 위치 변경기(268)를 포함하고 있다. 본 발명의 유동 어드레스 디코더(260)는 전에 억섹스 되었던 어드레스(ADDRprior)와 입력되는 어드레스(ADDR)를 비교하여 어드레스(ADDR)에 대응하는 물리적인 메모리 셀을 변경할지 여부를 결정하게 된다.
도 3을 참조하면, 물리적인 메모리 셀 변경 과정은 다음과 같다. 반도체 메모리 장치(200)에 m-비트의 어드레스(ADDR)가 입력된다. 여기서, 설명의 편의를 위하여 m은 8로 한정하겠다. 어드레스(ADDR)는 어드레스 비교기(264) 및 레지스 터(262)에 입력된다.
레지스터(262)는 스토리지(263)에 어드레스(ADDRprior)를 저장하고 있다. 어드레스(ADDRprior)는 반도체 메모리 장치(200)가 동작을 개시할 때 최초로 입력되는 어드레스(ADDR) 값을 저장하게 된다. 버퍼(261)는 반도체 메모리 장치(200)에 입력되는 어드레스(ADDR)를 임시적으로 저장하고 있다. 이때 입력되는 어드레스(ADDR)가 스토리지(263)에 저장된 어드레스(ADDRprior)와 동일하다면, 버퍼(261)는 어드레스(ADDR)가 저장되지 않는다. 만약, 특정 메모리 셀(222)가 일정 횟수 이상 억세스되어 메모리 셀의 위치가 변경되면, 스토리지(263)는 메모리 셀 억세스 변경 인에이블 신호(CONVEN)의 논리 '하이'레벨에 응답하여 버퍼(261)에 저장된 어드레스(ADDR)가 저장된다.
어드레스 비교기(264)는 레지스터(262)로부터 어드레스(ADDRprior) 및 어드레스(ADDR)가 동일한지 비교한다. 만약, 새로 입력된 어드레스(ADDR)가 레지스터(262)에 저장된 어드레스(ADDRprior)과 동일하다면, 어드레스 비교기(264)는 카운트업 신호(CNTUP)를 논리 '하이' 레벨로 출력한다.
카운터(266)는 카운트업 신호(CNTUP)에 응답하여 카운트한다. 카운터(266)는 일정 횟수(M) 이상이 되면, 메모리 셀 억세스 변경 인에이블 신호(CONVEN)를 논리 '하이' 레벨로 출력한다. 만약 일정 횟수(M)을 넘지 않으면, 카운터(266)는 메모리 셀 억세스 변경 인에이블 신호(CONVEN)는 논리 '로우' 레벨로 출력한다. 카운터(266)는 어드레스(ADDR)를 억세스한 횟수를 카운트 한값을 저장하는 불휘발성 메모리(도시되지 않음)를 포함하고 있다.
메모리 셀 위치 변경기(268)는 카운터(266)로부터 메모리 셀 억세스 변경 인에이블 신호(CONVEN)를 입력받아 해당하는 메모리 셀 억세스를 변경할지 여부를 결정하게 된다. 여기서 메모리 셀 위치 변경기(268)는 어드레스 디코딩 기능을 함께 수행하고 있다. 메모리 셀 억세스 변경 인에이블 신호(CONVEN)가 논리 '하이' 레벨이면, 메모리 셀 위치 변경기(268)는 해당 어드레스(ADDR)를 입력받아 제 2 메모리 셀 어레이(240)의 메모리 셀을 활성화하도록 물리적인 메모리 셀을 변경하게 된다. 만약 메모리 셀 억세스 변경 인에이블 신호(CONVEN)이 논리 '로우' 레벨이면, 메모리 셀 위치 변경기(268)는 해당 어드레스(ADDR)를 입력받아 제 1 메모리 셀 어레이(220)의 해당 메모리 셀을 인에이블 시키게 된다.
도 4는 본 발명에 따른 어드레스 비교기(264)의 실시예를 보여주고 있다. 도 4를 참조하면, 어드레스 비교기는 7개의 엑오아 논리 회로들(270~177), 낸드 논리 회로(278) 및 인버터(279)를 포함하고 있다.
엑오아 논리 회로들(270~177)은 각각 입력되는 현재의 어드레스(ADDR) 및 레지스터(262)에 저장된 어드레스(ADDRprior)을 각각의 비트별로 입력 받아 XOR 연산한다. 낸드 논리회로(278)는 엑오아 논리 회로들(270~177)의 각각의 출력값들을 낸드 논리 연산하여 인버터(279)에 전달한다. 인버터(279)는 낸드 논리회로(278)의 출력값을 인버팅하여 카운트업 신호(CNTUP)를 생성하게 된다. 여기서 카운트업 신호(CNTUP)는 엑오아 논리 회로들(270~177)에 입력되는 어드레스들이 모두 동일할 때만 논리 '하이' 레벨을 출력한다.
본 발명의 레지스터(262)는 이전 어드레스(ADDRprior) 하나만 저장되어 있 다. 그러나 반드시 그럴 필요는 없다. 레지스터(262)는 복수의 어드레스를 저장하고 있을 수 있다. 그리고 어드레스 비교기는 복수의 어드레스와 현재 입력되는 어드레스(ADDR)이 동일한지 판단하여 카운트업 신호(CNTUP)를 생성할 수 있다.
또한 레지스터(262)는 일정횟수(M) 이상이 되어 물리적인 어드레스가 변경될 경우, 마지막으로 입력되는 어드레스를 새롭게 저장한다.
본 발명의 반도체 메모리 장치(200)는 특정 메모리 셀에 대한 일정횟수 이상 억세스가 실시되면 다른 셀로 물리적인 위치를 변경해 준다. 따라서 반도체 메모리 장치(200)는 메모리 셀의 신뢰성을 향상시킬 수 있게 된다.
본 발명의 반도체 메모리 장치(200)는 제 2 메모리 셀 어레이(240)의 특정 메모리 셀이 일정횟수 이상 억세스될 때 제 1 메모리 셀 어레이(220)의 메모리 셀로 물리적인 위치를 변경해 줄 수도 있다.
도 5는 본 발명의 또 다른 반도체 메모리 장치(300)를 보여주고 있다. 도 5를 참조하면, 반도체 메모리 장치(300)는 메모리 셀 어레이(320) 및 리던던시 셀 어레이(340) 및 유동 어드레스 디코더(360)를 포함하고 있다.
본 발명의 반도체 메모리 장치(300)는 메모리 셀 어레이(320) 중에서 특정 메모리 셀(도시되지 않음)이 일정횟수 이상 억세스되면 리던던시 셀 어레이의 메모리 셀로 물리적인 위치를 변경해 준다. 여기서 유동 어드레스 디코더(360)는 도 2에서 상술한 바와 같다.
도 6은 본 발명에 따른 어드레스 변경 방법을 보여주고 있다. 도 2, 도 3 및 도 6을 참조하면 어드레스 변경 방법은 다음과 같다.
S110 단계에서 반도체 메모리(200)에 어드레스(ADDR)가 입력된다. 어드레스(ADDR)는 소정 비트값이다. 입력된 어드레스(ADDR)는 레지스터(262) 및 어드레스 비교기(264)에 전달된다.
S120 단계에서 어드레스 비교기(264)는 현재 입력되는 어드레스(ADDR)가 레지스터(262)에 저장되어 있는 어드레스(ADDRprior)인지 비교한다. 만약, 어드레스가 서로 동일하다면, 어드레스 비교기(264)는 카운트업 신호(CNTUP)를 논리 '하이'레벨로 출력한다.
S130 단계에서 카운터(266)는 어드레스 비교기(264)로부터 전달받은 카운트업 신호(CNTUP)를 입력받아 카운트를 증가시킨다.
S140 단계에서 카운터(266)는 카운트 값(CNT)이 일정 값(M) 이상이 되는지를 판단한다. 카운트 값(CNT)이 일정 값(M) 이상이 되지 않으면, 카운터(266)는 메모리 셀 억세스 변경 인에이블 신호(CONVEN)를 논리 '로우'레벨로 출력하여 메모리 셀 위치 변경기(268)에 전달한다. 이때 메모리 셀 위치 변경기(268)는 논리 '로우' 레벨의 메모리 셀 억세스 변경 인에이블 신호(CONVEN)에 응답하여 제 1 메모리 셀 어레이(220)의 메모리 셀을 억세스하게 된다.
S150 단계에서 메모리 셀 위치 변경기(268)는 메모리 셀 억세스 변경 인에이블 신호(CONVEN)에 응답하여 제 1 메모리 셀 어레이(200)의 메모리 셀을 제 2 메모리 셀 어레이(240)의 메모리 셀로 억세스되는 물리적인 위치를 변경해 준다. 즉, 카운트 값(CNT)이 일정 값(M) 이상이 되면, 카운터(266)는 메모리 셀 억세스 변경 인에이블 신호(CONVEN)를 논리 '하이'레벨로 출력하여 메모리 셀 위치 변경기(268) 에 전달한다. 이때 메모리 셀 위치 변경기(268)는 논리 '하이' 레벨의 메모리 셀 억세스 변경 인에이블 신호(CONVEN)에 응답하여 제 1 메모리 셀 어레이(220)의 메모리 셀을 제 2 메모리 셀 어레이(240)의 메모리 셀로 물리적인 어드레스를 변경한다.
본 발명에 반도체 메모리 장치는 메모리 셀에 대한 억세스의 빈도를 변경함으로 신뢰성을 향상할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치 및 그것의 메모리 셀 억세스 방법은 어드레스가 입력되는 횟수를 파악하고, 소정 횟수 이상 메모리 셀이 억세스되면 다른 메모리 셀을 억세스되도록 하는 유동 어드레스 디코더를 구비하여 메모리 셀의 신뢰성을 향상시키게 된다.

Claims (19)

  1. (a) 어드레스를 입력받는 단계;
    (b) 상기 어드레스가 소정 횟수 이상 입력되었는지 판단하는 단계; 및
    (c) 상기 판단 결과 상기 어드레스를 소정 횟수 이상 입력받았으면, 상기 어드레스에 의해 활성화되는 메모리 셀의 물리적인 위치를 변경해 주는 단계를 포함하는 반도체 메모리 장치의 메모리 셀 억세스 방법.
  2. 제 1 항에 있어서,
    상기 (b) 단계에서, 상기 어드레스가 소정 횟수 이상 입력되었는지 판단하기 위하여 상기 어드레스를 상기 반도체 메모리 장치에 저장해 두는 단계를 더 포함하는 반도체 메모리 장치의 메모리 셀 억세스 방법.
  3. 제 2 항에 있어서,
    상기 반도체 메모리 장치는 모든 어드레스를 저장해 두는 반도체 메모리 장치의 메모리 셀 억세스 방법.
  4. 제 2 항에 있어서,
    상기 (b) 단계에서, 상기 저장된 어드레스와 상기 입력된 어드레스가 동일한지 판단하는 단계를 포함하는 반도체 메모리 장치의 메모리 셀 억세스 방법.
  5. 제 4 항에 있어서,
    상기 저장된 어드레스와 상기 입력된 어드레스가 동일할 경우, 카운트 업하는 단계를 더 포함하는 반도체 메모리 장치의 메모리 셀 억세스 방법.
  6. 제 5 항에 있어서,
    상기 (c) 단계에서, 상기 카운트 업 결과 소정 횟수 이상이면, 상기 반도체 메모리 장치는 상기 어드레스에 의해 활성화되는 메모리 셀의 물리적인 위치를 변경해 주는 반도체 메모리 장치의 메모리 셀 억세스 방법.
  7. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 상기 어드레스가 상기 소정 횟수 이상 입력될 때만 상기 어드레스에 의해 활성화되는 메모리 셀들을 포함하는 메모리 셀 어레이를 더 포함하는 반도체 메모리 장치의 메모리 셀 억세스 방법.
  8. 제 7 항에 있어서,
    상기 메모리 셀 어레이는 리던던시 메모리 셀 어레이인 반도체 메모리 장치의 메모리 셀 억세스 방법.
  9. 어드레스를 입력받아 활성화되는 제 1 메모리 셀을 포함하는 제 1 메모리 셀 어레이; 및
    상기 어드레스를 소정 횟수 이상 입력받았을 때, 상기 어드레스에 의해 활성화되는 제 2 메모리 셀을 포함하는 제 2 메모리 셀 어레이를 포함하되,
    상기 어드레스를 소정 횟수 이상 입력받았을 때, 상기 어드레스에 의해 상기 제 1 메모리 셀은 활성화되지 않는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 반도체 메모리 장치는 상기 어드레스를 입력받아 소정 횟수 이상 입력받았는지 판단하고 상기 어드레스에 의해 상기 제 1 메모리 셀 혹은 상기 제 2 메모리 셀을 활성화시키는 유동 어드레스 디코더를 더 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 유동 어드레스 디코더는 상기 어드레스를 저장하고 있으며 상기 저장된 어드레스와 상기 입력되는 어드레스를 비교하여 상기 소정 횟수 이상 입력되었는지 판단하는 반도체 메모리 장치.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 유동 어드레스 디코더는,
    상기 어드레스를 저장하는 레지스터;
    상기 레지스터에 저장된 어드레스 및 상기 입력되는 어드레스가 동일한지 비교하는 어드레스 비교기; 및
    상기 어드레스 비교기의 비교결과 동일하면 카운트 업을 실시하는 카운터를 포함하되,
    상기 카운트 업 결과 상기 카운트 값이 상기 소정 횟수 이상이면 상기 어드레스는 상기 제 2 메모리 셀을 활성화시키는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 유동 어드레스 디코더는,
    상기 카운트 업 결과에 따라 상기 어드레스가 상기 제 1 메모리 셀을 활성화시킬지 혹은 상기 제 2 메모리 셀을 활성화시킬지 결정하는 메모리 셀 위치 변경기를 더 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 카운트 업 결과 상기 어드레스가 소정 횟수 이상 입력되었을 때, 상기 레지스터에 새로운 어드레스가 저장되는 반도체 메모리 장치.
  16. 제 9 항에 있어서,
    상기 제 2 메모리 셀 어레이는 리던던시 셀을 포함하는 반도체 메모리 장치.
  17. 제 1 어드레스에 의해 활성화되는 제 1 메모리 셀을 포함하는 제 1 메모리 셀 어레이;
    제 2 어드레스에 의해 활성화되는 제 2 메모리 셀을 포함하는 제 2 메모리 셀 어레이; 및
    상기 제 1 어드레스가 소정 횟수 이상 입력되면 상기 제 1 어드레스에 의해 상기 제 1 메모리 셀을 활성화하지 않고 상기 제 2 메모리 셀 어레이의 제 3 메모리 셀을 활성화시키고, 상기 제 2 어드레스가 소정 횟수 이상 입력되면 상기 제 2 어드레스에 의해 상기 제 2 메모리 셀을 활성화하지 않고 상기 제 1 메모리 셀 어레이의 제 4 메모리 셀을 활성화시키는 유동 어드레스 디코더를 포함하는 반도체 메모리 장치.
  18. 제 1 어드레스에 의해 활성화되는 제 1 메모리 셀을 포함하는 제 1 메모리 셀 어레이;
    제 2 어드레스에 의해 활성화되는 제 2 메모리 셀을 포함하는 제 2 메모리 셀 어레이; 및
    상기 제 1 어드레스가 소정 횟수 이상 입력되면 상기 제 1 어드레스에 의해 상기 제 1 메모리 셀을 활성화하지 않고 상기 제 2 메모리 셀 어레이의 제 3 메모리 셀을 활성화시키고, 상기 제 2 어드레스가 소정 횟수 이상 입력되면 상기 제 2 어드레스에 의해 상기 제 2 메모리 셀을 활성화하지 않고 상기 제 1 메모리 셀 어레이의 제 4 메모리 셀을 활성화시키는 유동 어드레스 디코더를 포함하되,
    상기 유동 어드레스 디코더는 MRS(Mode Register Set)의 정보에 의해 선택적으로 활성화되는 반도체 메모리 장치.
  19. 삭제
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Appeal kind category: Appeal against decision to decline refusal

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Appeal identifier: 2008101008782

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