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CN112186030A - 半导体装置 - Google Patents

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CN112186030A
CN112186030A CN202010122193.3A CN202010122193A CN112186030A CN 112186030 A CN112186030 A CN 112186030A CN 202010122193 A CN202010122193 A CN 202010122193A CN 112186030 A CN112186030 A CN 112186030A
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electrode
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

提供能够提高特性的半导体装置。根据实施方式，半导体装置包括第1～第3电极、第1～3半导体区域。第1半导体区域包含Alx1Ga1‑x1N(0≤x1<1)。第2半导体区域包含Alx2Ga1‑x2N(0<x2<1、x1<x2)。第3半导体区域包含Alx3Ga1‑x3N(0<x3≤1、x1<x3)。第1半导体区域的第6部分区域包括与第2半导体区域的第1半导体部分相向的第1面、和与第3半导体区域的第1半导体膜部相向的第2面。所述第2面的至少一部分与所述第1面之间的第1角度小于90度。

Description

半导体装置
本申请以日本专利申请2019-125293(申请日2019年7月4日)为基础，从该申请享受优先的利益。本申请通过参照该申请，包括该申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
有例如使用氮化物半导体的晶体管等半导体装置。在半导体装置中，期望提高特性。
发明内容
本发明的实施方式提供能够提高特性的半导体装置。
根据本发明的实施方式，半导体装置包括第1电极、第2电极、第3电极、第1半导体区域、第2半导体区域以及第3半导体区域。从所述第1电极向所述第2电极的第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间。所述第1半导体区域包含Alx1Ga1-x1N(0≤x1<1)。所述第1半导体区域包括第1部分区域、第2部分区域、第3部分区域、第4部分区域、第5部分区域、第6部分区域以及第7部分区域。从所述第1部分区域向所述第1电极的第2方向与所述第1方向交叉。从所述第2部分区域向所述第2电极的方向沿着所述第2方向。从所述第3部分区域向所述第3电极的方向沿着所述第2方向。所述第4部分区域在所述第1方向上处于所述第1部分区域与所述第3部分区域之间。所述第5部分区域在所述第1方向上处于所述第3部分区域与所述第2部分区域之间。所述第2半导体区域包含Alx2Ga1-x2N(0<x2<1、x1<x2)。所述第2半导体区域包括第1半导体部分以及第2半导体部分。从所述第4部分区域向所述第1半导体部分的方向沿着所述第2方向。从所述第5部分区域向所述第2半导体部分的方向沿着所述第2方向。所述第6部分区域在所述第2方向上，处于所述第4部分区域与所述第1半导体部分之间。所述第7部分区域在所述第2方向上处于所述第5部分区域与所述第2半导体部分之间。所述第3半导体区域包含Alx3Ga1-x3N(0<x3≤1、x1<x3)。所述第3半导体区域包括第1半导体膜部。所述第1半导体膜部在所述第1方向上处于所述第6部分区域与所述第3电极之间。所述第6部分区域包括与所述第1半导体部分相向的第1面、和与所述第1半导体膜部相向的第2面。所述第2面的至少一部分与所述第1面之间的第1角度小于90度。
根据上述结构的半导体装置，可提供能够提高特性的半导体装置。
附图说明
图1(a)以及图1(b)是例示第1实施方式所涉及的半导体装置的示意性的剖面图。
图2是例示第1实施方式所涉及的半导体装置的特性的曲线图。
图3(a)以及图3(b)是例示第2实施方式所涉及的半导体装置的示意性的剖面图。
图4是例示第2实施方式所涉及的半导体装置的示意性的剖面图。
图5(a)以及图5(b)是例示第3实施方式所涉及的半导体装置的示意性的剖面图。
(附图标记说明)
10：第1半导体区域；10E：载流子区域；11～17：第1～第7部分区域；16a、16b：第1、第2面；17c、17d：第3、第4面；20：第2半导体区域；21、22：第1、第2半导体部分；30：第3半导体区域；31～35：第1～第5半导体膜部；41、42：第1、第2绝缘部件；41a～41e：第1～第5绝缘部分；42f、42g：第6、第7绝缘部分；51～53：第1～第3电极；θ1、θ2：第1、第2角度；θi1、θi2：第1、第2绝缘部件面角度；110、120、121、130：半导体装置；L1、L2：长度；Vth：阈值电压；d1、d2：距离；f1～f4：第1～第4绝缘部分面；t1、t2：厚度。
具体实施方式
以下，参照附图，说明本发明的各实施方式。
附图是示意性或者概念性的图，各部分的厚度和宽度的关系、部分之间的大小的比率等未必与现实相同。即使在表示相同的部分的情况下，根据附图，相互的尺寸、比率也有时不同地表示。
在本申请说明书和各图中，对与关于既出的图在前面叙述的内容同样的要素附加同一符号而适宜地省略详细的说明。
(第1实施方式)
图1(a)以及图1(b)是例示第1实施方式所涉及的半导体装置的示意性的剖面图。
如图1(a)所示，实施方式所涉及的半导体装置110包括第1电极51、第2电极52、第3电极53、第1半导体区域10、第2半导体区域20、以及第3半导体区域30。在该例子中，半导体装置110还包括第1绝缘部件41以及第2绝缘部件42。
将从第1电极51向第2电极52的第1方向设为X轴方向。将与X轴方向垂直的1个方向设为Z轴方向。将与X轴方向以及Z轴方向垂直的方向设为Y轴方向。
第1方向(X轴方向)上的第3电极53的位置位于第1方向上的第1电极51的位置与第1方向上的第2电极52的位置之间。例如，也可以第3电极53的至少一部分在X轴方向上处于第1电极51与第2电极52之间。
第1半导体区域10包含Alx1Ga1-x1N(0≤x1<1)。第1半导体区域10例如包含氮化物半导体。第1半导体区域10例如实质上与X-Y平面平行地扩展。
第1半导体区域10包括第1部分区域11、第2部分区域12、第3部分区域13、第4部分区域14、第5部分区域15、第6部分区域16以及第7部分区域17。
从第1部分区域11向第1电极51的第2方向与第1方向(X轴方向)交叉。第2方向例如是Z轴方向。以下，将第2方向设为Z轴方向。
从第2部分区域12向第2电极52的方向沿着第2方向。从第3部分区域13向第3电极53的方向沿着第2方向。第4部分区域14在第1方向(X轴方向)上处于第1部分区域11与第3部分区域13之间。第5部分区域15在第1方向(X轴方向)上处于第3部分区域13与第2部分区域12之间。关于第6部分区域16以及第7部分区域17将在后面叙述。
第2半导体区域20包含Alx2Ga1-x2N(0<x2<1、x1<x2)。第2半导体区域20例如包含AlGaN。组成比x2例如高于0且为0.5以下。组成比x2例如也可以是0.15以上0.25以下。第2半导体区域20例如包含氮化物半导体。
第2半导体区域20包括第1半导体部分21以及第2半导体部分22。从第4部分区域14向第1半导体部分21的方向沿着第2方向(例如Z轴方向)。从第5部分区域15向第2半导体部分22的方向沿着第2方向。第6部分区域16在第2方向上处于第4部分区域14与第1半导体部分21之间。第7部分区域17在第2方向上处于第5部分区域15与第2半导体部分22之间。
第3半导体区域30包含Alx3Ga1-x3N(0<x3≤1、x1<x3)。第3半导体区域30例如包含AlGaN或者AlN。第3半导体区域30中的Al的组成比x3例如高于0.5且为1以下。Al的组成比x3例如也可以是0.8以上1以下。第3半导体区域30例如包含氮化物半导体。在1个例子中，组成比x3高于组成比x2。
第3半导体区域30包括第1半导体膜部31。第1半导体膜部31在第1方向(X轴方向)上处于第6部分区域16与第3电极53之间。
在该例子中，第3半导体区域30还包括第2半导体膜部32。第2半导体膜部32在第1方向(X轴方向)上处于第3电极53与第7部分区域17之间。在该例子中，第3半导体区域30还包括第3半导体膜部33。第3半导体膜部33在第2方向(例如Z轴方向)上处于第3部分区域13与第3电极53之间。在实施方式中，第2半导体膜部32以及第3半导体膜部33也可以省略。
第1绝缘部件41包括第1绝缘部分41a、第2绝缘部分41b、以及第3绝缘部分41c。第1绝缘部分41a处于第6部分区域16与第3电极53之间。例如，第1绝缘部分41a处于第1半导体膜部31与第3电极53之间。第2绝缘部分41b处于第3电极53与第7部分区域17之间。例如，第2绝缘部分41b处于第3电极53与第2半导体膜部32之间。第3绝缘部分41c处于第3部分区域13与第3电极53之间。例如，第3绝缘部分41c处于第3半导体膜部33与第3电极53之间。
第1电极51例如与第1半导体部分21电连接。第2电极52例如与第2半导体部分22电连接。
第1电极51例如作为源电极发挥功能。第2电极52例如作为漏电极发挥功能。第3电极53例如作为栅电极发挥功能。第1绝缘部件41例如作为栅极绝缘膜发挥功能。半导体装置110例如是MOS型功率器件。
如图1(b)所示，例如，在第1半导体区域10的与第2半导体区域20相向的部分，形成载流子区域10E。载流子区域10E例如是二维电子气。半导体装置110例如是HEMT(HighElectron Mobility Transistor，高电子迁移率晶体管)。例如，能够通过施加到第3电极53的电压，控制在第1电极51与第2电极52之间的电流路径中流过的电流。
在实施方式中，设置有第1半导体膜部31的孔(例如沟槽)的侧面的至少一部分是倒锥形形状。
如图1(a)所示，例如，第6部分区域16包括第1面16a以及第2面16b。第1面16a与第1半导体部分21相向。第2面16b与第1半导体膜部31相向。将第2面16b的至少一部分与第1面16a之间的角度设为第1角度θ1。在实施方式中，第1角度θ1小于90度。例如，第1角度θ1小于89.4度。在实施方式中，第1角度θ1也可以是80度以上。
例如，从第1半导体区域10向第2半导体区域20的朝向是沿着氮化物半导体的+c轴方向。由此，在第1半导体区域10的与第2半导体区域20相向的部分中，形成载流子区域10E。例如，在第6部分区域16的上表面的附近、以及第7部分区域17的上表面的附近，形成载流子区域10E(参照图1(b))。
另一方面，在第6部分区域16的与第1半导体膜部31相向的部分中，产生与+c轴方向反向的极化。因此，在第6部分区域16的与第1半导体膜部31相向的部分中，产生与载流子区域10E的极性相反的极性的电荷。在第6部分区域16的与第1半导体膜部31相向的部分中，不易流过电流。
由此，例如得到高的阈值电压。例如，能够易于稳定地得到常断的特性。根据实施方式，可提供能够提高特性的半导体装置。
在实施方式中，组成比x3优选高于组成比x2。由此，更易于产生相反的极性的电荷，能够更有效地提高阈值电压。
在实施方式中，在第1电极51与第2电极52之间的电流路径的一部分中，不易流过电流。在该例子中，由于第1电极51侧(源电极侧)的第1角度θ1小于90度(倒锥形形状)，在第1电极51侧的电流路径中不易流过电流。由于在电流路径的一部分中不易流过电流而得到高的阈值电压，所以例如也可以第2电极52侧的倾斜是正锥形。
例如，如图1(a)所示，第3半导体区域30包括第2半导体膜部32。如以上所述，第2半导体膜部32在第1方向(X轴方向)上，处于第3电极53与第7部分区域17之间。第7部分区域17包括第3面17c以及第4面17d。第3面17c与第2半导体部分22相向。第4面17d与第2半导体膜部32相向。将第4面17d的至少一部分与第3面17c之间的角度设为第2角度θ2。在该例子中，第2角度θ2大于90度。
例如，第2面16b和第4面17d也可以实质上相互平行。例如，包括第2面16b的上述至少一部分的平面与包括第4面17d的上述至少一部分的平面之间的角度是5度以下。
这样的第2面16b以及第4面17d能够如以下所述形成。例如，在成为第1半导体区域10以及第2半导体区域20的半导体层叠体中形成孔(沟槽)时，在倾斜方向上进行蚀刻。例如，通过在使半导体层叠体的表面倾斜的状态下，实施RIE(Reactive Ion Etching，反应离子蚀刻)等，能够形成倒锥形的侧面。通过在该侧面形成成为第3半导体区域30的膜，得到如上述的第2面16b以及第4面17d。进而，通过在孔中形成绝缘膜以及成为第3电极53的导电部件，能够形成半导体装置110中的第1绝缘部件41以及第3电极53。
在实施方式中，在第1电极51侧以及第2电极52侧的至少某一侧，使与第3电极53在X轴方向上相向的半导体部分成为倒锥形形状。由此，得到高的阈值电压。关于阈值电压的例子将在后面叙述。
在该例子中，第1绝缘部件41包括第4绝缘部分41d以及第5绝缘部分41e。在Z轴方向上，第1半导体部分21处于第6部分区域16与第4绝缘部分41d之间。在Z轴方向上，第2半导体部分22处于第7部分区域17与第5绝缘部分41e之间。
在该例子中，第3半导体区域30包括第4半导体膜部34以及第5半导体膜部35。在Z轴方向上，第4半导体膜部34处于第1半导体部分21与第4绝缘部分41d之间。在Z轴方向上，第5半导体膜部35处于第2半导体部分22与第5绝缘部分41e之间。
如图1(a)所示，在该例子中，设置有第2绝缘部件42。第2绝缘部件42包括第6绝缘部分42f以及第7绝缘部分42g。第6绝缘部分42f在Z轴方向上处于第1半导体部分21与第4绝缘部分41d之间。第6绝缘部分42f在Z轴方向上处于第1半导体部分21与第4半导体膜部34之间。第7绝缘部分42g在Z轴方向上处于第2半导体部分22与第5绝缘部分41e之间。第7绝缘部分42g在Z轴方向上处于第2半导体部分22与第5半导体膜部35之间。
例如，第1绝缘部分41a、第2绝缘部分41b以及第3绝缘部分41c的材料也可以与第4绝缘部分41d以及第5绝缘部分41e的材料相同。第2绝缘部件42作为第2半导体区域20的保护层发挥功能。
例如，第1绝缘部件41包含氧以及硅。例如，第2绝缘部件42包含氮以及硅。例如，第1绝缘部件41中的氧的浓度高于第2绝缘部件42中的氧的浓度。例如，第2绝缘部件42中的氮的浓度高于第1绝缘部件41中的氮的浓度。例如，第1绝缘部件41包含氧化硅。例如，第2绝缘部件42包含氮化硅。
如图1(a)所示，第1电极51与第3电极53之间的距离d1比第3电极53与第2电极52之间的距离d2短。这些距离是沿着X轴方向的长度。这样，作为源电极发挥功能的第1电极51与第3电极53之间的距离d1比作为漏电极发挥功能的第2电极52与第3电极53之间的距离d2短。例如，易于得到适当的耐压。
如以上说明，第1绝缘部件41也可以包括第4绝缘部分41d。第1半导体部分21在Z轴方向上处于第6部分区域16与第4绝缘部分41d之间。第4绝缘部分41d包括第1绝缘部分面f1。第1绝缘部分面f1在Z轴方向上与第1半导体部分21相向。在该例子中，第1绝缘部分面f1隔着第4半导体膜部34以及第6绝缘部分42f与第1半导体部分21相向。另一方面，第1绝缘部分41a包括第2绝缘部分面f2。第2绝缘部分面f2在X轴方向上与第1半导体膜部31相向。
将第2绝缘部分面f2的至少一部分与第1绝缘部分面f1之间的角度，设为第1绝缘部件面角度θi1。在实施方式中，第1绝缘部件面角度θi1小于90度。例如，由于第1绝缘部件面角度θi1小于90度，能够使第1角度θ1易于小于90度。
例如，第1面16a沿着第1绝缘部分面f1。第2面16b沿着第2绝缘部分面f2。通过使第1绝缘部件面角度θi1小于90度，第1角度θ1小于90度。由此，易于得到例如高的阈值电压。
如以上说明，第1绝缘部件41也可以包括第5绝缘部分41e。第2半导体部分22在Z轴方向上处于第7部分区域17与第5绝缘部分41e之间。第5绝缘部分41e包括第3绝缘部分面f3。第3绝缘部分面f3在Z轴方向上与第2半导体部分22相向。在该例子中，第3绝缘部分面f3隔着第5半导体膜部35以及第7绝缘部分42g与第2半导体部分22相向。另一方面，第2绝缘部分41b包括第4绝缘部分面f4。第4绝缘部分面f4在X轴方向上与第2半导体膜部32相向。
将第4绝缘部分面f4的至少一部分与第3绝缘部分面f3之间的角度，设为第2绝缘部件面角度θi2。在该例子中，第2绝缘部件面角度θi2大于90度。例如，第3面17c沿着第3绝缘部分面f3。第4面17d沿着第4绝缘部分面f4。例如，第2绝缘部件面角度θi2也可以实质上与第4面17d平行。如后所述，第2绝缘部件面角度θi2也可以小于90度。
图2是例示第1实施方式所涉及的半导体装置的特性的曲线图。
图2例示实施方式所涉及的半导体装置的阈值电压的仿真结果。图2的横轴是第1角度θ1。图2的纵轴是阈值电压Vth(V)。在该例子中，第2角度θ2是(180度-第1角度θ1)。
如图2所示，在第1角度θ1变小时，阈值电压Vth变大。在第1角度θ1是90度时，阈值电压Vth是负。例如，在第1角度θ1小于89.4度时，阈值电压Vth成为正。
在第1角度θ1过度变小时，阈值电压Vth过度变大。第1角度θ1例如优选为80度以上。第1角度θ1例如也可以是85度以上。
这样，通过使第1角度θ1小于90度，相比于第1角度θ1为90度时，得到更高的阈值电压Vth。例如，通过使第1角度θ1成为89.4度以下，得到正的阈值电压Vth。在考虑制造工序的偏差等时，实用上，第1角度θ1例如可以是89度以下。第1角度θ1例如也可以是88度以下。
如图1(b)所示，包括第1方向以及第2方向的平面与Z-X平面相当。用Z-X平面切断时的、第2面16b的长度L1优选为50nm以上400nm以下。通过长度L1是50nm以上，例如，稳定地得到高的阈值电压Vth。通过长度L1是400nm以下，例如，能够抑制电阻的过度的上升。
例如，用Z-X平面切断时的、第4面17d的长度L2可以是50nm以上400nm以下。
如图1(b)所示，将沿着相对第2面16b垂直的方向的、第1半导体膜部31的厚度设为厚度t1。厚度t1例如优选为3nm以上8nm以下。通过厚度t1是3nm以上，易于得到均匀的第1半导体膜部31。通过厚度t1是8nm以下，例如，第1半导体膜部31具有良好的结晶性。由此，例如，抑制陷阱的生成，特性易于提高。
如图1(b)所示，将沿着与第4面17d垂直的方向的、第2半导体膜部32的厚度设为厚度t2。厚度t2例如优选为3nm以上8nm以下。
(第2实施方式)
图3(a)以及图3(b)是例示第2实施方式所涉及的半导体装置的示意性的剖面图。
如图3(a)所示，实施方式所涉及的半导体装置120也包括第1电极51、第2电极52、第3电极53、第1半导体区域10、第2半导体区域20、第3半导体区域30、第1绝缘部件41、以及第2绝缘部件42。在半导体装置120中也是第1角度θ1小于90度，第1绝缘部件面角度θi1小于90度。在半导体装置120中，第2角度θ2也小于90度，第2绝缘部件面角度θi2也小于90度。半导体装置120中的其以外的结构与半导体装置110的结构相同。
在半导体装置120中也得到高的阈值电压。在半导体装置120中，通过在第1电极51侧以及第2电极52侧这两方使侧面成为倒锥形，能够更可靠更稳定地提高阈值电压Vth。
能够将关于半导体装置110说明的结构应用于半导体装置120。在第2实施方式中，也可提供能够提高特性的半导体装置。
例如，通过在成为第1半导体区域10以及第2半导体区域20的半导体层叠体中形成孔(沟槽)时，进行具有相互反方向的成分的沿着倾斜方向的多个蚀刻，能够形成如图3(a)例示的第2面16b以及第4面17d。
图4是例示第2实施方式所涉及的半导体装置的示意性的剖面图。
如图4所示，在实施方式所涉及的半导体装置121中也是第1角度θ1、第1绝缘部件面角度θi1、第2角度θ2、以及第2绝缘部件面角度θi2的各个小于90度。在半导体装置121中，第3半导体膜部33与第1半导体膜部31之间的角部、以及第3半导体膜部33与第2半导体膜部32之间的角部是曲面状。第3绝缘部分41c与第1绝缘部分41a之间的角部、以及第3绝缘部分41c与第2绝缘部分41b之间的角部的形状以沿着半导体膜部的形状的方式是曲面状。第3电极53的下端部的形状也以沿着半导体膜部的形状的方式是曲面状。与半导体装置121有关的其以外的结构与半导体装置120的结构相同。
在半导体装置121中也得到高的阈值电压。能够将关于半导体装置110以及120说明的结构应用于半导体装置121。
(第3实施方式)
图5(a)以及图5(b)是例示第3实施方式所涉及的半导体装置的示意性的剖面图。
如图5(a)所示，实施方式所涉及的半导体装置130也包括第1电极51、第2电极52、第3电极53、第1半导体区域10、第2半导体区域20、第3半导体区域30、第1绝缘部件41、以及第2绝缘部件42。在半导体装置130中也是第1角度θ1小于90度，第1绝缘部件面角度θi1小于90度。另一方面，第2角度θ2大于90度，第2绝缘部件面角度θi2大于90度。在半导体装置130中，第1电极51与第3电极53之间的距离d1比第3电极53与第2电极52之间的距离d2长。在该情况下，例如，第1电极51作为漏电极发挥功能，第2电极52作为源电极发挥功能，第3电极53作为栅电极发挥功能。
在半导体装置130中也是第1角度θ1小于90度。例如，易于得到高的阈值电压Vth。第1绝缘部件面角度θi1小于90度。由此，易于得到高的阈值电压Vth。在第3实施方式中也可提供能够提高特性的半导体装置。
在第1实施方式所涉及的半导体装置110中，在对第2电极52施加高电压的情况下也得到高的阈值电压更容易。另一方面，在第3实施方式所涉及的半导体装置130中，例如，在对第2电极52施加高电压的情况下第1角度θ1的影响变弱。由此，例如，得到大的工艺余量。
在第1～第3实施方式中，第3部分区域13的上表面也可以相对X-Y平面倾斜。
在第1～第3实施方式中，第1电极51以及第2电极52例如包含从由Al以及Ti构成的群选择出的至少1种。第3电极53例如包含从由氮化钛以及Si构成的群选择出的至少1种。
在第1～第3实施方式中，+c轴也可以并非严密地与Z轴方向平行。例如，+c轴与Z轴方向之间的角度也可以是5度以下。例如，-c轴与Z轴方向之间的角度也可以是5度以下。
实施方式例如包括以下的结构(技术方案)。
(结构1)
一种半导体装置，具备：
第1电极；
第2电极；
第3电极，从所述第1电极向所述第2电极的第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1半导体区域，包含Alx1Ga1-x1N(0≤x1<1)，所述第1半导体区域包括第1部分区域、第2部分区域、第3部分区域、第4部分区域、第5部分区域、第6部分区域及第7部分区域，从所述第1部分区域向所述第1电极的第2方向与所述第1方向交叉，从所述第2部分区域向所述第2电极的方向沿着所述第2方向，从所述第3部分区域向所述第3电极的方向沿着所述第2方向，所述第4部分区域在所述第1方向上处于所述第1部分区域与所述第3部分区域之间，所述第5部分区域在所述第1方向上处于所述第3部分区域与所述第2部分区域之间；
第2半导体区域，包含Alx2Ga1-x2N(0<x2<1、x1<x2)，所述第2半导体区域包括第1半导体部分及第2半导体部分，从所述第4部分区域向所述第1半导体部分的方向沿着所述第2方向，从所述第5部分区域向所述第2半导体部分的方向沿着所述第2方向，所述第6部分区域在所述第2方向上处于所述第4部分区域与所述第1半导体部分之间，所述第7部分区域在所述第2方向上处于所述第5部分区域与所述第2半导体部分之间；以及
第3半导体区域，包含Alx3Ga1-x3N(0<x3≤1、x1<x3)，所述第3半导体区域包括第1半导体膜部，所述第1半导体膜部在所述第1方向上处于所述第6部分区域与所述第3电极之间，
所述第6部分区域包括与所述第1半导体部分相向的第1面、和与所述第1半导体膜部相向的第2面，
所述第2面的至少一部分与所述第1面之间的第1角度小于90度。
(结构2)
根据结构1记载的半导体装置，其中，
所述第1角度小于89.4度。
(结构3)
根据结构1或者2记载的半导体装置，其中，
所述第1角度是80度以上。
(结构4)
根据结构1～3中的任意1个记载的半导体装置，其中，
用包括所述第1方向以及所述第2方向的平面切断时的、所述第2面的所述至少一部分的长度是50nm以上400nm以下。
(结构5)
根据结构1～4中的任意1个记载的半导体装置，其中，
沿着与所述第2面的所述至少一部分垂直的方向的、所述第1半导体膜部的厚度是3nm以上8nm以下。
(结构6)
根据结构1～5中的任意1个记载的半导体装置，其中，
所述第1电极与所述第3电极之间的距离比所述第3电极与所述第2电极之间的距离短。
(结构7)
根据结构1～6中的任意1个记载的半导体装置，其中，
所述第3半导体区域还包括第2半导体膜部，
所述第2半导体膜部在所述第1方向上处于所述第3电极与所述第7部分区域之间，
所述第7部分区域包括与所述第2半导体部分相向的第3面和与所述第2半导体膜部相向的第4面，
所述第4面的至少一部分与所述第3面之间的第2角度大于90度。
(结构8)
根据结构7记载的半导体装置，其中，
包括所述第2面的所述至少一部分的平面与包括所述第4面的所述至少一部分的平面之间的角度是5度以下。
(结构9)
根据结构1～6中的任意1个记载的半导体装置，其中，
所述第3半导体区域还包括第2半导体膜部，
所述第2半导体膜部处于所述第3电极与所述第7部分区域之间，
所述第7部分区域包括与所述第2半导体部分相向的第3面和与所述第2半导体膜部相向的第4面，
所述第4面的至少一部分与所述第3面之间的第2角度小于90度。
(结构10)
根据结构1～5中的任意1个记载的半导体装置，其中，
所述第1电极与所述第3电极之间的距离比所述第3电极与所述第2电极之间的距离长。
(结构11)
根据结构7～9中的任意1个记载的半导体装置，其中，
所述第3半导体区域还包括第3半导体膜部，
所述第3半导体膜部处于所述第3部分区域与所述第3电极之间。
(结构12)
根据结构11记载的半导体装置，其中，
还具备包括第1绝缘部分、第2绝缘部分、以及第3绝缘部分的第1绝缘部件，
所述第1绝缘部分处于所述第6部分区域与所述第3电极之间，
所述第2绝缘部分处于所述第3电极与所述第7部分区域之间，
所述第3绝缘部分处于所述第3部分区域与所述第3电极之间。
(结构13)
根据结构12记载的半导体装置，其中，
所述第1绝缘部件还包括第4绝缘部分，所述第1半导体部分处于所述第6部分区域与所述第4绝缘部分之间，
所述第4绝缘部分包括与所述第1半导体部分相向的第1绝缘部分面，
所述第1绝缘部分包括与所述第1半导体膜部相向的第2绝缘部分面，
所述第2绝缘部分面的至少一部分与所述第1绝缘部分面之间的绝缘部件面角度小于90度。
(结构14)
根据结构13记载的半导体装置，其中，
所述第1绝缘部件还包括第5绝缘部分，所述第2半导体部分处于所述第7部分区域与所述第5绝缘部分之间，
所述第5绝缘部分包括与所述第2半导体部分相向的第3绝缘部分面，
所述第2绝缘部分包括与所述第2半导体膜部相向的第4绝缘部分面，
所述第4绝缘部分面的至少一部分与所述第3绝缘部分面之间的第2绝缘部件面角度小于90度。
(结构15)
根据结构13记载的半导体装置，其中，
所述第1绝缘部件还包括第5绝缘部分，所述第2半导体部分处于所述第7部分区域与所述第5绝缘部分之间，
所述第5绝缘部分包括与所述第2半导体部分相向的第3绝缘部分面，
所述第2绝缘部分包括与所述第2半导体膜部相向的第4绝缘部分面，
所述第4绝缘部分面的至少一部分与所述第3绝缘部分面之间的第2绝缘部件面角度大于90度。
(结构16)
一种半导体装置，具备：
第1电极；
第2电极；
第3电极，从所述第1电极向所述第2电极的第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1半导体区域，包含Alx1Ga1-x1N(0≤x1<1)，所述第1半导体区域包括第1部分区域、第2部分区域、第3部分区域、第4部分区域、第5部分区域、第6部分区域及第7部分区域，从所述第1部分区域向所述第1电极的第2方向与所述第1方向交叉，从所述第2部分区域向所述第2电极的方向沿着所述第2方向，从所述第3部分区域向所述第3电极的方向沿着所述第2方向，所述第4部分区域在所述第1方向上处于所述第1部分区域与所述第3部分区域之间，所述第5部分区域在所述第1方向上处于所述第3部分区域与所述第2部分区域之间；
第2半导体区域，包含Alx2Ga1-x2N(0<x2<1、x1<x2)，所述第2半导体区域包括第1半导体部分及第2半导体部分，从所述第4部分区域向所述第1半导体部分的方向沿着所述第2方向，从所述第5部分区域向所述第2半导体部分的方向沿着所述第2方向，所述第6部分区域在所述第2方向上处于所述第4部分区域与所述第1半导体部分之间，所述第7部分区域在所述第2方向上处于所述第5部分区域与所述第2半导体部分之间；
第3半导体区域，包含Alx3Ga1-x3N(0<x3≤1、x1<x3)，所述第3半导体区域包括第1半导体膜部，所述第1半导体膜部在所述第1方向上处于所述第6部分区域与所述第3电极之间；以及
第1绝缘部件，包括第1绝缘部分、第2绝缘部分、第3绝缘部分及第4绝缘部分，
所述第1绝缘部分处于所述第6部分区域与所述第3电极之间，
所述第2绝缘部分处于所述第3电极与所述第7部分区域之间，
所述第3绝缘部分处于所述第3部分区域与所述第3电极之间，
所述第1半导体部分处于所述第6部分区域与所述第4绝缘部分之间，
所述第4绝缘部分包括与所述第1半导体部分相向的第1绝缘部分面，
所述第1绝缘部分包括与所述第1半导体膜部相向的第2绝缘部分面，
所述第2绝缘部分面的至少一部分与所述第1绝缘部分面之间的绝缘部件面角度小于90度。
(结构17)
根据结构16记载的半导体装置，其中，
所述第6部分区域包括与所述第1半导体部分相向的第1面和与所述第1半导体膜部相向的第2面，
所述第1面沿着所述第1绝缘部分面，
所述第2面沿着所述第2绝缘部分面。
(结构18)
根据结构16或者17记载的半导体装置，其中，
所述第3半导体区域还包括第2半导体膜部，
所述第2半导体膜部处于所述第3电极与所述第7部分区域之间，
所述第1绝缘部件还包括第5绝缘部分，所述第2半导体部分处于所述第7部分区域与所述第5绝缘部分之间，
所述第5绝缘部分包括与所述第2半导体部分相向的第3绝缘部分面，
所述第2绝缘部分包括与所述第2半导体膜部相向的第4绝缘部分面，
所述第4绝缘部分面的至少一部分与所述第3绝缘部分面之间的第2绝缘部件面角度小于90度。
(结构19)
根据结构16或者17记载的半导体装置，其中，
所述第3半导体区域还包括第2半导体膜部，
所述第2半导体膜部处于所述第3电极与所述第7部分区域之间，
所述第1绝缘部件还包括第5绝缘部分，所述第2半导体部分处于所述第7部分区域与所述第5绝缘部分之间，
所述第5绝缘部分包括与所述第2半导体部分相向的第3绝缘部分面，
所述第2绝缘部分包括与所述第2半导体膜部相向的第4绝缘部分面，
所述第4绝缘部分面的至少一部分与所述第3绝缘部分面之间的第2绝缘部件面角度大于90度。
(结构20)
根据结构1～19中的任意1个记载的半导体装置，其中，
所述x3高于所述x2。
根据实施方式，可提供能够提高特性的半导体装置。
此外，在本说明书中，“氮化物半导体”包含在成为BxInyAlzGa1-x-y-zN(0≤x≤1，0≤y≤1，0≤z≤1，x+y+z≤1)的化学式中使组成比x、y以及z在各自的范围内变化的所有组成的半导体。另外，进而，在上述化学式中，还包含N(氮)以外的V族元素的例子、还包含为了控制导电类型等各种物性而添加的各种元素的例子、以及还包含未意图地包含的各种元素的例子也包含于“氮化物半导体”。
在本申请说明书中，“垂直”以及“平行”不仅是严密的垂直以及严密的平行，而且还包含例如制造工序中的偏差等，实质上垂直以及实质上平行即可。
以上，参照具体例，说明了本发明的实施方式。但是，本发明不限定于这些具体例。例如，关于包含于半导体装置的半导体区域、电极、以及绝缘部件等各要素的具体的结构，只要本领域技术人员能够通过从公知的范围适宜地选择，同样地实施本发明，得到同样的效果，就包含于本发明的范围。
另外，将各具体例的任意2个以上的要素在技术上可能的范围内组合而成的发明也只要包含本发明的要旨，则包含于本发明的范围。
另外，根据作为本发明的实施方式在上面叙述的半导体装置，本领域技术人员适宜地设计和变更而可实施的所有半导体装置也只要包含本发明的要旨，则属于本发明的范围。
另外，在本发明的思想的范畴中，本领域技术人员能够想到各种变更例以及修正例，这些变更例以及修正例也应理解为属于本发明的范围。
虽然说明了本发明的几个实施方式，但这些实施方式仅为例示，未意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨，并且包含于权利要求书记载的发明和其均等的范围。

Claims (10)

1.一种半导体装置，具备：
第1电极；
第2电极；
第3电极，从所述第1电极向所述第2电极的第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1半导体区域，包含Alx1Ga1-x1N，其中0≤x1<1，所述第1半导体区域包括第1部分区域、第2部分区域、第3部分区域、第4部分区域、第5部分区域、第6部分区域及第7部分区域，从所述第1部分区域向所述第1电极的第2方向与所述第1方向交叉，从所述第2部分区域向所述第2电极的方向沿着所述第2方向，从所述第3部分区域向所述第3电极的方向沿着所述第2方向，所述第4部分区域在所述第1方向上处于所述第1部分区域与所述第3部分区域之间，所述第5部分区域在所述第1方向上处于所述第3部分区域与所述第2部分区域之间；
第2半导体区域，包含Alx2Ga1-x2N，其中0<x2<1、x1<x2，所述第2半导体区域包括第1半导体部分及第2半导体部分，从所述第4部分区域向所述第1半导体部分的方向沿着所述第2方向，从所述第5部分区域向所述第2半导体部分的方向沿着所述第2方向，所述第6部分区域在所述第2方向上处于所述第4部分区域与所述第1半导体部分之间，所述第7部分区域在所述第2方向上处于所述第5部分区域与所述第2半导体部分之间；以及
第3半导体区域，包含Alx3Ga1-x3N，其中0<x3≤1、x1<x3，所述第3半导体区域包括第1半导体膜部，所述第1半导体膜部在所述第1方向上处于所述第6部分区域与所述第3电极之间，
所述第6部分区域包括与所述第1半导体部分相向的第1面和与所述第1半导体膜部相向的第2面，
所述第2面的至少一部分与所述第1面之间的第1角度小于90度。
2.根据权利要求1所述的半导体装置，其中，
所述第3半导体区域还包括第2半导体膜部，
所述第2半导体膜部在所述第1方向上处于所述第3电极与所述第7部分区域之间，
所述第7部分区域包括与所述第2半导体部分相向的第3面和与所述第2半导体膜部相向的第4面，
所述第4面的至少一部分与所述第3面之间的第2角度大于90度。
3.根据权利要求1所述的半导体装置，其中，
所述第3半导体区域还包括第2半导体膜部，
所述第2半导体膜部处于所述第3电极与所述第7部分区域之间，
所述第7部分区域包括与所述第2半导体部分相向的第3面和与所述第2半导体膜部相向的第4面，
所述第4面的至少一部分与所述第3面之间的第2角度小于90度。
4.根据权利要求1所述的半导体装置，其中，
所述第1电极与所述第3电极之间的距离比所述第3电极与所述第2电极之间的距离长。
5.根据权利要求2所述的半导体装置，其中，
所述第3半导体区域还包括第3半导体膜部，
所述第3半导体膜部处于所述第3部分区域与所述第3电极之间。
6.根据权利要求5所述的半导体装置，其中，
还具备包括第1绝缘部分、第2绝缘部分以及第3绝缘部分的第1绝缘部件，
所述第1绝缘部分处于所述第6部分区域与所述第3电极之间，
所述第2绝缘部分处于所述第3电极与所述第7部分区域之间，
所述第3绝缘部分处于所述第3部分区域与所述第3电极之间。
7.根据权利要求6所述的半导体装置，其中，
所述第1绝缘部件还包括第4绝缘部分，所述第1半导体部分处于所述第6部分区域与所述第4绝缘部分之间，
所述第4绝缘部分包括与所述第1半导体部分相向的第1绝缘部分面，
所述第1绝缘部分包括与所述第1半导体膜部相向的第2绝缘部分面，
所述第2绝缘部分面的至少一部分与所述第1绝缘部分面之间的绝缘部件面角度小于90度。
8.根据权利要求7所述的半导体装置，其中，
所述第1绝缘部件还包括第5绝缘部分，所述第2半导体部分处于所述第7部分区域与所述第5绝缘部分之间，
所述第5绝缘部分包括与所述第2半导体部分相向的第3绝缘部分面，
所述第2绝缘部分包括与所述第2半导体膜部相向的第4绝缘部分面，
所述第4绝缘部分面的至少一部分与所述第3绝缘部分面之间的第2绝缘部件面角度小于90度。
9.根据权利要求7所述的半导体装置，其中，
所述第1绝缘部件还包括第5绝缘部分，所述第2半导体部分处于所述第7部分区域与所述第5绝缘部分之间，
所述第5绝缘部分包括与所述第2半导体部分相向的第3绝缘部分面，
所述第2绝缘部分包括与所述第2半导体膜部相向的第4绝缘部分面，
所述第4绝缘部分面的至少一部分与所述第3绝缘部分面之间的第2绝缘部件面角度大于90度。
10.一种半导体装置，具备：
第1电极；
第2电极；
第3电极，从所述第1电极向所述第2电极的第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1半导体区域，包含Alx1Ga1-x1N，其中0≤x1<1，所述第1半导体区域包括第1部分区域、第2部分区域、第3部分区域、第4部分区域、第5部分区域、第6部分区域及第7部分区域，从所述第1部分区域向所述第1电极的第2方向与所述第1方向交叉，从所述第2部分区域向所述第2电极的方向沿着所述第2方向，从所述第3部分区域向所述第3电极的方向沿着所述第2方向，所述第4部分区域在所述第1方向上处于所述第1部分区域与所述第3部分区域之间，所述第5部分区域在所述第1方向上处于所述第3部分区域与所述第2部分区域之间；
第2半导体区域，包含Alx2Ga1-x2N，其中0<x2<1、x1<x2，所述第2半导体区域包括第1半导体部分及第2半导体部分，从所述第4部分区域向所述第1半导体部分的方向沿着所述第2方向，从所述第5部分区域向所述第2半导体部分的方向沿着所述第2方向，所述第6部分区域在所述第2方向上处于所述第4部分区域与所述第1半导体部分之间，所述第7部分区域在所述第2方向上处于所述第5部分区域与所述第2半导体部分之间；
第3半导体区域，包含Alx3Ga1-x3N，其中0<x3≤1、x1<x3，所述第3半导体区域包括第1半导体膜部，所述第1半导体膜部在所述第1方向上处于所述第6部分区域与所述第3电极之间；以及
第1绝缘部件，包括第1绝缘部分、第2绝缘部分、第3绝缘部分及第4绝缘部分，
所述第1绝缘部分处于所述第6部分区域与所述第3电极之间，
所述第2绝缘部分处于所述第3电极与所述第7部分区域之间，
所述第3绝缘部分处于所述第3部分区域与所述第3电极之间，
所述第1半导体部分处于所述第6部分区域与所述第4绝缘部分之间，
所述第4绝缘部分包括与所述第1半导体部分相向的第1绝缘部分面，
所述第1绝缘部分包括与所述第1半导体膜部相向的第2绝缘部分面，
所述第2绝缘部分面的至少一部分与所述第1绝缘部分面之间的绝缘部件面角度小于90度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115440809A (zh) * 2021-06-01 2022-12-06 株式会社东芝 半导体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7470008B2 (ja) 2020-10-19 2024-04-17 株式会社東芝 半導体装置
JP7438918B2 (ja) 2020-11-12 2024-02-27 株式会社東芝 半導体装置
JP7446214B2 (ja) * 2020-12-16 2024-03-08 株式会社東芝 半導体装置及びその製造方法
JP7470075B2 (ja) * 2021-03-10 2024-04-17 株式会社東芝 半導体装置
US12218232B2 (en) * 2021-08-25 2025-02-04 Kabushiki Kaisha Toshiba Semiconductor device including compound and nitride members

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008210836A (ja) * 2007-02-23 2008-09-11 Sanken Electric Co Ltd 電界効果半導体装置及びその製造方法
CN102171830A (zh) * 2008-07-31 2011-08-31 克里公司 常关型半导体器件及其制造方法
JP2018046150A (ja) * 2016-09-14 2018-03-22 株式会社東芝 半導体装置及びその製造方法
CN109524308A (zh) * 2017-09-19 2019-03-26 株式会社东芝 半导体装置及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992828A (ja) 1995-09-27 1997-04-04 Hitachi Ltd 絶縁ゲート型バイポーラトランジスタ及びその製造方法
JP2010118556A (ja) 2008-11-13 2010-05-27 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
JP2011124509A (ja) * 2009-12-14 2011-06-23 Sharp Corp 半導体装置
JP2011155116A (ja) 2010-01-27 2011-08-11 Oki Electric Industry Co Ltd 半導体装置及びその製造方法
TWI587512B (zh) 2011-05-16 2017-06-11 Renesas Electronics Corp Field effect transistor and semiconductor device
JP5878317B2 (ja) 2011-08-08 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2016105499A (ja) 2016-01-28 2016-06-09 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008210836A (ja) * 2007-02-23 2008-09-11 Sanken Electric Co Ltd 電界効果半導体装置及びその製造方法
CN102171830A (zh) * 2008-07-31 2011-08-31 克里公司 常关型半导体器件及其制造方法
JP2018046150A (ja) * 2016-09-14 2018-03-22 株式会社東芝 半導体装置及びその製造方法
CN109524308A (zh) * 2017-09-19 2019-03-26 株式会社东芝 半导体装置及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115440809A (zh) * 2021-06-01 2022-12-06 株式会社东芝 半导体装置

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