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CN109697999A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

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CN109697999A
CN109697999A CN201811126074.4A CN201811126074A CN109697999A CN 109697999 A CN109697999 A CN 109697999A CN 201811126074 A CN201811126074 A CN 201811126074A CN 109697999 A CN109697999 A CN 109697999A
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Abstract

本公开提供了一种半导体存储器件，所述半导体存储器件包括：存储单元阵列，包括连接到多条位线的多个存储单元；控制信号生成电路，被配置为响应于所述半导体存储器件的第一工作温度而产生第一控制信号，并且响应于所述半导体存储器件的第二工作温度而产生第二控制信号；预充电电路，被配置为响应于使能信号而向所述多条位线中的第一位线提供预充电电流；以及升压电路，被配置为响应于所述使能信号而向所述第一位线提供升压电流，其中所述升压电流的幅值是对所述第一控制信号和所述第二控制信号之一的响应。

Description

半导体存储器件
本申请要求于2017年10月23日在韩国知识产权局提交的韩国专利申请号为10-2017-0137566的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开涉及一种半导体存储器件。
背景技术
可以使用流过存储单元阵列的位线的导通电流来感测非易失性存储器件中的导通/关断存储单元。可以对存储单元阵列的位线进行预充电，以允许导通电流流过该位线。为了精确的导通/关断存储单元感测，可以将存储单元阵列的位线预充电到特定电平。
当半导体存储器件的工作温度较高时，由于漏电流等导致预充电时间可能很长。因此，当半导体存储器件的工作温度很高时，可能需要相对较大的预充电电流。另一方面，当半导体存储器件的工作温度很低时，如果像半导体存储器件的工作温度很高的情况那样使用相对较大的预充电电流对位线进行预充电，则可能导致过度预充电。结果，可能降低位线的工作速度。
发明内容
本发明构思的各方面提供了一种半导体存储器件，所述半导体存储器件能够使用根据工作温度而变化的电流对存储单元阵列的位线进行预充电来缩短预充电时间。
然而，本发明构思的各方面不限于本文所阐述的各方面。通过参考下面给出的本发明构思的详细描述，对于本发明构思所属领域的普通技术人员而言，本发明构思的上述和其他方面将变得更加明显。
根据本发明构思的一些实施例，提供了一种半导体存储器件，包括：存储单元阵列，所述存储单元阵列包括连接到多条位线的多个存储单元；控制信号生成电路，所述控制信号生成电路被配置为响应于所述半导体存储器件的第一工作温度而产生第一控制信号，并且响应于所述半导体存储器件的第二工作温度而产生第二控制信号；预充电电路，所述预充电电路被配置为响应于使能信号而向所述多条位线中的第一位线提供预充电电流；以及升压电路，所述升压电路被配置为响应于所述使能信号而向所述第一位线提供升压电流，其中所述升压电流的幅值是对所述第一控制信号和所述第二控制信号之一的响应。
根据本发明构思的一些实施例，提供了一种半导体存储器件，包括：存储单元阵列，所述存储单元阵列包括连接到多条位线的多个存储单元；控制信号生成电路，所述控制信号生成电路被配置为产生具有响应于第一工作温度的值的第一控制信号以及产生具有响应于第二工作温度的值的第二控制信号；以及升压电路，所述升压电路连接到电压源并且被配置为由所述第一控制信号和所述第二控制信号中的任何一个控制。所述控制信号生成电路被配置为响应于所述第一工作温度产生第一控制电流以及响应于所述第二工作温度产生第二控制电流。当所述升压电路由所述第一控制信号控制时，所述升压电路向所述多条位线中的第一位线提供第一升压电流，所述第一升压电流的幅值与所述第一控制电流的幅值相同，当所述升压电路由所述第二控制信号控制时，向所述第一位线提供第二升压电流，所述第二升压电路的幅值与所述第二控制电流的幅值相同。
根据本发明构思的一些实施例，提供了一种半导体存储器件，包括：存储单元阵列，所述存储单元阵列包括连接到多条位线的多个存储单元；控制信号生成电路，所述控制信号生成电路被配置为响应于所述半导体存储器件的第一工作温度而产生第一控制信号，并且响应于所述半导体存储器件的第二工作温度而产生第二控制信号；以及感测电路，所述感测电路被配置为响应于使能信号产生预充电电流，响应于所述使能信号以及所述第一控制信号和所述第二控制信号之一而产生升压电流，并且向所述多条位线中的第一位线提供所述预充电电流和所述升压电流。
附图说明
通过以下结合附图对实施例的描述，这些和/或其他方面将变得显而易见并且更容易理解，其中：
图1是根据示例实施例的半导体存储器件的框图；
图2是根据示例实施例的图1的半导体存储器件的框图；
图3是根据示例实施例的用于说明图2的控制电流生成电路的曲线图；
图4例示了根据示例实施例的图2的感测电路201；
图5例示了根据示例实施例的图1和图2的控制电流生成电路和控制电压生成电路；
图6是根据示例实施例的用于说明半导体存储器件在第一工作温度下的操作和效果的图；
图7是根据示例实施例的用于说明半导体存储器件在第二工作温度下的操作和效果的图；以及
图8是根据特定实施例的包括了半导体存储器件的电子系统的框图。
具体实施方式
应当理解的是，尽管在本文可以使用术语第一、第二、第三等来描述各种元件，但是这些元件不应受这些术语的限制。除非另有说明，否则这些术语通常用于将一个元件与另一个元件区分开。因此，下面在说明书的一个部分中讨论的第一元件可以在说明书的不同部分中被称为第二元件，而不会脱离本公开的教导。而且，诸如“第一”和“第二”的术语可以在权利要求中用于对权利要求所述的元件进行命名，甚至认为特定名称不是用于描述说明书中的相关元件。
图1是根据示例实施例的半导体存储器件10的框图。
参照图1，半导体存储器件10可以包括控制信号生成电路100、第一感测电路201、第二感测电路202、第三感测电路203、第一多路复用器231、第二多路复用器232、第三多路复用器233、第一存储单元阵列241、第二存储单元阵列242和第三存储单元阵列243。
控制信号生成电路100可以包括控制电流生成电路110和控制电压生成电路120。
控制电流生成电路110可以产生与半导体存储器件10的工作温度成正比或成反比的电流。在一些实施例中，当控制电流生成电路110产生与工作温度成正比的电流时，控制电流生成电路110的输出电流的幅值可以随着工作温度的升高而增加。例如，控制电流生成电路110可以根据半导体存储器件10的工作温度产生控制电流Ip。例如，控制电流生成电路110可以在第一工作温度下产生第一控制电流Ip1，而在第二工作温度下产生第二控制电流Ip2。
控制电压生成电路120可以根据控制电流生成电路110的输出电流(即，控制电流Ip)产生控制电压Vp。
例如，当从控制电流生成电路110接收到第一控制电流Ip1时，控制电压生成电路120可以产生与第一控制电流Ip1对应的第一控制电压Vp1。另外，当从控制电流生成电路110接收到第二控制电流Ip2时，控制电压生成电路120可以产生与第二控制电流Ip2对应的第二控制电压Vp2。换句话说，响应于第一控制电流Ip1和第二控制电流Ip2可以分别产生从控制电压生成电路120输出的第一控制电压Vp1和第二控制电压Vp2。
控制电压生成电路120可以产生与控制电流生成电路110的输出电流(即，第一控制电流Ip1或第二控制电流Ip2)的幅值成正比或成反比的电压。在一些实施例中。当控制电压生成电路120产与控制电流生成电路110的输出电流(即，第一控制电流Ip1或第二控制电流Ip2)的幅值成正比的电压时，控制电压生成电路120的输出电压的幅值可以随着工作温度的升高而增加。
第一控制电压Vp1和第二控制电压Vp2中的任何一个可以被提供给第一感测电路201、第二感测电路202和第三感测电路203中的每一个。
第一感测电路201、第二感测电路202和第三感测电路203可以分别连接到第一多路复用器231、第二多路复用器232和第三多路复用器233。
第一多路复用器231、第二多路复用器232和第三多路复用器233可以分别连接到第一存储单元阵列241、第二存储单元阵列242和第三存储单元阵列243。
第一多路复用器231可以选择第一存储单元阵列241的多条位线中的一条，并将所选择的位线连接到第一感测电路201。第二多路复用器232可以选择第二存储单元阵列242的多条位线中的一条，并将所选择的位线连接到第二感测电路202。第三多路复用器233可以选择第三存储单元阵列243的多条位线中的一条，并将所选择的位线连接到第三感测电路203。
第一感测电路201可以接收第一控制电压Vp1和第二控制电压Vp2中的任何一个，并且产生对由第一多路复用器231选择的第一存储单元阵列241的第一位线进行预充电的第一电流I1(参见图2)。第二感测电路202可以接收第一控制电压Vp1和第二控制电压Vp2中的任何一个，并且产生对由第二多路复用器232选择的第二存储单元阵列242的第二位线进行预充电的第二电流。第三感测电路203可以接收第一控制电压Vp1和第二控制电压Vp2中的任何一个，并且产生对由第三多路复用器233选择的第三存储单元阵列243的第三位线进行预充电的第三电流。稍后将详细描述感测电路的预充电操作。
可以将第一感测电路201的第一输出SOUT1、第二感测电路202的第二输出SOUT2和第三感测电路203的第三输出SOUT3中的一个提供给输出电路(未示出)。输出电路可以将由感测电路检测到的数据信号输出到半导体存储器件10的外部。例如，第一感测电路201的第一输出SOUT1、第二感测电路202的第二输出SOUT2和第三感测电路203的第三输出SOUT3可以分别用于感测第一存储单元阵列241、第二存储单元阵列242和第三存储单元阵列243的存储单元的导通/关断状态。
尽管图1中例示了三个感测电路201至203、三个多路复用器231至233和三个存储单元阵列241至243，但本发明构思的技术精神不限于这种情况。例如，根据示例实施例的半导体存储器件10可以包括少于或多于三个感测电路、三个多路复用器和三个存储单元阵列。
在图1中，仅例示了多路复用器和感测电路作为连接到存储单元阵列的元件。然而，这仅仅是为了清楚的说明，本发明构思的技术精神不限于这种情况。例如，列译码器、行译码器等也可以连接到存储单元阵列。
在一些实施例中，半导体存储器件10可以是闪速存储器件。
在一些实施例中，半导体存储器件10可以是以下各项中的一个：动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、相位随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
图2是根据示例实施例的图1的半导体存储器件的框图。在图2中，为了例示清楚起见，省略了图1中的第二感测电路202、第三感测电路203、第二多路复用器232、第三多路复用器233、第二存储单元阵列242和第三存储单元阵列243。
图3是根据示例实施例的用于说明图2的控制电流生成电路110的曲线图。在图3的曲线图中，x轴表示温度(例如，绝对温度)，y轴表示控制电流生成电路110的输出电流(例如，第一控制电流Ip1或第二控制电流Ip2)的幅值。
现在将描述图1中的第一感测电路201、第一多路复用器231和第一存储单元阵列241。例如，第二感测电路202和第三感测电路203可以与第一感测电路201相同，第二多路复用器232和第三多路复用器233可以与第一多路复用器231相同，第二存储单元阵列242和第三存储单元阵列243可以与第一存储单元阵列241相同。为清楚起见，将省略与上述相同的元件和特征的冗余描述。
参照图2和图3，半导体存储器件10的第一存储单元阵列241可以包括多条位线和多条字线。
位线可以包括第一位线BL1。字线可以包括第一字线WL1。第一存储单元MC1可以连接到第一位线BL1和第一字线WL1。
第一位线BL1可以是由第一多路复用器231选择的任何一条位线。第一电流I1可以用于对第一位线BL1进行预充电。例如，第一电流I1可以用于在半导体存储器件10的读操作期间对第一位线BL1进行预充电。稍后将更详细地描述第一电流I1。
控制电流生成电路110可以根据温度(例如，绝对温度)产生控制电流(第一控制电流Ip1或第二控制电流Ip2)。例如，控制电流生成电路110可以在第一工作温度T1下产生第一控制电流Ip1而在第二工作温度T2下产生第二控制电流Ip2。
这里，温度例如可以是半导体存储器件10的工作温度。然而，本发明构思的技术精神不限于这种情况。例如，温度可以是半导体存储器件10的特定部分的温度或半导体存储器件10外部的温度。
第一工作温度T1可以高于第二工作温度T2。在一些实施例中，当控制电流生成电路110产生与工作温度成正比的电流时，第一控制电流Ip1的幅值可以大于第二控制电流Ip2的幅值。
在一些实施例中，与图3的曲线图不同，第一工作温度T1和第二工作温度T2均可以指的是特定温度范围。例如，第二工作温度T2的范围可以为第一温度a1至第二温度a2，第一工作温度T1的范围可以为第三温度a3至第四温度a4。这里，第二温度a2可以高于第一温度a1，第三温度a3可以高于第二温度a2，第四温度a4可以高于第三温度a3。
当第一工作温度T1和第二工作温度T2均指的是特定温度范围时，由控制电流生成电路110在第一工作温度T1下(即，在特定温度范围内)产生的第一控制电流Ip1可以是预设值。另外，当控制电流生成电路110产生了与工作温度成正比的电流时，由控制电流生成电路110在第二工作温度T2下(即，在与第一工作温度T1不交叠的特定温度范围内)产生的第二控制电流Ip2可以是小于第一控制电流Ip1的幅值的预设值。例如，当第一控制电流Ip1和第二控制电流Ip2均是预设值时，第一控制电流Ip1的幅值和第二控制电流Ip2的幅值均可以被设置为足够大的幅值，以补偿待预充电的位线(例如，第一位线BL1)的漏电流。
控制电压生成电路120可以产生控制电压Vp。例如，控制电压生成电路120可以响应于第一工作温度T1下的第一控制电流Ip1而产生第一控制电压Vp1。另外，控制电压生成电路120可以响应于第二工作温度T2下的第二控制电流Ip2而产生第二控制电压Vp2。
第一控制电压Vp1和第二控制电压Vp2中的任何一个都可以被提供给第一感测电路201。
第一感测电路201可以包括电压源250(例如，外部电源VDD或内部电源电压Vint)、预充电电路210和升压电路220。
预充电电路210可以接收由电压源250供应的电压并产生预充电电流Ic。预充电电路210可以将所产生的预充电电流Ic提供给第一节点node1。
第一节点node1可以通过第一多路复用器231连接到第一存储单元阵列241。例如，第一节点node1可以电连接到第一存储单元阵列241的位线。当第一多路复用器231选择了第一存储单元阵列241的多条位线中的任何一条(例如，第一位线BL1)时，第一节点node1可以连接到所选择的位线(例如，第一位线BL1)。
升压电路220可以由控制电压Vp控制。例如，升压电路220可以由第一控制电压Vp1和第二控制电压Vp2中的任何一个控制。
当由第一控制电压Vp1控制时，升压电路220可以接收由电压源250供应的电压并产生第一升压电流(boost current)Ib1。第一升压电流Ib1的幅值可以等于第一控制电流Ip1的幅值。升压电路220可以将第一升压电流Ib1提供给第一节点node1。例如，在第一工作温度T1下，第一电流I1可以是预充电电流Ic与第一升压电流Ib1的总和。
当由第二控制电压Vp2控制时，升压电路220可以接收由电压源250供应的电压并产生第二升压电流Ib2。第二升压电流Ib2的幅值可以等于第二控制电流Ip2的幅值。升压电路220可以将第二升压电流Ib2提供给第一节点node1。例如，在第二工作温度T2下，第一电流I1可以是预充电电流Ic与第二升压电流Ib2的总和。
可以将第一电流I1提供给由第一多路复用器231选择的第一位线BL1，以对第一位线BL1进行预充电。换句话说，在第一工作温度T1下可以用预充电电流Ic和第一升压电流Ib1对第一存储单元阵列241的第一位线BL1进行预充电，而在第二工作温度T2下可以用预充电电流Ic和第二升压电流Ib2对该第一位线BL1进行预充电。
图4例示了根据示例实施例的图2的感测电路201。为清楚起见，将省略与上述元件和特征相同的冗余描述。
感测电路201可以包括预充电电路210和升压电路220。预充电电路210可以包括偏置电路211、第一晶体管TR1和第二晶体管TR2。第一晶体管TR1和第二晶体管TR2可以串联连接在电压源VDD与第一节点node1之间。
在图4中，偏置电路211被包括在预充电电路210中。然而，本发明构思的技术精神不限于这种情况。例如，偏置电路211可以与第一感测电路201分开设置。
第一晶体管TR1例如可以是P沟道金属氧化物半导体(PMOS)晶体管，第二晶体管TR2例如可以是N沟道金属氧化物半导体(NMOS)晶体管。当使能信号En处于逻辑低时，可以导通第一晶体管TR1。例如，使能信号En可以在读操作的预充电时间段期间具有低脉冲信号或高脉冲信号。
第一晶体管TR1可以由例如使能信号En选通，并且第一晶体管TR1的一个端子可以连接到电压源VDD。
例如，第二晶体管TR2的一个端子可以连接到第一晶体管TR1的另一个端子，第二晶体管TR2的另一个端子可以连接到第一节点node1。第二晶体管TR2可以由偏置电路211的输出信号选通。
在一些实施例中，当第一晶体管TR1由使能信号En选通时，预充电电路210可以将预充电电流Ic提供给第一节点node1。例如，当第一晶体管TR1由使能信号En选通时，预充电电流Ic可以流过由偏置电路211的输出信号选通的第二晶体管TR2。
升压电路220可以与预充电电路210并联连接，并且可以被设置在电压源VDD与第一节点node1之间。升压电路220可以包括第三晶体管TR3、第四晶体管TR4和第五晶体管TR5。第三晶体管TR3、第四晶体管TR4和第五晶体管TR5可以串联连接在电压源VDD与第一节点node1之间。
第三晶体管TR3和第四晶体管TR4例如均可以是PMOS晶体管，而第五晶体管TR5例如可以是NMOS晶体管。
第三晶体管TR3可以由例如使能信号En选通，并且第三晶体管TR3的一个端子可以连接到电压源VDD。
例如，第四晶体管TR4的一个端子可以连接到第三晶体管TR3的另一个端子，第四晶体管TR4的另一个端子可以连接到第二节点node2。
例如，第五晶体管TR5的一个端子可以连接到第二节点node2，第五晶体管TR5的另一个端子可以连接到第一节点node1。第五晶体管TR5的栅极和第二晶体管TR2的栅极可以彼此连接。换句话说，第五晶体管TR5可以由偏置电路211的输出信号选通。
第三晶体管TR3、第四晶体管TR4和第五晶体管TR5中的至少一个可以由第一控制电压Vp1和第二控制电压Vp2中的任何一个选通。在一些实施例中，第三晶体管TR3、第四晶体管TR4和第五晶体管TR5中的第四晶体管TR4可以由第一控制电压Vp1和第二控制电压Vp2中的任何一个选通。
在一些实施例中，当第四晶体管TR4由第一控制电压Vp1选通时，升压电路220可以将第一升压电流Ib1提供给第一节点node1。例如，当第四晶体管TR4由第一控制电压Vp1选通时，第一升压电流Ib1可以流过第四晶体管TR4。换句话说，当第四晶体管TR4由第一控制电压Vp1选通时，具有与对应于第一工作温度T1的第一控制电流Ip1的幅值相同幅值的电流(例如，第一升压电流Ib1)可以流过第二节点node2。当第四晶体管TR4由第一控制电压Vp1选通时，升压电路220可以由第一控制电压Vp1控制。
当第四晶体管TR4由第二控制电压Vp2选通时，升压电路220可以将第二升压电流Ib2提供给第一节点node1。例如，当第四晶体管TR4由第二控制电压Vp2选通时，第二升压电流Ib2可以流过第四晶体管TR4。换句话说，当第四晶体管TR4由第二控制电压Vp2选通时，具有与第二控制电流Ip2的幅值相同幅值的电流(例如，第二升压电流Ib2)可以流过第二节点node2。当第四晶体管TR4由第二控制电压Vp2选通时，升压电路220可以由第二控制电压Vp2控制。
在一些实施例中，第一感测电路201还可以包括设置在电压源VDD与输出节点node0之间的感测晶体管TRS。
在一些实施例中，感测晶体管TRS可以由控制电压Vp选通。例如，感测晶体管TRS的一个端子可以连接到电压源VDD，而感测晶体管TRS的另一个端子可以连接到输出节点node0。感测晶体管TRS可以由第一控制电压Vp1和第二控制电压Vp2中的任何一个选通。感测晶体管TRS的另一个端子和第一晶体管TR1的另一个端子可以连接到输出节点node0。
作为示例，流过输出节点node0的电流可以经由反相器213被输出为第一输出SOUT1。作为另一示例，在预充电时段完成之后的感测时段期间，感测电流Is可以被提供给第一节点node1并且可以抵消第一存储单元阵列241的关断状态的存储单元的漏电流。
当感测晶体管TRS由控制电压Vp选通时，可以将感测电流Is提供给输出节点node0。例如，当例如在第一工作温度T1下感测晶体管TRS由第一控制电压Vp1选通时，可以将第一感测电流Is1提供给输出节点node0。第一感测电流Is1的幅值可以等于第一控制电流Ip1的幅值。
当例如在第二工作温度T2下感测晶体管TRS由第二控制电压Vp2选通时，可以将第二感测电流Is2提供给输出节点node0。第二感测电流Is2的幅值可以等于第二控制电流Ip2的幅值。
当使能信号En处于逻辑高时，可以关断第一晶体管TR1。换句话说，使能信号En处于逻辑低的时段可以是对位线进行预充电的预充电时段，而预充电时段之后的使能信号En处于逻辑高的时段可以是用于感测存储单元阵列的导通/关断单元的感测时段。
在预充电完成之后的感测时段中，关断单元的位线的预充电电平会由于漏电流等而减小。在这种情况下，可以使用根据工作温度而流过感测晶体管TRS的电流(例如，第一感测电流Is1或第二感测电流Is2)来补偿关断单元的位线的预充电电平。
图5例示了根据示例实施例的图1和图2的控制电流生成电路110和控制电压生成电路120。为了清楚起见，将省略与上述元件和特征相同的冗余描述。
参照图5，控制电流生成电路110可以包括第一电流镜单元110-1、第二电流镜单元110-2、电平控制单元110-3和输出单元110-4。
第一电流镜单元110-1和第二电流镜单元110-2可以连接在电压源VDD与第三节点node3之间以及电压源VDD与第四节点node4之间。第一电流镜单元110-1和第二电流镜单元110-2可以镜像流过第三节点node3的第一分电流I21和流过第四节点node4的第二分电流I22。
第一电流镜单元110-1可以设置在电压源VDD与第六节点node6之间以及电压源VDD与第七节点node7之间。第一电流镜单元110-1可以包括第六晶体管TR6和第七晶体管TR7。第六晶体管TR6和第七晶体管TR7例如均可以是PMOS晶体管。
第六晶体管TR6的一个端子可以连接到电压源VDD，而第六晶体管TR6的另一个端子可以连接到第六节点node6。第七晶体管TR7的一个端子可以连接到电压源VDD，而第七晶体管TR7的另一个端子可以连接到第七节点node7。第六晶体管TR6的栅极和第七晶体管TR7的栅极可以彼此连接。彼此连接的第六晶体管TR6的栅极和第七晶体管TR7的栅极可以连接到第七节点node7。
第二电流镜单元110-2可以设置在第三节点node3与第六节点node6之间以及第四节点node4与第七节点node7之间。第二电流镜单元110-2可以包括第八晶体管TR8和第九晶体管TR9。第八晶体管TR8和第九晶体管TR9例如均可以是NMOS晶体管。
第八晶体管TR8的一个端子可以连接到第六节点node6，而第八晶体管TR8的另一个端子可以连接到第三节点node3。第九晶体管TR9的一个端子可以连接到第七节点node7，而第九晶体管TR9的另一个端子可以连接到第四节点node4。第八晶体管TR8的栅极和第九晶体管TR9的栅极可以彼此连接。彼此连接的第八晶体管TR8的栅极和第九晶体管TR9的栅极可以连接到第六节点node6。
电平控制单元110-3可以设置在第三节点node3与地VSS之间以及第四节点node4与地VSS之间。电平控制单元110-3可以包括第一电阻器R21、第十晶体管TR10和第十一晶体管TR11。第十晶体管TR10和第十一晶体管TR11例如均可以是双极结型晶体管(BJT)。
第十晶体管TR10的一个端子可以连接到第三节点node3，而第十晶体管TR10的另一个端子可以连接到地VSS。当第十晶体管TR10是BJT时，第十晶体管TR10的一个端子发射极可以连接到第三节点node3，而作为第十晶体管TR10的其他端子的基极和集电极可以连接到地VSS。
第十一晶体管TR11的一个端子可以连接到第五节点node5，而第十一晶体管TR11的另一个端子可以连接到地VSS。当第十一晶体管TR11是BJT时，第十一晶体管TR11的一个端子发射极可以连接到第五节点node5，而基极和集电极可以连接到地VSS。
电平控制单元110-3可以分别基于第三节点node3和第四节点node4的电压电平来控制从第一电流镜单元110-1输出的第一分电流I21的大小和从第二电流镜单元110-2输出的第二分电流I22的大小。
第一电阻器R21的一个端子可以连接到第四节点node4，而第一电阻器R21的另一个端子可以连接到第五节点node5。因此，第一电阻器R21可以在第四节点node4与第五节点node5之间形成电流路径。
第一电阻器R21例如可以是电阻值与工作温度成正比或成反比的可变电阻器。第一电阻器R21的电阻值可以根据工作温度而改变，从而改变控制电流生成电路110的输出。
在一些实施例中，第一电阻器R21的电阻值可以与工作温度成反比。下面将描述第一电阻器R21的电阻值与工作温度成反比的情况。随着温度升高，第一电阻器R21的电阻值可以减小。因此，第二分电流I22的幅值和第一分电流I21(第二分电流I22的镜像电流)的幅值可以增加。控制电流生成电路110的输出电流(例如，第一控制电流Ip1或第二控制电流Ip2)的幅值可以与第一电阻器R21的电阻值成反比。
当第一控制电流Ip1的幅值大于第二控制电流Ip2的幅值时，如果第一电阻器R21的电阻值随温度升高而减小，则控制电流生成电路110的输出电流可以是第一控制电流Ip1；如果第一电阻器R21的电阻值随温度降低而增大，则控制电流生成电路110的输出电流可以是第二控制电流Ip2。
尽管上面已经描述了第一电阻器R21是可变电阻器的情况，但是本发明构思的技术精神不限于这种情况。例如，第一电阻器R21可以是这样的MOS晶体管：该MOS晶体管由偏置电压选通，并且该MOS晶体管的一个端子连接到第四节点node4，另一个端子连接到第五节点node5。在这种情况下，第一电阻器R21(其为MOS晶体管)可以具有与温度成正比或成反比的温度系数。因此，第一电阻器R21的电阻值可以与温度成正比或成反比。例如，第一电阻器R21可以被配置为根据温度来控制第二分电流I22的大小。
输出单元110-4可以包括第十二晶体管TR12。第十二晶体管TR12的一个端子可以连接到电压源VDD，第十二晶体管TR12的另一个端子可以连接到第八节点node8。第十二晶体管TR12可以由第七节点node7的电压选通。
输出单元110-4可以输出被第一电流镜单元110-1和第二电流镜单元110-2镜像的第一分电流I21或第二分电流I22作为控制电流IP。输出单元110-4可以在电压源VDD与第八节点node8之间形成电流路径，以对控制电流生成电路110的输出电流(例如，第一控制电流Ip1或第二控制电流Ip2)的大小进行控制。
控制电压生成电路120可以包括第十三晶体管TR13、第二电阻器R41和第十四晶体管TR14。
第十三晶体管TR13的一个端子可以连接到电压源VDD，第十三晶体管TR13的另一个端子可以连接到第九节点node9。第十三晶体管TR13的栅极可以连接到第九节点node9。控制电流生成电路110的输出电流(例如，第一控制电流Ip1或第二控制电流Ip2)可以被提供给第九节点node9。
第二电阻器R41的一个端子可以连接到第九节点node9。
第十四晶体管TR14的一个端子可以连接到第二电阻器R41的另一个端子，并且第十四晶体管TR14的另一个端子可以连接到地VSS。第十四晶体管TR14可以由控制信号SC选通。第十四晶体管TR14可以响应于控制信号SC而启动控制电压生成电路120。
可以通过在第九节点node9处应用基尔霍夫(Kirchhoff)电流定律来获得下面的等式1。
Ip+{β(VDD-Vp+Vth)2}/2-Vp/R41＝0 (1)。
另外，当第一电阻器R21的电阻值与温度成反比时，可以针对控制电流生成电路110的输出电流(例如，第一控制电流Ip1或第二控制电流Ip2)建立下面的等式2。
Ip∝KT/R21 (2)。
这里，Ip可以是第一控制电流Ip1和第二控制电流Ip2中的任何一个，Vp可以是第一控制电压Vp1和第二控制电压Vp2中的任何一个。另外，β可以是第十三晶体管TR13的特征常数，Vth可以是第十三晶体管TR13的阈值电压，K可以是比例常数，T可以是温度。
从等式1和等式2显而易见的是，Ip随温度的升高而增加，Vp随着Ip的增加而增加。另外，Ip随着第一电阻器R21的电阻值的增加而减小，Vp随着Ip的减小而减小。
例如，在第一工作温度T1下，控制电流生成电路110的输出电流可以是第一控制电流Ip1，控制电压生成电路120的输出电压可以是第一控制电压Vp1。另外，在低于第一工作温度T1的第二工作温度T2下，控制电流生成电路110的输出电流可以是第二控制电流Ip2，控制电压生成电路120的输出电压可以是第二控制电压Vp2。第一控制电流Ip1的幅值可以大于第二控制电流Ip2的幅值，并且第一控制电压Vp1的幅值可以大于第二控制电压Vp2的幅值。
在根据示例实施例的半导体存储器件10中，如果第一电阻器R21的电阻值与温度成反比，则当为了增大Ip而升高温度时，第一电阻器R21的电阻值减小。因此，能够缩短在预充电期间可能出现的延迟。
控制电压生成电路120的输出电压(例如，第一控制电压Vp1或第二控制电压Vp2)可以被提供给升压电路220。
图6是根据示例实施例的用于说明半导体存储器件在第一工作温度T1下的操作和效果的图。为了清楚起见，将省略与上述元件和特征相同的冗余描述。
参照图4和图6，使能信号En可以被传输到第一晶体管TR1的栅极和第三晶体管TR3的栅极。在一些实施例中，当第一晶体管TR1和第三晶体管TR3均是PMOS晶体管时，可以在该使能信号En处于低电平时产生第一电流I1。
在下文中将假设控制电流生成电路110产生与温度成正比的输出电流以及控制电压生成电路120产生与温度成正比的输出电压。
第一工作温度T1例如可以是高于室温的温度。如上所述，在第一工作温度T1下，升压电路220可以由第一控制电压Vp1控制，并且第一升压电流Ib1可以被供应给第一节点node1。因此，在第一工作温度T1下，第一电流I1可以是预充电电流Ic和第一升压电流Ib1的总和。
第一个曲线图(第一种情况)是例示了当第一电流I1(即，预充电电流Ic和第一升压电流Ib1的总和)被提供给位线VBL以便对该位线进行预充电时，该位线VBL的电压的曲线图。第二图表(第二种情况)是例示了当预充电电流Ic被提供给位线VBL以便对该位线进行预充电时，该位线VBL的电压的曲线图。
参照第一个曲线图(第一种情况)，可能需要从使能信号En转变为低电平的时间起的第一时间段t1来完成对位线的预充电。例如，在第一时间段t1之后，位线的电压电平可以达到预充电电平Vpre。参照第二曲线图(第二种情况)，可能需要从使能信号En转变为低电平的时间起的第二时间段t2来完成对位线的预充电。例如，在第二时间段t2之后，位线的电压电平可以达到预充电电平Vpre。第二时间段t2可以比第一时间段t1长。
例如，在高于室温的第一工作温度T1下，预充电电流Ic和第一升压电流Ib1可以被包括在用于对位线进行预充电的第一电流I1中。因此，能够缩短对位线进行预充电所需的时间段。
图7是根据示例实施例的用于说明半导体存储器件在第二工作温度T2下的操作和效果的图。为了清楚起见，将省略与上述元件和特征相同的冗余描述。在下文中将假设控制电流生成电路110产生与温度成正比的输出电流以及控制电压生成电路120产生与温度成正比的输出电压。
参照图4和图7，第二工作温度T2例如可以是低于室温的温度。如上所述，在第二工作温度T2下，升压电路220可以由第二控制电压Vp2控制，并且第二升压电流Ib2可以被提供给第一节点node1。因此，在第二工作温度T2下，第一电流I1可以是预充电电流Ic和第二升压电流Ib2的总和。
第三个曲线图(第三种情况)是例示了当第一电流I1(即，预充电电流Ic和第二升压电流Ib2的总和)被提供给位线VBL以便对该位线进行预充电时，该位线VBL的电压的曲线图。第四个曲线图(第四种情况)是例示了当预充电电流Ic被提供给位线VBL以便对该位线进行预充电时，该位线VBL的电压的曲线图。
参照第三个曲线图(第三种情况)，可能需要从使能信号En转变为低电平的时间起的第三时间段t3来完成对位线的预充电。例如，在第三时间段t3之后，位线的电压电平可以达到预充电电平Vpre。参照第四个曲线图(第四种情况)，可能需要从使能信号En转变为低电平的时间起的第四时间段t4来完成对位线的预充电。例如，在第四时间段t4之后，位线的电压电平可以达到预充电电平Vpre。第四时间段t4可以比第三时间段t3长。
例如，在低于室温的第二工作温度T2下，预充电电流Ic和第二升压电流Ib2可以被包括在用于对位线进行预充电的第一电流I1中。因此，能够缩短对位线进行预充电所需的时间段。
通过比较图6和图7能够看出，第一升压电流Ib1的幅值可以大于第二升压电流Ib2的幅值。例如，第一工作温度T1下的第一电流I1的幅值可以大于第二工作温度T2下的第一电流I1的幅值。当在第二工作温度T2下使用预充电电流Ic和第一控制电流Ip1对位线进行预充电时，过度预充电的可能性很高。过度预充电可能降低半导体存储器件10的工作速度。为了避免过度预充电，在第二操作温度T2下可以使用预充电电流Ic和对应于第二控制电流Ip2的第二升压电流Ib2对位线进行预充电。
根据示例实施例的半导体存储器件10允许根据工作温度而变化的控制电流生成电路110的输出电流流过第一感测电路201的第二节点node2。这不仅能够缩短对位线进行预充电所需要的时间段，也能够防止过度预充电。
图8是根据特定实施例的包括半导体存储器件的电子系统1100的框图。
参照图8，根据实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)设备1120、存储装置1130、接口1140和总线1150。控制器1110、I/O设备1120、存储装置1130和/或接口1140可以通过总线1150彼此耦接。总线1150可以对应于数据移动的路径。
控制器1110可以包括以下各项中的至少一项：微处理器、数字信号处理器、微控制器以及能够执行与微处理器、数字信号处理器和微控制器类似的功能的逻辑器件。I/O设备1120可以包括小键盘(keypad)、键盘、显示设备等。存储装置1130可以存储数据并通过数据和/或命令与总线1150通信。接口1140可以用于向通信网络发送数据或从通信网络接收数据。接口1140可以是有线接口或无线接口。在一个示例中，接口1140可以包括天线或者有线收发器或无线收发器。
电子系统1100还可以包括高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)作为工作存储器，以用于改善控制器1110的操作。
此外，根据上述实施例的半导体存储器件10可以被设置在存储装置1130中，或者可以被设置为控制器1110、I/O设备1120等的一部分。
电子系统1100能够被应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中发送和/或接收信息的任何电子设备。
尽管已经参照本发明的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，希望本发明的实施例在所有方面都被认为是说明性的而非限制性的，以所附权利要求而不是前面的描述为参照来指示本发明的范围。

Claims (20)

1.一种半导体存储器件，包括：
存储单元阵列，所述存储单元阵列包括连接到多条位线的多个存储单元；
控制信号生成电路，所述控制信号生成电路被配置为响应于所述半导体存储器件的第一工作温度而产生第一控制信号，并且响应于所述半导体存储器件的第二工作温度而产生第二控制信号；
预充电电路，所述预充电电路被配置为响应于使能信号而向所述多条位线中的第一位线提供预充电电流；以及
升压电路，所述升压电路被配置为响应于所述使能信号而向所述第一位线提供升压电流，其中所述升压电流的幅值是对所述第一控制信号和所述第二控制信号之一的响应。
2.根据权利要求1所述的半导体存储器件，
其中，所述控制信号生成电路被配置为在所述第一工作温度下响应于第一控制电流来产生第一控制电压作为所述第一控制信号，并且在所述第二工作温度下响应于第二控制电流来产生第二控制电压作为所述第二控制信号，
其中，所述预充电电路包括串联连接在电压源与第一节点之间的第一晶体管和第二晶体管，所述第一节点电连接到所述第一位线，并且所述预充电电路被配置为向所述第一节点提供所述预充电电流，
其中所述升压电路包括串联连接在所述电压源与所述第一节点之间的第三晶体管、第四晶体管和第五晶体管，
其中所述第三晶体管、所述第四晶体管和所述第五晶体管中的至少一个由所述第一控制电压和所述第二控制电压中的任何一个选通，
其中，所述升压电路被配置为：当所述第三晶体管、所述第四晶体管和所述第五晶体管中的至少一个由所述第一控制电压选通时，向所述第一节点提供第一升压电流，所述第一升压电流的幅值与所述第一控制电流的幅值相同，当所述第三晶体管、所述第四晶体管和所述第五晶体管中的至少一个由所述第二控制电压选通时，向所述第一节点提供第二升压电流，所述第二升压电流的幅值与所述第二控制电流的幅值相同，
其中，所述预充电电路和所述升压电路被配置为在所述第一工作温度下分别使用所述预充电电流和所述第一升压电流对所述第一位线进行预充电，
其中，所述预充电电路和所述升压电路被配置为在所述第二工作温度下分别使用所述预充电电流和所述第二升压电流对所述第一位线进行预充电。
3.根据权利要求2所述的半导体存储器件，其中所述第三晶体管、所述第四晶体管和所述第五晶体管中的所述第四晶体管由所述第一控制电压和所述第二控制电压中的任何一个选通。
4.根据权利要求3所述的半导体存储器件，其中：
所述第三晶体管的一个端子连接到所述电压源，
所述第四晶体管的一个端子连接到所述第三晶体管的另一个端子，以及
所述第五晶体管的一个端子连接到所述第四晶体管的另一个端子，并且所述第五晶体管的另一个端子连接到所述第一节点。
5.根据权利要求3所述的半导体存储器件，其中当所述第四晶体管由所述第一控制电压选通时，所述第一升压电流通过所述第四晶体管，而当所述第四晶体管由所述第二控制电压选通时，所述第二升压电流通过所述第四晶体管。
6.根据权利要求2所述的半导体存储器件，其中所述第一晶体管由所述使能信号选通并且所述第一晶体管的一个端子连接到所述电压源，所述第二晶体管的一个端子连接到所述第一晶体管的另一个端子，所述第二晶体管的另一个端子连接到所述第一节点。
7.根据权利要求6所述的半导体存储器件，其中所述第三晶体管由所述使能信号选通。
8.根据权利要求2所述的半导体存储器件，其中所述第一工作温度高于所述第二工作温度，并且所述第一控制电流的幅值大于所述第二控制电流的幅值。
9.根据权利要求2所述的半导体存储器件，其中所述第二晶体管的栅极连接到所述第五晶体管的栅极。
10.一种半导体存储器件，包括：
存储单元阵列，所述存储单元阵列包括连接到多条位线的多个存储单元；
控制信号生成电路，所述控制信号生成电路被配置为产生具有响应于第一工作温度的值的第一控制信号以及产生具有响应于第二工作温度的值的第二控制信号；以及
升压电路，所述升压电路连接到电压源并且被配置为由所述第一控制信号和所述第二控制信号中的任何一个控制，
其中，所述控制信号生成电路被配置为响应于所述第一工作温度产生第一控制电流并且响应于所述第二工作温度产生第二控制电流，并且
其中，所述升压电路被配置为：当所述升压电路由所述第一控制信号控制时，向所述多条位线中的第一位线提供第一升压电流，所述第一升压电流的幅值与所述第一控制电流的幅值相同，当所述升压电路由所述第二控制信号控制时，向所述第一位线提供第二升压电流，所述第二升压电流的幅值与所述第二控制电流的幅值相同。
11.根据权利要求10所述的半导体存储器件，还包括：
预充电电路，所述预充电电路连接到电压源并且被配置为向所述第一位线提供预充电电流，
其中，所述预充电电路和所述升压电路被配置为：
在所述第一工作温度下，通过提供所述预充电电流和所述第一升压电流来对所述第一位线进行预充电，以及
在所述第二工作温度下，通过提供所述预充电电流和所述第二升压电流来对所述第一位线进行预充电。
12.根据权利要求10所述的半导体存储器件，其中所述第一工作温度高于所述第二工作温度，并且所述第一控制电流的幅值大于所述第二控制电流的幅值。
13.根据权利要求10所述的半导体存储器件，
其中所述升压电路包括串联连接在所述电压源与第一节点之间的第一晶体管、第二晶体管和第三晶体管，所述第一节点电连接到所述第一位线，以及
其中所述第一晶体管、所述第二晶体管和所述第三晶体管中的至少一个由所述第一控制信号和所述第二控制信号中的任何一个选通。
14.根据权利要求13所述的半导体存储器件，其中所述第一晶体管、所述第二晶体管和所述第三晶体管中的所述第二晶体管由所述第一控制信号和所述第二控制信号中的任何一个选通。
15.根据权利要求10所述的半导体存储器件，还包括：
感测晶体管，所述感测晶体管连接到所述电压源并且被配置为响应于所述第一控制信号和所述第二控制信号中的任何一个而向所述第一位线提供感测电流。
16.一种半导体存储器件，包括：
存储单元阵列，所述存储单元阵列包括连接到多条位线的多个存储单元；
控制信号生成电路，所述控制信号生成电路被配置为响应于所述半导体存储器件的第一工作温度而产生第一控制信号，并且响应于所述半导体存储器件的第二工作温度而产生第二控制信号；以及
感测电路，所述感测电路被配置为：响应于使能信号产生预充电电流，响应于所述使能信号以及所述第一控制信号和所述第二控制信号之一而产生升压电流，并且向所述多条位线中的第一位线提供所述预充电电流和所述升压电流。
17.根据权利要求16所述的半导体存储器件，其中所述感测电路包括：
预充电电路，所述预充电电路连接到电压源并且被配置为向第一节点提供所述预充电电流；以及
升压电路，所述升压电路连接到所述电压源并且被配置为向所述第一节点提供所述升压电流，
其中所述第一节点连接到所述第一位线。
18.根据权利要求17所述的半导体存储器件，
其中所述升压电路包括串联连接在所述电压源与所述第一节点之间的第一晶体管、第二晶体管和第三晶体管，以及
其中所述第一晶体管、所述第二晶体管和所述第三晶体管中的至少一个由所述的所述第一控制信号和所述第二控制信号之一选通。
19.根据权利要求18所述的半导体存储器件，其中所述第一晶体管、所述第二晶体管和所述第三晶体管中的所述第二晶体管由所述的所述第一控制信号和所述第二控制信号之一选通。
20.根据权利要求19所述的半导体存储器件，其中所述第三晶体管由偏置电路生成的偏置电压选通。
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