[go: up one dir, main page]

CN111989744A - 电阻式存储器单元控制和操作 - Google Patents

电阻式存储器单元控制和操作 Download PDF

Info

Publication number
CN111989744A
CN111989744A CN201980022504.4A CN201980022504A CN111989744A CN 111989744 A CN111989744 A CN 111989744A CN 201980022504 A CN201980022504 A CN 201980022504A CN 111989744 A CN111989744 A CN 111989744A
Authority
CN
China
Prior art keywords
value
memory cell
time interval
current
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980022504.4A
Other languages
English (en)
Inventor
普尔奇特·加印
乌姆特·阿斯兰
法提赫·哈姆佐格鲁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taihao Research Co ltd
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN111989744A publication Critical patent/CN111989744A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5614—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using conductive bridging RAM [CBRAM] or programming metallization cells [PMC]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

一些实施例包括具有电阻式存储器设备的装置以及在改变电阻式存储器设备的存储器单元的电阻的操作期间施加电压阶跃、电流阶跃和脉冲宽度阶跃的组合的方法。该装置还包括写入终止电路，该写入终止电路用于在对存储器单元执行的操作的特定时间期间限制提供给电阻式存储器设备的存储器单元的驱动电流。该装置还包括在存储器设备的感测操作期间进行操作的可编程可变电阻器和电阻器控制电路。

Description

电阻式存储器单元控制和操作
优先权声明
本专利申请要求于2018年6月29日提交的、序列号为16/023,728的美国申请的优先权权益，其全部内容通过引用合并于此。
技术领域
本文描述的实施例涉及电子设备和系统中的存储器电路。一些实施例涉及电阻式存储器设备。
背景技术
诸如电阻式存储器设备之类的非易失性存储器设备通常具有用于存储器单元的不同电阻值范围的精确放置，所述不同电阻值范围可以用于表示存储在存储器单元中的信息的不同值。在这样的范围内的太低或太高的值可能会影响存储器单元中所存储的信息(例如，位)的切换产量和耐久性。此外，在这样的范围之间的余量太小可能会导致信息的非易失性损失或从存储器单元读取信息的失败。已经提出了常规技术来解决上述现象。然而，如下面更详细地描述的，一些常规技术可能具有缺点。
附图说明
图1示出了根据本文描述的一些实施例的采用存储器设备的形式的装置。
图2A示出了根据本文描述的一些实施例的包括存储器元件和晶体管的存储器单元。
图2B示出了根据本文描述的一些实施例的可被存储在图2A的存储器单元中的不同状态(例如，电阻状态)的电阻值范围。
图2C和图2D示出了根据本文描述的一些实施例的在存储器单元上执行的不同操作期间流过图2A的存储器单元的电流，以及施加到耦合到存储器单元的相应导线的电压。
图3示出了根据本文描述的一些实施例的在将具有对应于状态0(例如，置位状态(或可选地，形成中状态))的值的信息存储到图2A的存储器单元中的写入操作期间的电压和电流的示例波形。
图4示出了根据本文描述的一些实施例的在将具有对应于状态1(例如，复位状态)的值的信息存储到图2A的存储器单元中的写入操作期间的电压和电流的示例波形。
图5示出了根据本文描述的一些实施例的在将信息存储到图2A的存储器单元中的写入操作期间的具有不同脉冲宽度的电压和电流的示例波形。
图6A示出了根据本文描述的一些实施例的包括写入终止电路的存储器设备。
图6B示出了根据本文描述的一些实施例的包括成组布置的存储器单元的图6A的存储器设备。
图7示出了根据本文描述的一些实施例的包括可变电阻器和电阻器控制电路的存储器设备。
图8示出了根据本文描述的一些实施例的采用系统(例如，电子系统)的形式的装置。
具体实施方式
本文描述的技术包括改进的电阻式存储器设备及其操作。所述技术包括在将信息存储到电阻式存储器设备的存储器单元中的操作期间施加电压阶跃(stepping)、电流阶跃和脉冲宽度阶跃的组合。电压阶跃、电流阶跃和脉冲宽度阶跃的顺序可以取决于要存储在存储器单元中的信息的值。所述技术还包括写入终止电路，以在存储器单元达到参考电阻值之后(动态地(on the fly)限制提供给存储器单元的驱动电流。本文描述的技术还包括可编程可变电阻器和电阻器控制电路，以提高存储器设备的感测(sensing)(例如，读取和验证)操作的精度。下面参考图1至图8讨论所述技术的改进和益处。
图1示出了根据本文描述的一些实施例的采用存储器设备100的形式的装置。存储器设备100可以包括存储器单元101，其可以包括非易失性存储器单元。每个存储器单元101可以包括电阻式存储器单元。电阻式存储器单元包括可以被配置(例如，编程)为存储信息的存储器单元，其中存储在存储器单元中的信息的值基于存储器单元两端(例如，存储器单元的端子两端)的电阻值。本文描述的电阻式存储器单元的示例包括细丝状电阻式存储器单元、导电桥式存储器单元、相变存储器单元和其他类型的电阻式存储器单元。
每个存储器单元101可以被配置为存储最多一位(例如，单个位)的信息。可替代地，每个存储器单元101可以被配置为存储多于一位(例如，多位)的信息。每个存储器单元101可以包括以下参考图2至图8描述的存储器单元。
如图1所示，存储器设备100可以包括存储器控制单元(例如，控制电路)108，以控制存储器设备100的存储器操作(例如，读取和写入操作)。控制单元108可以包括状态机(例如，有限状态机)109，其可以操作以将存储器设备100的操作从一个操作状态改变到另一操作状态。控制单元108可以控制在读取和写入操作期间由存储器设备100生成的信号的电压、电流和脉冲宽度的值。
存储器设备100可以在写入操作期间将信息存储在存储器单元101中，并且在读取操作期间从存储器单元101读取信息(例如，先前存储的信息)。写入操作可以包括至少一个写入阶段(一个写入阶段或多个写入阶段)和至少一个验证阶段(一个验证阶段或多个验证阶段)。然而，如果存储器单元已经基于在写入操作开始时的第一验证阶段而处于正确的状态，则该写入操作可以跳过写入阶段(例如，可以包括零写入阶段)。写入阶段可以将信息存储在所选存储器单元中。验证阶段可以验证(例如，确定)所选存储器单元是否达到反映要存储在所选存储器单元中的信息的值(例如，二进制零(“0”)或二进制(“1”))的目标状态(例如，目标电阻值)。
存储器设备100可以包括解码器(例如，字线解码器)102，其可以使用信号(例如，字线信号)WL0至WLn在写入操作或读取操作期间选择性地访问存储器单元101。存储器设备100可以包括写入电路103，其可在写入操作期间进行操作以将信息存储到存储器单元101中。例如，在写入操作期间，写入电路103可以将信号(例如，电流信号和电压信号)提供给存储器单元101中的一个所选存储器单元(或多个所选存储器单元)。信号可以使所选存储器单元在不同状态(例如，不同的电阻状态)之间变化以反映存储在所选存储器单元中的信息的值(例如，“0”或“1”)。写入电路103可以从存储器设备100的另一组件或从耦合到存储器设备100的另一设备(例如，外部设备)接收输入信息(例如，输入数据)Din0至DinM。要存储在存储器单元中的信息基于输入信息Din0至DinM。
如图1所示，存储器设备100可以包括读取电路105和感测放大器(senseamplifier)电路106。在读取操作期间(以及在写入操作的验证阶段(写入验证阶段)期间)，读取电路105和感测放大器电路106可以操作以感测信息(例如，以感测存储器单元101中的所选存储器(或存储器单元)的状态(例如，电阻状态))。输出电路107可以基于从所选的一个存储器单元(或多个存储器单元)感测到的信息(例如，感测信息)Dout0至DoutN来提供信息(例如，输出数据)D0至Dn。信息D0至Dn(数据的位)可以由存储器设备100内部或由耦合到存储器设备100的另一设备(例如，外部设备)使用。
本领域普通技术人员可以认识到，存储器设备100可以包括其他组件，为了避免混淆本文描述的示例实施例，其中一些组件未在图1中示出。存储器设备100的至少一部分可以包括与以下参考图2至图8描述的任何存储器设备的元件相似或相同的元件(例如，电路元件)，并且可以执行与以下参考图2至图8描述的任何存储器设备的操作相似或相同的操作。
图2A示出了根据本文描述的一些实施例的包括存储器元件20la和晶体管T的存储器单元201。存储器单元20la可以是图1的存储器单元101中的一个。存储器元件20la可以包括一种(或多种)材料，所述一种(或多种)材料可以被配置为以存储器元件20la的状态(例如，电阻状态)的形式存储信息。晶体管T可以由导线213上的信号(例如，字线信号)WL来控制(例如，导通或断开)。例如，在将信息存储到存储器单元201中的写入操作期间或者在从存储器单元201读取信息的读取操作期间，可以导通晶体管T以选择(或访问)存储器单元201。如果未选择存储器单元201以向其存储信息，或者如果未选择存储器单元201以从其提供信息，则可以断开晶体管T以取消选择(或不访问)存储器单元201。晶体管T可以包括场效应晶体管(FET)，例如p沟道金属氧化物半导体FET(PMOS)或n沟道MOSFET(NMOS)，或任何通用的2端口阈值开关选择器。作为一个示例，图2A示出了作为NMOS晶体管的晶体管T。然而，晶体管T可以是PMOS晶体管，或者可替代地为2端口选择器。
耦合到存储器单元201的导线211和212可以分别承载信号BL(例如，位线信号(bitline signal))和SL(例如，源极线信号(source line signal))。信号BL和SL中的每一个可以具有不同的值(例如，电压或电流值)，这取决于在读取或写入操作期间是否选择了存储器单元201。导线211和212可以耦合到包括存储器单元201的存储器设备(例如，存储器设备100)的电路(未示出)。这种电路可以类似于图1的写入电路103、读取电路105和感测放大器电路106，并且可以操作以将信息存储在存储器单元201中或从存储器单元201中读取信息。
图2B示出了根据本文描述的一些实施例的针对包括可以存储在存储器单元201中的状态0和状态1在内的不同状态(例如，电阻状态)的电阻值范围240和241。如图2B所示，针对类似于存储器单元201的多个存储器单元(例如，图1的存储器单元101)，状态0可以在电阻值范围240内，并且状态1可以在电阻值范围241内。状态0可以称为“置位(SET)”状态，并且状态1可以称为“复位(RESET)”状态。状态0也可以称为“形成中(FORMING)”状态。例如，在制造了存储器单元201之后，执行“形成(FORM)”操作以启动存储器单元201中的导电路径(例如，启动存储器元件20la中的细丝(filament))，从而改变存储器单元201的电阻。例如，存储器单元201在形成操作之后的电阻可以小于存储器单元201在形成操作之前的电阻。形成操作可以使用比置位操作更多的功率(例如，电压)。然而，如果用于形成操作的驱动电流保持与用于置位操作的驱动电流相同，则存储器单元201在形成操作之后的最终电阻可以与用于置位状态的电阻值范围(例如，图2B中的电阻值范围240)相同。因此，在本文的描述中，用于置位状态的操作也可以适用于用于形成中状态的操作。
状态0(例如，置位状态)可以用于表示存储在存储器单元201中的信息的值(例如，“0”)。状态1(例如，复位状态)可以用于表示存储在存储器单元201中的信息的另一值(例如，“1”)。因此，存储在存储器单元中的信息的值(例如，位值)可以基于存储器单元201的状态(例如，状态0和状态1)。例如，如果存储器单元201具有状态0，则存储在存储器单元201中的信息的值可以具有值“0”。如果存储器单元201具有状态1，则存储在存储器单元201中的信息的值可以具有值“1”。
在将信息存储在存储器单元201中的写入操作期间，存储器单元201的状态(例如，电阻状态)可以从状态0(例如，置位状态)改变为状态1(例如，复位状态)或从状态1(例如，复位状态)改变为状态0(例如，置位状态)，这取决于存储在存储器单元201中的信息的值。
如图2B所示，电阻值范围240可以包括电阻值LRSmin(例如，最小低电阻状态值)和LRSmax(例如，最大低电阻状态值)，其可以分别是电阻值范围240的最小和最大电阻值。电阻值范围241可以包括电阻值HRSmin(例如，最小高电阻状态值)和HRSmax(例如，最大高电阻状态值)，其可以分别是电阻值范围241的最小和最大电阻值。因此，电阻值范围240和241的相对电阻值可以为LRSmin<LRSmax<HRSmin<HRSmax。如图2B所示，电阻值范围280和281不包括电阻值的重叠，以允许在存储器单元201的不同状态(例如，状态0和状态1)之间进行区分。
在图2B中，电阻值READ_th可以用作用于从存储器单元201读取信息的阈值电阻值(例如，读取参考电阻值)。例如，在读取操作期间，可以基于存储器单元201的电阻与电阻值READ_th的比较来确定存储器单元201的电阻(来确定存储在存储器单元201中的信息的值)。感测放大器(图2B中未示出)可以用于比较从存储器单元201感测到的信号的值(例如，电压或电流值)与基于电阻值READ_th而生成的信号(例如，参考信号)的值。可以基于存储器单元201的电阻是小于还是大于电阻值READ_th来确定在读取操作期间存储在存储器单元201中的信息的值。例如，如果存储器单元201的电阻小于电阻值READ_th，则可以认为存储在存储器单元201中的信息具有状态0(例如，对应于“0”)。在另一示例中，如果存储器单元201的电阻大于电阻值READ_th，则可以认为存储在存储器单元201中的信息具有状态1(例如，对应于“1”)。
电阻值LRSmax和HRSmin可以用作在将信息存储在存储器单元201中的写入操作的验证阶段期间的阈值电阻值(例如，验证参考电阻值)。例如，如果在写入操作期间要将具有值“0”的信息存储在存储器单元201中，则在该示例中，电阻值LRSmax可以用作写入操作的验证阶段期间的阈值电阻值。在该示例中，验证阶段可以确定存储器单元201是否在目标电阻值范围内(例如，在该示例中的电阻值范围240内)。在另一示例中，如果在写入操作期间要将具有值“1”的信息存储在存储器单元201中，则在该示例中，电阻值HRSmax可以用作写入操作的验证阶段期间的阈值电阻值。在该示例中，验证阶段可以确定存储器单元201是否在目标电阻值范围内(例如，在该示例中的电阻值范围241内)。
因此，如图2B所示的不同电阻值(例如，READ_th、LRSmax和HRSmin)可以用作读取操作期间的阈值电阻值(以确定先前存储在存储器单元201中的信息的值)或写入操作的验证阶段期间的阈值电阻值(以确定存储器单元201是否在目标电阻值范围内)。图7(下面更详细地描述)示出了可变电阻器的示例，该可变电阻器可以被配置为在读取操作或验证阶段期间提供不同的电阻(例如，具有与电阻值READ_th、LRSmax和HRSmin相似或相同的电阻值的电阻)。
图2C和图2D示出了根据本文描述的一些实施例的在存储器单元201上执行的不同操作期间流过存储器单元201的电流10和I1，以及施加到相应导线211和212的电压V0、V1和V2。电压V0可以是地电位(例如，V0＝0)。电压V1和V2中的每一个可以包括具有存储器单元201的存储器设备的电源电压(或者电压V1和V2中的每一个可以基于电源电压而生成)。电压V1和V2中的每一个可以具有大于电压V0的值的值(例如，V1>V0和V2>V0)。电压V1和V2的值可以相同或者可以不同。
如图2C所示，电流I0可以在从导线211到导线212的方向上流过存储器单元201。电流I0可以表示在写入操作的写入阶段和验证阶段期间流过存储器单元201的电流，其中要存储在存储器单元201中的信息可以具有与状态0(例如，置位状态)相对应的值。电流I0还可以表示在从存储器单元201中读取信息的读取操作期间流过存储器单元201的电流。如图2C所示，可以将电压V1和V0分别施加到导线211和导线212，使得可以分别向信号BL和SL提供电压V1和V0(例如，BL＝V1和SL＝V0)。
如图2D所示，电流I1可以在从导线212到导线211的方向上流过存储器单元201。电流I1可以表示在写入操作的写入阶段和验证阶段期间流过存储器单元201的电流，其中要存储在存储器单元201中的信息可以具有与状态1(例如，复位状态)相对应的值。如图2D所示，可以将电压V2和V0分别施加到导线212和导线211，使得可以分别向信号BL和SL提供电压V0和V2(例如，BL＝V0和SL＝V2)。
如下面参考图3、图4和图5更详细地描述的，电压V1和V2中的每一个的值可以在对存储器单元201执行的写入操作期间被控制(例如，增加(例如，逐步升高(step up))或保持不变)。电流I0和I1中的每一个的值也可以在对存储器单元201执行的写入操作期间被控制(例如，增加(例如，升高)或保持不变)。电压V1和V2以及电流I0和I1的脉冲宽度也可以被控制。下面描述了电压V1和V2以及电流I0和I1的值(例如，幅度)和脉冲宽度的不同组合。
图3、图4和图5示出了根据本文描述的一些实施例的在将信息存储在图2A的存储器单元201中的写入操作期间的电压V1和V2以及电流I0和I1的示例波形。在图3中，假设具有与状态0(例如，置位状态)相对应的值的信息被存储在存储器单元201中，使得存储在存储器单元201中的信息的位值可以是“0”(例如)。在图4中，假设具有与状态1(例如，复位状态)相对应的值的信息被存储在存储器单元201中，使得存储在存储器单元201中的信息的位值可以为“1”(例如)。图5示出了在将信息存储在存储器单元201中期间可以使用的电压VI(或者可替换地V2)和电流I0(或者可替换地I1)的不同值(例如，幅度)和脉冲宽度的组合的示例。
图3示出了不同的时间间隔，其可以包括时间间隔30la、30lb和30lc(为简单起见也称为时间间隔30labc)，时间间隔302a、302b和302c(为简单起见也称为时间间隔302abc)，时间间隔303a、303b和303c(为简单起见也称为时间间隔303abc)和不同的时间间隔333。图3的示例中的写入操作可以包括可以在相应时间间隔30labc、302abc和303abc期间执行的写入阶段。基于要存储在存储器单元201中的信息的值，可以执行写入阶段以将存储器单元201的电阻改变(例如，逐渐改变)为目标电阻值。例如，存储器单元201可以具有在时间间隔30la之前(例如，在写入操作之前)的电阻R1和在时间间隔303c之后(例如，在写入操作之后)的电阻R2，其中电阻R2的值小于电阻R1的值(例如，R2＜R1)。
图3的示例中的写入操作还可以包括验证阶段(写入验证阶段)，其可以在相应时间间隔333期间执行。可以执行验证阶段以确定(例如，以验证)存储器单元201的电阻是否在目标电阻值范围内。如上所述，图3示出了具有与状态0(例如，置位状态)相对应的值的信息被假定存储在存储器单元201中的示例。因此，在每个时间间隔333期间执行的验证阶段可以确定存储器单元201是否在电阻值范围240(图2B)内，其是图3的示例的目标电阻值范围。
如图3所示，可以从时间间隔30la到30lc增加(例如，逐步升高)电压V1的值。例如，电压V1可以在相应时间间隔30labc期间分别基于电压脉冲311、312和313的三个不同的幅度而具有三个不同的值。时间间隔30lb期间的电压V1的电压值可以大于时间间隔30la期间的电压V1的值，如时间间隔30lb期间的电压脉冲312的幅度大于时间间隔301a期间的电压脉冲311的幅度所示。时间间隔30lc期间的电压V1的电压值可以大于时间间隔301b期间的电压V1的值，如时间间隔301c期间的电压脉冲313的幅度大于时间间隔301b期间的电压脉冲312的幅度所示。与图3相关联的写入操作可以在时间间隔302abc和时间间隔303abc期间重复电压V1的值。因此，在时间间隔301a、302a和303a期间的电压V1的值可以相等(或基本上相等)。在时间间隔301b、302b和303b期间的电压V1的值可以相等(或基本上相等)。在时间间隔30lc、302c和303c期间的电压V1的值可以相等(或基本上相等)。
如图3所示，电流I0的值在时间间隔30labc期间可以保持相同。例如，在相应时间间隔30labc期间，电流I0可以基于电流脉冲321的相同幅度而具有相同的电流值。在相应时间间隔302abc期间，电流I0的值可以基于电流脉冲322的相同幅度而具有相同的电流值。在相应时间间隔303abc期间，电流I0的值可以基于电流脉冲323的相同幅度而具有相同的电流值。然而，可以从时间间隔30labc到时间间隔302abc增加电流I0的值，并且从时间间隔302abc到时间间隔303abc增加电流I0的值。例如，在时间间隔302abc期间的电流I0的值可以大于在时间间隔30la期间的电流I0的值，如在时间间隔302abc期间的电流脉冲322的幅度大于在时间间隔301a期间的电流脉冲321的幅度所示。在时间间隔303abc期间的电流I0的电压值可以大于在时间间隔302abc期间的电流I0的值，如在时间间隔303abc期间的电压脉冲323的幅度大于在时间间隔302abc期间的电流脉冲322的幅度所示。
图3示出了将信息(例如，存储状态0)存储在存储器单元201中的写入操作可以包括在九个相应的(例如，在时间间隔30labc、302abc和303abc期间所执行的)写入阶段中执行的九个电压脉冲(例如，电压阶跃)和九个相应的电流脉冲的示例。然而，写入阶段的数量可以不同于9。因此，电压和电流脉冲的数量可以不同于9。验证阶段的数量(例如，其基于写入阶段的数量)也可以不同于与图3相关联的验证阶段的数量。
图3示出了电压脉冲311、312和313中的每一个的脉冲宽度相同的示例。然而，电压脉冲311、312和313的脉冲宽度可以不同。例如，电压脉冲312的脉冲宽度可以大于电压脉冲311的脉冲宽度，并且电压脉冲313的脉冲宽度可以大于电压脉冲312的脉冲宽度。同样地，图3示出了电流脉冲321、322和323中的每一个的脉冲宽度相同的示例。然而，电流脉冲321、322和323的脉冲宽度可以不同。例如，电流脉冲322的脉冲宽度可以大于电流脉冲321的脉冲宽度，并且电流脉冲323的脉冲宽度可以大于电流脉冲322的脉冲宽度。
如上所述，如果要在写入操作期间将具有与状态0(例如，置位状态)相对应的值的信息存储在存储器单元201中，则可以在增大电流I0的值(例如，电源电流阶跃)之前增大电压V1的值(例如，电源电压阶跃)。可以在与图3相关联的示例写入操作中使用电压V1的不同电压值、电流I0的不同电流值、电压V1的不同脉冲宽度以及电流I0的不同脉冲宽度的组合。
图4示出了不同的时间间隔，其可以包括时间间隔40la、40lb和40lc(为简单起见也称为时间间隔40labc)，时间间隔402a、402b和402c(为简便起见也称为时间间隔402abc)，时间间隔403a、403b和403c(为简单起见也称为时间间隔403abc)和不同的时间间隔444。图4的示例中的写入操作可以包括写入阶段，其可以在相应时间间隔401abc、402abc和403abc期间被执行。基于要存储在存储器单元201中的信息的值，可以执行写入阶段以将存储器单元201的电阻改变(例如，逐渐改变)为目标电阻值。例如，存储器单元201可以在时间间隔40la之前(例如，在写入操作之前)具有电阻R2并且在时间间隔403c之后(例如，在写入操作之后)具有电阻R3，其中电阻R3的值大于电阻R2的值(例如，R3>R2)。
图4的示例中的写入操作还可以包括验证阶段(写入验证阶段)，其可以在相应时间间隔444期间被执行。可以执行验证阶段以确定(例如，以验证)存储器单元201的电阻是否在目标电阻值范围内。如上所述，图4示出了具有与状态1(例如，复位状态)相对应的值的信息被假定存储在存储器单元201中的示例。因此，在每个时间间隔444期间执行的验证阶段可以确定存储器单元201是否在电阻值范围241(图2B)内，其是图4的示例的目标电阻值范围。
如图4所示，可以从时间间隔40la到40lc增加(例如，逐步升高)电流I2的值。例如，电流I1可以在相应时间间隔40labc期间分别基于电流脉冲411、412和413的三个不同的幅度而具有三个不同的值。时间间隔40lb期间的电流I1的电压值可以大于时间间隔40la期间的电流I1的值，如时间间隔40lb期间的电流脉冲412的幅度大于时间间隔401a期间的电流脉冲411的幅度所示。时间间隔40lc期间的电流I1的电压值可以大于时间间隔401b期间的电流I1的值，如时间间隔401c期间的电流脉冲413的幅度大于时间间隔401b期间的电流脉冲412的幅度所示。与图4相关联的写入操作可以在时间间隔402abc和时间间隔403abc期间重复电流I1的值。因此，在时间间隔401a、402a和403a期间的电流I1的值可以相等(或基本上相等)。在时间间隔401b、402b和403b期间的电流I1的值可以相等(或基本上相等)。在时间间隔40lc、402c和403c期间的电流I1的值可以相等(或基本上相等)。
如图4所示，电压V2的值在时间间隔40labc期间可以保持相同。例如，在相应时间间隔40labc期间，电压V2可以基于电压脉冲421的相同幅度而具有相同的电压值。在相应时间间隔402abc期间，电压V2的值可以基于电压脉冲422的相同幅度而具有相同的电压值。在相应时间间隔403abc期间，电压V2的值可以基于电压脉冲423的相同幅度而具有相同的电压值。然而，从时间间隔40labc到时间间隔402abc可以增加电压V2的值，并且从时间间隔402abc到时间间隔403abc可以增加电压V2的值。例如，如图4所示，在时间间隔402abc期间的电压V2的值可以大于在时间间隔40la期间的电压V2的值，如在时间间隔402abc期间的电压脉冲422的幅度大于在时间间隔401a期间的电压脉冲421的幅度所示。在时间间隔403abc期间的电压V2的值可以大于在时间间隔402abc期间的电压V2的值，如在时间间隔403abc期间的电压脉冲423的幅度大于在时间间隔402abc期间的电压脉冲422的幅度所示。
图4示出了将信息(例如，存储状态1)存储在存储器单元201中的写入操作可以包括在九个(例如，在时间间隔40labc、402abc和403abc期间执行的)相应的写入阶段中执行的九个电压脉冲(例如，电压阶跃)和九个相应的电流脉冲的示例。然而，写入阶段的数量可以不同于9。因此，电压和电流脉冲的数量可以不同于9。验证阶段的数量(例如，其基于写入阶段的数量)也可以不同于与图4相关联的验证阶段的数量。
图4示出了电压脉冲421、422和423中的每一个的脉冲宽度相同的示例。然而，电压脉冲421、422和423的脉冲宽度可以不同。例如，电压脉冲422的脉冲宽度可以大于电压脉冲421的脉冲宽度，并且电压脉冲423的脉冲宽度可以大于电压脉冲422的脉冲宽度。同样地，图4示出了电流脉冲411、412和413中的每一个的脉冲宽度相同的示例。然而，电流脉冲411、412和413的脉冲宽度可以不同。例如，电流脉冲412的脉冲宽度可以大于电流脉冲411的脉冲宽度，并且电流脉冲413的脉冲宽度可以大于电流脉冲412的脉冲宽度。
如上所述，如果要在写入操作期间将具有与状态1(例如，复位状态)相对应的值的信息存储在存储器单元201中，则可以在增大电压V2的值(例如，电源电压阶跃)之前增大电流I1的值(例如，驱动电流阶跃)。可以在与图4相关联的示例写入操作中使用电压V2的不同电压值、电流I1的不同电流值、电压V2的不同脉冲宽度以及电流I1的不同脉冲宽度的组合。
图5示出了在将信息存储在图2A的存储器单元201中的写入操作期间具有不同值的电压(例如，V1或V2)、电流(例如，I0或I1)和脉冲宽度的组合的示例。图5示出了不同的时间间隔，其可以包括时间间隔50la、50lb和50lc(为简单起见也称为时间间隔501abc)，时间间隔502a、502b和502c(为简单起见也称为时间间隔502abc)，时间间隔503a、503b和503c(为简单起见也称为时间间隔503abc)和不同的时间间隔555。图5的示例中的写入操作可以包括写入阶段，其可以在相应时间间隔50labc、502abc和503abc期间被执行。基于要存储在存储器单元201中的信息的值，可以执行写入阶段以将存储器单元201的电阻改变(例如，逐渐改变)为目标电阻值。图5的示例中的写入操作还可以包括可以在相应时间间隔555期间执行的验证阶段(写入验证阶段)。可以执行验证阶段以确定(例如，以验证)存储器单元201的电阻是否在目标电阻值范围内。如上所述，图5示出了具有与状态0(例如，置位状态)相对应的值的信息被假定存储在存储器单元201中的示例。因此，在每个时间间隔555期间执行的验证阶段可以确定存储器单元201是否在电阻值范围240内(图2B)，其是图5的示例的目标电阻值范围。
如图5所示，电压脉冲521、522和523可以具有相同的电压值(相同的幅度)但是具有不同的脉冲宽度。电压脉冲531、532和533可以具有相同的电压值(相同的幅度)但是具有不同的脉冲宽度。电压脉冲531、532和533中的每一个的电压值可以大于电压脉冲521、522和523中的每一个的电压值。
电流脉冲541、542和543可以具有相同的电流值(相同的幅度)但是具有不同的脉冲宽度。电流脉冲551、552和553可以具有相同的电流值(相同的幅度)但是具有不同的脉冲宽度。电流脉冲551、552和553中的每一个的电流值可以大于电流脉冲541、542和543中的每一个的电流值。
图5示出了具有不同值的电压(例如，V1或V2)、电流(例如，I0或I1)和脉冲宽度的示例组合。然而，可以使用电压值、电流值和脉冲宽度的许多组合。为了简单起见，本文的描述省略了这样的组合(例如，电源电压阶跃、驱动电流阶跃和脉冲宽度阶跃的不同组合)。
上面参考图1至图5的描述提供了用于在上述存储器设备(例如，存储器设备100)的不同操作期间施加电压阶跃(例如，电源电压(V1或V2)阶跃)、电流(I0或I1)阶跃以及脉冲宽度阶跃的组合(例如，混合)的技术。与一些常规技术相比，上述技术具有改进和优势。例如，如本领域技术人员所知，一些电阻式存储器设备在R-V磁滞曲线(hysteresis curve)中可以具有明显的回跳(snapback)和前冲(snapforward)现象。已经提出了一些常规技术来处理这种现象。然而，这种常规技术可能无法连贯地处理这种现象。可以基于要存储在存储器单元(例如，存储器单元201)中的信息是否具有与以下状态相对应的值来应用上述技术(例如，参考图3至图5)：当其处于LRS状态时对应于状态0(例如，置位状态)以及复位的开始或者当其处于HRS状态时对应于状态1(例如，复位状态)以及置位状态的开始。在这种状态(例如，状态0或状态1)和操作的开始/停止之间进行区分，并且然后以特定顺序与施加电压阶跃、电流阶跃和脉冲宽度阶跃相结合(例如，在电流阶跃之前进行电压阶跃，或在电压阶跃之前进行电流阶跃)可以连贯且灵巧地处理上述的回跳和前冲现象。与一些常规技术相比，这导致上述存储器设备的写入操作的精度提高。
图6A示出了根据本文描述的一些实施例的包括写入终止电路605的存储器设备600。存储器设备600包括类似于存储器设备100的元件的元件(例如，控制单元、字线解码器、写入电路、读取电路和感测放大器)。为了简单起见，这些元件(或这些元件的部分)未在图6A中示出。
如图6A所示，存储器设备600可以包括存储器单元601，其是参考图6B详细描述的存储器设备600的许多存储器单元中的一个。在图6A中，存储器单元601可以耦合到导线611、612和613(导线613可以承载信号WL1)。存储器单元601可以包括与图2A的存储器单元201的存储器元件20la和晶体管T相似(或相同)的元件(例如，存储器元件和晶体管)。导线611、612和613可以分别对应于图2A的导线211、212和213。
在图6A中，存储器设备600可以包括写入驱动器620、622和624，电阻器R，比较器(例如，写入终止比较器)630，多路复用器632，包括逻辑门(例如，与门)641和反相器642的逻辑电路640。逻辑电路640可以在线631上生成信号CompEn以启用(或禁用)比较器630。
存储器设备600可以包括可以生成电流(例如，参考电流)Iref的电流发生器650和可以生成电压VccHI的电压发生器660。电压VccHI可以被施加到导线611。电压发生器660可以包括提供信号PowerGood的节点，该信号PowerGood可以具有指示电压VccHI的值是否达到目标电压值(例如，预定值)的值(例如，PowerGood＝“0”或“1”)。目标电压值可以包括可以启用比较器630的电压值。
电阻器R可以包括精密电阻器，使得电阻器R的值可以具有较小的公差值(例如，小于1％的公差值)。如下面更详细地描述的，电阻器R可以用于在存储器设备600的写入操作期间在写入终止电路605中提供参考电阻。电阻器R的值可以等于图2B中的电阻值LRSmin。在该示例中，在存储器设备600的写入操作期间，电阻值LRSmin可以被认为是写入终止电路605中的参考电阻。
写入驱动器620可以操作以在将信息存储在存储器单元601中的写入操作期间通过存储器单元601来提供(例如，驱动)电流I0_w。写入驱动器620可以是可编程的，使得电流I0_w的值可以基于控制信息(例如，位)Wrctl<3：0>的值，Wrctl<3：0>是控制信息(例如，位)StrongWrctl<3：0>或控制信息(例如，位)WeakWrctl<3：0>。控制信息StrongWrctl<3：0>和WeakWrctl<3：0>中的每一个均可以包括数个位(例如，四个位0至3)以控制写入驱动器620的相应数量的晶体管N。作为示例，图6A示出了控制信息StrongWrctl<3：0>和WeakWrctl<3：0>中的每一个均包括四个位。位数可以变化。例如，控制信息StrongWrctl<3：0>和WeakWrctl<3：0>中的每一个的位数可以取决于(例如，等于)写入驱动器622中的晶体管N的数量。
如图6A所示，写入驱动器620还可以包括耦合到写入驱动器620的相应晶体管N的晶体管W、2W、4W和8W，以在线612和地之间形成并联电流路径，其中并联电流路径中的每一个均可以通过线612和地之间的晶体管W、2W、4W和8W之一和晶体管N之一来形成。
晶体管W、2W、4W和8W可以是二进制加权晶体管，并且可以通过控制信息Wrctl<3：0>来选择性地导通(或断开)，以调整(例如，增大或减小)流过存储器单元601的电流I0_w的值(例如，强度)。图6A示出了晶体管W、2W、4W和8W的二进制权重分别为2、4、6和8的示例。因此，取决于晶体管W、2W、4W和8W的哪种组合被导通，电流I0_w的值可以是16个电流值之一。图6A示出了电流I0_w的十六个可编程(例如，可选)值作为示例。电流I0_w的可编程电流值的数量可以变化(例如，可以取决于写入驱动器620的晶体管N的权重、数量或两者)。此外，图6A示出了二进制加权晶体管W、2W、4W和8W作为示例。可以使用不同于二进制加权晶体管的晶体管。
控制信息StrongWrctl<3：0>和控制信息WeakWrctl<3：0>(例如，位)可以具有不同的值(不同的数字值)。与控制信息WeakWrctl<3：0>相比，控制信息StrongWrctl<3：0>可以使得写入驱动器620提供具有更大的值(例如，更强的电流)的电流I0_w。这对于写入终止(例如，如下所述)是有用的，其中在将信息存储在存储器单元601中的操作中的特定时间之后(例如，在存储器单元601达到目标电阻状态之后)，电流I0_w的值(例如，强度)可被减小。
写入驱动器622可以作为写入驱动器620的副本来操作，以通过电阻器R驱动电流Irefcomp。如图6A所示，写入驱动器622可以包括与写入驱动器620的元件相似(或相同)的元件。例如，写入驱动器622可以包括晶体管N和晶体管W、2W、4W和8W。电流Irefcomp的值可以取决于信息StrongWrtctl<3：0>的值，该信息StrongWrtctl<3：0>用于控制(例如，导通或断开)晶体管W、2W、4W和8W的任何组合。
写入驱动器624可以通过线626(可以承载偏置信号Vbias)耦合到写入驱动器620和622。写入驱动器624可以被配置为电流镜(current mirror)，使得由相应写入驱动器620和622提供(例如，驱动)的电流I0_w和Irefcomp可以基于在写入驱动器(例如，电流镜)624处接收到的电流Iref。写入驱动器624可以包括与写入驱动器620的元件相似(或相同)的元件。例如，写入驱动器624可以包括晶体管N和晶体管W、2W、4W和8W。电流Iref的值可以取决于控制信息CTL_I<3：0>的值，该信息CTL_I<3：0>用于控制(例如，导通或断开)写入驱动器624的晶体管W、2W、4W和8W的任何组合。控制信息CTL_I<3：0>可以是可编程的，使得控制信息(例如，位)CTL_I<3：0>可以具有用于选择电流Iref的值的值。
电流发生器650可以是片上电流发生器，使得电流发生器650和存储器单元601可以位于同一芯片(例如，同一半导体管芯)上。电压发生器660可以包括电荷泵(未示出)，其可以是片上电荷泵，使得电荷泵和存储器单元601可以位于同一芯片上。电流发生器650和电压发生器660可以接收信号WRITE，该信号WRITE可以在对存储器单元601执行的写入操作期间被激活(例如，被断言(asserted))以将信息存储在存储器单元601上。信号WRITE可以具有值(例如，“高”或与“1”相对应的值)以启用(例如，导通)电流发生器650和电压发生器660。信号WRITE可以具有另一值(例如，“低”或与“0”相对应的值)以禁用(例如，断开)电流发生器650和电压发生器660。电压VccHI可以在对存储器单元601执行的写入操作期间具有不同的值。信息Din的值可以基于(例如，可以对应于)要存储在存储器单元601中的信息的值(例如，“0”或“1”)。图6A示出了使用电流镜布置来实现驱动器620的示例。然而，可以使用全Vgs写入驱动器，使得写入驱动器可以由等于存储器设备600的电源电压(例如，Vcc)的电压来偏置。
以下描述对存储器设备600的示例操作的部分进行描述，其中具有值“0”的信息(其可以对应于状态0，类似于图2B中的状态0)将被存储在存储器单元601中。因此，在该示例中，Din＝“0”并且当存储器单元601的电阻值达到与图2B的电阻值LRSmin相对应的电阻值时，存储器单元601达到其目标电阻状态(例如，目标电阻值＝LRSmin＝R)。
在操作中，当在信号WRITE被激活(例如，WRITE＝“1”)之后电压VccHI达到目标电压(例如，预定电压)时，电压发生器660断言信号PowerGood(例如，通过将信号PowerGood的值从“0”改变为“1”)。当PowerGood＝“1”并且Din＝“0”时，逻辑电路640可以使得信号CompEn改变为值“1”并且启用比较器630。当比较器630被启用时，其开始比较电压Vgsl(在耦合到比较器630的输入节点的导线612上)与导线614(其耦合到比较器630的另一输入节点)上的电压Vrefcomp。在写入操作开始时，存储器单元601的电阻(例如，导线611和612之间的电阻)可以远高于电阻器R的电阻。因此，电压Vgsl的值小于电压Vrefcomp的值(Vgsl<Vrefcomp)。这使得比较器630改变比较器630的输出节点处的信号WriteStop的值，使得WriteStop＝“0”。比较器630的输出节点(承载信号WriteStop)耦合到多路复用器632的选择节点(例如，控制节点)。当WriteStop＝“0”时，它使得多路复用器632选择StrongWrctl<3：0>为其输出，例如WrCtl<3：0>＝StrongWrctl<3：0>。
当存储器单元601的电阻值小于电阻器R的电阻时，电压Vgs1的值可以大于电压Vrefcomp的值。这使得比较器630改变信号WriteStop的值，使得WriteStop＝“1”。当WriteStop＝“1”时，多路复用器632选择WeakWrctl<3：0>为其输出，使得WrCtl<3：0>＝WeakWrctl<3：0>。这导致通过存储器单元601的电流I0_w的值(例如，强度)减小到较低的水平(例如，I0_w>0但是低于当Wrctl＝StrongWrctl<3：0>时的水平的水平)。可替换地，可以选择(例如，编程)WeakWrctl<3：0>的值，使得可以断开通过存储器单元601的电流I0_w的值(例如，强度)(例如，I0_w＝0)。因此，可以控制电流I0_w的值(例如，通过对控制信息WeakWrctl<3：0>的值进行控制)，使得当存储器单元601达到与状态0相对应的目标电阻状态时，电流I0_w的值可能不会立即变为零。在Wrctl＝WeakWrctl<3：0>之后，当信号WRITE＝“0”时，电流发生器650和电压发生器660可以断开。
如上所述，多路复用器632可以操作以在存储器单元601的电阻值小于电阻器R的电阻值(例如，参考电阻值＝LRSmin)之前向写入驱动器620提供控制信息StrongWrctl<3：0>。这导致电流I0_w具有基于控制信息StrongWrctl<3：0>的值。多路复用器632还可以操作以在存储器单元601的电阻值小于电阻器R的电阻值(例如，参考电阻值＝LRSmin)之后向写入驱动器620提供控制信息WeakWrctl<3：0>。这使得电流I0_w具有基于控制信息WeakWrctl<3：0>的值。
因此，如上所述，使用控制信息StrongWrctl<3：0>允许将最大强度的写入驱动器偏置到全电源电压(例如，VccHI)。例如，上述技术可以在将信息存储在存储器单元601中的操作(例如，“置位”操作)(或可替代地“形成”操作)的开始时，提供相对较高的预切换驱动电压。使用单独的控制信息StrongWrctl<3：0>和WeakWrctl<3：0>，可以在存储器单元601达到其目标电阻值之前(例如，在“置位”操作停止之前)，将写入驱动器620编程为全强度(例如，通过使用StrongWrctl<3：0>)。在存储器单元601达到其目标电阻值之后(例如，在“置位”操作停止之后)，还可以将写入驱动器620编程为完全断开或弱导通(例如，通过使用WeakWrctl<3：0>)。在存储器单元601达到其目标电阻值(例如，电阻LRSmin)之后，保持写入驱动器620弱导通(例如，以限制提供给存储器单元601的驱动电流)可以防止存储器单元601的弛缓，从而避免了存储器单元601可能从目标电阻值(例如，LRS值范围)回到HRS范围(例如，在写入操作之前的存储器单元601的电阻)的情况。包括电阻器R(例如，精密电阻器R＝LRSmin)允许存储器设备600在不同条件下(例如，初始化(例如“形成中”)条件和置位条件)，在对存储器单元601执行的不同验证阶段中相对于电压VccHI(VccHI步骤)的不同值跟踪电压Vgsl的值。如上所述，包括信号PowerGood可以使得在信号CompEn有效之前的时间最小化。可以将电压VccHI提供给存储器设备600的整个子阵列电路(例如，写入路径、读取路径、感测放大器、验证逻辑电路、字线驱动器和副本写入驱动器路径)。可替代地，可以将电压VccHI选择性地提供给子阵列电路的部分(例如，仅提供给存储器设备600的写入路径)。
上面的描述描述了在将具有与“0”(例如，置位/形成中状态)相对应的值的信息存储在存储器单元601中期间执行的写入终止(例如，置位写入终止)。然而，写入终止也可以适用于在将具有与“1”(例如，复位状态)相对应的值的信息存储在存储器单元601中的操作期间的复位终止。例如，写入终止电路605可以可替代地被配置为使得类似于比较器630的比较器可以在存储器单元601的电阻值大于电阻器R的电阻值(例如，参考电阻值＝HRSmax)之后被启用以使用复位终止来改变驱动电流的强度。
图6B示出了根据本文描述的一些实施例的包括成组布置的存储器单元671和672在内的图6A的存储器设备600。图6A的存储器设备600的部分也在图6B中示出。为了简单起见，与图6A所示的相同元件的描述在图6B中不再重复。
如图6B所示，组671和672中的每一个(例如，存储器单元列)可以包括多个存储器单元601。组671的存储器单元601可以耦合到(例如，可以共享)导线611和612。组672的存储器单元601可以耦合到(例如，可以共享)导线611’和612’。可以通过信号WL1和WLn中的一个来访问存储器单元组671中的每个存储器单元601。存储器单元组671和672可以共享信号WL1至WLn。
如图6B所示，存储器设备600可以包括写入驱动器620’，写入驱动器620’可以包括与图6A的写入驱动器620的元件相似或相同的元件(例如，晶体管N和晶体管W、2W、4W和8W)。写入驱动器620可以由存储器单元组671中的存储器单元601共享。写入驱动器620’可以由存储器单元组672中的存储器单元601共享。写入驱动器620’可以耦合到线626(其可以承载信号Vbias)，使得写入驱动器620和620’可以共享写入驱动器(例如，副本写入驱动器)622。
存储器设备600可以包括与存储器单元组672相关联的比较器630’和多路复用器632’。比较器630’可以由信号CompEn’启用，信号CompEn’可以由逻辑电路(未示出，但是可以类似于逻辑电路640(图6A))生成。多路复用器632’可以接收控制信息StrongWrctl<3：0>和WeakWrctl<3：0>。比较器630’和多路复用器632’可以分别以类似于比较器630和多路复用器632的方式操作。例如，在对组672中的存储器单元601中的一个存储器单元执行的写入操作期间，比较器630’和多路复用器632’可以操作以在(组672的存储器单元601中的)所选存储器单元达到目标电阻值之后调整(例如，降低)写入驱动器620’的驱动强度。
因此，如图6B所示，组671和672中的每一个均可以具有专用比较器(例如，比较器630或630’)和专用多路复用器(例如，多路复用器632或632’)。因此，针对组671和672中的每一个，可以在不同的时间处完成在对组671和672中的每一个中的所选存储器单元执行的操作期间对WeakWrctl<3：0>的选择(例如，在存储器单元达到目标电阻值之后)。
图7示出了根据本文描述的一些实施例的包括可变电阻器705和电阻器控制电路706的存储器设备700。存储器设备700包括与存储器设备100(图1)和存储器设备600(图6)的元件相似的元件(例如，控制单元、字线解码器、写入电路和读取电路)。为了简单起见，这种元件(或这种元件的部分)未在图7中示出。
如图7所示，存储器设备700可以包括数据线(例如，位线)711和711’、耦合到数据线711的存储器单元701.1至70l.n、以及耦合到数据线711’的存储器单元701.1’至701.n’。存储器设备700可以使用相应信号(例如，字线信号)WL1至WLn和WL1’至WLn’来选择性地访问存储器单元701.1至701.n和701.1’至701.n’。为了简单起见，将存储器单元701.1至701.n和701.1’至701.n’统称为存储器设备700的存储器单元。
在读取操作期间，存储器设备700可以使用数据线711和711’来读取(例如，感测)存储在存储器单元701.1至701.n中的所选存储器单元中的信息。在将信息存储在存储器单元701.1至701.n中的所选存储器单元中的写入操作的验证阶段期间，存储器设备700可以使用数据线711和711’来验证(例如，确定)所选存储器单元的电阻是否在目标电阻值范围内。
如图7所示，存储器设备700可以包括感测放大器721、逻辑门(例如，异或门)723和写入驱动器725。感测放大器721包括耦合到数据线711和711’的输入节点。感测放大器721可以在读取操作期间或在写入操作的验证阶段期间进行操作，以基于数据线711和711’上的信号(例如，电压信号)从所选存储器单元中感测信息以生成信息Dout。基于数据线711和711’上的信号的值，信息Dout可以具有值(例如，Dout＝“0”或Dout＝“1”)。因此，信息Dout可以表示在读取操作期间或在写入操作的验证阶段期间从(存储器设备700的存储器单元中)所选存储器单元感测到的信息。
写入驱动器725可以在写入操作期间被启用(例如，导通)以通过存储器设备700的存储器单元中的所选存储器单元来提供电流(例如，写入电流(例如，类似于图2B和图2C中的电流I0或I1))。当所选存储器单元的电阻在目标电阻值范围内(例如，在图2B的电阻值范围240或241内)时，写入驱动器725可以被禁用(例如，断开)。信号(例如，写入驱动器启用信号)EN可以用于控制(例如，启用或禁用)写入驱动器725。
逻辑门723可以操作以基于信息Din和信息Dout来生成信号EN。信息Din可以基于在写入操作期间要存储在(存储器设备700的存储器单元中的)所选存储器单元中的信息。逻辑门723可以操作使得：如果信息Din和Dout具有不同的值(例如，Din≠Dout)，则信号EN可以具有一个值(例如，EN＝“1”)，并且如果信息Din和Dout具有相同的值(例如，Din＝Dout)，则信号EN可以具有另一值(例如，EN＝“0”)。
例如，在将信息存储在所选存储器单元中的写入操作的验证阶段期间，当所选存储器单元的电阻超出目标电阻值范围时，EN＝“1”。如果EN＝“1”，则写入驱动器725可以保持启用(例如，保持导通)。在另一示例中，在将信息存储在所选存储器单元中的写入操作的验证阶段期间，当所选存储器单元的电阻在目标电阻值范围内时，EN＝“0”。如果EN＝“0”，则可以禁用(例如，断开)写入驱动器725。
可变电阻器705可以包括精密可变电阻器，其可以由电阻器控制电路706控制以根据存储器设备700操作了哪个操作而在不同的时间处提供不同的电阻。例如，可以在读取操作期间控制可变电阻器705来提供不同的电阻，以从(例如，存储器单元701.1至701.n中的)所选存储器单元中读取信息。还可以在写入操作的验证阶段期间控制可变电阻器705，以将信息存储在(例如，存储器单元701.1至701.n中的)所选存储器单元中。在该示例写入操作中，存储器单元的一个存储器单元701.1至701.n被选择，存储器单元701.1’至701.n’可以用于消除开放位线类型的架构(例如，存储器设备700的结构)中的电流泄漏(例如，列泄漏)。
在读取操作期间，可变电阻器705可以具有与图2B中的电阻READ_th相似或相同的值，以允许感测放大器721确定存储在(先前存储在)所选存储器单元中的信息的值。
在验证阶段期间，如果要存储在所选存储器单元中的信息具有与(例如，与在图2B中的电阻值范围240内的电阻值相对应的)状态0相对应的值，则可变电阻器705可以具有与图2B中的电阻LRSmax相似或相同的值。
在验证阶段期间，如果要存储在所选存储器单元中的信息具有与(例如，与图2B中的电阻值范围241内的电阻值相对应的)状态1相对应的值，则可变电阻器705可以具有诸如图2B中的电阻HRSmin之类的值。
电阻器控制电路706可以操作以使可变电阻器705具有不同的电阻(如上所述)，这取决于存储器设备700是执行读取操作还是写入操作的验证阶段。如图7所示，电阻器控制电路706可以包括多路复用器730、解码器732和逻辑电路(例如，传输晶体管逻辑电路)734。多路复用器730可以具有选择输入以接收信号SEL_Verify/Read。信号SEL_Verify/Read的值可以指示存储器设备700对(例如，存储器单元701.1至701.n中的)所选存储器单元执行读取操作还是对所选存储器单元执行写入操作的验证阶段。例如，SEL_Verify/Read＝“1”可以指示正在执行验证阶段，而SEL_Verify/Read＝“0”可以指示正在执行读取操作。
控制信息CTLread(例如，数字信息)可以具有值(例如，位的组合)以允许电阻器控制电路706使得可变电阻器705提供(例如，具有)以下电阻：该电阻可以具有与图2B中的电阻值READ_th相似或相同的值。
如果Din＝“0”，则控制信息CTLverify(例如，数字信息)可以具有值(例如，位的组合)以允许电阻器控制电路706使得可变电阻器705提供(例如，具有)以下电阻：该电阻可以具有与图2B的电阻值LRSmax相似或相同的值。Din＝“0”可以指示具有值“0”(例如，图2B中的状态0(或置位状态))的信息将被存储在所选存储器单元中。如果Din＝“1”，则控制信息CTLverify的值(例如，位的组合)还可以允许控制电路706使得可变电阻器705提供(例如，具有)以下电阻：该电阻可以具有与图2B的电阻值HRSmin相似或相同的值。Din＝“1”可以指示具有值“1”(例如，图2B中的状态1(或复位状态))的信息将被存储在所选存储器单元中。
控制信息CTLread和控制信息CTLverify可以是可编程信息，使得控制信息CTLread的值、控制信息CTLverify的值、或两者可以针对一个存储器设备(例如，存储器设备700)与另一存储器设备是不同的，这取决于值的哪种组合在存储器设备700的感测操作中提供了更高的精度。
解码器732可以操作以解码控制信息CTL(来自多路复用器730的输出控制信息)，其可以是由多路复用器730基于信号SEL_Verify/Read而选择的控制信息CTLverify或控制信息CTLread。解码器732可以基于对控制信息CTL和信息Din的解码来生成控制信息(例如，解码后的控制信息)CTL_R。信息CTL_R可以具有与可变电阻器705可以提供的不同值(或值的不同范围)相对应的值。
逻辑电路734可以操作以接收控制信息CTL_R并且生成控制信息SEL_R(基于控制信息CTL_R)，以使可变电阻器705基于控制信息SEL_R来提供电阻。作为示例，由可变电阻器705基于信息SEL_R提供的电阻可以是阈值电阻值READ_th、电阻LRSmax或电阻HRSmin，这取决于存储器设备700执行了哪个操作(例如，读取或验证)。
上面参考图7的描述提供了用于将单个可变电阻器(例如，可变电阻器705)用于存储器设备700的不同操作(例如，读取和验证)的技术。上述技术相对于一些常规技术具有改进和益处。例如，一些常规技术可能遭受工艺变化，所述工艺变化可能导致用于对所选存储器单元执行的感测(例如，读取和验证)操作的参考路径的不良放置。在以上参考图7描述的技术中，使用精密可变电阻器(例如，可变电阻器705)在用于对存储器设备700的所选存储器单元执行的感测(例如，读取和验证)操作的参考路径(例如，穿过可变电阻器705的路径)的放置方面，允许相对较高的精度。与一些常规技术相比，这导致存储器设备700的感测操作的改进。此外，由于控制信息CTLread和控制信息CTLverify可以是可编程的，因此可变电阻器705和电阻器控制电路706可以在不同的存储器设备(例如，不同的管芯)中被独立地调整，以针对包括可变电阻器705和电阻器控制电路706的每个存储器设备提供最佳的感测操作。
以上参考图1至图7的描述提供了不同的装置和技术来改进电阻式存储器设备的操作。上述装置和技术可以以任何组合进行组合。例如，以上参考图2A至图5描述的装置和技术可以与以下各项进行组合：以上参考图6A和图6B描述的装置和技术、以上参考图7描述的装置和技术、或以上参考图6A至图7描述的装置和技术两者。
图8示出了根据本文描述的一些实施例的采用系统(例如，电子系统)800的形式的装置。系统800可以包括以下各项或被包括在以下各项中：计算机、平板电脑或其他电子系统。如图8所示，系统800可以包括处理器810、存储器设备820、存储器控制器830、图形控制器840、输入/输出(I/O)控制器850、显示器852、键盘854、指示设备856、至少一个天线858、连接器815和总线860(例如，形成在系统800的电路板(未示出)上的导线)。
处理器810、存储器设备820、存储器控制器830、图形控制器840和I/O控制器850中的每一个均可以包括IC芯片。
在一些布置中，系统800不必包括显示器。因此，显示器852可以从系统800中省略。在一些布置中，系统800不必包括任何天线。因此，天线858可以从系统800中省略。
处理器810可以包括通用处理器或专用集成电路(ASIC)。处理器810可以包括中央处理单元(CPU)。
存储器设备820可以包括动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器、这些存储器设备的组合或其他类型的存储器。图8示出了存储器设备820是与处理器810分离的独立存储器设备的示例。在替代布置中，存储器设备820和处理器810可以位于同一管芯上。在这样的替代布置中，存储器设备820是处理器810中的嵌入式存储器，例如嵌入式DRAM(eDRAM)、嵌入式SRAM(eSRAM)、嵌入式非易失性存储器(嵌入式闪存)或另一种类型的嵌入式存储器。
显示器852可以包括液晶显示器(LCD)、触摸屏(例如，电容式或电阻式触摸屏)或另一类型的显示器。指示设备856可以包括鼠标、手写笔或另一类型的指示设备。
I/O控制器850可以包括用于有线或无线通信(例如，通过一个或多个天线858的通信)的通信模块。这样的无线通信可以包括根据WiFi通信技术、高级长期演进(LTE-A)通信技术或其他通信技术的通信。
I/O控制器850还可以包括模块，以允许系统800根据以下标准或规范(例如，I/O标准或规范)中的一个或多个与其他设备或系统进行通信，所述标准或规范包括通用串行总线(USB)、显示端口(DP)、高清多媒体接口(HDMI)、雷电接口、外围组件互连快速(PCIe)、以太网和其他规范。
连接器815可以被布置(例如，可以包括诸如引脚之类的端子)以允许系统800耦合到外部设备(或系统)。这可以允许系统800通过连接器815与这种设备(或系统)进行通信(例如，交换信息)。连接器815可以通过连接816(例如，总线)耦合到I/O控制器850。
连接器815、连接816和总线860的至少一部分可以包括符合USB、DP、HDMI、雷电接口、PCIe、以太网、和其他规范中的至少一种的元件(例如，导电端子、导线或其他导电元件)。
作为示例，图8示出了彼此分开布置的系统800的元件(例如，设备和控制器)。例如，处理器810、存储器设备820、存储器控制器830、图形控制器840和I/O控制器850中的每一个均可以位于单独的IC芯片(例如，单独的半导体管芯)上。在一些布置中，系统800的两个或更多个元件(例如，处理器810、存储器设备820、图形控制器840和I/O控制器850)可以位于可以形成片上系统(SoC)的同一管芯(例如，同一IC芯片)上。
处理器810、存储器设备820、存储器控制器830、图形控制器840和I/O控制器850中的一个或多个可以包括以上参考图1至图7描述的存储器设备。作为示例，图8示出了包括存储器设备(例如，嵌入式存储器设备)801的处理器810，其可以用作处理器810的缓存存储器。存储器设备801可以包括存储器设备100(图1)、存储器设备600(图6)或存储器设备700(图7)。因此，存储器设备801可以包括存储器单元(例如，电阻式存储器单元101、201、601、701.1至70l.n或701.1’至701.n’)和类似于(或与之相同)存储器设备100、600或700的存储器操作的存储器操作(例如，读取和写入操作)以及以上参考图1至图7描述的操作。虽然在图8中未示出，但是存储器设备820、存储器控制器830、图形控制器840和I/O控制器850中的一个或多个可以包括存储器设备801。
以上参考图1至图8描述的装置(例如，存储器设备100、600和700，以及系统800)和方法(例如，存储器设备100、600和700，以及系统800)的图示旨在提供对不同实施例的结构的一般理解，并非旨在提供对可能利用本文所述结构的装置的所有元件和特征的完整描述。
本文描述的装置(例如，存储器设备100、600和700，以及系统800)可以包括以下各项或被包括在以下各项中：电子电路，例如高速计算机、通信和信号处理电路、单或多处理器模块、单个或多个嵌入式处理器、多核心处理器、消息信息交换器以及包括多层、多芯片模块的特定于应用的模块。这样的装置还可以作为子组件包括在各种其他装置(例如，电子系统)中，例如电视、蜂窝电话、个人计算机(例如，膝上型计算机、台式计算机、手持式计算机、平板计算机等)、工作站、收音机、视频播放器、音频播放器(例如，MP3(运动图像专家组、音频第5层)播放器)、车辆、医疗设备(例如，心脏监测器、血压监测器等)、机顶盒、智能卡、物联网(IoT)等。
在详细描述和权利要求中，由术语“…中的一个”连接的项目列表可以表示所列项目中的仅一个。例如，如果列出了项目A和B，则短语“A和B中的一个”表示仅A(不包括B)或仅B(不包括A)。在另一示例中，如果列出了项目A、B和C，则短语“A、B和C中的一个”表示仅A、仅B或仅C。项目A可以包含一个元素或多个元素。项目B可以包含一个元素或多个元素。项目C可以包含一个元素或多个元素。
在详细描述和权利要求中，由术语“…中的至少一个”连接的项目列表可以表示所列项目的任何组合。例如，如果列出了项目A和B，则短语“A和B中的至少一个”表示仅A、仅B或A和B。在另一示例中，如果列出了项目A、B和C，则短语“A、B和C中的至少一个”表示仅A；仅B；仅C；A和B(不包括C)；A和C(不包括B)；B和C(不包括A)；或A，B和C的全部。项目A可以包含一个元素或多个元素。项目B可以包含一个元素或多个元素。项目C可以包含一个元素或多个元素。
附加说明和示例
示例1包括主题(例如，设备、电子装置(例如，电路、电子系统或两者)或机器)，其包括第一导线；第二导线；电阻式存储器单元，该电阻式存储器单元耦合在第一导线和第二导线之间；以及控制单元，该控制单元用于在改变电阻式存储器单元的电阻的操作的第一时间间隔和第二时间间隔期间使得第一导线处的电压在第一时间间隔期间具有第一电压值并且在第二时间间隔期间具有第二电压值，第二电压值大于第一电压值，并且在第一时间间隔和第二时间间隔期间使得流经电阻式存储器单元的电流处于第一电流值保持不变；以及在操作的第三时间间隔和第四时间间隔期间使得第一导线处的电压在第三时间间隔期间具有第三电压值并且在第四时间间隔期间具有第四电压值，第四电压值大于第三电压值，并且在第三时间间隔和第四时间间隔期间使得流经电阻式存储器单元的电流处于第二电流值保持不变，第二电流值大于第一电流值。
在示例2中，示例1的主题可以可选地包括，其中，电阻式存储器单元在第一时间间隔之前具有第一电阻，并且在第四时间间隔之后具有第二电阻，并且第二电阻的电阻值小于第一电阻的电阻值。
在示例3中，示例1或2的主题可以可选地包括，其中，控制单元用于在电阻式存储器单元的电阻达到目标电阻值之后执行改变施加到电阻式存储器单元的驱动电流的值的操作。
在示例4中，示例1的主题可以可选地包括，还包括可变电阻器，该可变电阻器耦合到第一导线。
在示例5中，示例1的主题可以可选地包括，其中，控制单元用于在第一时间间隔和第二时间间隔之间执行第一验证阶段，以确定电阻式存储器单元是否在目标电阻值范围内；在第二时间间隔和第三时间间隔之间执行第二验证阶段以确定电阻式存储器单元是否在目标电阻值范围内；以及在第三时间间隔和第四时间间隔之间执行第三验证阶段以确定电阻式存储器单元是否在目标电阻值范围内。
在示例6中，示例1的主题可以可选地包括，其中，第一电压值基于第一电压脉冲的幅度，第二电压值基于第二电压脉冲的幅度，并且第一电压脉冲和第二电压脉冲具有不同的脉冲宽度。
在示例7中，示例1或6的主题可以可选地包括，其中，第一电流值基于第一电流脉冲的幅度，第二电流值基于第二电流脉冲的幅度，并且第一电流脉冲和第二电流脉冲具有不同的脉冲宽度。
示例8包括主题(例如，设备、电子装置(例如，电路、电子系统或两者)或机器)，其包括第一导线；第二导线；电阻式存储器单元，该电阻式存储器单元耦合在第一导线和第二导线之间；以及控制单元，该控制单元用于在将信息存储在电阻式存储器单元中的操作的第一时间间隔和第二时间间隔期间使得流经电阻式存储器单元的电流在第一时间间隔期间具有第一电流值并且在第二时间间隔期间具有第二电流值，第二电流值大于第一电流值，并且在第一时间间隔和第二时间间隔期间使得第一导线处的电压处于第一电压值保持不变；以及在操作的第三时间间隔和第四时间间隔期间使得流经电阻式存储器单元的电流在第三时间间隔期间具有第三电流值并且在第四时间间隔期间具有第四电流值，第四电流值大于第三电流值，并且在第三时间间隔和第四时间间隔期间使得第一导线处的电压处于第二电压值保持不变，第二电压值大于第一电压值。
在示例9中，示例8的主题可以可选地包括，其中，电阻式存储器单元在第一时间间隔之前具有第一电阻，并且在第四时间间隔之后具有第二电阻，并且第二电阻的电阻值大于第一电阻的电阻值。
在示例10中，示例8的主题可以可选地包括，其中，控制单元用于在第一时间间隔和第二时间间隔之间执行第一验证阶段，以确定电阻式存储器单元是否在目标电阻值范围内；在第二时间间隔和第三时间间隔之间执行第二阶段以确定电阻式存储器单元是否在目标电阻值范围内；以及在第三时间间隔和第四时间间隔之间执行第三验证阶段以确定电阻式存储器单元是否在目标电阻值范围内。
在示例11中，示例8的主题可以可选地包括，其中，第一电流值基于第一电流脉冲的幅度，第二电流值基于第二电流脉冲的幅度，并且第一电流脉冲和第二电流脉冲具有不同的脉冲宽度。
在示例12中，示例8或11的主题可以可选地包括，其中，第一电压值基于第一电压脉冲的幅度，第二电压值基于第二电压脉冲的幅度，并且第一电压脉冲和第二电压脉冲具有不同的脉冲宽度。
示例13包括主题(例如，设备、电子装置(例如，电路、电子系统或两者)或机器)，其包括第一导线；第二导线；电阻式存储器单元，该电阻式存储器单元耦合在第一导线和第二导线之间；驱动器，该驱动器用于在改变电阻式存储器单元的电阻的操作期间，驱动第一电流和第二电流通过电阻式存储器单元，第一电流具有第一值，并且第二电流具有小于第一值的第二值；以及多路复用器，该多路复用器用于在电阻式存储器单元的电阻值达到参考电阻值之前向驱动器提供第一控制信息，以基于第一控制信息使得第一电流具有第一值，以及在电阻式存储器单元的电阻值达到参考电阻值之后向驱动器提供第二控制信息，以基于第二控制信息使得第二电流具有第二值。
在示例14中，示例13的主题可以可选地包括，还包括电阻器，该电阻器耦合在第一导线和第三导线之间；以及附加驱动器，该附加驱动器耦合到第三导线。
在示例15中，示例13的主题可以可选地包括，其中包括比较器，该比较器包括耦合到第二导线和第三导线的输入节点，以及耦合到多路复用器的选择节点的输出节点。
在示例16中，示例13的主题可以可选地包括，还包括电压发生器，该电压发生器用于向第一导线提供电压，电压发生器包括用于提供指示第一导线上的电压是否达到目标电压值的信号的节点。
在示例17中，示例13的主题可以可选地包括，其中，电阻器具有基于电阻式存储器单元的电阻值范围的电阻值。
在示例18中，示例13的主题可以可选地包括，其中，驱动器包括电流镜。
在示例19中，示例13的主题可以可选地包括，其中，驱动器包括并联耦合在第二导线和地之间的电流路径。
在示例20中，示例13的主题可以可选地包括，其中，驱动器通过等于包括电阻式存储器单元的存储器设备的电源电压的电压进行偏置。
在示例21中，示例13的主题可以可选地包括，还包括附加电阻式存储器单元；附加写入驱动器，该附加写入驱动器耦合到附加电阻式存储器单元；附加比较器，该附加比较器耦合到附加写入驱动器；以及附加多路复用器，该附加多路复用器耦合到附加比较器。
示例22包括主题(例如，设备、电子装置(例如，电路、电子系统或两者)或机器)，包括第一数据线和耦合到第一数据线的第一电阻式存储器单元；第二数据线和耦合到第二数据线的第二电阻式存储器单元；感测放大器，该感测放大器包括第一输入节点和第二输入节点，该第一输入节点耦合到第一数据线，该第二输入节点耦合到第二数据线；以及可变电阻器，该可变电阻器耦合到感测放大器的第二输入节点。
在示例23中，示例22的主题可以可选地包括，还包括电阻器控制电路，该电阻器控制电路用于在将信息存储在第一电阻式存储器单元中的一个中的操作的验证阶段期间使得可变电阻器提供第一电阻，以及在对第一电阻式存储器单元中的一个执行的读取操作期间使得可变电阻器提供第二电阻。
在示例24中，示例22的主题可以可选地包括，还包括电阻器控制电路，该电阻器控制电路用于基于第一控制信息使得可变电阻器提供第一电阻和第二电阻，以及基于第二控制信息使得可变电阻器提供第二电阻。
在示例25中，示例22的主题可以可选地包括，其中，电阻器控制电路包括多路复用器，该多路复用器用于基于第一控制信息和第二控制信息来提供输出控制信息；解码器，该解码器用于对输出控制信息进行解码以生成经解码的控制信息；以及逻辑电路，该逻辑电路用于基于经解码的控制信息来使得可变电阻器提供电阻。
示例1至示例25的主题可以以任何组合进行组合。
以上描述和附图示出了一些实施例，以使本领域技术人员能够实践本发明的实施例。其他实施例可以结合结构、逻辑、电气、过程和其他改变。示例仅代表可能的变化。一些实施例的部分和特征可以被包括在其他实施例的部分和特征中或代替其他实施例的部分和特征。在阅读和理解以上描述之后，许多其他实施例对于本领域技术人员而言将是显而易见的。因此，各种实施例的范围由所附权利要求以及这些权利要求所享有的等同物的全部范围确定。
提供摘要以允许读者确定技术公开的本质和要旨。提交本文档时，应当理解为不会将其用于限制或解释权利要求的范围或含义。因此，所附权利要求被并入详细描述中，其中每个权利要求作为单独的实施例而独立存在。

Claims (25)

1.一种电子装置，包括：
第一导线；
第二导线；
电阻式存储器单元，所述电阻式存储器单元耦合在所述第一导线和所述第二导线之间；以及
控制单元，所述控制单元用于：
在改变所述电阻式存储器单元的电阻的操作的第一时间间隔和第二时间间隔期间使得所述第一导线处的电压在所述第一时间间隔期间具有第一电压值并且在所述第二时间间隔期间具有第二电压值，所述第二电压值大于所述第一电压值，并且在所述第一时间间隔和所述第二时间间隔期间使得流经所述电阻式存储器单元的电流处于第一电流值保持不变；以及
在所述操作的第三时间间隔和第四时间间隔期间使得所述第一导线处的电压在所述第三时间间隔期间具有第三电压值并且在所述第四时间间隔期间具有第四电压值，所述第四电压值大于所述第三电压值，并且在所述第三时间间隔和所述第四时间间隔期间使得流经所述电阻式存储器单元的电流处于第二电流值保持不变，所述第二电流值大于所述第一电流值。
2.根据权利要求1所述的装置，其中，所述电阻式存储器单元在所述第一时间间隔之前具有第一电阻并且在所述第四时间间隔之后具有第二电阻，并且所述第二电阻的电阻值小于所述第一电阻的电阻值。
3.根据权利要求1所述的装置，其中，所述控制单元用于：在所述电阻式存储器单元的电阻达到目标电阻值之后，执行改变施加到所述电阻式存储器单元的驱动电流的值的操作。
4.根据权利要求3所述的装置，还包括可变电阻器，所述可变电阻器耦合到所述第一导线。
5.根据权利要求1所述的装置，其中，所述控制单元用于：
在所述第一时间间隔和所述第二时间间隔之间执行第一验证阶段，以确定所述电阻式存储器单元是否在目标电阻值范围内；
在所述第二时间间隔和所述第三时间间隔之间执行第二验证阶段，以确定所述电阻式存储器单元是否在所述目标电阻值范围内；以及
在所述第三时间间隔和所述第四时间间隔之间执行第三验证阶段，以确定所述电阻式存储器单元是否在所述目标电阻值范围内。
6.根据权利要求1所述的装置，其中，所述第一电压值基于第一电压脉冲的幅度，所述第二电压值基于第二电压脉冲的幅度，并且所述第一电压脉冲和所述第二电压脉冲具有不同的脉冲宽度。
7.根据权利要求1所述的装置，其中，所述第一电流值基于第一电流脉冲的幅度，所述第二电流值基于第二电流脉冲的幅度，并且所述第一电流脉冲和所述第二电流脉冲具有不同的脉冲宽度。
8.一种电子装置，包括：
第一导线；
第二导线；
电阻式存储器单元，所述电阻式存储器单元耦合在所述第一导线和所述第二导线之间；以及
控制单元，所述控制单元用于：
在将信息存储在所述电阻式存储器单元中的操作的第一时间间隔和第二时间间隔期间使得流经所述电阻式存储器单元的电流在所述第一时间间隔期间具有第一电流值并且在所述第二时间间隔期间具有第二电流值，所述第二电流值大于所述第一电流值，并且在所述第一时间间隔和所述第二时间间隔期间使得所述第一导线处的电压处于第一电压值保持不变；以及
在所述操作的第三时间间隔和第四时间间隔期间使得流经所述电阻式存储器单元的电流在所述第三时间间隔期间具有第三电流值并且在所述第四时间间隔期间具有第四电流值，所述第四电流值大于所述第三电流值，并且在所述第三时间间隔和所述第四时间间隔期间使得所述第一导线处的电压处于第二电压值保持不变，所述第二电压值大于所述第一电压值。
9.根据权利要求8所述的装置，其中，所述电阻式存储器单元在所述第一时间间隔之前具有第一电阻并且在所述第四时间间隔之后具有第二电阻，并且所述第二电阻的电阻值大于所述第一电阻的电阻值。
10.根据权利要求8所述的装置，其中，所述控制单元用于：
在所述第一时间间隔和所述第二时间间隔之间执行第一验证阶段，以确定所述电阻式存储器单元是否在目标电阻值范围内；
在所述第二时间间隔和所述第三时间间隔之间执行第二阶段，以确定所述电阻式存储器单元是否在所述目标电阻值范围内；以及
在所述第三时间间隔和所述第四时间间隔之间执行第三验证阶段，以确定所述电阻式存储器单元是否在所述目标电阻值范围内。
11.根据权利要求8所述的装置，其中，所述第一电流值基于第一电流脉冲的幅度，所述第二电流值基于第二电流脉冲的幅度，并且所述第一电流脉冲和所述第二电流脉冲具有不同的脉冲宽度。
12.根据权利要求8所述的装置，其中，所述第一电压值基于第一电压脉冲的幅度，所述第二电压值基于第二电压脉冲的幅度，并且所述第一电压脉冲和所述第二电压脉冲具有不同的脉冲宽度。
13.一种电子装置，包括：
第一导线；
第二导线；
电阻式存储器单元，所述电阻式存储器单元耦合在所述第一导线和所述第二导线之间；
驱动器，所述驱动器用于在改变所述电阻式存储器单元的电阻的操作期间，驱动第一电流和第二电流通过所述电阻式存储器单元，所述第一电流具有第一值，并且所述第二电流具有第二值，所述第二值小于所述第一值；以及
多路复用器，所述多路复用器用于在所述电阻式存储器单元的电阻值达到参考电阻值之前向所述驱动器提供第一控制信息，以基于所述第一控制信息使得所述第一电流具有所述第一值，以及在所述电阻式存储器单元的电阻值达到所述参考电阻值之后向所述驱动器提供第二控制信息，以基于所述第二控制信息使得所述第二电流具有所述第二值。
14.根据权利要求13所述的装置，还包括：
电阻器，所述电阻器耦合在所述第一导线和第三导线之间；以及
附加驱动器，所述附加驱动器耦合到所述第三导线。
15.根据权利要求13所述的装置，还包括比较器，所述比较器包括：耦合到所述第二导线和第三导线的输入节点，以及耦合到所述多路复用器的选择节点的输出节点。
16.根据权利要求13所述的装置，还包括电压发生器，所述电压发生器用于向所述第一导线提供电压，所述电压发生器包括如下节点，该节点用于提供指示所述第一导线上的电压是否达到目标电压值的信号。
17.根据权利要求13所述的装置，其中，所述电阻器具有基于所述电阻式存储器单元的电阻值范围的电阻值。
18.根据权利要求13所述的装置，其中，所述驱动器包括电流镜。
19.根据权利要求13所述的装置，其中，所述驱动器包括并联耦合在所述第二导线和地之间的电流路径。
20.根据权利要求13所述的装置，其中，所述驱动器通过如下电压被偏置，该电压等于包括所述电阻式存储器单元的存储器设备的电源电压。
21.根据权利要求13所述的装置，还包括：
附加电阻式存储器单元；
附加写入驱动器，所述附加写入驱动器耦合到所述附加电阻式存储器单元；
附加比较器，所述附加比较器耦合到所述附加写入驱动器；以及
附加多路复用器，所述附加多路复用器耦合到所述附加比较器。
22.一种电子装置，包括：
第一数据线和耦合到所述第一数据线的第一电阻式存储器单元；
第二数据线和耦合到所述第二数据线的第二电阻式存储器单元；
感测放大器，所述感测放大器包括第一输入节点和第二输入节点，所述第一输入节点耦合到所述第一数据线，所述第二输入节点耦合到所述第二数据线；以及
可变电阻器，所述可变电阻器耦合到所述感测放大器的所述第二输入节点。
23.根据权利要求22所述的装置，还包括电阻器控制电路，所述电阻器控制电路用于在将信息存储在所述第一电阻式存储器单元中的一个第一电阻式存储器单元中的操作的验证阶段期间使得所述可变电阻器提供第一电阻，以及在对所述第一电阻式存储器单元中的一个第一电阻式存储器单元执行的读取操作期间使得所述可变电阻器提供第二电阻。
24.根据权利要求22所述的装置，还包括电阻器控制电路，所述电阻器控制电路用于基于第一控制信息使得所述可变电阻器提供第一电阻和第二电阻，以及基于第二控制信息使得所述可变电阻器提供第二电阻。
25.根据权利要求22所述的装置，其中，所述电阻器控制电路包括：
多路复用器，所述多路复用器用于基于第一控制信息和第二控制信息来提供输出控制信息；
解码器，所述解码器用于对所述输出控制信息进行解码以生成经解码的控制信息；以及
逻辑电路，所述逻辑电路用于基于所述经解码的控制信息来使得所述可变电阻器提供电阻。
CN201980022504.4A 2018-06-29 2019-06-27 电阻式存储器单元控制和操作 Pending CN111989744A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/023,728 2018-06-29
US16/023,728 US10515697B1 (en) 2018-06-29 2018-06-29 Apparatuses and methods to control operations performed on resistive memory cells
PCT/US2019/039469 WO2020006209A1 (en) 2018-06-29 2019-06-27 Resistive memory cells control and operations

Publications (1)

Publication Number Publication Date
CN111989744A true CN111989744A (zh) 2020-11-24

Family

ID=68979572

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980022504.4A Pending CN111989744A (zh) 2018-06-29 2019-06-27 电阻式存储器单元控制和操作

Country Status (5)

Country Link
US (1) US10515697B1 (zh)
KR (1) KR20210015753A (zh)
CN (1) CN111989744A (zh)
DE (1) DE112019002240T5 (zh)
WO (1) WO2020006209A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10991426B2 (en) * 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter
DE102019132067A1 (de) 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
CN112102858B (zh) * 2019-02-27 2023-02-03 北京时代全芯存储技术股份有限公司 记忆体写入方法
US10861534B2 (en) * 2019-03-28 2020-12-08 Arm Limited Memory cell write assist in response to voltage tracking of a replica circuit
US10872661B2 (en) * 2019-04-10 2020-12-22 Microchip Technology Inc. ReRAM programming method including low-current pre-programming for program time reduction
IT202000012070A1 (it) * 2020-05-22 2021-11-22 St Microelectronics Srl Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione
US12068015B2 (en) 2021-11-15 2024-08-20 Samsung Electronics Co., Ltd. Memory device including merged write driver
EP4513486A1 (en) 2023-08-24 2025-02-26 STMicroelectronics International N.V. Non-volatile memory device, corresponding method and system

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4068159A (en) * 1976-04-15 1978-01-10 Westinghouse Electric Corporation Fast current measurement apparatus for static VAR generator compensator control circuit and method for using same
US5623444A (en) * 1994-08-25 1997-04-22 Nippon Kokan Kk Electrically-erasable ROM with pulse-driven memory cell transistors
US5883827A (en) * 1996-08-26 1999-03-16 Micron Technology, Inc. Method and apparatus for reading/writing data in a memory system including programmable resistors
JP4907011B2 (ja) * 2001-04-27 2012-03-28 株式会社半導体エネルギー研究所 不揮発性メモリとその駆動方法、及び半導体装置
US6920060B2 (en) * 2002-08-14 2005-07-19 Intel Corporation Memory device, circuits and methods for operating a memory device
WO2004095464A1 (ja) * 2003-04-21 2004-11-04 Nec Corporation データの読み出し方法が改善された磁気ランダムアクセスメモリ
KR100541816B1 (ko) 2003-09-19 2006-01-10 삼성전자주식회사 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법
EP1624462A1 (en) * 2004-08-02 2006-02-08 STMicroelectronics S.r.l. An improved sensing circuit for a semiconductor memory
US9099174B2 (en) * 2012-10-09 2015-08-04 Micron Technology, Inc. Drift acceleration in resistance variable memory
JP5044432B2 (ja) * 2008-02-07 2012-10-10 株式会社東芝 抵抗変化メモリ
KR20090123244A (ko) 2008-05-27 2009-12-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 쓰기 방법
US7755923B2 (en) * 2008-09-18 2010-07-13 Seagate Technology Llc Memory array with read reference voltage cells
KR20100039593A (ko) * 2008-10-08 2010-04-16 삼성전자주식회사 메모리 셀의 저항 산포를 측정할 수 있는 테스트 회로 및 상기 테스트 회로를 포함하는 반도체 시스템
CN102077296B (zh) 2009-06-08 2014-04-02 松下电器产业株式会社 电阻变化型非易失性存储元件的成形方法及电阻变化型非易失性存储装置
US8374019B2 (en) 2011-01-05 2013-02-12 Macronix International Co., Ltd. Phase change memory with fast write characteristics
US8426242B2 (en) * 2011-02-01 2013-04-23 Macronix International Co., Ltd. Composite target sputtering for forming doped phase change materials
KR101887109B1 (ko) * 2011-08-22 2018-09-11 삼성전자주식회사 저항 변화 메모리 장치 및 그에 따른 전류 트리밍 방법
US9189201B2 (en) * 2011-09-20 2015-11-17 Qualcomm Incorporated Entropy source with magneto-resistive element for random number generator
US9064577B2 (en) * 2012-12-06 2015-06-23 Micron Technology, Inc. Apparatuses and methods to control body potential in memory operations
JP5839201B2 (ja) * 2013-03-06 2016-01-06 ソニー株式会社 半導体装置および情報読出方法
US9384799B2 (en) * 2013-03-21 2016-07-05 Micron Technology, Inc. Advanced memory interfaces and methods
JP2015018591A (ja) 2013-07-12 2015-01-29 株式会社東芝 不揮発性半導体記憶装置
US9373399B2 (en) * 2013-07-22 2016-06-21 Micron Technology, Inc. Resistance variable element methods and apparatuses
JP2015026901A (ja) * 2013-07-24 2015-02-05 株式会社東芝 リコンフィギュラブル論理回路
EP2849183B1 (en) * 2013-09-17 2017-03-22 Dialog Semiconductor GmbH On-chip Voltage Generation for a Programmable Memory Device
US9251881B2 (en) * 2013-09-27 2016-02-02 Qualcomm Incorporated System and method to trim reference levels in a resistive memory
CN106796814B (zh) * 2014-08-12 2019-04-16 国立研究开发法人科学技术振兴机构 存储电路
JP6271367B2 (ja) * 2014-08-19 2018-01-31 東芝メモリ株式会社 遅延装置
US9312018B1 (en) * 2014-09-24 2016-04-12 Intel Corporation Sensing with boost
KR20160039960A (ko) * 2014-10-02 2016-04-12 에스케이하이닉스 주식회사 더미 메모리 셀을 포함하는 반도체 메모리 장치 및 그것의 프로그램 방법
KR102264162B1 (ko) * 2014-10-29 2021-06-11 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9299430B1 (en) * 2015-01-22 2016-03-29 Nantero Inc. Methods for reading and programming 1-R resistive change element arrays
JP2016170848A (ja) * 2015-03-16 2016-09-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10050090B2 (en) * 2015-03-25 2018-08-14 Sharp Kabushiki Kaisha Display device having a suppression
US9431106B1 (en) * 2015-06-09 2016-08-30 Freescale Semiconductor, Inc. Ternary content addressable memory (TCAM) with magnetic tunnel junction (MTJ) devices
KR102358564B1 (ko) * 2015-09-02 2022-02-04 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치
US10210801B2 (en) * 2015-09-28 2019-02-19 Apple Inc. Electronic display driving scheme systems and methods
US9496036B1 (en) * 2015-11-30 2016-11-15 Winbond Electronics Corp. Writing method for resistive memory cell and resistive memory
SG10201601703UA (en) * 2016-03-04 2017-10-30 Silicon Storage Tech Inc Multi-step voltage for forming resistive random access memory (rram) cell filament
JP6854670B2 (ja) * 2016-03-04 2021-04-07 株式会社半導体エネルギー研究所 半導体装置、表示パネル、表示モジュール及び電子機器
US10008276B2 (en) * 2016-04-27 2018-06-26 Sandisk Technologies Llc High accuracy leakage detection through low voltage biasing
US9576653B1 (en) * 2016-05-10 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fast sense amplifier with bit-line pre-charging
KR102595291B1 (ko) * 2016-09-23 2023-10-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP2018160297A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US10153021B1 (en) * 2017-06-09 2018-12-11 Micron Technology, Inc. Time-based access of a memory cell
US10360962B1 (en) * 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers

Also Published As

Publication number Publication date
WO2020006209A1 (en) 2020-01-02
KR20210015753A (ko) 2021-02-10
DE112019002240T5 (de) 2021-01-21
US20200005866A1 (en) 2020-01-02
US10515697B1 (en) 2019-12-24

Similar Documents

Publication Publication Date Title
CN111989744A (zh) 电阻式存储器单元控制和操作
USRE50133E1 (en) Resistive memory device including reference cell to compensate for a leakage current
US11587615B2 (en) Cross-point memory compensation
US9830991B2 (en) Non-volatile memory
US9825631B1 (en) Impedance calibration circuit of semiconductor memory device, semiconductor memory device and method of operating the same
CN112951287B (zh) 控制片内终结器的方法和执行该方法的系统
US10847208B2 (en) Memory device system-on-chip including the same and method of operating the same
US9508427B2 (en) Apparatuses and methods including supply current in memory
TWI578319B (zh) 以升壓來感測之技術
TWI550608B (zh) 存取基於電阻式儲存元件之記憶體胞元陣列之技術
US8649204B2 (en) Resistive memory devices and memory systems having the same
US8670269B2 (en) Resistive memory device and method of writing data using multi-mode switching current
US9589610B1 (en) Memory circuit including pre-charging unit, sensing unit, and sink unit and method for operating same
US20150063003A1 (en) Semiconductor device
KR101604933B1 (ko) 교차점 어레이에서의 커플링 커패시터를 통한 타일 레벨 스냅백 검출
WO2016157719A1 (ja) 半導体記憶装置の書き換え方法及び半導体記憶装置
US20160049180A1 (en) Semiconductor device including input/output circuit
CN115705897A (zh) 包含用于双重感测操作的初始充电阶段的存储器装置
US11908543B2 (en) Latch circuit, transmission circuit including latch circuit, and semiconductor apparatus including transmission circuit
TWI489481B (zh) 具有二階段位元線預充電的記憶體陣列
JP2024131669A (ja) 半導体装置、半導体システム及び半導体装置の制御方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20221024

Address after: Irish Dublin

Applicant after: Taihao Research Co.,Ltd.

Address before: California, USA

Applicant before: INTEL Corp.