KR101604933B1

KR101604933B1 - 교차점 어레이에서의 커플링 커패시터를 통한 타일 레벨 스냅백 검출

Info

Publication number: KR101604933B1
Application number: KR1020147005514A
Authority: KR
Inventors: 레이몬드 정
Original assignee: 인텔 코포레이션
Priority date: 2011-08-29
Filing date: 2011-08-29
Publication date: 2016-03-18
Anticipated expiration: 2031-08-29
Also published as: JP5715306B2; JP2014525642A; TWI523013B; WO2013032434A1; TW201312566A; KR20140047151A

Abstract

본 발명의 실시예들은 상 변화 메모리 내의 커플링 커패시터를 통한 타일 레벨 스냅백 검출을 위한 방법들, 장치들, 및 시스템 구성들을 설명한다. 그외의 실시예들이 설명되고 청구될 수 있다.

Description

교차점 어레이에서의 커플링 커패시터를 통한 타일 레벨 스냅백 검출{TILE-LEVEL SNAPBACK DETECTION THROUGH COUPLING CAPACITOR IN A CROSS POINT ARRAY}

본 발명의 실시예들은 일반적으로 집적 회로들의 분야, 및 더 구체적으로, 교차점 어레이(array)에서의 커플링 커패시터를 통한 타일 레벨 스냅백(tile-level snapback) 검출에 관한 것이다.

PCMS(phase change memory and switch) 메모리 어레이는 OTS(ovonic threshold switch)와 함께 적층된 PCM(phase-change memory) 엘리먼트를 포함하는 수직으로 집적된 메모리 셀이다. PCMS 메모리 어레이에서, 스냅백 액션의 타일 레벨 검출은 0 볼트(V)부터 1 V까지의 워드라인 전압의 상승 액션을 검출하기 위한 단순한 로직 레벨 게이트를 사용하여 이전부터 행해져 왔다. 그러한 검출 스킴은 워드라인 선택 전압을 0 V로 효과적으로 제한한다.

실시예들은 첨부된 도면들과 함께 이하의 상세한 설명에 의해 용이하게 이해될 것이다. 이러한 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조적 엘리먼트들을 지정한다. 실시예들은 첨부된 도면들의 그림들에서 한정하는 방식이 아니라 예시하는 방식에 의해 예시된다.
도 1은 일부 실시예들에 따른 메모리 디바이스를 예시하는 도면.
도 2는 일부 실시예들에 따른 액세스 동작에 대응하는 타이밍도.
도 3은 일부 실시예들에 따른 액세스 동작에 대응하는 흐름도.
도 4는 일부 실시예들에 따른 액세스 동작에 대응하는 타이밍도.
도 5는 일부 실시예들에 따른 예시의 시스템을 예시하는 도면.

이하의 상세한 설명에서, 본원의 일부를 구성하는 첨부된 도면들을 참조하며 여기에서 유사한 숫자들은 전체에 걸쳐 유사한 부분들을 지정하고, 이는 실시될 수 있는 실시예들을 예시하는 방식에 의해 도시된다. 그 외의 실시예들이 이용될 수 있고 본 발명의 범위로부터 벗어나지 않고 구조적 또는 논리적 변화들이 행해질 수 있다는 것은 당연하다. 따라서, 이하의 상세한 설명은 한정하는 의미로 취해져서는 안되며, 실시예들의 범위는 첨부된 특허청구범위 및 그것들의 등가물들에 의해 정의된다.

청구된 청구 대상을 이해하는데 있어서 가장 도움이 되는 방식으로, 다양한 동작들이 차례대로 여러 별개의 액션들 또는 동작들로서 설명될 수 있다. 그러나, 설명의 순서는 이러한 동작들이 반드시 순서 의존적이라는 것을 의미하도록 해석되어서는 안된다. 특히, 이러한 동작들은 개시된 순서로 수행되지 않을 수 있다. 설명된 동작들은 설명된 실시예와 상이한 순서로 수행될 수 있다. 다양한 부가적인 동작들이 수행될 수 있고/있거나 개시된 동작들은 부가적인 실시예들에서 생략될 수 있다.

본 발명의 목적을 위해, 구절 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 발명의 목적을 위해, 구절 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.

설명은 구절들 "실시예에서," 또는 " 실시예들에서,"를 사용할 수 있고 이는 동일하거나 또는 상이한 실시예들 중 하나 이상을 각각 지칭할 수 있다. 또한, 용어들 "포함하는," "함유하는," "갖는," 등은, 본 발명의 실시예들에 관해 사용되는 한, 동의어이다.

도 1은 일부 실시예들에 따른 메모리 디바이스(100)를 개략적으로 예시한다. 메모리 디바이스(100)는 도시된 바와 같이 어레이에서 구성된 메모리 셀들(102)을 포함할 수 있다. 메모리 셀들(102)은, 예를 들어, 전류에 의해 생성되는 열의 적용으로 결정 상태와 비결정 상태 사이에서 스위칭될 수 있는 칼코게나이드 글라스(chalcogenide glass)와 같은 상 변화 재료를 포함할 수 있다. 상 변화 재료의 상태(예를 들어, 결정/비결정)는 메모리 셀들(102)의 논리적 값(예를 들어, 1 또는 0)과 대응할 수 있다. 그러한 실시예들에서, 메모리 디바이스(100)는 PCM(phase-change memory) 디바이스일 수 있다.

일부 실시예들에서, 메모리 디바이스(100)는, 메모리 셀들(102)이 OTS(ovonic threshold switch)와 함께 적층된 PCM 엘리먼트를 포함하는 PCMS(PCM and switch) 메모리 어레이일 수 있다. 청구 대상은 이에 한정되지 않으며, 메모리 디바이스(100)는 본원에 개시된 원리들로부터 이득을 얻는 그외의 타입들의 메모리 디바이스들을 포함할 수 있다.

메모리 디바이스(100)는, 도시된 바와 같이, 메모리 셀들(102)과 결합된, 어드레스 라인(address line)들, 예를 들어, 비트라인들(104) 및 워드라인들(106)을 더 포함할 수 있다. 비트라인들(104) 및 워드라인들(106)은 각각의 메모리 셀들(102)이 각 개별 비트라인 및 워드라인의 교차점에 배치되도록 구성될 수 있다. 판독 또는 기입 동작을 위해 타깃 셀을 선택하도록 특정 워드라인 및 비트라인을 사용하여 전압 또는 바이어스가 타깃 메모리 셀에 인가될 수 있다. 도시된 바와 같이, 메모리 셀들(102)의 디코딩/선택을 용이하게 하도록 비트라인 드라이버들(128)은 비트라인들(104)과 결합될 수 있고 워드라인 드라이버들(126)은 워드라인들(106)과 결합될 수 있다. 각각의 워드라인 드라이버들(126)은 각각의 레벨 쉬프터(level shifter)(130)(하나만 도시됨)와 결합될 수 있다. 레벨 쉬프터(130)는 전기 전원, 예를 들어, 워드라인 전원(132)에 결합될 수 있고, 연관된 드라이버를 선택적으로 제어하여 워드라인을 디코딩 경로(110)를 통해 디코더(134)에 결합시킬 수 있다. 커패시터들(136)은, 도시된 바와 같이, 비트라인들(104) 및 워드라인들(106)에 결합될 수 있다.

메모리 디바이스(100)는 타일(124)과 같은 복수의 타일을 포함할 수 있다. 타일(124)은, 연관된 디코더, 예를 들어, 디코더(134)를 갖는 워드라인들(106), 비트라인들(104), 및 메모리 셀들(102)의 어레이의 일부를 포함할 수 있고, 타깃 메모리 셀의 선택 동작 동안 별개의 유닛으로서 취급된다. 즉, 일부 실시예들에서, 타일(124)은 어레이 내의 타깃 메모리 셀을 선택하도록 바이어스되는 어레이의 한 유닛이다. 타일 레벨에서의 검출은 단일 컨트롤러 유닛 하에 동작하는 타일들의 컬럼(column)들당 둘 이상의 타일의 동시 발생하는 판독을 용이하게 한다. 도시된 실시예에서, 타일(124)은 4개의 워드라인 및 4개의 비트라인의 어레이(4 WL X 4 BL)를 포함하지만, 예를 들어, 1000개의 워드라인 곱하기 1000개의 비트라인(1000 WL X 1000 BL)의 타일 크기를 포함하는, 그외의 실시예들에서 그외의 타일 크기들이 사용될 수 있다.

비트라인들(104)은 경로(108)(또한 비트라인 전극으로서 지칭됨)에 결합되고, 이는 비트라인들(104)에 대한 전기 전원을 제공하는 비트라인 전원(138)에 더 결합될 수 있다. 워드라인들(106)은 디코딩 경로(110)(또한 워드라인 전극으로서 지칭됨)에 결합되고, 이는 워드라인들(106)에 대한 전기 전원을 제공하는 워드라인 전원(132)에 더 결합될 수 있다. 경로들(108 및 110)은 각각 메모리 셀들(102)로의 전류 경로일 수 있다.

디코더(134)는, 디코딩 경로(110)를 워드라인 전원(132)과 선택적으로 결합하기 위한 글로벌 셀렉터(global selector)(140), 디코딩 경로(110)의 감지 전압을 나타내는 감지 노드(142), 감지 노드(142)에서 나타난 감지 전압에 기초하는 저전압 감지 전압을 제공하는 데 사용될 수 있는 컨디셔닝(conditioning) 회로(144), 및 선택된 타깃 메모리 셀의 설정 상태를 판정하는데 사용되는 디코딩 회로(152)를 포함할 수 있다. 본원에 사용되는 바와 같이, 노드 또는 라인은 나타난 전압을 제공함으로써, 보여줌으로써, 또는 다르게는 드러냄으로써 전압을 나타낼 수 있다.

감지 노드(142)는 타일(124)에 관한 글로벌 노드일 수 있다. 이러한 글로벌 노드에서 검출하는 것은, 감지 노드와 디코딩 회로 사이에 부가적인 디바이스들을 요구하는 디코딩된 워드라인 경로 상에서 타일 레벨 감지가 행해진 종래의 설계들에 비해 타일 레벨에서 필요한 디바이스들의 수를 감소시키는 것을 돕는다.

컨디셔닝 회로(144)는, 디코딩 회로(152)와 같은, 그러나 이에 한정되지 않는, 메모리 디바이스(100)의 컴포넌트들의 설계 및 동작을 용이하게 하는 방식으로 감지 전압을 컨디셔닝하여 저전압 감지 전압을 제공할 수 있다. 컨디셔닝 회로(144)는 감지 노드(142)에 결합된 커패시터(146) 및 초기화 회로(148)를 포함할 수 있다. 커패시터(146)는 감지 노드(142)와 SENSE_LV 노드(150)에 결합되고, 그 사이에 배치될 수 있고, 감지 전압에 대응하는 SENSE_LV 노드(150)에서의 SENSE_LV 전압을 제공할 수 있다. 일부 실시예들에서, 노드(142) 상의 기생 용량은 SENSE_LV를 커패시터(146)를 통해 이동시킬 수 있는 스냅 액션을 생성하기 위해 가능한 작게 설계될 수 있다. 일부 실시예들에서, 커패시터(146)는 약 50 fF(femtofarads)의 용량을 갖는 상대적으로 작은 pMOS(p-channel metal-oxide-semiconductor) 디바이스 또는 nMOS(n-channel metal-oxide-semiconductor) 디바이스일 수 있다.

초기화 회로(148)는 SENSE_LV 노드(150)에서의 SENSE_LV 전압을 초기 상태로 초기화하도록 구성된 트랜지스터일 수 있다. 초기화 회로(148)의 게이트는 저장 컨트롤러의 제어 로직으로부터 수신된 초기화 신호(INIT)에 의해 제어될 수 있다. SENSE_LV 전압은 기준 전압(VREF)으로 초기화될 수 있다.

디코딩 회로(152)는, SENSE_LV 전압을 수신하기 위해 SENSE_LV 노드(150)에 결합된 입력 및 인에이블 신호(ENABLE)를 수신하기 위해 저장 컨트롤러의 제어 로직과 결합된 입력을 갖는 로직 회로(154)를 포함할 수 있다. 로직 회로(154)는 2개의 입력 상에서 논리적 연산, 예를 들어, AND 연산을 수행하여 출력을 디코딩 회로(152)의 래치(latch)(156)에 제공할 수 있다. 래치(156)는, 저장 컨트롤러의 제어 로직으로부터의 재설정 신호(RESET)에 의해 재설정된 이후, 로직 회로(154)의 출력 값을 저장할 것이다.

타깃 메모리 셀의 설정 상태를 판정하는 데 사용되는, 메모리 디바이스(100)의 판독 동작은, 도 2의 타이밍도(200) 및 도 3의 흐름도(300)의 참조에 의해, 실시예에 따른, 부가적인 상세에서 도시되고 설명될 수 있다.

판독 동작은 도 3의 블록(302)에서 타깃 메모리 셀에 대응하는 워드라인을 초기화함으로써 시작할 수 있다. 워드라인을 초기화하는 것은, 적절한 워드라인을 디코딩 경로(110)에 선택적으로 결합하는 워드라인 드라이버들(126) 및 워드라인 전원(132)을 디코딩 경로(110)에 결합하는 글로벌 셀렉터(140)에 의해 발생할 수 있다. 이는, 도 2에서 볼 수 있는 바와 같이, 선택된 워드라인의 워드라인 전압(WL) 및 감지 노드(142)의 감지 전압(SENSE)이 워드라인 전원(132)의 값, 예를 들어, -5 V가 되게 할 수 있다.

블록(304)에서, 판독 동작은 래치(156)를 재설정하는 것 및 SENSE_LV 노드(150)를 초기화하는 것을 포함할 수 있다. 간략히 전술한 바와 같이, 제어 로직은 RESET 신호를 구동하여 래치(156)를 재설정하여 로직 회로(154)로부터의 값의 후속 저장을 허용할 수 있다. RESET 신호의 활성화와 동시에, 제어 로직은 또한 INIT 신호를 활성화하여 SENSE_LV 노드(150)를, 이러한 케이스에서 그라운드일 수 있는, 초기값(VREF)으로 초기화할 수 있다.

블록(306)에서, 판독 동작은 로직 회로(154)를 인에이블하는 것을 포함할 수 있다. 로직 회로(154)를 인에이블하는 것은 로직 회로(154)의 입력들 중 하나에 제공되는 인에이블 신호를 활성화하는 제어 로직에 의해 행해질 수 있다.

블록(308)에서, 판독 동작은 타깃 메모리 셀에 대응하는 비트라인을 초기화하는 것을 포함할 수 있다. 비트라인을 초기화하는 것은, 적절한 비트라인을 경로(108)를 통해 비트라인 전원(138)에 선택적으로 결합시키는 비트라인 드라이버들(128)에 의해 발생할 수 있다. 이는 비트라인 전압(BL)이 비트라인 전원(138)의 값, 예를 들어, 5 V가 되게 할 수 있다.

타깃 메모리 셀이 설정 상태를 가지면, 타깃 메모리 셀의 전압은 문턱 전압을 넘을 것이고, 비트라인의 초기화 이후, 이때 타깃 메모리 셀의 전압은 그것의 유지(holding) 전압으로 스냅백할 것이다. 비트라인 및 워드라인 전압들 양쪽 모두는 중간을 향하여, 또는 더 큰 용량성 부하를 갖는 쪽(이러한 케이스에서, 비트라인 쪽이 더 큰 용량성 부하와 함께 설계되었음)으로 하락할 것이다. 감지 노드(142)에서의 감지 전압은 이후 -5 V부터 더 작은 음의(negative) 전압까지 스텝 업(step up) 할 것이다.

블록(310)에서, 판독 동작은 감지 전압에 기초하여 SENSE_LV 전압을 제공하는 것을 포함할 수 있다. 컨디셔닝 회로(144), 및 커패시터(146)는, 특히, 감지 전압의 변화가 SENSE_LV 전압의 대응하는 변화를 야기하는 것과 같은 방식으로 SENSE_LV 전압을 제공할 수 있다. 따라서, 감지 전압에 의해 드러난 스텝 업 전압 액션은 또한 SENSE_LV 전압에 의해 드러날 수 있다. 그러나, 감지 전압은 음일 수 있지만, 스텝 업 전압 액션 후에도, SENSE_LV 전압은 초기 VREF 값, 예를 들어, 그라운드로부터, 로직 회로(154)를 트립(trip)시키기 충분한 값으로 스텝 업할 수 있다.

블록(312)에서, 판독 동작은 로직 회로(154)에 의해 출력된 값을 래치하는 것을 포함할 수 있다. 인에이블 신호 및 SENSE_LV 신호 양쪽 모두가 하이(high)가 되면, 로직 회로(154)는 또한 하이인 값(DATAOUT)을 출력할 수 있다. 이러한 하이 값은 래치(156)에 저장되어 타깃 메모리 셀의 설정 상태를 표시할 수 있다.

이상의 실시예가 SENSE_LV 전압의 초기값(VREF)을 그라운드로서 설명하지만, SENSE_LV 전압의 초기값은 다양한 실시예들에서 달라질 수 있고 디코딩 회로(152)의 특정 구성, 스냅백 컨디션과 연관된 전압 스윙, 및/또는 스냅백 액션 이전의 선택 시간에서 상이한 데이터 패턴들에 대한 셀 누설로 인한 감지 전압의 오프셋에 의존할 수 있다. 예를 들어, 완전히 설정된 어레이의 누설들을 통한 전위 움직임들로 인해, 감지 노드(142)는 재설정 비트를 판독할 때 조금 움직일 수 있다(스냅백 액션 없음). 그러한 경우에는, SENSE_LV 전압은, 적절한 레벨로 초기화되지 않으면, 로직 회로(154)의 트립 포인트를 넘을 수 있고 잘못된 검출을 야기할 수 있다. 따라서, VREF 전압의 주의 깊은 배치는 재설정된 메모리 셀과 대비하여 설정의 정확한 검출을 용이하게 할 수 있다.

전술한 설명은 스냅백이 발생하는 스냅백 컨디션을 검출하는 것을 설명하지만, 그외의 실시예들에서, 타깃 메모리 셀은, 디코딩 경로(110)가 스냅백 이벤트와 전기적으로 간섭하는 것을 피하기 위해 스냅백 이벤트 동안 감지 노드(142)로부터 분리되는 것이 바람직할 수 있다. 도 4는 그러한 실시예의 동작을 예시하는 타이밍도들을 제공한다. 주기(404)에서, 메모리 디바이스(100)는 도 2에 관해 전술한 것과 유사한 방식으로 초기화될 수 있다. 주기(408)에서, 타깃 메모리 셀은 스냅백 이벤트를 경험할 수 있다. 이러한 실시예에서, 감지 노드(142)는 스냅백 이벤트 동안 워드라인으로부터 접속 해제될 수 있고, 따라서, 감지 전압은 변하지 않는다. 주기(412)에서, 감지 노드(142)는 워드라인에 재접속될 수 있고 전하는 워드라인과 감지 노드(142) 사이에서 공유될 수 있다. 로직 회로(154)는, SENSE_LV를 통해 나타난 바와 같이, 이러한 전하 공유를 감지할 수 있고, 타깃 메모리 셀의 설정 상태를 표시하는 하이 DATAOUT 값을 출력할 수 있다.

컨디셔닝 회로(144)에 의한 감지 신호의 컨디셔닝은, 도시된 바와 같이, 설명된 실시예에서, 워드라인 및 비트라인의 선택 전압들이, 각각, 임의적인, -5 V 및 5 V일 수 있는 시스템을 제공함으로써 메모리 디바이스(100)의 컴포넌트들의 설계 및 동작을 용이하게 한다. 다른 한편으로 감지 전압의 직접 검출을 요구하는 시스템들은, 로직 게이트들이 0 V부터 Vcc까지 동작한다는 것을 고려하면 워드라인의 음이 아닌 선택 전압들로 효과적으로 제한된다.

본원에 설명된 메모리 디바이스는 원하는 바와 같이 구성하기 위한 임의의 적합한 하드웨어 및/또는 소프트웨어를 사용하는 시스템 내에 구현될 수 있다. 도 5는, 일 실시예에 대한, 하나 이상의 프로세서(들)(502), 프로세서(들)(502) 중 적어도 하나에 결합된 시스템 제어 로직(504), 시스템 제어 로직(504)에 결합된 메모리 디바이스(100), 및 시스템 제어 로직(504)에 결합된 하나 이상의 통신 인터페이스(들)(506)를 포함하는 예시의 시스템(500)을 예시한다.

통신 인터페이스(들)(506)는 하나 이상의 네트워크(들)를 통해, 및/또는 임의의 그외의 적합한 디바이스들과 통신하기 위한, 시스템(500)을 위한 인터페이스 를 제공할 수 있다. 통신 인터페이스(들)(506)는 임의의 적합한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 일 실시예에 대한 통신 인터페이스(들)(506)는, 예를 들어, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다. 무선 통신을 위해, 일 실시예에 대한 통신 인터페이스(들)(506)는 하나 이상의 안테나를 사용할 수 있다.

일 실시예에 대해, 프로세서(들)(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러(들)를 위한 로직과 함께 패키징될 수 있다. 일 실시예에 대해, 프로세서(들)(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징되어 SiP(System in Package)를 형성할 수 있다. 일 실시예에 대해, 프로세서(들)(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러(들)를 위한 로직과 함께 동일한 다이 상에 집적될 수 있다. 일 실시예에 대해, 프로세서(들)(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러(들)를 위한 로직과 함께 동일한 다이 상에 집적되어 SoC(System on Chip)를 형성할 수 있다.

일 실시예에 대한 시스템 제어 로직(504)은 임의의 적합한 인터페이스를 프로세서(들)(502) 중 적어도 하나 및/또는 시스템 제어 로직(504)과 통신하는 임의의 적합한 디바이스 또는 컴포넌트에 제공하기 위한 임의의 적합한 인터페이스 컨트롤러들을 포함할 수 있다.

일 실시예에 대한 시스템 제어 로직(504)은, 설정, 재설정, 및 판독 동작들과 같은, 그러나 이에 한정되지 않는, 다양한 액세스 동작들을 제어하기 위한 인터페이스를 메모리 디바이스(100)에 제공하기 위한 저장 컨트롤러(508)를 포함할 수 있다. 저장 컨트롤러(408)는, 전술한 바와 같은 인에이블, 초기화, 및 재설정 신호들의 생성 및 발행에 의해 메모리 디바이스(100)를 제어하도록 특별히 구성된 제어 로직(410)을 포함할 수 있다. 제어 로직(410)은 드라이버들, 레벨 쉬프터들, 글로벌 셀렉터들 등을 제어하기 위한 다양한 선택 신호들을 더 생성할 수 있다. 다양한 실시예들에서, 제어 로직(410)은, 프로세서(들)(502) 중 적어도 하나에 의해 실행되는 경우 저장 컨트롤러로 하여금 전술한 동작들을 수행하게 하는, 비 일시적 컴퓨터 판독 가능 매체에 저장된 명령어들일 수 있다.

다양한 실시예들에서, 시스템(500)은 데스크톱 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스(예를 들어, 스마트폰, 태블릿 등)일 수 있다. 시스템(500)은 더 많거나 또는 더 적은 컴포넌트들, 및/또는 상이한 아키텍처들을 가질 수 있다.

특정 실시예들이 설명의 목적을 위해 본원에 예시되고 설명되었지만, 동일한 목적들을 달성하도록 계획된 매우 다양한 변형 및/또는 등가물의 실시예들 또는 구현들이, 본 발명의 범위로부터 벗어나지 않고, 도시되고 설명된 실시예들을 대체할 수 있다. 이러한 응용은 본원에 설명된 실시예들의 임의의 적응들 또는 변형들을 포함하도록 의도된다. 따라서, 본원에 설명된 실시예들이 특허청구범위 및 그것들의 등가물들에 의해서만 한정된다는 것이 명백히 의도된다.

Claims

상 변화 메모리(phase-change memory)에서의 타일 레벨 스냅백(tile-level snapback) 검출을 위한 장치로서,
복수의 메모리 셀을 포함하는 타일(tile)을 갖는 상 변화 메모리 어레이, 및
디코더
를 포함하고,
상기 디코더는,
제1 전압을 나타내도록 구성되는 감지 노드를 갖는 디코딩 경로,
제1 단자(terminal)에서 상기 감지 노드와 결합되고 상기 제1 전압에 기초하여 제2 전압을 제공하도록 구성되는 커패시터, 및
제2 단자에서 상기 커패시터와 결합되고 수신된 인에이블(enable) 신호 및 상기 제2 전압에 기초하여 래치(latch)를 제어하도록 구성되는 로직 회로를 포함하는 장치.
제1항에 있어서,
상기 장치는 PCMS(phase-change memory and switch) 디바이스를 포함하는 장치.
제1항에 있어서,
상기 커패시터는 상기 감지 노드에 결합되어 상기 제1 전압의 변화가 상기 제2 전압의 대응하는 변화를 야기하게 하고, 상기 제1 및 제2 전압들은 상이한 값들을 갖는 장치.
제1항에 있어서,
상기 디코더는 상기 커패시터에 결합되고 스냅백(snapback) 이벤트의 검출 이전에 상기 제2 전압을 초기 상태로 설정하도록 구성되는 초기화 회로를 더 포함하는 장치.
제4항에 있어서,
상기 초기 상태는 그라운드(ground)인 장치.
제1항에 있어서,
상기 로직 회로는 상기 제2 전압 및 상기 인에이블 신호의 AND 연산의 결과에 기초하여 상기 래치를 제어하도록 구성되는 장치.
제1항에 있어서,
상기 제1 전압은 스냅백 이벤트 전후에 음의 값인 장치.
제1항에 있어서,
상기 커패시터는 50fF(femtofarads)의 용량을 갖는 장치.
상 변화 메모리에서의 타일 레벨 스냅백 검출을 위한 시스템으로서,
디코더를 포함하는 PCM(phase-change memory) 디바이스, 및
상기 PCM 디바이스와 결합되고 인에이블 신호를 제공하도록 구성되는 저장 컨트롤러
를 포함하고,
상기 디코더는,
제2 노드에서의 음의 감지 전압에 기초하여 제1 노드에서 음이 아닌 감지 전압을 제공하도록 구성되는 컨디셔닝 회로, 및
상기 음이 아닌 감지 전압 및 인에이블 신호에 기초하여 스냅백 액션을 검출하도록 구성되는 로직 회로를 갖고,
상기 컨디셔닝 회로는, 제1 단자에서 상기 제2 노드와 결합되고, 제2 단자에서 상기 로직 회로와 결합되는 커패시터를 포함하는 시스템.
제9항에 있어서,
상기 음의 감지 전압을 나타내는 상기 제2 노드를 갖는 디코딩 경로를 더 포함하는 시스템.
제10항에 있어서,
상기 컨디셔닝 회로는 상기 제1 및 제2 노드들에 결합되고 상기 음이 아닌 감지 전압을 상기 로직 회로의 제1 입력에 제공하도록 구성되는 커패시터를 포함하는 시스템.
제11항에 있어서,
상기 컨디셔닝 회로는,
상기 저장 컨트롤러로부터 초기화 신호를 수신하고,
상기 초기화 신호에 기초하여 상기 음이 아닌 전압을 초기 상태로 설정
하도록 구성되는 초기화 회로를 더 포함하는 시스템.
제9항에 있어서,
상기 PCM 디바이스는 복수의 타일 및 상기 복수의 타일에 각각 대응하는 복수의 디코더를 포함하는 시스템.
제9항에 있어서,
상기 시스템은 랩톱 컴퓨팅 디바이스 또는 모바일 컴퓨팅 디바이스를 포함하는 시스템.
스냅백 컨디션을 검출하는 방법으로서,
제1 및 제2 전압들로 각각 비트라인 및 워드라인을 선택적으로 구동함으로써 타일의 메모리 셀을 선택하는 단계,
상기 타일의 디코더의 로직 회로에 인에이블 신호를 제공하는 단계,
디코딩 경로의 감지 노드에서 나타나는 음의 제2 감지 전압에 기초하여 상기 로직 회로에 양의 제1 감지 전압을 제공하는 단계 - 상기 제2 감지 전압의 변화는 상기 제1 감지 전압의 대응하는 변화를 야기함 -, 및
상기 로직 회로에 의해 출력된 값을 래치하는 단계
를 포함하는 방법.
제15항에 있어서,
상기 인에이블 신호를 제공하는 단계 이전에 상기 제1 전압을 제1 상태로 초기화하는 단계를 더 포함하는 방법.
제16항에 있어서,
상기 제1 상태는 그라운드인 방법.
제15항에 있어서,
상기 제2 감지 전압은 상기 메모리 셀을 선택하는 단계의 결과로서 발생하는 스냅백 이벤트 전후에 음인 방법.
제15항에 있어서,
상기 감지 노드와 결합되는 커패시터에 상기 제1 감지 전압을 제공하는 단계를 더 포함하는 방법.
제15항에 있어서,
상기 메모리 셀을 선택하는 단계 이전에 상기 선택된 워드라인으로부터 디코더를 접속 해제하는 단계,
스냅백 이벤트가 발생한 이후 상기 디코더를 상기 선택된 워드라인에 재접속하는 단계 - 상기 스냅백 이벤트는 상기 메모리 셀을 선택하는 단계의 결과로서 발생함 -, 및
상기 래치된 값에 기초하여 상기 메모리 셀의 설정 상태를 판정하는 단계
를 더 포함하는 방법.