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KR101662703B1 - 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법 - Google Patents

플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법 Download PDF

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KR101662703B1
KR101662703B1 KR1020100054498A KR20100054498A KR101662703B1 KR 101662703 B1 KR101662703 B1 KR 101662703B1 KR 1020100054498 A KR1020100054498 A KR 1020100054498A KR 20100054498 A KR20100054498 A KR 20100054498A KR 101662703 B1 KR101662703 B1 KR 101662703B1
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South Korea
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sensing node
voltage
precharge
control signal
memory cell
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이종훈
이남희
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삼성전자 주식회사
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Abstract

센싱 노드의 전압을 제어하여 오프 셀 마진(off cell margin)을 증가시킬 수 있는 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법이 개시된다. 상기 플래시 메모리 장치는, 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이, 프리차지 전압 및 센싱 노드 전압 제어신호를 생성하여 출력하는 센싱 노드 전압 제어부, 및 상기 프리차지 전압 및 상기 센싱 노드 전압 제어신호를 입력받고, 상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되는 페이지 버퍼부를 구비하고, 상기 페이지 버퍼부는, 상기 복수 개의 비트라인들 각각에 대응되는 복수 개의 페이지 버퍼들을 구비하며, 상기 복수 개의 페이지 버퍼들 각각은, 대응되는 비트라인과 센싱 노드 사이에 연결되고, 상기 센싱 노드 전압 제어신호에 따라 상기 센싱 노드의 전압을 제어하는 비트라인 연결부, 상기 센싱 노드에 연결되고, 프리차지 제어신호에 응답하여 상기 입력받은 프리차지 전압에 따라 상기 센싱 노드를 프리차지(precharge)하는 프리차지부, 및 래치 제어신호에 응답하여 상기 센싱 노드의 전압 레벨을 감지하여 선택된 메모리 셀의 데이터를 결정하고, 입출력 제어신호에 응답하여 상기 선택된 메모리 셀의 데이터를 외부로 출력하는 데이터 입출력부를 구비하는 것을 특징으로 한다.

Description

플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법{Flash memory device and reading method of flash memory device}
본 발명은 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법에 관한 것으로서, 특히 센싱 노드의 전압을 제어하여 오프 셀 마진(off cell margin)을 증가시킬 수 있는 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법에 관한 것이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치(non-volatile memory device)의 하나이다. 플래시 메모리 장치는, 내부에 구비되는 플래시 메모리 셀의 데이터를 센싱(sensing)하기 위하여 센싱 노드를 이용할 수 있다. 그러나, 센싱 노드는 로딩 커패시턴스(loading capacitance)가 상대적으로 작기 때문에, 오프 셀 누설(off cell leakage)에 의한 전압 강하가 크게 부각되어 오프 셀 마진(off cell margin)이 작은 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 센싱 노드의 전압을 제어하여 오프 셀 마진(off cell margin)을 증가시킬 수 있는 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 플래시 메모리 장치는, 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이, 프리차지 전압 및 센싱 노드 전압 제어신호를 생성하여 출력하는 센싱 노드 전압 제어부, 및 상기 프리차지 전압 및 상기 센싱 노드 전압 제어신호를 입력받고, 상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되는 페이지 버퍼부를 구비하고, 상기 페이지 버퍼부는, 상기 복수 개의 비트라인들 각각에 대응되는 복수 개의 페이지 버퍼들을 구비하며, 상기 복수 개의 페이지 버퍼들 각각은, 대응되는 비트라인과 센싱 노드 사이에 연결되고, 상기 센싱 노드 전압 제어신호에 따라 상기 센싱 노드의 전압을 제어하는 비트라인 연결부, 상기 센싱 노드에 연결되고, 프리차지 제어신호에 응답하여 상기 입력받은 프리차지 전압에 따라 상기 센싱 노드를 프리차지(precharge)하는 프리차지부, 및 래치 제어신호에 응답하여 상기 센싱 노드의 전압 레벨을 감지하여 선택된 메모리 셀의 데이터를 결정하고, 입출력 제어신호에 응답하여 상기 선택된 메모리 셀의 데이터를 외부로 출력하는 데이터 입출력부를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 플래시 메모리 장치는, 상기 센싱 노드 전압 제어신호에 응답하여, 상기 센싱 노드의 프리차지 동작 이후에 상기 선택된 메모리 셀의 데이터를 센싱하기 전에, 상기 센싱 노드의 전압을 증가시킬 수 있다.
또한 바람직하게는, 상기 플래시 메모리 장치는, 상기 센싱 노드 전압 제어신호에 응답하여, 상기 센싱 노드의 프리차지 동작 이후에 상기 선택된 메모리 셀의 데이터를 센싱하기 전에 상기 센싱 노드에 연결된 트랜지스터의 게이트 전압을 증가시킬 수 있다.
또한 바람직하게는, 상기 비트라인 연결부는, 상기 대응되는 비트라인과 상기 센싱 노드 사이에 직렬로 연결되는 적어도 하나의 트랜지스터들을 구비하고, 상기 센싱 노드에 직접 연결되는 트랜지스터의 게이트 전압은, 상기 센싱 노드의 프리차지 동작 이후에 부스팅(boosting)될 수 있다.
또한 바람직하게는, 상기 센싱 노드에 직접 연결된 트랜지스터의 게이트 단자에는, 프리차지 구간에서는 제1 전원 전압이 인가되고, 데이터 센싱 구간에서는 제2 전원 전압이 인가되며, 상기 제2 전원 전압은, 상기 제1 전원 전압보다 클 수 있다.
또한 바람직하게는, 상기 비트라인 연결부는, 상기 대응되는 비트라인과 제1 노드 사이에 연결되고, 제1 제어신호에 의해 제어되는 제1 트랜지스터, 및 상기 제1 노드와 상기 센싱 노드 사이에 연결되고, 제2 제어신호에 의해 제어되는 제2 트랜지스터를 구비하고, 상기 제2 제어신호는 상기 센싱 노드 전압 제어신호에 포함되고, 상기 제2 트랜지스터의 게이트 단자로 인가되며, 상기 센싱 노드의 프리차지가 끝난 후 부스팅(boosting)될 수 있다.
또한 바람직하게는, 상기 제2 제어신호는, 프리차지 구간에서는 제1 전원 전압 값을 갖고, 데이터 센싱 구간에서는 제2 전원 전압 값을 가지며, 상기 제2 전원 전압 값은 상기 제1 전원 전압 값보다 클 수 있다.
또한 바람직하게는, 상기 프리자치부는, 제1 단자에는 상기 프리차지 전압이 인가되고, 제2 단자는 상기 센싱 노드에 연결되며, 게이트 단자에는 상기 프리차지 제어신호가 인가되는 프리차지 트랜지스터를 구비할 수 있다.
또한 바람직하게는, 상기 프리차지 전압은, 상기 비트라인 연결부에 인가되는 전원 전압보다 큰 값을 가질 수 있다.
또한 바람직하게는, 상기 데이터 입출력부는, 래치 제어신호에 응답하여 상기 센싱 노드의 전압 레벨을 감지하여, 상기 선택된 메모리 셀의 데이터를 저장하는 래치부를 구비할 수 있다.
한편, 본 발명의 일 실시예에 따른 플래시 메모리 장치의 독출 방법은, 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이 및 페이지 버퍼부를 구비하는 플래시 메모리 장치의 독출 방법에 있어서, 워드라인에 의해 선택된 메모리 셀에 연결된 비트라인과 상기 페이지 버퍼부의 센싱 노드를 전기적으로 연결하는 단계, 프리차지 제어신호에 응답하여 상기 센싱 노드를 프리차지(precharge)하는 단계, 상기 센싱 노드에 연결된 트랜지스터의 게이트 전압을 부스팅 전압(boosting voltage)으로 상승시키는 단계, 및 상기 선택된 메모리 셀에 연결된 비트라인과 상기 페이지 버퍼부의 센싱 노드를 전기적으로 차단하고, 상기 센싱 노드의 전압을 센싱하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 부스팅 전압은, 상기 센싱 노드를 프리차지하는 단계에서 상기 센싱 노드에 연결된 트랜지스터의 게이트 전압 값보다 클 수 있다.
또한 바람직하게는, 상기 센싱 노드에 연결된 트랜지스터의 게이트 단자에는, 프리차지 구간에서는 제1 전원 전압이 인가되고, 데이터 센싱 구간에서는 제2 전원 전압이 인가되며, 상기 제2 전원 전압은, 상기 제1 전원 전압보다 클 수 있다.
또한 바람직하게는, 상기 센싱 노드에 연결된 트랜지스터는, 상기 선택된 메모리 셀에 연결된 비트라인과 상기 페이지 버퍼부의 센싱 노드 사이에 배치될 수 있다.
또한 바람직하게는, 상기 플래시 메모리 장치의 독출 방법은, 래치 제어신호에 응답하여 상기 센싱 노드의 전압 레벨을 감지하여, 상기 선택된 메모리 셀의 데이터를 저장하는 단계를 더 포함할 수 있다.
또한 바람직하게는, 상기 플래시 메모리 장치의 독출 방법은, 입출력 제어신호에 응답하여 상기 선택된 메모리 셀의 데이터를 외부로 출력하는 단계를 더 포함할 수 있다.
한편, 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 독출 방법은, 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이 및 페이지 버퍼부를 구비하는 플래시 메모리 장치의 독출 방법에 있어서, 워드라인에 의해 선택된 메모리 셀에 연결된 비트라인과 상기 페이지 버퍼부의 센싱 노드를 전기적으로 연결하는 단계, 프리차지 제어신호에 응답하여 상기 센싱 노드를 프리차지(precharge)하는 단계, 및 상기 선택된 메모리 셀에 연결된 비트라인과 상기 페이지 버퍼부의 센싱 노드를 전기적으로 차단하고, 상기 센싱 노드의 전압을 센싱하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 센싱 노드를 프리차지하는 단계는, 상기 센싱 노드를 전원 전압보다 큰 고전압으로 프리차지할 수 있다.
또한 바람직하게는, 상기 플래시 메모리 장치의 독출 방법은, 래치 제어신호에 응답하여 상기 센싱 노드의 전압 레벨을 감지하여, 상기 선택된 메모리 셀의 데이터를 저장하는 단계를 더 포함할 수 있다.
또한 바람직하게는, 상기 플래시 메모리 장치의 독출 방법은, 입출력 제어신호에 응답하여 상기 선택된 메모리 셀의 데이터를 외부로 출력하는 단계를 더 포함할 수 있다.
상기와 같은 본 발명에 따른 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법은, 센싱 노드의 전압을 제어하여 오프 셀 마진(off cell margin)을 증가시킬 수 있는 효과가 있다.
도 1은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 도면이다.
도 2는, 도 1에 도시된 플래시 메모리 장치의 일실시예를 나타낸 도면이다.
도 3은, 도 2에 도시된 페이지 버퍼의 제1 실시예를 나타내는 도면이다.
도 4는, 도 2에 도시된 페이지 버퍼의 제2 실시예를 나타내는 도면이다.
도 5는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 독출 동작의 제1 실시예을 나타내는 타이밍도(Timing diagram)이다.
도 6은, 본 발명의 일실시예에 따른 플래시 메모리 장치의 독출 동작의 제2 실시예을 나타내는 타이밍도(Timing diagram)이다.
도 7은, 본 발명의 일 실시예에 따른 플래시 메모리 장치의 독출 방법을 나타내는 순서도(Flowchart)이다.
도 8은, 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 독출 방법을 나타내는 순서도(Flowchart)이다.
도 9는 본 발명의 일실시예에 따른 플래시 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 도면이다.
도 10은 본 발명의 일실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는" 과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 도면이다. 상기 플래시 메모리 장치(100)는, 메모리 셀 어레이(110), 페이지 버퍼부(120) 및 센싱 노드 전압 제어부(130)를 구비할 수 있다.
메모리 셀 어레이(110)는 복수 개의 메모리 셀들을 구비할 수 있다. 도 1에 도시된 메모리 셀 어레이(110)는, 일반적인 플래시 메모리 장치에 구비되는 메모리 셀 어레이와 그 구성 및 동작이 유사하므로 여기에서는 자세한 설명을 생략한다. 도 1에 도시된 메모리 셀 어레이(110)는 낸드(NAND) 플래시 메모리 셀 어레이일 수 있다.
페이지 버퍼부(120)는, 복수 개의 비트라인들(BL0 ~ BLm)을 통해 메모리 셀 어레이와 연결될 수 있다. 페이지 버퍼부(120)는, 복수 개의 비트라인들(BL0 ~BLm) 각각에 대응되는 복수 개의 페이지 버퍼들(121_0 ~ 121_m)을 구비할 수 있다.
센싱 노드 전압 제어부(130)는, 프리차지 전압(Vpre) 및 센싱 노드 전압 제어신호(S_CON)를 생성하여 페이지 버퍼부(120)로 출력할 수 있다. 센싱 노드 전압 제어부(130)는, 프리차지 전압(Vpre) 및 센싱 노드 전압 제어신호(S_CON)를 이용하여, 페이지 버퍼부(120)에 구비되는 복수 개의 페이지 버퍼들(121_0 ~ 121_m)의 센싱 노드의 전압을 제어할 수 있다. 센싱 노드 전압 제어부(130)는, 본 발명의 일실시예에 따른 플래시 메모리 장치(100)에 구비되는 메모리 컨트롤러(미도시)에 포함될 수도 있다.
도 1에 도시된 메모리 셀 어레이(110), 페이지 버퍼부(120) 및 센싱 노드 전압 제어부(130)에 대해서는, 도 2를 참조하여 자세히 설명하기로 한다.
도 2는, 도 1에 도시된 플래시 메모리 장치의 일실시예를 나타낸 도면이다. 도 2를 참조하면, 도 2에 도시된 플래시 메모리 장치(200)는, 도 1에 도시된 플래시 메모리 장치(100)와 유사하게, 메모리 셀 어레이(210), 페이지 버퍼부(220) 및 센싱 노드 전압 제어부(230)를 구비할 수 있다. 도 2에 도시된 메모리 셀 어레이(210), 페이지 버퍼부(220) 및 센싱 노드 전압 제어부(130)는, 도 1에 도시된 메모리 셀 어레이(110), 페이지 버퍼부(120) 및 센싱 노드 전압 제어부(130)의 일실시예일 수 있다.
도 2에 도시된 바와 같이 본 발명의 일실시예에 따른 플래시 메모리 장치(200)에 구비되는 메모리 셀 어레이(210)는, 낸드 플래시 메모리 셀 어레이(NAND flash memory cell array)일 수 있다. 도 2를 참조하면, 메모리 셀 어레이(210)는, 스트링 선택 트랜지스터(string selection transistor; SST ~ SSTm), 복수 개의 메모리 셀들(MC0 ~ MCn, MC0m ~ MCnm) 및 접지 선택 트랜지스터(ground selection transistor; GST ~ GSTm)를 구비할 수 있다. 복수 개의 메모리 셀들(MC0 ~ MCn, MC0m ~ MCnm)은 스트링 선택 트랜지스터(SST ~ SSTm)와 접지 선택 트랜지스터(GST ~ GSTm) 사이에 연결될 수 있고, 복수 개의 메모리 셀들(MC0 ~ MCn, MC0m ~ MCnm) 각각의 컨트롤 게이트는 대응되는 워드 라인(WL0 ~ WLn)에 연결될 수 있다.
스트링 선택 트랜지스터(SST ~ SSTm)의 드레인은 대응되는 비트 라인(BL0 ~ BLm)과 연결될 수 있고, 스트링 선택 트랜지스터(SST ~ SSTm)의 게이트는 스트링 선택 라인(string selection line; SSL)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST ~ GSTm)의 소스는 공통 소스 라인(common source line; CSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST ~ GSTm)의 게이트는 접지 선택 라인(ground selection line; GSL)에 연결될 수 있다. 하나의 스트링 선택 트랜지스터(SST)와 하나의 접지 선택 트랜지스터(GST) 및 그 사이에 연결된 복수 개의 메모리 셀들(MC0 ~ MCn)을 하나의 스트링(string)으로 지칭할 수 있다. 도 2에 도시된 메모리 셀 어레이(210)의 구성 및 동작은 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다.
페이지 버퍼부(220)는, 복수 개의 비트라인들(BL0 ~ BLm) 각각에 대응되는 복수 개의 페이지 버퍼들(221_0 ~ 221_m)을 구비할 수 있다. 각각의 페이지 버퍼들(221_0 ~ 221_m)은, 비트라인 연결부(223_0 ~ 223_m), 프리차지부(225_0 ~ 225_m) 및 데이터 입출력부(227_0 ~ 227_m)를 구비할 수 있다.
비트라인 연결부(223_0 ~ 223_m)는 각각의 페이지 버퍼들(221_0 ~ 221_m)에 대응되는 비트라인(BL0 ~ BLm)과 센싱 노드(SO) 사이에 연결될 수 있다.
프리차지부(225_0 ~ 225_m)는 센싱 노드(SO)에 연결되고, 프리차지 제어신호에 응답하여 센싱 노드(SO)를 프리차지(precharge)시킬 수 있다.
데이터 입출력부(227_0 ~ 227_m)는, 센싱 노드(SO)의 전압 레벨을 감지하여 선택된 메모리 셀의 데이터를 독출하거나, 외부로부터 입력받은 데이터를 센싱 노드(SO)를 통하여 비트라인 연결부(223_0 ~223_m)로 출력할 수 있다.
도 2에 도시된 비트라인 연결부(223_0 ~ 223_m), 프리차지부(225_0 ~ 225_m) 및 데이터 입출력부(227_0 ~ 227_m)의 구체적인 구성 및 동작은 도 3 내지 도 4를 참조하여 상술하기로 한다.
센싱 노드 전압 제어부(230)는, 프리차지 전압(Vpre) 및 센싱 노드 전압 제어신호(S_CON)를 생성하여 페이지 버퍼부(220)로 출력할 수 있다. 센싱 노드 전압 제어부(230)에서 출력된 프리차지 전압(Vpre)은 프리차지부(225_0 ~ 225_m)로 인가될 수 있다. 이에 따라, 프리차지부(225_0 ~ 225_m)는 프리차지 제어신호에 응답하여 센싱 노드(SO)를 프리차지 전압(Vpre)으로 프리차지할 수 있다. 또한, 센싱 노드 전압 제어부(230)에서 출력된 센싱 노드 전압 제어신호(S_CON)는, 비트라인 연결부(223_0 ~ 223_m)로 입력될 수 있다. 비트라인 연결부(223_0 ~ 223_m)는, 센싱 노드 전압 제어신호(S_CON)에 응답하여 센싱 노드(SO)의 전압을 제어할 수 있다.
도 2에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치(200)는, 메모리 셀의 데이터를 고속으로 센싱(sensing)하기 위하여, 로딩(loading)이 큰 비트라인 커패시턴스(Bitline capacitance)를 사용하지 않고 센싱 노드(SO)의 커패시턴스를 이용하여 메모리 셀의 데이터를 센싱하는 벨로시 독출(veloci read) 방법을 사용할 수 있다. 여기에서, 벨로시 독출(veloci read)은 전류 독출(current read)로 지칭될 수도 있다. 그러나, 센싱 노드(SO)는 비트라인(BL0 ~ BLm)과는 달리 로딩 커패시턴스(loading capacitance)가 작기 때문에, 오프 셀 누설(off cell leakage)에 의한 전압 강하가 크게 부각되어 오프 셀 마진(off cell margin)이 작을 수 있다.
따라서, 도 2에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치(200)는, 페이지 버퍼들(221_0 ~ 221_m) 내부의 센싱 노드(SO)의 전압을 제어하여 메모리 셀의 독출 동작 시에 오프 셀 마진(off cell margin)을 증가시킬 수 있다.
일예로서, 본 발명의 일실시예에 따른 플래시 메모리 장치(200)는, 메모리 셀 데이터의 독출 동작을 수행할 때, 센싱 노드(SO)의 프리차지가 끝난 후, 워드라인에 의해 선택된 메모리 셀의 데이터를 센싱하기 전에, 센싱 노드 전압 제어신호(S_CON)에 응답하여 센싱 노드(SO)에 연결된 트랜지스터의 게이트 전압을 증가시킬 수 있다. 이에 따라 센싱 노드(SO)에 연결된 트랜지스터의 게이트 커패시턴스(gate capacitance)를 이용하여 센싱 노드(SO)의 전압을 증가시킴으로써 오프 셀 마진(off cell margin)을 증가시킬 수 있다. 이에 대해서는 도 5를 참조하여 상술하기로 한다.
다른 예로서, 본 발명의 일실시예에 따른 플래시 메모리 장치(200)는, 센싱 노드(SO)의 전압을 전원 전압(VDD)으로 프리차지(precharge)하지 않고 더 높은 전압으로 프리차지하여 오프 셀 마진(off cell margin)을 증가시킬 수도 있다. 즉, 센싱 노드 전압 제어부(230)로부터 프리차지부(225_0 ~ 225_m)로 입력되는 프리차지 전압(Vpre)은, 전원 전압(VDD)보다 높은 고전압일 수 있다. 이에 따라, 메모리 셀의 독출 동작 시에, 프리차지부(225_0 ~ 225_m)는 센싱 노드(SO)의 전압을 비트라인 연결부(223_0 ~ 223_m)로 인가되는 전원 전압(VDD)보다 더 높은 전압으로 프리차지할 수 있다. 이 경우, 메모리 셀의 데이터를 센싱하기 전에 센싱 노드(SO)의 전압과 비트라인(BL0 ~ BLm)의 전압의 차이가 증가되기 때문에, 오프 셀 마진(off cell margin)을 증가시킬 수 있다. 이에 대해서는 도 6을 참조하여 상술하기로 한다. 한편, 센싱 노드 전압 제어부(230)로부터 출력되는 프리차지 전압(Vpre)은, 플래시 메모리 장치(100, 200) 내부에 구비되는 고전압 발생 회로(high voltage generator; 미도시)로부터 센싱 노드 전압 제어부(225)로 인가될 수 있다.
도 3은, 도 2에 도시된 페이지 버퍼의 제1 실시예를 나타내는 도면이다. 도 3을 참조하면, 상기 페이지 버퍼(300)는, 비트라인 연결부(310), 프리차지부(320) 및 데이터 입출력부(330)를 구비할 수 있다. 도 3에 도시된 비트라인 연결부(310), 프라차지부(320) 및 데이터 입출력부(330)는, 도 2에 도시된 비트라인 연결부(223_0 ~ 223_m), 프리차지부(225_0 ~ 225_m) 및 데이터 입출력부(227_0 ~ 227_m)의 일실시예일 수 있다.
도 3을 참조하면, 비트라인 연결부(310)는, 비트라인(BL0)과 센싱 노드(SO) 사이에 직렬로 연결되는 제1 내지 제3 트랜지스터들(NM1, NM2, NM3)을 구비할 수 있다. 제1 트랜지스터(NM1)는 제1 제어신호(BLSHF)에 의해 온/오프 여부가 제어될 수 있고, 제2 트랜지스터(NM2)는 제2 제어신호(SOBLK)에 의해 온/오프 여부가 제어될 수 있으며, 제3 트랜지스터(NM3)는 제3 제어신호(BLSLT)에 의해 온/오프 여부가 제어될 수 있다. 비트라인(BL0)에 직접 연결되는 제3 트랜지스터(NM3)는 고전압 트랜지스터(high voltage transistor)일 수 있다.
비트라인 연결부(310)는, 제4 내지 제5 트랜지스터(NM4, NM5)를 더 구비할 수도 있다. 제4 트랜지스터(NM4)는 제4 제어신호(BLCLAMP)에 의해 온/오프 여부가 제어되고, 제1 트랜지스터(NM1)와 제2 트랜지스터(NM2)가 연결되는 노드와 전원 전압(VDD) 사이에 연결될 수 있다. 제5 트랜지스터(NM5)는 제5 제어신호(SHLD)에 의해 온/오프 여부가 제어되고, 제1 트랜지스터(NM1)와 제3 트랜지스터(NM3)가 연결되는 노드와 접지 전압 사이에 연결될 수 있다.
제3 제어신호(BLSLT)는, 메모리 셀의 데이터를 독출하는 과정에서 대응되는 비트라인(BL0)이 선택될 경우 활성화(activation)될 수 있다. 제3 트랜지스터(NM3)는 제3 제어신호(BLSLT)의 활성화에 응답하여 턴온될 수 있다. 제4 제어신호(BLCLAMP) 및 제5 제어신호(SHLD)는 비트라인(BL0)의 전압을 조절하기 위해 제4 트랜지스터(NM4) 및 제5 트랜지스터(NM5)를 제어할 수 있다. 제3 제어신호(BLSLT), 제4 제어신호(BLCLAMP) 및 제5 제어신호(SHLD)의 동작은 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다. 제1 제어신호(BLSHF) 및 제2 제어신호(SOBLK)의 동작은, 도 5 및 도 6을 참조하여 상술하기로 한다.
본 발명의 일실시예에 따른 페이지 버퍼(300)는, 메모리 셀 데이터의 독출 동작을 수행할 때, 센싱 노드(SO)의 프리차지가 끝난 후, 센싱 노드(SO)에 직접 연결된 제2 트랜지스터(NM2)의 게이트 전압을 부스팅(boosting)할 수 있다. 여기에서, 제2 트랜지스터(NM2)의 게이트로 인가되는 제2 제어신호(SOBLK)는, 센싱 노드 전압 제어부(230)로부터 비트라인 연결부(310)로 입력되는 센싱 노드 전압 제어신호(S_CON)에 포함될 수 있다.
제2 제어신호(SOBLK)는, 센싱 노드(SO)가 프리차지되는 동안에는 제1 전원 전압 값을 갖다가, 센싱 노드(SO)의 프리차지가 완료된 이후에는, 제1 전원 전압 값보다 큰 제2 전원 전압 값을 가질 수 있다. 이에 따라 제2 트랜지스터(NM2)의 게이트 커패시턴스(gate capacitance)에 따라 센싱 노드(SO)의 전압을 증가시킴으로써 오프 셀 마진(off cell margin)을 증가시킬 수 있다. 이에 대해서는, 도 5를 참조하여 자세히 설명하기로 한다.
도 3을 참조하면, 프리자치부(320)는, 프리차지 트랜지스터(PM1)를 구비할 수 있다. 프리차지 트랜지스터(PM1)의 제1 단자에는 프리차지 전압(Vpre)이 인가되고, 프리차지 트랜지스터(PM1)의 제2 단자는 센싱 노드(SO)에 연결되며, 프리차지 트랜지스터(PM1)의 게이트 단자에는 프리차지 제어신호(LOAD)가 인가될 수 있다. 상술한 바와 같이, 프리차지 전압(Vpre)은 센싱 노드 전압 제어부(230)로부터 프리차지부(320)로 인가될 수 있다. 프리차지부(320)는, 프리차지 제어신호(LOAD)의 활성화에 응답하여 센싱 노드(SO)를 프리차지 전압(Vpre)으로 프리차지시킬 수 있다. 도 3에 도시된 프리차지 전압(Vpre)은, 페이지 버퍼(300)에 인가되는 일반적인 전원 전압(VDD)일 수 있다.
도 3을 참조하면, 데이터 입출력부(330)는, 제6 내지 제12 트랜지스터(NM6 ~ NM12) 및 제1 내지 제3 인버터(I1, I2, I3)를 구비할 수 있다. 데이터 입출력부(330)는, 래치 제어신호(LCH)에 응답하여 센싱 노드(SO)의 전압 레벨을 감지하여 선택된 메모리 셀의 데이터를 저장하는 래치부(I1, I2)를 구비할 수 있다. 제1 인버터(I1) 및 제2 인버터(I2)는 체인 형태로 연결되어 래치부(I1, I2)를 형성할 수 있다. 선택된 메모리 셀은, 메모리 셀 어레이(210)에 구비되는 복수 개의 메모리 셀들(MC0 ~ MCn, MC0m ~MCnm) 중에서 워드라인(WL0 ~ WLm)에 의해 선택된 메모리 셀을 의미할 수 있다.
데이터 입출력부(330)의 래치부(I1, I2)에 저장된 데이터는, 입출력 제어신호(DIOr)에 응답하여 데이터 출력 라인(RD)을 통해서 외부로 출력될 수 있다. 데이터 입출력부(330)는, 플래시 메모리 장치의 페이지 버퍼에 구비되는 일반적인 구성요소로서 당업자에게 널리 알려져 있으므로, 여기에서는 제6 내지 제12 트랜지스터(NM6 ~ NM12) 및 제1 내지 제3 인버터(I1, I2, I3)에 대한 자세한 설명을 생략한다.
도 4는, 도 2에 도시된 페이지 버퍼의 제2 실시예를 나타내는 도면이다. 도 4를 참조하면, 페이지 버퍼(400)는, 비트라인 연결부(410), 프리차지부(420) 및 데이터 입출력부(430)를 구비할 수 있다. 도 4에 도시된 비트라인 연결부(410), 프라차지부(420) 및 데이터 입출력부(430)는, 도 2에 도시된 비트라인 연결부(223_0 ~ 223_m), 프리차지부(225_0 ~ 225_m) 및 데이터 입출력부(227_0 ~ 227_m)의 일실시예일 수 있다.
도 4를 참조하면, 비트라인 연결부(410)는, 비트라인(BL0)과 센싱 노드(SO) 사이에 직렬로 연결되는 제1 내지 제2 트랜지스터들(NM1, NM2)을 구비할 수 있다. 제1 트랜지스터(NM1)는 제1 제어신호(BLSHF)에 의해 온/오프 여부가 제어될 수 있고, 제2 트랜지스터(NM2)는 제2 제어신호(SOBLK)에 의해 온/오프 여부가 제어될 수 있다. 비트라인(BL0)에 직접 연결되는 제1 트랜지스터(NM1)는 고전압 트랜지스터(high voltage transistor)일 수 있다.
도 4에 도시된 본 발명의 일실시예에 따른 페이지 버퍼(400)는, 도 3에 도시된 본 발명의 일실시예에 따른 페이지 버퍼(300)와 다르게, 메모리 셀 데이터의 독출 동작을 수행할 때, 센싱 노드(SO)의 프리차지 동작 이후에도, 센싱 노드(SO)에 직접 연결된 제2 트랜지스터(NM2)의 게이트 전압을 부스팅(boosting)하지 않을 수 있다. 즉, 제2 제어신호(SOBLK)는, 센싱 노드(SO)의 프리차지가 완료된 이후에도, 센싱 노드(SO)가 프리차지되는 동안과 동일한 전압 값을 가질 수 있다. 이에 대해서는, 도 6을 참조하여 상술하기로 한다. 제2 제어신호(SOBLK)는, 센싱 노드 전압 제어부(230)로부터 비트라인 연결부(410)로 입력되는 센싱 노드 전압 제어신호(S_CON)에 포함될 수 있다.
도 4를 참조하면, 프리자치부(420)는, 프리차지 트랜지스터(PM1)를 구비할 수 있다. 프리차지 트랜지스터(PM1)의 제1 단자에는 프리차지 전압(Vpre)이 인가되고, 프리차지 트랜지스터(PM1)의 제2 단자는 센싱 노드(SO)에 연결되며, 프리차지 트랜지스터(PM1)의 게이트 단자에는 프리차지 제어신호(LOAD)가 인가될 수 있다. 상술한 바와 같이, 프리차지 전압(Vpre)은 센싱 노드 전압 제어부(230)로부터 프리차지부(420)로 인가될 수 있다. 프리차지부(420)는, 프리차지 제어신호(LOAD)의 활성화에 응답하여 센싱 노드(SO)를 프리차지 전압(Vpre)으로 프리차지시킬 수 있다. 도 4에 도시된 프리차지 전압(Vpre)은, 페이지 버퍼(300)에 인가되는 일반적인 전원 전압(VDD)보다 큰 값을 갖는 고전압일 수 있다. 이 경우, 프리차지 전압(Vpre)은 플래시 메모리 장치(100, 200) 내부에 구비되는 고전압 발생 회로(미도시)로부터 센싱 노드 전압 제어부(230)로 인가될 수 있다.
도 4에 도시된 프리차지 전압(Vpre)이 고전압인 경우, 본 발명의 일실시예에 따른 페이지 버퍼(400)는, 센싱 노드(SO)의 전압을 전원 전압(VDD)보다 큰 값을 갖는 고전압으로 프리차지하므로, 메모리 셀 데이터의 센싱 시에 오프 셀 마진(off cell margin)을 증가시킬 수도 있다. 이 경우, 메모리 셀의 데이터를 센싱하기 전에 센싱 노드(SO)의 전압과 비트라인(BL0 ~ BLm)의 전압의 차이가 증가되기 때문에, 오프 셀 마진(off cell margin)을 증가시킬 수 있다. 이에 대해서는 도 6을 참조하여 상술하기로 한다.
도 4를 참조하면, 데이터 입출력부(430)는, 제3 내지 제8 트랜지스터(NM3 ~ NM8) 및 제1 내지 제2 인버터(I1, I2)를 구비할 수 있다. 데이터 입출력부(430)는, 래치 제어신호(LCH)에 응답하여 센싱 노드(SO)의 전압 레벨을 감지하여 선택된 메모리 셀의 데이터를 저장하는 래치부(I1, I2)를 구비할 수 있다. 제1 인버터(I1) 및 제2 인버터(I2)는 체인 형태로 연결되어 래치부(I1, I2)를 형성할 수 있다. 선택된 메모리 셀은, 메모리 셀 어레이(210)에 구비되는 복수 개의 메모리 셀들(MC0 ~ MCn, MC0m ~MCnm) 중에서 워드라인(WL0 ~ WLm)에 의해 선택된 메모리 셀을 의미할 수 있다.
데이터 입출력부(430)의 래치부(I1, I2)에 저장된 데이터는, 입출력 제어신호(DIOr)에 응답하여 데이터 출력 라인(RD)을 통해서 외부로 출력될 수 있다. 데이터 입출력부(430)는, 플래시 메모리 장치의 페이지 버퍼에 구비되는 일반적인 구성요소로서 당업자에게 널리 알려져 있으므로, 여기에서는 제3 내지 제8 트랜지스터(NM3 ~ NM8) 및 제1 내지 제2 인버터(I1, I2)에 대한 자세한 설명을 생략한다.
한편, 도 3 및 도 4에는 본 발명의 일실시예에 따른 페이지 버퍼(300, 400)에 구비되는 비트라인 연결부(310, 410), 프리차지부(320, 420) 및 데이터 입출력부(330, 430)의 구성이 개시되어 있으나, 이는 예시적인 것으로서, 비트라인 연결부(310, 410), 프리차지부(320, 420) 및 데이터 입출력부(330, 430)는 이로부터 다양한 변형이 가능하다.
또한, 도 3에 도시된 프리차지 전압(Vpre)은 전원 전압(VDD)이고, 도 4에 도시된 프리차지 전압은 전원 전압(VDD)보다 큰 고전압인 경우를 가정하였으나, 본 발명의 일실시예에 따른 페이지 버퍼(300, 400)에 구비되는 프리차지부(320, 420)에 인가되는 프리차지 전압(Vpre)은 이에 한정되는 것은 아니다
도 5는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 독출 동작의 제1 실시예을 나타내는 타이밍도(Timing diagram)이다. 도 5를 참조하면, 본 발명의 일실시예에 따른 플래시 메모리 장치(100, 200)는, 메모리 셀의 데이터를 독출할 때, 프리차지 구간(T1), 데이터 센싱 구간(T2) 및 래치 구간(T3)을 차례대로 거칠 수 있다. 도 5에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치의 독출 동작의 제1 실시예는, 도 3에 도시된 프리차지부(320)로 인가되는 프리차지 전압(Vpre)이 전원 전압(VDD)인 경우를 가정한 것이다.
워드라인 전압(WL)은, 플래시 메모리 장치의 독출 동작을 위하여, 선택된 메모리 셀에 대응되는 워드라인에는 0V가 인가되고, 선택되지 않은 메모리 셀에 대응되는 워드라인에는 독출 전압(Vread)이 인가될 수 있다. 플래시 메모리 장치의 독출 동작 시의 워드 라인 전압의 변화는 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다.
먼저, 프리차지 구간(T1)에서 프리차지 제어신호(LOAD)가 접지 전압(VSS) 값을 가지므로 프리차지 트랜지스터(PM1)은 턴온된다. 따라서, 프리차지부(320)는, 센싱 노드(SO)를 전원 전압(VDD)으로 프리차지(precharge)시킬 수 있다.
또한, 프리차지 구간(T1)에서, 제1 제어신호(BLSHF)와 제2 제어신호(SOBLK)가 전원 전압(VDD)으로 활성화되므로, 제1 및 제2 트랜지스터(NM1, NM2)는 모두 턴온된다. 도 5에 도시되지는 않았지만, 메모리 셀의 데이터를 독출하기 위하여 도 3의 제3 트랜지스터(NM3)도 제3 제어신호(BLSLT)의 활성화에 응답하여 턴온된다. 이에 따라, 비트라인(BL0)의 전압도 서서히 증가하여 센싱 노드(SO)의 전압에 근접하게 된다.
프리차지 구간(T1)에서, 워드라인에 의해 선택된 플래시 메모리 셀이 온 셀(on cell)인 경우와 오프 셀(off cell)인 경우의 특성 차이로 인하여, 워드라인에 의해 선택된 메모리 셀이 온 셀(on cell)인 경우의 비트라인(BL0)의 전압과 워드라인에 의해 선택된 메모리 셀이 오프 셀(off cell)인 경우의 비트라인(BL0)의 전압은, 상대적으로 작은 크기의 전압 차가 존재할 수 있다.
다음으로, 데이터 센싱 구간(T2)이 되면, 제2 제어신호(SOBLK)의 전압 레벨이 전원 전압(VDD)보다 큰 부스팅 전압(Vboost)으로 증가될 수 있다. 즉, 제2 제어신호(SOBLK)는, 센싱 노드(SO)가 프리차지되는 프리차지 구간(T1) 동안에는 전원 전압(VDD) 값을 갖다가, 센싱 노드(SO)의 프리차지가 완료된 이후인 데이터 센싱 구간(T2)에서는 전원 전압(VDD) 값보다 큰 부스팅 전압(Vboost) 값을 가질 수 있다.
상술한 바와 같이, 제2 제어신호(SOBLK)는 센싱 노드(SO)에 직접 연결된 제2 트랜지스터(NM2)의 게이트로 인가된다. 따라서, 데이터 센싱 구간(T2)에서 제2 제어신호(SOBLK)가 부스팅 전압(Vboost)으로 증가되면, 센싱 노드(SO)에 직접 연결된 제2 트랜지스터(NM2)의 게이트 커패시턴스(gate capacitance)로 인하여, 도 5에 도시된 바와 같이, 데이터 센싱 구간(T2)의 시작 지점에서 센싱 노드(SO)의 전압도 증가될 수 있다.
그런데, 데이터 센싱 구간(T2)이 되면, 프리차지 제어신호(LOAD)가 전원 전압(VDD)으로 천이(transition)되므로, 프리차지 트랜지스터(PM1)가 턴오프된다. 따라서, 프리차지부(320)는 더 이상 센싱 노드(SO)를 전원 전압(VDD)으로 프리차지하지 않게 된다. 따라서, 데이터 센싱 구간(T2)에서 프리차지 제어신호(LOAD)가 전원 전압(VDD)으로 천이(transition)되므로, 제2 제어신호(SOBLK)의 전압 값 증가에 따라 증가된 센싱 노드(SO)의 전압은, 워드라인에 의해 선택된 메모리 셀의 데이터에 따라 감소할 수 있다.
즉, 센싱 노드(SO)의 전압은, 도 5에 도시된 바와 같이, 워드라인에 의해 선택된 메모리 셀이 온 셀(on cell)인 경우에는 비트라인(BL0)의 전압 값으로 급격히 감소하고, 워드라인에 의해 선택된 메모리 셀이 오프 셀(off cell)인 경우에는 오프 셀 누설(off cell leakage)에 의해 서서히 감소할 수 있다.
마지막으로, 래치 구간(T3)이 되면, 제1 제어신호(BLSHF)가 접지 전압(VSS)으로 비활성화되므로, 제1 트랜지스터(NM1)가 턴오프되어, 비트라인(BL0)과 센싱 노드(SO)가 전기적으로 연결되지 않게 된다. 이후, 데이터 입출력부(330, 430)는, 래치 제어신호(LCH)의 활성화에 응답하여 센싱 노드(SO)의 전압 레벨을 감지하여, 워드라인에 의해 선택된 메모리 셀의 데이터를 래치부(I1, I2)에 저장할 수 있다. 래치부(I1, I2)에 저장된 데이터는, 입출력 제어신호(DIOr)에 응답하여 데이터 출력 라인(RD)을 통해서 외부로 출력될 수 있다.
결국, 도 5를 참조하여 상술한 바와 같이, 본 발명의 일실시예에 따른 플래시 메모리 장치(100, 200)는, 프리차지 구간(T1) 이후에, 센싱 노드(SO)의 전압을 부스팅 전압(Vboost)으로 상승시킴으로써, 오프 셀 마진(off cell margin)을 증가시켜, 오프 셀 누설(off cell leakage)에 의해 오프 셀(off cell)이 온 셀(on cell)로 잘못 센싱되는 문제를 해결할 수 있다.
도 6은, 본 발명의 일실시예에 따른 플래시 메모리 장치의 독출 동작의 제2 실시예을 나타내는 타이밍도(Timing diagram)이다. 도 6을 참조하면, 본 발명의 일실시예에 다른 따른 플래시 메모리 장치(100, 200)는, 메모리 셀의 데이터를 독출할 때, 프리차지 구간(T1), 데이터 센싱 구간(T2) 및 래치 구간(T3)을 차례대로 거칠 수 있다.
도 6에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치의 독출 동작의 제2 실시예는, 도 5에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치의 독출 동작의 제1 실시예와 비교할 때, 데이터 센싱 구간(T2)에서 제2 제어신호(SOBLK)가 부스팅 전압(Vboost)으로 상승하지 않고, 전원 전압(VDD) 값으로 유지된다. 또한, 도 6에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치의 독출 동작의 제2 실시예는, 도 4에 도시된 프리차지부(420)로 인가되는 프리차지 전압(Vpre)이 전원 전압(VDD) 보다 큰 고전압(Vpb)인 경우를 가정한 것이다.
도 6을 참조하여, 본 발명의 일실시예에 따른 플래시 메모리 장치의 독출 동작의 제2 실시예를 상술하면 다음과 같다.
먼저, 프리차지 구간(T1)에서 프리차지 제어신호(LOAD)가 접지 전압(VSS) 값을 가지므로 프리차지 트랜지스터(PM1)는 턴온된다. 프리차지부(420)로 인가되는 프리차지 전압(Vpre)이 전원 전압(VDD) 보다 큰 고전압(Vpb)이므로, 프리차지부(420)는, 센싱 노드(SO)를 고전압(Vpb)으로 프리차지(precharge)시킬 수 있다.
다음으로, 데이터 센싱 구간(T2)이 되면, 프리차지 제어신호(LOAD)가 전원 전압(VDD)으로 천이(transition)되므로, 프리차지 트랜지스터(PM1)가 턴오프된다. 따라서, 프리차지부(420)는 더 이상 센싱 노드(SO)를 고전압(Vpb)으로 프리차지하지 않게 된다. 따라서, 데이터 센싱 구간(T2)에서, 센싱 노드(SO)의 전압은, 워드라인에 의해 선택된 메모리 셀의 데이터에 따라 감소할 수 있다.
즉, 센싱 노드(SO)의 전압은, 도 6에 도시된 바와 같이, 워드라인에 의해 선택된 메모리 셀이 온 셀(on cell)인 경우에는 비트라인(BL0)의 전압 값으로 급격히 감소하고, 워드라인에 의해 선택된 메모리 셀이 오프 셀(off cell)인 경우에는 오프 셀 누설(off cell leakage)에 의해 서서히 감소할 수 있다.
마지막으로, 래치 구간(T3)에서의 동작은 도 5를 참조하여 상술한 래치 구간(T3)에서의 동작과 유사하므로 여기에서는 자세한 설명을 생략한다.
결국, 도 6을 참조하면, 본 발명의 일실시예에 따른 플래시 메모리 장치(100, 200)는, 센싱 노드(SO)의 전압을 전원 전압(VDD)으로 프리차지(precharge)하지 않고 고전압(Vpb)으로 프리차지함으로써, 메모리 셀 데이터의 센싱 시에 오프 셀 마진(off cell margin)을 증가시킬 수 있으므로, 오프 셀 누설(off cell leakage)에 의해 오프 셀(off cell)이 온 셀(on cell)로 잘못 센싱되는 문제를 해결할 수 있다.
도 7은, 본 발명의 일실시예에 따른 플래시 메모리 장치의 독출 방법을 나타내는 순서도(Flowchart)이다. 도 7을 참조하면, 상기 플래시 메모리 장치의 독출 방법(700)은, 워드라인에 의해 선택된 메모리 셀에 연결된 비트라인과 페이지 버퍼부의 센싱 노드를 전기적으로 연결하는 단계(S71), 프리차지 제어신호에 응답하여 상기 센싱 노드를 프리차지(precharge)하는 단계(S72), 센싱 노드에 연결된 트랜지스터의 게이트 전압을 부스팅 전압(boosting voltage)으로 상승시키는 단계(S73) 및 선택된 메모리 셀에 연결된 비트라인과 페이지 버퍼부의 센싱 노드를 전기적으로 차단하고, 센싱 노드의 전압을 센싱하는 단계(S74)를 포함할 수 있다.
여기에서, 부스팅 전압은, 센싱 노드를 프리차지하는 단계에서 센싱 노드에 연결된 트랜지스터의 게이트 전압 값보다 큰 값을 가질 수 있다. 즉, 센싱 노드에 연결된 트랜지스터의 게이트 단자에는, 프리차지 구간에서는 전원 전압이 인가되고, 데이터 센싱 구간에서는 부스팅 전압이 인가되며, 부스팅 전압은, 전원 전압보다 큰 값을 가질 수 있다. 한편, 센싱 노드에 연결된 트랜지스터는, 선택된 메모리 셀에 연결된 비트라인과 페이지 버퍼부의 센싱 노드 사이에 배치될 수 있다.
또한, 상기 플래시 메모리 장치의 독출 방법은, 래치 제어신호에 응답하여 상기 센싱 노드의 전압 레벨을 감지하여, 상기 선택된 메모리 셀의 데이터를 저장하는 단계 및 입출력 제어신호에 응답하여 상기 선택된 메모리 셀의 데이터를 외부로 출력하는 단계를 더 포함할 수 있다.
도 8은, 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 독출 방법을 나타내는 순서도(Flowchart)이다. 도 8을 참조하면, 상기 플래시 메모리 장치의 독출 방법(800)은, 워드라인에 의해 선택된 메모리 셀에 연결된 비트라인과 페이지 버퍼부의 센싱 노드를 전기적으로 연결하는 단계(S81), 프리차지 제어신호에 응답하여 센싱 노드를 전원 전압보다 큰 고전압으로 프리차지(precharge)하는 단계(S82) 및 선택된 메모리 셀에 연결된 비트라인과 페이지 버퍼부의 센싱 노드를 전기적으로 차단하고, 센싱 노드의 전압을 센싱하는 단계(S83)를 포함할 수 있다.
또한, 상기 플래시 메모리 장치의 독출 방법은, 래치 제어신호에 응답하여 상기 센싱 노드의 전압 레벨을 감지하여, 상기 선택된 메모리 셀의 데이터를 저장하는 단계 및 입출력 제어신호에 응답하여 상기 선택된 메모리 셀의 데이터를 외부로 출력하는 단계를 더 포함할 수 있다.
도 7 및 도 8에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치의 독출 방법에 관한 설명은, 도 1 내지 도 6을 참조하여 상술한 바와 유사하므로, 여기에서는 자세한 설명을 생략한다.
도 9는 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 도면이다. 도 9를 참조하면, 상기 컴퓨팅 시스템 장치(900)는 버스(960)에 전기적으로 연결된 마이크로프로세서(930), 사용자 인터페이스(950), 그리고 메모리 컨트롤러(912) 및 플래시 메모리 장치(911)를 구비하는 플래시 메모리 시스템(910)을 포함할 수 있다. 플래시 메모리 장치(911)에는 마이크로프로세서(930)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(912)를 통해 저장될 수 있다. 본 발명에 따른 컴퓨팅 시스템 장치(900)는 나아가, 램(940) 및 파워 공급 장치(920)를 더 구비할 수 있다.
본 발명에 따른 컴퓨팅 시스템 장치(900)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명에 따른 컴퓨팅 시스템 장치(900)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
바람직하게는, 메모리 컨트롤러(912)와 플래시 메모리 장치(911)는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
도 10은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 나타내는 도면이다. 도 10에 도시되는 바와 같이, 본 발명에 따른 플래시 메모리 장치는 메모리 컨트롤러(1020)와 함께, 메모리 카드(1000)를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(1020)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 도 10의 메모리 컨트롤러(1020)에 구비되고 있는 CPU(1022), SRAM(1021), HOST I/F(1023), ECC(1024), MEMORY I/F(1025) 및 버스(1026)의 구조 및 동작은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
상기에서 설명된 본 발명에 따른 플래시 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
110, 210: 메모리 셀 어레이 120, 220: 페이지 버퍼부
130, 230: 센싱 노드 전압 제어부
121_0 ~ 121_m, 221_0 ~ 221_m, 300, 400: 페이지 버퍼
223_0 ~ 223_m, 310, 410: 비트라인 연결부
225_0 ~ 225_m, 320, 420: 프리차지부
227_0 ~ 227_m, 330, 430: 데이터 입출력부

Claims (10)

  1. 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이;
    프리차지 전압 및 센싱 노드 전압 제어신호를 생성하여 출력하는 센싱 노드 전압 제어부; 및
    상기 프리차지 전압 및 상기 센싱 노드 전압 제어신호를 입력받고, 상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되는 페이지 버퍼부를 구비하고,
    상기 페이지 버퍼부는,
    상기 복수 개의 비트라인들 각각에 대응되는 복수 개의 페이지 버퍼들을 구비하며,
    상기 복수 개의 페이지 버퍼들 각각은,
    대응되는 비트라인과 센싱 노드 사이에 연결되고, 상기 센싱 노드 전압 제어신호에 따라 상기 센싱 노드의 전압을 제어하는 비트라인 연결부;
    상기 센싱 노드에 연결되고, 프리차지 제어신호에 응답하여 상기 입력받은 프리차지 전압에 따라 상기 센싱 노드를 프리차지(precharge)하는 프리차지부; 및
    래치 제어신호에 응답하여 상기 센싱 노드의 전압 레벨을 감지하여 선택된 메모리 셀의 데이터를 결정하고, 입출력 제어신호에 응답하여 상기 선택된 메모리 셀의 데이터를 외부로 출력하는 데이터 입출력부를 구비하고,
    상기 센싱 노드 전압 제어신호에 응답하여, 상기 센싱 노드의 프리차지 동작 이후에 상기 선택된 메모리 셀의 데이터를 센싱하기 전에, 상기 센싱 노드의 전압을 증가시키는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1항에 있어서,
    상기 센싱 노드 전압 제어신호에 응답하여, 상기 센싱 노드의 프리차지 동작 이후에 상기 선택된 메모리 셀의 데이터를 센싱하기 전에 상기 센싱 노드에 연결된 트랜지스터의 게이트 전압을 증가시키는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제1항에 있어서, 상기 비트라인 연결부는,
    상기 대응되는 비트라인과 상기 센싱 노드 사이에 직렬로 연결되는 적어도 하나의 트랜지스터들을 구비하고,
    상기 센싱 노드에 직접 연결되는 트랜지스터의 게이트 전압은, 상기 센싱 노드의 프리차지 동작 이후에 부스팅(boosting)되는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제3항에 있어서,
    상기 센싱 노드에 직접 연결된 트랜지스터의 게이트 단자에는, 프리차지 구간에서는 제1 전원 전압이 인가되고, 데이터 센싱 구간에서는 제2 전원 전압이 인가되며,
    상기 제2 전원 전압은, 상기 제1 전원 전압보다 큰 것을 특징으로 하는 플래시 메모리 장치.
  5. 제1항에 있어서, 상기 프리차지부는,
    제1 단자에는 상기 프리차지 전압이 인가되고, 제2 단자는 상기 센싱 노드에 연결되며, 게이트 단자에는 상기 프리차지 제어신호가 인가되는 프리차지 트랜지스터를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제5항에 있어서, 상기 프리차지 전압은, 상기 비트라인 연결부에 인가되는 전원 전압보다 큰 값을 갖는 것을 특징으로 하는 플래시 메모리 장치.
  7. 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이 및 페이지 버퍼부를 구비하는 플래시 메모리 장치의 독출 방법에 있어서,
    워드라인에 의해 선택된 메모리 셀에 연결된 비트라인과 상기 페이지 버퍼부의 센싱 노드를 전기적으로 연결하는 단계;
    프리차지 제어신호에 응답하여 상기 센싱 노드를 프리차지(precharge)하는 단계;
    상기 센싱 노드에 연결된 트랜지스터의 게이트 전압을 부스팅 전압(boosting voltage)으로 상승시키는 단계; 및
    상기 선택된 메모리 셀에 연결된 비트라인과 상기 페이지 버퍼부의 센싱 노드를 전기적으로 차단하고, 상기 센싱 노드의 전압을 센싱하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  8. 제7항에 있어서,
    상기 센싱 노드에 연결된 트랜지스터의 게이트 단자에는, 프리차지 구간에서는 제1 전원 전압이 인가되고, 데이터 센싱 구간에서는 제2 전원 전압이 인가되며,
    상기 제2 전원 전압은, 상기 제1 전원 전압보다 큰 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  9. 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이 및 페이지 버퍼부를 구비하는 플래시 메모리 장치의 독출 방법에 있어서,
    워드라인에 의해 선택된 메모리 셀에 연결된 비트라인과 상기 페이지 버퍼부의 센싱 노드를 전기적으로 연결하는 단계;
    프리차지 제어신호에 응답하여 상기 센싱 노드를 프리차지(precharge)하는 단계; 및
    상기 선택된 메모리 셀에 연결된 비트라인과 상기 페이지 버퍼부의 센싱 노드를 전기적으로 차단하고, 상기 센싱 노드의 전압을 센싱하는 단계를 포함하고,
    상기 독출 방법은 센싱 노드의 커패시턴스를 이용하여 메모리 셀의 데이터를 센싱하는 벨로시 독출 방법임을 특징으로 하는 플래시 메모리 장치의 독출 방법.
  10. 제9항에 있어서, 상기 센싱 노드를 프리차지하는 단계는,
    상기 센싱 노드를 전원 전압보다 큰 고전압으로 프리차지하는 것을 특징으로 하는 플래시 메모리 장치의 독출 방법.
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