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CN102682847A - 非易失性存储装置及其操作方法 - Google Patents

非易失性存储装置及其操作方法 Download PDF

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CN102682847A
CN102682847A CN2012100579975A CN201210057997A CN102682847A CN 102682847 A CN102682847 A CN 102682847A CN 2012100579975 A CN2012100579975 A CN 2012100579975A CN 201210057997 A CN201210057997 A CN 201210057997A CN 102682847 A CN102682847 A CN 102682847A
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姜昌锡
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Abstract

本发明提供了一种非易失性存储装置及其操作方法。根据示例性实施例，所述非易失性存储装置包括：基底；至少一个串，从基底垂直延伸；位线电流控制电路，经至少一条位线连接到所述至少一个串。所述至少一个串可以包括含有多晶硅的沟道。位线电流控制电路可被构造为当温度减小时根据温度的减小来增加提供给至少一条位线的电流量，以使流过所述至少一个串的沟道的电流增加。

Description

非易失性存储装置及其操作方法
本申请要求于2011年3月7日提交的第10-2011-0020029号韩国专利申请的优先权和利益，该申请的整个公开包含于此以资参考。
技术领域
示例性实施例涉及一种半导体装置，更具体地讲，涉及一种通过使用多晶硅材料作为晶体管沟道的半导体装置。
背景技术
可用单晶硅材料和/或多晶硅材料来制造半导体元件(例如，电阻器、电容器、晶体管、存储单元、太阳能电池等)。这种半导体元件的电学性质可根据各种条件(例如，温度、浓度等)而变化。电学性质的变化可影响包括这种半导体元件的半导体装置的可靠性。因为该原因，正在研究用于提高半导体装置的可靠性的各种技术。
发明内容
发明构思的示例性实施例涉及一种非易失性存储装置，所述非易失性存储装置包括基底、从基底垂直延伸的至少一串和经位线与所述至少一串连接的位线电流控制电路。所述至少一串包括含有多晶硅材料的沟道。位线电流控制电路可被构造为根据温度的减小来增加提供给位线的电流量，以使当温度减小时流过所述至少一串的沟道的电流增加。
所述至少一串还可包括在沟道上的多个栅极结构，所述多个栅极结构与沟道歧义形成存储晶体管。
所述非易失性存储装置可被构造为当提供给至少一条位线的电流量增加时增加流过存储晶体管中的至少一个的电流。
位线电流控制电路被构造为在选择的一个存储晶体管的状态被判断的操作期间控制提供给位线的电流量。
所述操作可包括读取操作、编程验证操作和擦除验证操作之一。
不根据温度减小而调整提供给多个栅极结构的电压。
位线电流控制电路可包括：锁存单元，与感测节点连接；NMOS晶体管，连接在位线和感测节点之间，并被构造为响应于控制信号而操作；加载单元，被构造为向感测节点提供电流；控制信号产生器，被构造为产生控制信号。控制信号产生器可被构造为对控制信号的电压进行控制，以当温度减小时增加流过NMOS晶体管的电流量。
控制信号产生器可被构造为当非易失性存储装置的温度低于参考温度时，对控制信号的电压进行控制。
发明构思的示例性实施例涉及一种非易失性存储装置的读取方法，所述非易失性存储装置包括基底、位线、与基底垂直地延伸的串，所述串分别连接到位线，并且所述串包括含有多晶硅材料的沟道。所述读取方法可包括：在预充电时段向位线提供预充电电流；在感测时段向位线提供感测电流；将每条位线的电压变化锁存为单元数据，其中，根据温度的减小来增加预充电电流和感测电流，从而在温度减小时增加流过串的沟道的电流。
所述串中的每一个还可包括：沟道上形成的多个栅极结构，所述多个栅极结构与沟道一起形成存储晶体管。所述方法还可包括：当提供给位线的电流量增加时增加流过存储晶体管的电流。
所述方法不包括：根据温度减小而调整施加到多个栅极结构的电压。
所述方法可包括：当非易失性存储装置的温度低于参考温度时，调整预充电电流和感测电流。
附图说明
从下面参照发明构思的非限制实施例的附图的描述，发明构思的以上和其他特征以及优点将变得清楚，其中，贯穿多个附图，除非另外指出，否则相同的标号表示相同的部件。附图不是必须按比例绘制，相反，出于示出发明构思的原理的考虑而在附图中进行了强调。在附图中：
图1是示出根据发明构思的示例性实施例的半导体元件的横截面示图。
图2A是描述在温度变化时图1中显示的半导体元件的栅极电压-电流性质的示图。
图2B是描述在温度变化时流经图1中示出的半导体元件的电流的变化的示图。
图3是示出根据发明构思的示例性实施例的非易失性存储装置的框图。
图4是示出图3中示出的页缓冲器电路的一部分的框图。
图5是示出根据发明构思的示例性实施例的图3中的控制信号产生器电路的框图。
图6是示出在图5中示出的温度补偿器的电路图。
图7是描述根据发明构思的示例性实施例的非易失性存储装置的读取操作的时序图。
图8是示出当通过使用多晶硅材料和单晶硅材料来形成存储单元的沟道时位线电流根据温度变化而变化的示图。
图9是用于描述当通过使用多晶硅材料和单晶硅材料来形成存储单元的沟道时相对于单元电流变化的位线电压的示图。
图10是描述当通过使用多晶硅材料和单晶硅材料来形成存储单元的沟道时根据温度变化的阈值电压变化的示图。
图11是示出根据发明构思的示例性实施例的图3中的控制信号产生器电路的框图。
图12是示出发明构思的示例性实施例的存储单元阵列的示图。
图13是图12中的多个存储块中的一个存储块的透视图。
图14是沿图13中的存储块的线XIV-XIV’截取的截面图。
图15是图14中的晶体管结构TS的横截面图。
图16是示出根据发明构思的示例性实施例的图13中的存储块的等效电路的电路图。
图17至图20是示出根据发明构思的示例性实施例的图13的存储块的等效电路的电路图。
图21是示出根据发明构思的示例性实施例的图12中的一个存储块的一部分的透视图。
图22是示出根据发明构思的示例性实施例的包括非易失性存储装置的数据存储装置的框图。
图23是显示根据发明构思的示例性实施例的控制器的框图。
图24是示出根据发明构思的示例性实施例的使用非易失性存储装置的固态驱动器的框图。
图25是显示使用图24中的固态驱动器的存储器的框图。
图26是显示使用图24中的固态驱动器的存储服务器的框图。
图27至图29是显示应用了根据发明构思的示例性实施例的数据存储装置的系统的示图。
图30至图34是显示应用了根据发明构思的示例性实施例的数据存储装置的其他系统的示图。
具体实施方式
现在，将在下文中参照附图更全面地描述发明构思的示例性实施例，在附图中示出了发明构思的一些示例性实施例。然而，示例性实施例可以以多种不同的形式被实施，应该不被解释为限于这里阐述的实施例。相反，提供这些示例性实施例以使本公开将是彻底的和完整的，并将发明构思的范围完全转达给本领域技术人员。在附图中，为了清晰可能会夸大层和区域的大小和相对大小。相同的标号始终表示相同的元件，因此将省略它们的描述。
将理解，尽管这里使用了术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应该受限于这些术语。这些术语仅仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开来。因此，在不脱离发明构思的示例性实施例的教导的情况下，下面讨论的第一元件、部件、区域、层或部分可被称为第二元件、部件、区域、层或部分。
为了便于描述，这里可使用空间相对术语(例如，“在......之下”、“在......下方”、“下面的”、“在......下面”、“在......之上”、“上面的”等)，以描述如附图中示出的一个元件或特征与其他的元件或特征的关系。将理解，除了附图中描述的方位之外，空间相对术语还意图包括在使用或操作中的装置的不同的方位。例如，如果附图中的装置被翻转，则被描述为“在”其他元件或特征“下面”的元件则被定位为“在”其他元件或特征“上面”。因此，示例性术语“在......下面”和“在......之下”可包括在......上面和在......下面这两个方位。装置可以被另外地定位(旋转90度或处于其他方位)，并相应地解释这里所使用的空间相对描述符。另外，还将理解，当层被称为“在”两层“之间”时，该层可以是在两层之间的唯一的层，或者还可存在一个或多个中间层。
这里使用的术语仅是为了描述特定实施例的目的，没有意图限制发明构思的示例性实施例。如这里所使用的，除非上下文另外地明确指出，否则单数形式也意图包括复数形式。还将理解，当在说明书中使用术语“包括”时，术语“包括”指示存在所陈述的特征、整体、步骤、操作、元件和/或部件，但并不排除存在或添加一个或多个其他的特征、整体、步骤、操作、元件部件和/或其组合。如这里所使用的，术语“和/或”包括一个或多个相关列出项的任何和所有组合。
将理解，当元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层、“结合到”另一元件或层或“与”另一元件或层“相邻”时，该元件或层可直接在另一元件或层上、直接连接到另一元件或层、直接结合到另一元件或层或与另一元件或层直接相邻，或可存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”另一元件或层、“直接结合到”另一元件或层或“与”另一元件或层“直接相邻”时，不存在中间元件或层。
这里参照作为示例性实施例的理想实施例(和中间结构)的示意性示图的横截面示图来描述示例性实施例。这样，应预期由例如制造技术和/或公差导致的示图形状的变化。因此，示例性实施例不应该被解释为局限于这里示出的区域的特定形状，而将包括例如制造导致的形状的偏差。例如，示出为矩形的注入区域可具有圆形或曲线特征和/或在其边缘具有注入浓度梯度而非从注入区域到非注入区域的二元变化。类似地，通过注入形成的埋置区域可导致在埋置区域和发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域实质上是示意性的，其形状没有意图示出装置的区域的实际形状，且并没有意图限制示例性实施例的范围。
除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与发明构思的示例性实施例所属领域的普通技术人员一般理解的含义相同的含义。还将理解，除非如这里进行了清楚的定义，否则术语(诸如在通用的字典中定义的术语)应该被解释为具有与它们在本说明书和/或相关技术的上下文中的含义一致的含义，而不理想或过度正式地进行解释。
图1是示出发明构思的示例性实施例的半导体元件的横截面示图。
参照图1，半导体元件10可以是用多晶硅材料形成的晶体管。这样的多晶硅材料可以是不掺杂或轻度掺杂的多晶硅材料。例如，多晶硅材料中的至少一种掺杂物的浓度可以是大约1×1016cm-3至1×1019cm-3，但示例性实施例不限于此。半导体元件10可具有栅极12，所述栅极12被构造为接收控制电压VG。绝缘膜16可被设置在半导体元件10的栅极12和主体14之间。栅极12和绝缘膜16可构成栅极结构。绝缘膜16可用一个或多个材料膜形成。绝缘膜16可用作栅极绝缘膜或电荷存储膜。在绝缘膜16用作栅极绝缘膜的情况下，半导体元件10可用作开关晶体管。如果绝缘膜16用作电荷存储膜，则半导体元件可用作用于存储数据信息的存储晶体管(或存储单元)。用多晶硅材料形成沟道的半导体元件的电学性质(例如，温度-电流性质)可与用单晶硅材料形成沟道的半导体元件的电学性质不同。稍后将对此进行更全面地描述。当半导体元件10被用作存储晶体管(或存储单元)时，由于其电学性质的变化导致例如读取裕度可减小；因此，可出现编程失败、读取失败、擦除失败等。可使用用于对具有由单晶硅材料形成的沟道的半导体元件的温度-电流性质进行补偿的各种技术，来补偿读取裕度的减小。然而，难以基于这样的技术对用多晶硅材料形成沟道的半导体元件的温度-电流性质进行补偿。这可能是因为用多晶硅材料和单晶硅材料形成的半导体元件之间电学性质彼此不同。
图2A是描述在温度变化时图1中显示的半导体元件的栅极电压-电流性质的示图，图2B是描述在温度变化时流经图1中示出的半导体元件的电流的变化的示图。以下，当图1中示出的半导体元件导通时流动的电流可被称为“导通电流”，当图1中示出的半导体元件截止时流动的电流可被称为“截止电流”。
可根据导通电流和截止电流之间的差来确定半导体元件10还导通还是截止。这可意味着将导通电流和截止电流之间的差保持期望的值(或者可选择地，保持预定的值)，而不管温度的变化如何。例如，如图2A所示，当温度从高温降低至低温(参照图2A中的箭头20)时，截止电流可减小。类似地，当温度从高温降低至低温(参照图2A中的箭头20)时，导通电流可减小。即，将导通电流和截止电流之间的差保持期望的值(或者可选择地，保持预定的值)，而不管温度如何变化。在用多晶硅材料形成沟道的半导体元件的情况下，如图2A和图2B所示，半导体元件10的导通电流可根据温度的减小而减小。另一方面，在用单晶硅材料形成沟道的半导体元件的情况下，当温度减小时，半导体元件10的导通电流可增加。
针对以上描述，用单晶硅材料形成沟道的半导体元件的温度-电流特性可与用多晶硅材料形成沟道的半导体元件的温度-电流特性不同。即，当温度减小时，流经单晶硅沟道的存储单元的电流(或单元上电流(on-cell current))可增加，而流经多晶硅沟道的存储单元的电流(或单元上电流)可减小。当温度减小时，半导体元件的阈值电压可增加。在多晶硅沟道的情况下，根据温度的减小，散射效应可被降低，迁移率可因聚晶界的势垒的增加而降低。为此原因，流经具有多晶硅沟道的半导体元件的电流可根据温度的减小而减小。
针对使用具有单晶硅沟道的半导体元件作为存储晶体管的半导体存储装置，可使用调整栅极电压的技术来补偿根据温度变化而变化的阈值电压。例如，可增加栅极电压，以补偿根据温度减小而增加的阈值电压。可降低栅极电压，以补偿根据温度增加而减小的阈值电压。可将调整栅极电压的技术应用于使用具有单晶硅沟道的半导体元件作为存储晶体管的半导体存储装置。
针对使用具有单晶硅沟道的半导体元件作为存储晶体管的半导体存储装置，在温度减小时流经沟道的电流可增加。为此原因，可通过与阈值电压的增加成比例地增加栅极电压来保证稳定的感测裕度。针对使用具有多晶硅沟道的半导体元件作为存储晶体管的半导体存储装置，尽管与阈值电压的增加成比例地增加栅极电压，但也可能难以保证稳定的感测裕度预定。这可能是因为在温度减小时流经沟道的电流减小。另一方面，由于流经位线的电流减小，所以导通的存储晶体管可被判断为截止。为此原因，可能难以将上述栅极电压调整方式应用于使用具有多晶硅沟道的半导体元件作为存储晶体管的半导体存储装置。此外，栅极电压调整方式可导致半导体存储装置的读取扰动性质(read disturbance property)的劣化。
下面，将更全面地描述使用图1中的半导体元件10作为存储晶体管的非易失性存储装置。
图3是示出根据发明构思的示例性实施例的非易失性存储装置的框图，
图4是示出图3中示出的页缓冲器电路的一部分的框图。
参照图3，非易失性存储装置1000可包括存储单元阵列100，所述存储单元阵列100具有按行(或字线)和按列(或位线)布置的存储单元。可以用参照图1描述的半导体元件10来形成每个存储单元，但示例性实施例不限于此。在这种情况下，半导体元件10的绝缘膜16可包括诸如浮置栅极或电荷捕获膜的电荷存储膜。每个存储单元可存储一比特(位，bit)数据或M比特数据(M是2或大于2的正整数)。存储单元阵列100的存储单元例如可被布置以形成串。所述串可被形成为与基底垂直。可用单晶硅材料形成所述基底，但示例性实施例不限于此。稍后将更全面地描述串结构。由于可用参照图1描述的半导体元件10来形成每个存储单元，所以可用多晶硅材料来形成每个串的存储单元的沟道(或者称为串沟道)。在这种情况下，在当前温度被降低为低于默认温度时，流经串沟道的电流可减小。这里，默认温度可以是非易失性存储装置的允许温度范围(例如，90℃～40℃)的最高温度。然而，默认温度不限于此。例如，默认温度可以是非易失性存储装置的允许温度范围的最低和/或中间温度。
行选择器电路110可被构造为用来自电压产生器电路120的电压(例如，字线电压)来驱动存储单元阵列100的行。电压产生器电路120可响应于控制逻辑130的控制而操作，并可产生将通过行选择器电路110提供给存储单元阵列100的电压(例如，字线电压)。由电压产生器电路120产生的字线电压可包括读取电压、编程电压、擦除电压、验证电压等。控制逻辑130可控制非易失性存储装置1000的整体操作。页缓冲器电路140可被控制逻辑130控制，并可被构造为在读取操作时经列(或位线)从存储单元阵列100的选择的存储单元读取数据。页缓冲器电路140可被构造为在编程操作(或写操作)时根据将被存储在存储单元阵列100的选择的存储单元中的数据来驱动列(或位线)。
页缓冲器电路140可包括分别与多列(或位线)相应的多个页缓冲器。图4中示出的每个页缓冲器PB可包括锁存单元141、加载单元142和NMOS晶体管143。锁存单元141可与感测节点SO连接，并可被用于临时存储将被存储在与位线BL连接的存储单元(或串的选择的存储单元)中的数据，以及临时存储经位线BL从存储单位(或串的选择的存储单元)读取的数据。尽管在附图中没有示出，但锁存单元141可包括多个锁存器。锁存单元141可被构造为在控制逻辑130的控制下存储作为从存储单元读取的数据的感测节点SO的逻辑状态。加载单元142可与感测节点SO连接，并可被构造为经NMOS晶体管143将电流提供给位线BL。例如，尽管在附图中没有示出，但可用在电源电压和感测节点SO之间连接的PMOS晶体管来形成加载单元142。NMOS晶体管143可响应于控制信号BLCTL来连接位线BL和感测节点SO。
可通过施加到NMOS晶体管143的控制信号BLCTL的电压来确定提供给位线BL的电流量(或位线电压)。尽管图4示出页缓冲器PB的非限制示例，但根据示例性实施例的非易失性存储装置中的页缓冲器PB的结构不限于此。例如，页缓冲器PB可被构造为被成对的位线共享。在这种情况下，页缓冲器PB可包括用于选择成对的位线中的一条位线的电路。
参照图3，输入/输出接口电路150可响应于控制逻辑130的控制而操作，并可被构造为与外部装置(例如，存储控制器或主机)交互。例如，在数据输入/输出时，输入/输出接口电路150可提供外部装置和页缓冲器电路140之间的数据路径。在命令输入时，输入/输出接口电路150可提供外部装置和控制逻辑130之间的数据路径。尽管在图3中没有示出，但输入/输出接口电路150可包括列选择器、输入/输出缓冲器等。
根据发明构思的示例性实施例的非易失性存储装置1000还可包括控制信号产生器电路160。控制信号产生器电路160可被控制逻辑130控制，并可被构造为产生被施加到页缓冲器电路140(或每个页缓冲器PB的NMOS晶体管143)的控制信号BLCTL。例如，当温度减小时，控制信号产生器电路160可控制控制信号BLCTL，以使被提供给位线的电流量增加。换句话讲，当温度减小时，控制信号BLCTL的电压可增加，以使提供给位线的电流量增加(或使提供给位线的电压增加)。这可意味着由于在温度变化时降低的单元电流导致的降低的感测裕度被补偿。
如上所述，当温度减小时，可增加流经包括选择的存储单元的串的沟道(即，多晶硅沟道)的电流量。在根据实施例的非易失性存储装置中，当温度减小时，控制信号BLCTL的电压可增加。随着控制信号BLCTL的电压增加，流经页缓冲器PB的NMOS晶体管143的电流量可增加。这可意味着由于温度变化导致降低的电流被补偿。可通过补偿降低的电流来保证感测裕度(或读取裕度)。具体地讲，可将为补偿降低的电流而提供给位线的电流的控制与通过调整施加给存储单元的栅极电压(例如，字线电压)进行降低的电流的补偿的方式区分开。栅极电压的调整可引起读取扰动性质的劣化，而提供给位线的电流的补偿不会引起读取扰动性质的劣化。
在示例性实施例中，可以根据温度变化进行提供给位线的电流的补偿，或者在当前温度被降低为低于特定的温度时，可根据温度变化进行提供给位线的电流的补偿。稍后将对此进行更全面的描述。
在示例性实施例中，控制逻辑130、页缓冲器电路140和控制信号产生器电路160可构成经位线与至少一个串连接的位线电流控制电路。该位线电流控制电路可根据温度的减小来增加提供给位线的电流量，以使流经至少一串的沟道的电流量随着温度的减小而增加。
在示例性实施例中，控制逻辑130和控制信号产生器电路160可构成页缓冲器控制电路，所述页缓冲器控制电路控制页缓冲器，以根据温度变化调整提供给位线的电流量。页缓冲器控制电路可控制页缓冲器，以根据温度的减小增加提供给位线的电流量，从而在温度减小时流到串的沟道的电流的量根据提供给位线的电流量而增加。
图5是示出根据发明构思的示例性实施例的图3中的控制信号产生器电路的框图。
参照图5，控制信号产生器电路160可包括参考电压产生器162和温度补偿器164。参考电压产生器162可被构造为产生用于调整控制信号BLCTL的电压的参考电压Vref。参考电压Vref可在读取操作的预充电和感测时间段被设置成不同的电压(例如，1.8V和1.3V，但示例性实施例不限于此)。温度补偿器164可被构造为响应于参考电压Vref产生控制信号BLCTL。具体地讲，温度补偿器164可被构造为根据温度变化来补偿控制信号BLCTL的电压。例如，在当前温度是默认温度时，控制信号BLCTL的电压可与参考电压Vref相同。在当前温度低于默认温度时，控制信号BLCTL的电压可被补偿以变得高于参考电压Vref。即，当温度减小时，控制信号BLCTL的电压可增加，以使提供给位线的电流量(或位线电压)增加。这可意味着通过位线电压的增加(或位线电流的增加)来补偿由于温度减小所导致降低的单元电流。即，尽管温度变化，但可通过补偿位线电压(或补偿位线电流)来恒定地保持单元电流。因此，可稳定地保证读取裕度(或感测裕度)。
在根据示例性实施例的非易失性存储装置中，可根据操作模式(例如，编程验证操作、擦除验证操作等)来不同地改变参考电压Vref。
图6是示出在图5中示出的温度补偿器的电路图。
参照图6，温度补偿器164可被构造为响应于参考电压Vref产生控制信号BLCTL。温度补偿器164可包括补偿器COM1、PMOS晶体管PT1、NMOS晶体管NT1和电阻器，如图6所示连接上述元件。将很好地理解，温度补偿器164的结构不限于图6中的示图。NMOS晶体管NT1可用作电阻根据温度变化而变化的可变电阻器。可根据下面的等式来确定控制信号BLCTL的电压。
BLCTL＝(1+Rt/R)Vref            (1)
在该等式中，NMOS晶体管NT1的电阻值Rt可与阈值电压成比例。即，如果NMOS晶体管NT1的阈值电压根据温度变化而变化，则电阻值Rt可与阈值电压的变化成比例地变化。NMOS晶体管NT1的阈值电压可根据温度的增加而减小，从而可变电阻值Rt减小。NMOS晶体管NT1的阈值电压可根据温度的减小而增加，以使电阻值Rt增加。因此，控制信号BLCTL的电压可以根据温度而变化。即，当温度增加时，控制信号BLCTL的电压可被降低，当温度减小时，控制信号BLCTL的电压可变得更高。随着控制信号BLCTL的电压在温度减小时增加，提供给位线的电流量(或位线电压)可增加。
图7是描述根据发明构思的示例性实施例的非易失性存储装置的读取操作的时序图。下面，将参照附图更全面地描述根据发明构思的示例性实施例的非易失性存储装置的读取操作。读取操作可包括预充电时段、发展(develop)时段和感测时段。为了易于描述，将基于图4中示出的页缓冲器PB来描述读取操作。
如图7所示，在预充电和发展时段，可从加载单元142向感测节点SO提供恒定电流。从加载单元142提供的电流可经NMOS晶体管143被提供给位线BL。在预充电和感测时段，可通过参考电压Vref来确定控制信号BLCTL的电压。例如，在预充电时段提供的参考电压Vref可大约为1.8V，在感测时段提供的参考电压Vref可大约为1.3V。将很好地理解，参考电压Vref的值不限于该公开。
在预充电时段，可经被控制信号BLCTL控制的NMOS晶体管143将位线预充电电流提供给位线BL。在位线BL被预充电之后，控制信号BLCTL可被设置为0V的电压。这可表示位线BL与感测节点SO电隔离。在发展时段期间，位线BL的预充电电压可根据选择的存储单元的状态(擦除状态或编程状态)而被放电或被保持。在感测时段期间，因为控制信号BLCTL的电压被设置为期望的电压(或者可选择地，被设置为预定的电压)，所以位线BL可与感测节点电SO电连接。此时，可根据位线BL的电压来确定感测节点SO的电压。例如，当位线BL与具有擦除状态的存储单元连接时，感测节点SO的电压可被放电成地电压。当位线BL与具有编程状态的存储单元连接时，感测节点SO的电压可被没有变化地保持(或可被稍微降低)。然后，锁存单元141可响应于锁存信号LCH来锁存作为数据的感测节点SO的逻辑状态。
如图7中的虚线所示，当温度减小时，控制信号BLCTL的电压在预充电和感测时段可增加。可基于默认温度来确定图7中实线所示的控制信号BLCTL的电压。即，随着温度减小，控制信号BLCTL的电压可增加。随着温度减小，流经具有多晶硅沟道的存储单元的电流可如上所述地减小。因此，可通过增加提供给位线BL的电流量(或增加位线电压)来补偿具有多晶硅沟道的存储单元的减小的电流。这可意味着尽管温度降低但感测裕度(或读取裕度)也未被减小。
在根据示例性实施例的非易失性存储装置中，上述读取操作可包括在预充电时段期间将预充电电流提供给位线、在感测时段期间将感测电流提供给位线并将每个位线的电压变化作为数据进行锁存。可根据温度的减小来增加预充电和感测电流，以增加流经串的沟道的电流。
图8是示出当通过使用多晶硅材料和单晶硅材料形成存储单元的沟道时位线电流根据温度变化而变化的示图。图9是用于描述当通过使用多晶硅材料和单晶硅材料形成存储单元的沟道时相对于单元电流变化的位线电压的示图。
当流过存储单元的单元电流为恒定(和/或基本恒定)而不管温度如何变化时，可保证稳定的感测裕度。能够保证稳定的感测裕度的单元电流可被称为目标电流IT(参照图9)。如果用单晶硅材料形成存储单元的沟道，则如图8和图9所示，尽管位线电压增加超过用于获得目标电流IT的特定电压，但是单元电流可饱和。如果用多晶硅材料形成存储单元的沟道，则如图8和图9所示，单元电流(或位线电流)Ibl可与位线电压的增加成比例地增加。换句话讲，流过用单晶硅材料形成的存储单元的沟道的单元电流(或位线电流)可饱和，而流过用多晶硅材料形成的存储单元的沟道的单元电流(或位线电流)可与位线电压的变化成比例地变化。
如图9所示，可通过使用第一位线电压V1来产生在高温(例如，默认温度)时需要的目标电流IT。如果温度降低，则通过使用第一位线电压V1产生的单元电流的量可减小。在发明构思的示例性实施例的情况下，可通过增加位线电压(或位线电流)来补偿由于温度降低所导致减小的单元电流。即，当位线电压从第一位线电压V1增加到第二位线电压V2时，可将目标电流IT提供给位线BL。尽管位线电压增加，但是如从图9所理解的，难以增加流过通过使用单晶硅材料形成的存储单元的沟道的单元电流(或位线电流)。
图10是描述当通过使用多晶硅材料和单晶硅材料形成存储单元的沟道时根据温度变化的阈值电压变化的示图。图10中示出了两个阈值电压分布1110和1120。根据存储单元中存储的数据比特的量来确定阈值电压分布的数量。
曲线1110可指示每个都具有第一状态的存储单元的阈值电压的分布，曲线1120可指示每个都具有第二状态的存储单元的阈值电压的分布。可通过使用读取电压Vread来区分曲线1110的存储单元和曲线1120的存储单元。具有用多晶硅材料和单晶硅材料形成的沟道的存储单元可被编程以具有曲线1110和1120内的阈值电压。随着温度降低，存储单元的阈值电压可增加。这可意味着与曲线1110和1120相应的阈值电压分布可分别移位成与曲线1110-1和1120-1相应的阈值电压分布。当通过使用单晶硅材料形成存储单元的沟道时，可出现该变化。
如关于图8和图9所描述的，当通过使用多晶硅材料形成存储单元的沟道时，单元电流可根据温度的减小而减小。在这种情况下，每个都具有用多晶硅材料形成的沟道的存储单元的阈值电压分布1110和1120可被转换成曲线1110-2和1120-2(而不是曲线1110-1和1120-1)。由于单元电流减小以及阈值电压增加导致曲线1110和1120内的存储单元的阈值电压分布可移位成曲线1110-2和1120-2。与当通过使用单晶硅材料形成存储单元的沟道时引起的阈值电压变化相比，当通过使用多晶硅材料形成存储单元的沟道时引起的阈值电压的变化可变得严重。
因为由于温度降低导致单元电流(或位线电流)减小，所以根据电流感测技术检测位线的电压电平的感测裕度(或读取裕度)的减小可受单元电流减小以及阈值电压增加的影响。为此原因，当通过使用多晶硅材料形成存储单元的沟道时，难以根据控制提供给存储单元的栅极电压(或字线电压)的技术来补偿减小的单元电流。因此，当通过使用多晶硅材料形成存储单元的沟道时，可通过调整位线电压(或位线电流)来补偿减小的单元电流(或减小的感测裕度)。
图11是示出根据发明构思的示例性实施例的图3中的控制信号产生器电路的框图。
参照图11，控制信号产生器电路160a可包括参考电压产生器162、温度补偿器164、温度检测器166和选择器168。图11中的组成元件162和164可与图5中的组成元件162和164相同(和/或基本相同)，因此将省略对这些元件的描述。温度检测器166可被构造为产生选择信号SEL，所述选择信号SEL指示非易失性存储装置1000的当前温度是否低于参考温度。当非易失性存储装置1000的当前温度高于参考温度时，温度检测器166可停用选择信号SEL。当非易失性存储装置1000的当前温度低于参考温度时，温度检测器166可启用选择信号SEL。选择器168可响应于选择信号SEL选择温度补偿器164的输出电压和参考电压Vref之一，以输出具有选择的电压的控制信号BLCTL。当选择信号SEL被停用时，控制信号BLCTL可具有参考电压Vref。当选择信号SEL被启用时，控制信号BLCTL可具有温度补偿器164的输出电压(即，温度补偿的电压)。当选择信号SEL被启用时，控制信号BLCTL的电压可根据温度的减小而增加。因此，在当前温度变得低于参考温度时，位线电压(或提供给位线的电流量)可被控制。
如从以上描述可理解的，随着温度降低，具有用多晶硅材料和单晶硅材料形成的沟道的存储单元的阈值电压可增加。这可意味着阈值电压分布以增加的方向移位。读取裕度可由于阈值电压的移位而减小。在包括均具有用单晶硅材料形成的沟道的存储单元的半导体存储装置的情况下，可通过调整(或补偿)读取电压来补偿读取裕度的减小。在温度减小时，具有用单晶硅材料形成的沟道的存储单元的单元电流和阈值电压可增加。由于读取电压和单元电流增加，所以流过沟道的电流量可不减小。这可意味着根据流过截止状态的存储单元的电流和流过导通状态的存储单元的电流之间的差而确定的感测裕度(或读取裕度)不减小。换句话讲，在包括均具有用单晶硅材料形成的沟道的存储单元的半导体存储装置的情况下，流过导通状态的存储单元的电流可不管温度变化而被保持恒定和/或基本恒定。
然而，具有用多晶硅材料形成的沟道的存储单元的单元电流可随温度降低而减小。由于单元电流随着温度降低而减小，所以流过沟道的电流量可降低。这可意味着根据流过截止状态的存储单元的电流和流过导通状态的存储单元的电流之间的差而确定的感测裕度(或读取裕度)减小。换句话讲，在包括均具有用多晶硅材料形成的沟道的存储单元的半导体存储装置中，尽管读取电压被补偿，但流过导通状态的存储单元的电流可根据温度变化而减小。即，在包括均具有用多晶硅材料形成的沟道的存储单元的半导体存储装置的情况下，难以根据温度变化来补偿感测裕度(或读取裕度)。为了该原因，如上所述，可通过在预充电/感测时段增加提供给位线的电流量(或位线电压)来补偿根据温度变化而减小的感测裕度(或读取裕度)。此外，在不补偿读取电压的情况下，可通过补偿感测裕度(或读取裕度)来减小和/或防止读取扰动的劣化。针对发明构思的示例性实施例，可减小由于当温度降低时感测裕度(或读取裕度)的减小而导致的读取失败。类似地，可减小由于当温度降低时感测裕度(或读取裕度)的减小而导致的编程失败和擦除失败。换句话讲，可很好地理解，发明构思的示例性实施例可应用于编程和擦除操作以及读取操作的验证读取操作。
在发明构思的示例性实施例中，补偿位线电压(或提供给位线的电流量)的技术可与读取电压补偿技术一起使用。
图12是示出根据发明构思的示例性实施例的存储单元阵列的示图。根据发明构思的示例性实施例的存储单元阵列可被构造为具有垂直结构。垂直结构指这样的结构：至少一串被形成为与基底垂直。
参照图12，存储单元阵列110可包括多个存储块BLK1至BLKz，每个存储块具有三维结构(或垂直结构)。例如，多个存储块BLK1至BLKz中的每个存储块可包括沿第一方向、第二方向、第三方向延伸的结构。例如，多个存储块BLK1至BLKz中的每个存储块可包括沿第二方向延伸的多个串(或NAND串)。作为另一示例，可沿第一方向或第三方向设置多个NAND串。根据示例性实施例，可通过图3中的行选择器电路110来选择存储块BLK1至BLKz。
图13是图12中的多个存储块中的一个存储块的透视图，图14是沿图13中的存储块的线XIV-XIV’截取的截面图。参照图13和图14，存储块BLKa可包括沿第一方向、第二方向、第三方向延伸的结构。
设置基底111。基底111可以是具有例如第一导电类型的阱。基底111可以是注入了诸如硼的III族元素的p-阱，但示例性实施例不限于此。基底111可以是设置在n-阱内的袋式(pocket)p-阱。以下，假设基底111是p-阱(或袋式p-阱)。然而，基底111不限于p-型。基底可以是单晶硅，但示例性实施例不限于此。
可在基底111中设置沿第一方向延伸的多个掺杂区域311至314。多个掺杂区域311至314可具有与基底111的导电类型不同的导电类型。为了易于描述，图5中示出了四个掺杂区域311至314；然而，示例性实施例不限于此，可沿第三方向设置更多个掺杂区域。第一掺杂区域311至第四掺杂区域314可具有n-型导电材料。以下，假设第一掺杂区域311至第四掺杂区域314为n-型。然而，第一掺杂区域311至第四掺杂区域314不限于n-型。
在掺杂区域311和312之间并在基底111上，可沿第二方向顺序地设置沿第一方向延伸的多个绝缘材料112。例如，多个绝缘材料112可被形成以沿第二方向隔开。绝缘材料112可包括诸如二氧化硅的绝缘材料，但示例性实施例不限于此。
在掺杂区域311和312之间并在基底111上，可设置多个柱113，所述柱113可沿第一方向被顺序地设置，并沿第二方向穿过绝缘材料112。例如，柱113可分别通过绝缘材料112连接到基底111。可用多种材料来形成每个柱113。例如，每个柱113的表面层114可包括具有第一导电类型的硅材料。或者，每个柱113的表面层114可包括以与基底111的导电类型相同的导电类型进行掺杂的硅材料。以下，假设每个柱113的表面层114包括p-型硅。然而，每个柱113的表面层114不限于此。可用绝缘材料来形成每个柱113的内层115。例如，每个柱113的内层115可包括诸如二氧化硅的绝缘材料，或者，每个柱113的内层115可包括气隙，但示例性实施例不限于此。
对于相邻掺杂区域之间设置的每个结构，可沿基底111、绝缘材料112和柱113的暴露表面来设置绝缘层116。在示例性实施例中，沿第二方向设置的最后的绝缘材料112的在第二方向上暴露的表面上设置的绝缘膜116可被去除。可用一个或多个材料层来形成绝缘膜116。可在绝缘膜116的暴露表面上设置第一导电材料211至291。例如，可在基底111和与基底111邻近的绝缘膜之间设置沿第一方向延伸的第一导电材料211。在示例性实施例中，第一导电材料211至291可包括金属材料或诸如多晶硅的其他导电材料，但示例性实施例不限于此。导电材料212至219和/或213至293可包括诸如金属材料或多晶硅的与第一导电材料211至291的材料相同的材料。
可在掺杂区域312和313之间设置与在掺杂区域311和312之间设置的结构相同的结构。类似地，可在掺杂区域313和314之间设置与在掺杂区域312和313之间设置的结构相同的结构。
可分别在柱113上设置塞320。例如，塞320可包括以第二导电类型进行掺杂的硅材料。例如，塞320可包括以n-型中掺杂的硅材料，但示例性实施例不限于此。以下，假设塞320包括n-型硅，但示例性实施例不限于此。塞320中每一个塞的宽度可比相应的柱113的宽度宽。例如，可在相应的柱113的上表面上以垫形状设置每个塞320。可设置沿第三方向延伸的导电材料331至333以与塞320连接。可沿第一方向顺序地设置导电材料331至333。导电材料331至333可包括诸如金属材料的导电材料或者诸如掺杂的多晶硅材料的多晶硅材料，但示例性实施例不限于此。
在图14中，在邻近的掺杂区域(例如，掺杂区域311和312)中设置的结构可包括分别与用作位线的导电材料(例如，导电材料331、332和333)电连接的柱113。与用作位线的导电材料(例如，导电材料331、332和333)电连接的柱113可构成一平面。这表示可由多个平面来形成一个存储块。
在示例性实施例中，串可被形成为与基底直接连接或与基底间接连接。
图15是图14中的晶体管结构TS的横截面图。参照图13至图15，绝缘膜116可对应于参照图1描述的绝缘膜116，并可包括第一子绝缘膜117至第三子绝缘膜119。柱113的表面层114(所述表面层114包括作为图1中描述的多晶硅材料的p-型硅)可用作主体。与柱113邻近的第一子绝缘层117可用作隧道绝缘膜。例如，与柱113邻近的第一子绝缘层117包括诸如热氧化物层的氧化物层。第二子绝缘层118可用作电荷存储层，但示例性实施例不限于此。例如，第二子绝缘层118可以用作电荷捕获层。例如，第二子绝缘层118可包括氮化物层或金属氧化物层(例如，氧化铝层或氧化铪层)，但示例性实施例不限于此。与导电材料233邻近的第三子绝缘层119可用作阻挡绝缘层。例如，沿第一方向延伸的与导电材料233邻近的第三子绝缘层119可被形成为单层或多层。第三子绝缘层119可以是具有比第一绝缘膜117和第二子绝缘层118的介电常数高的介电常数的高介电层(例如，氧化铝层或氧化铪层，但示例性实施例不限于此)。
导电材料233可用作栅极(或控制栅极)。即，用作栅极(或控制栅极)的导电材料233、用作阻挡绝缘层的第三子绝缘膜119、用作电荷存储层的第二子绝缘膜118、用作隧穿绝缘层的第一子绝缘膜117和用作主体的包括p-型硅的表面层114可构成晶体管(或者存储单元晶体管结构)。例如，第一子绝缘层117至第三子绝缘层119可形成氧化物-氮化物-氧化物(ONO)，但示例性实施例不限于此。下面，柱113的包括p-型硅的表面层114可被称为第二方向主体。
存储块BLKa可包括多个柱113。即，存储块BLKa可包括多个NAND串。更详细地讲，存储块BLKa可包括沿第二方向(或与基底垂直的方向)延伸的多个NAND串。每个NAND串NS可包括沿第二方向设置的多个晶体管结构TS。每个NAND串中的至少一个晶体管结构TS可用作串选择晶体管SST。每个NAND串中的剩余晶体管TS中的至少一个可用作地选择晶体管GST。
栅极(或控制栅极)可对应于沿第一方向延伸的导电材料211至291、212至292、213至293。即，栅极(或控制栅极)可沿第一方向延伸以形成字线和至少两条选择线(例如，至少一条串选择线SSL和至少一条地选择线GSL)。沿第三方向延伸的导电材料331至333可分别连接到NAND串的一端。例如，沿第三方向延伸的导电材料331至333可用作位线BL。即，在一个存储块BLKa中，多个NAND串可连接到一条位线BL。沿第一方向延伸的掺杂区域311至314可分别设置到NAND串的其他端。沿第一方向延伸的掺杂区域311至314可用作共源极线CSL。
总结以上描述，存储块BLKa可包括沿与基底111垂直的方向(即，第二方向)延伸的多个NAND串，并可在多个NAND串连接到一条位线BL的情况下用作NAND闪速存储块(例如，电荷捕获型)。
图16是示出根据发明构思的示例性实施例的图13中的存储块的等效电路的电路图。
参照图16，可在位线BL1和共源极线CSL之间设置NAND串。例如，可在位线BL1和共源极线CSL之间设置NAND串NS11、NS21和NS31，可在位线BL2和共源极线CSL之间设置NAND串NS12、NS22和NS32，并可在位线BL3和共源极线CSL之间设置NAND串NS13、NS23和NS33。位线BL1至BL3可对应于沿第三方向延伸的导电材料331至333(参照图13)。
每个NAND串的串选择晶体管SST可与相应的位线连接。每个NAND串的地选择晶体管GST可与共源极线CSL连接。可在每个NAND串中在串选择晶体管SST和地选择晶体管GST之间设置存储单元MC。
与一条位线共连的NAND串可形成一列。例如，与位线BL1连接的NAND串NS11至NS31可形成第一列。与位线BL2连接的NAND串NS12至NS32可形成第二列。与位线BL3连接的NAND串NS13至NS33可形成第三列。与一条串选择线SSL连接的NAND串可形成一行。例如，与串选择线SSL1连接的NAND串NS11至NS13可形成第一行。与串选择线SSL2连接的NAND串NS21至NS23可形成第二行。与串选择线SSL3连接的NAND串NS31至NS33可形成第三行。
如图16所示，按行和列布置的NAND串可被构造为共享地选择线GSL。每行(或每个平面)中的存储单元可共享在其他层布置的字线WL1至WL7。例如，平面PL1中的并与地选择晶体管GST邻近的存储单元MC1可共享字线WL1，平面PL1中的并与串选择晶体管SST邻近的存储单元可共享字线WL7。
相同行/平面中的NAND串可共享串选择线。例如，平面PL1中的NAND串NS11、NS12和NS13可共享串选择线SSL1，平面PL2中的NAND串NS21、NS22和NS23可共享串选择线SSL2，平面PL3中的NAND串NS31、NS32和NS33可共享串选择线SSL3。可独立地控制串选择线SSL1、SSL2和SSL3，以使任何平面/行(例如，PL1)中的NAND串(例如，NS11、NS12和NS13)分别与位线BL1、BL2和BL3电连接。剩余平面/行(例如，PL2和PL3)中的NAND串(例如，NS21、NS22、NS23、NS31、NS32和NS33)与位线BL1、BL2和BL3电分离。
在示例性实施例中，在编程和读取操作时，可由行解码器电路(未示出)来选择串选择线SSL1至SSL3之一。即，可以NAND串NS11～S13、NS21～NS23和NS31～NS33的行/平面单位来执行编程和读取操作。
图17至图20是示出根据发明构思的示例性实施例的图13的存储块的等效电路的电路图。
参照图17，还可将横向晶体管LTR设置到存储块BLKb的每个NAND串。在每个NAND串中，可在地选择晶体管GST和共源极线CSL之间连接横向晶体管LTR。横向晶体管LTR的栅极(或控制栅极)可与地选择晶体管GST的栅极(控制栅极)连接到地选择线GSL。图17中的存储块BLKb与图16中的存储块BLKa基本相同，因此省略对存储块BLKb的描述。
如图18所示，每个NAND串可包括在存储单元MC1至MC6和共源极线CSL之间连接的两个地选择晶体管GST1和GST2。地选择晶体管GST1和GST2可与一个地选择线GSL连接。除了以上描述的不同之外，图18中的存储块BLKc与图16中的存储块BLKa基本相同。
与图18中的存储块BLKc相比，图19中的存储块BLKd可包括设置在存储单元MC1至MC5和位线BL之间的两个串选择晶体管SST1和SST2。可通过相应的串选择线SSL1和SSL2独立地控制每个NAND串中的串选择晶体管SST1和SST2。除了以上描述的不同之外，图19中的存储块BLKd与图18中的存储块BLKc基本相同，因此省略对存储块BLKd的描述。与图19中示出的存储块BLKd不同，图20中的存储块BLKe可如下进行构造：可通过电连接的串选择线SSL1和SSL2来控制每个NAND串中的串选择晶体管SST1和SST2。除了以上描述的不同之外，图20中的存储块BLKe与图19中的存储块BLKd基本相同，因此省略对存储块BLKe的描述。
图21是示出根据发明构思的示例性实施例的图12中的一个存储块的一部分的透视图。在图21中，具有与图13中的构成元件相同功能的构成元件可用相同的标号表示，因此省略对其的描述。除了按两行布置了位于邻近的掺杂区域(例如，311和312)之间的结构(或平面)中的串之外，图21中的存储块2000与图13中的存储块基本相同。
图22是示出根据发明构思的示例性实施例的包括非易失性存储装置的数据存储装置的框图。
参照图22，数据存储装置3000可包括存储介质3100和控制器3200。存储介质3100可用于存储具有各种数据格式(例如，文本、图形、软件代码等)的数据信息，但示例性实施例不限于此。可用包括多个存储单元(每个存储单元具有用多晶硅材料形成的沟道)的非易失性存储装置1000形成存储介质3100。如上所述，在非易失性存储装置1000的情况下，可通过在预充电/感测时间段增加提供给位线的电流的量(或位线电压)来补偿由于温度变化导致减小的感测裕度(或读取裕度)。此外，可通过补偿感测裕度(或读取裕度)而不补偿读取电压来减小读取扰动的劣化。根据示例性实施例，当温度减小时，可减少由于感测裕度(或读取裕度)的减小所导致的读取失败。类似地，当温度减小时，可减少由于感测裕度(或读取裕度)的减小所导致的编程失败和擦除失败。控制器3200可被构造为响应于外部请求来控制存储介质。
图23是显示根据发明构思的示例性实施例的控制器的框图。参照图23，根据发明构思的示例性实施例的控制器3200可包括第一接口(或主机接口)3210、第二接口(或存储器接口)3220、处理单元3230、缓冲器3240、ECC单元3250和ROM 3260。
第一接口3210可被构造为与外部装置(或主机)交互。第二接口3220可被构造为与图12中示出的存储介质3100交互。例如，处理单元3230可被构造为控制控制器3200的整体操作。例如，处理单元3230可被构造为操作ROM 3260中存储的诸如闪存转换层(FTL)的固件。可使用缓冲器3240临时存储经第一接口3210从外部装置传送的数据。可使用缓冲器3240临时存储经第二接口3220从存储介质3100传送的数据。ECC单元3250可被构造为对将被存储在存储介质3100中的数据编码以及对从存储介质3100读出的数据解码。
第一接口3210可包括计算机总线、存储总线标准、iFCP外部总线标准或它们中的两个或更多个的组合。计算机总线标准可包括S-100总线、Mbus、Smbus、Q-Bus、ISA、Zorro II、Zorro III、CAMAC、FASTBUS、LPC、EISA、VME、VXI、NuBus、TURBO通道、MCA、Sbus、VLB、PCI、PXI、HPGSC总线、CoreConnect、InfiniBand、UPA、PCI-X、AGP、PCIe、Intel、快速通道互联、超传输等，但示例性实施例不限于此。存储总线标准可包括ST-506、ESDI、SMD、并行ATA、DMA、SSA、HIPPI、USB MSC、FireWire(1394)、串行ATA、eSATA、SCSI、并行SCSI、串行附加SCSI、Fibre Channel、iSCSI、SAS、RapidIO、FCIP等，但示例性实施例不限于此。iFCP外部总线标准可包括苹果桌面总线、HIL、MIDI、多总线、RS-232、DMX512-A、EIA/RS-422、IEEE-1284、UNI/O、1-Wire、I2C、SPI、EIA/RS-485、USB、相机链接(CameraLink)、外部PCIe、光接口(Light Peak)、多点总线(Multidrop Bus)，但示例性实施例不限于此。
图24是示出根据发明构思的示例性实施例的使用非易失性存储装置的固态驱动器的框图。
参照图24，固态驱动器(SSD)4000可包括存储介质4100和控制器4200。存储介质4100可经多个通道(例如，CH0～CHn-1)与控制器4200连接，其中，所述多个通道中的每一个通道与多个非易失性存储器共同连接，其中，用包括均具有由多晶硅材料形成的沟道的存储单元的非易失性存储装置1000来形成所述多个非易失性存储器中的每一个。如上所述，在非易失性存储装置1000的情况下，可通过在预充电/感测时间段增加提供给位线的电流的量(或位线电压)来补偿由于温度变化导致减小的感测裕度(或读取裕度)。此外，可通过补偿感测裕度(或读取裕度)而不补偿读取电压来减小读取扰动的劣化。根据示例性实施例，当温度减小时，可减少由于感测裕度(或读取裕度)的减小导致的读取失败。类似地，当温度减小时，可减少由于感测裕度(或读取裕度)的减小所导致的编程失败和擦除失败。
图25是显示使用图24中的固态驱动器的存储器的框图，图26是显示使用图24中的固态驱动器的存储服务器的框图。
根据发明构思的示例性实施例的SSD 4000可用于形成存储器。如图25所示，存储器可包括被构造为与图24中所述的相同的多个固态驱动器4000。根据发明构思的示例性实施例的SSD 4000可用于构造存储服务器。如图26所示，存储服务器包括被构造为与图24描述的相同的多个固态驱动器4000和服务器4000A。此外，将很好地理解，在存储服务器内设置公知的RAID控制器4000B。
图27至图29是显示应用了根据发明构思的示例性实施例的数据存储装置的系统的示图。
在将根据发明构思的示例性实施例的包括数据存储装置的固态驱动器应用于存储器的情况下，如图27所示，系统6000可包括通过有线方式或无线方式与主机通信的存储器6100。在将根据发明构思的示例性实施例的包括数据存储装置的固态驱动器应用于存储服务器的情况下，如图28所示，系统700可包括可通过有线方式或无线方式与主机通信的存储服务器7100和7200。此外，如图29所示，可将根据发明构思的示例性实施例的包括数据存储装置的固态驱动器应用于邮件服务器8100。邮件服务器8100可经以POP和SMTP方式连接的邮件后台程序(daemon)与用户邮件程序通信，但示例性实施例不限于此。邮件服务器8100可经互联网进行通信。
图30至图34是显示应用了根据发明构思的示例性实施例的数据存储装置的其他系统的示图。
图30是示出根据发明构思的示例性实施例的蜂窝电话系统的框图。
参照图30，蜂窝电话系统可包括：用于显示诸如文本或图像的信息的液晶模块9201、用于压缩语音和将压缩的语音解压缩的ADPCM编解码器电路9202、扬声器9203、传声器9204、键盘9205、用于对数字数据进行时分复用的TDMA电路、被构造为设置射频信号的载波频率的PLL电路9210、被构造为发送和接收射频信号的RF电路9211等。
此外，蜂窝电话系统可包括各种类型的存储器，例如，至少一个非易失性存储装置9207、ROM 9208和/或SRAM 9209中的。可用根据示例性实施例的非易失性存储装置1000来形成非易失性存储装置9207，其中，非易失性存储装置1000包括均具有用多晶硅材料形成的沟道的存储单元。如上所述，在非易失性存储装置1000的情况下，可通过在预充电/感测时间段增加提供给位线的电流的量(或位线电压)来补偿由于温度变化导致减小的感测裕度(或读取裕度)。此外，可通过补偿感测裕度(或读取裕度)而不补偿读取电压来减小和/或防止读取扰动的劣化。根据示例性实施例，当温度减小时，可减少由于感测裕度(或读取裕度)的减小所导致的读取失败。类似地，当温度减小时，可减少由于感测裕度(或读取裕度)的减小而导致的编程失败和擦除失败。ROM 9208可用于存储程序，SRAM 9209可用作系统控制微型计算机9212的工作区域或/和用于临时存储数据，但是示例性实施例不限于此。这里，系统控制微型计算机9212可以是被构造为控制非易失性存储装置9207的读写操作的处理器。
图31是示出根据发明构思的示例性实施例的存储卡的框图。例如，存储卡可以是MMC卡、SD卡、多用途卡、微型SD卡、记忆棒、压缩SD卡、ID卡、PCMCIA卡、SSD卡、芯片卡、智能卡、USB卡等。
参照图31，存储卡可包括：接口电路9221，用于与外部装置交互；控制器9222，包括缓冲存储器并控制存储卡的操作；和根据发明构思的示例性实施例的至少一个非易失性存储装置9207。可用根据示例性实施例的非易失性存储装置1000来形成非易失性存储装置9207，其中，非易失性存储装置1000包括均具有用多晶硅材料形成的沟道的存储单元。如上所述，在非易失性存储装置1000的情况下，可通过在预充电/感测时间段增加提供给位线的电流的量(或位线电压)来补偿由于温度变化导致减小的感测裕度(或读取裕度)。此外，可通过补偿感测裕度(或读取裕度)而不补偿读取电压来减小和/或防止读取扰动的劣化。在示例性实施例的情况下，当温度减小时，可减少由于感测裕度(或读取裕度)的减小所导致的读取失败。类似地，当温度减小时，可减少由于感测裕度(或读取裕度)的减小而导致的编程失败和擦除失败。控制器9222可以是被构造为控制非易失性存储装置9207的读写操作的处理器。具体地讲，控制器9222可经数据总线和地址总线与非易失性存储装置9207和接口电路9221连接。
图32是示出根据发明构思的示例性实施例的数字静态相机的框图。
参照图32，数字静态相机可包括主体9301、槽9302、镜头9303、显示电路9308、快门按钮9312、频闪仪(strobe)9318、取景器等。具体地讲，存储卡9331可插入到槽9302中，并包括根据示例性实施例的至少一个非易失性存储装置9207。可用根据示例性实施例的非易失性存储装置1000形成非易失性存储装置9207，其中，非易失性存储装置1000可包括均具有用多晶硅材料形成的沟道的存储单元。如上所述，在非易失性存储装置1000的情况下，可通过在预充电/感测时间段增加提供给位线的电流的量(或位线电压)来补偿由于温度变化所导致减小的感测裕度(或读取裕度)。此外，可通过补偿感测裕度(或读取裕度)而不补偿读取电压来防止读取扰动的劣化。根据示例性实施例，当温度减小时，可减小由于感测裕度(或读取裕度)的减小所导致的读取失败。类似地，当温度减小时，可减小感测裕度(或读取裕度)的减小所导致的编程失败和擦除失败。如果存储卡9331具有接触类型，则当存储卡9331被插入到槽308时，电路板上的电子电路可与存储卡9331电接触。在存储卡9331具有非接触类型的情况下，电路板上的电子电路可以以射频方式与存储卡9331进行通信。
图33是示出应用了图32的存储卡的各种系统的示图。
参照图33，可将存储卡9331应用于摄像机VC、电视TV、音频装置AD、游戏机GM、电子音乐装置EMD、蜂窝电话CP、计算机CPT、个人数字助理PAD、录音机VR、PC卡PCC等。
图34是示出根据发明构思的示例性实施例的图像传感器系统的框图。
参照图34，根据发明构思的示例性实施例，图像传感器系统可包括图像传感器9332、输入/输出装置9336、RAM 9348、CPU 9344和非易失性存储装置9354。可用根据示例性实施例的非易失性存储装置1000来形成非易失性存储装置9354，所述非易失性存储装置1000包括均具有用多晶硅材料形成的沟道的存储单元。如上所述，在非易失性存储装置1000的情况下，可通过在预充电/感测时间段增加提供给位线的电流的量(或位线电压)来补偿由于温度变化所导致减小的感测裕度(或读取裕度)。此外，可通过补偿感测裕度(或读取裕度)而不补偿读取电压来防止读取扰动的劣化。根据示例性实施例，当温度减小时，可减少由于感测裕度(或读取裕度)的减小所导致的读取失败。类似地，当温度减小时，可减少感测裕度(或读取裕度)的减小所导致的编程失败和擦除失败。图34中的元件(即，图像传感器9332、输入/输出装置9336、RAM 9348、非易失性存储装置9354)可经总线9352彼此通信。图像传感器9332可包括诸如光电门、光电二极管等的光电感测装置。可用与处理器一起的单个芯片来形成图34中的元件，或者可用独立于处理器的单个芯片来形成图34中的元件。
可通过诸如如下的封装件的各种类型的封装件来封装非易失性存储装置和/或控制器：PoP(封装件上封装件)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装件(PDIP)、窝伏尔封装件中裸片(Die in Waffle Pack)、晶片形式中裸片(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、薄四方扁平封装件(TQFP)、小外形集成电路(SOIC)、缩小外形封装件(SSOP)、薄小外形封装件(TSOP)、薄四方扁平封装件(TQFP)、封装件中系统(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)、晶片级处理堆叠封装件(WSP)等。
上面讨论的主题将被认为说明性的，而非限制性的，权利要求意在覆盖落入真实精神和范围内的所有此类修改、提高和其他变化。因此，为了法律允许的最大范围，将由权利要求及其等同物的最宽的允许解释来确定该范围，并且该范围不受上述详细描述的约束或限制。

Claims (10)

1.一种非易失性存储装置，包括：
基底；
至少一个串，从基底垂直延伸，所述至少一个串包括含有多晶硅材料的沟道；
位线电流控制电路，经至少一条位线连接到所述至少一个串，位线电流控制电路被构造为根据温度的减小来增加提供给所述至少一条位线的电流量，以使当温度减小时流过所述至少一个串的沟道的电流增加。
2.如权利要求1所述的非易失性存储装置，其中，所述至少一个串还包括：
在沟道上的多个栅极结构，所述多个栅极结构与沟道一起形成存储晶体管。
3.如权利要求2所述的非易失性存储装置，其中，
所述非易失性存储装置被构造为当提供给所述至少一条位线的电流量增加时增加流过存储晶体管中的至少一个存储晶体管的电流。
4.如权利要求3所述的非易失性存储装置，其中，
位线电流控制电路被构造为在判断选择的一个存储晶体管的状态的操作期间控制提供给所述至少一条位线的电流量。
5.如权利要求4所述的非易失性存储装置，其中，
所述操作包括读取操作、编程验证操作和擦除验证操作中的至少一个。
6.如权利要求2所述的非易失性存储装置，其中，不根据温度减小来调整提供给所述多个栅极结构的电压，位线电流控制电路包括：
锁存单元，与感测节点连接；
NMOS晶体管，连接在所述至少一条位线和感测节点之间，并被构造为响应于控制信号而操作；
加载单元，被构造为向感测节点提供电流；
控制信号产生器，被构造为产生控制信号，控制信号产生器被构造为对控制信号的电压进行控制，以当温度减小时增加流过NMOS晶体管的电流量。
7.如权利要求6所述的非易失性存储装置，其中，
控制信号产生器被构造为当非易失性存储装置的温度低于参考温度时对控制信号的电压进行控制。
8.一种非易失性存储装置的读取方法，所述非易失性存储装置包括基底、多条位线和与基底垂直地延伸的多个串，所述多个串分别连接到所述多条位线，并且所述多个串包括含有多晶硅材料的沟道，所述读取方法包括下述步骤：
在预充电时段向所述多条位线提供预充电电流；
在感测时段向所述多条位线提供感测电流；
锁存每条位线的电压变化以作为单元数据，
其中，根据温度的减小来增加预充电电流和感测电流，从而在温度减小时增加流过所述多个串的沟道的电流。
9.如权利要求8所述的读取方法，其中，所述多个串中的每一个串还包括沟道上的多个栅极结构，所述多个栅极结构与沟道一起形成存储晶体管，
所述方法还包括下述步骤：
当提供给所述多条位线的电流量增加时，增加流过存储晶体管的电流，
其中，所述方法不包括根据温度减小来调整施加到所述多个栅极结构的电压。
10.如权利要求7所述的读取方法，其中，
所述方法还包括下述步骤：
当非易失性存储装置的温度低于参考温度时，调整预充电电流和感测电流。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097027A (zh) * 2014-05-13 2015-11-25 三星电子株式会社 存储装置、存储装置的操作方法和访问存储装置的方法
CN106683692A (zh) * 2015-11-05 2017-05-17 三星电子株式会社 非易失性存储装置及其操作方法
CN106981301A (zh) * 2016-01-18 2017-07-25 旺宏电子股份有限公司 半导体装置与其补偿方法
CN107123441A (zh) * 2016-02-24 2017-09-01 爱思开海力士有限公司 数据存储装置及其操作方法
CN107170484A (zh) * 2017-03-17 2017-09-15 北京兆易创新科技股份有限公司 一种NAND Flash电压自动补偿方法和装置
CN109697999A (zh) * 2017-10-23 2019-04-30 三星电子株式会社 半导体存储器件
CN114078528A (zh) * 2020-08-12 2022-02-22 爱思开海力士有限公司 驱动器及其操作方法以及存储器装置

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101857529B1 (ko) * 2011-11-08 2018-05-15 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
KR101839880B1 (ko) * 2011-12-22 2018-03-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR101809202B1 (ko) * 2012-01-31 2017-12-14 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
JP5809595B2 (ja) * 2012-03-30 2015-11-11 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の動作方法
KR101921101B1 (ko) * 2012-08-06 2018-11-22 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9202579B2 (en) * 2013-03-14 2015-12-01 Sandisk Technologies Inc. Compensation for temperature dependence of bit line resistance
KR102128825B1 (ko) * 2013-12-11 2020-07-01 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20150096292A (ko) * 2014-02-12 2015-08-24 에스케이하이닉스 주식회사 내부 전압 생성 회로
US20150279472A1 (en) * 2014-03-26 2015-10-01 Intel Corporation Temperature compensation via modulation of bit line voltage during sensing
JP6230512B2 (ja) * 2014-09-10 2017-11-15 東芝メモリ株式会社 半導体メモリ
US9589646B2 (en) * 2014-11-26 2017-03-07 Macronix International Co., Ltd. Page buffer circuit having bias voltage application unit and operating method of same
KR20160097006A (ko) * 2015-02-06 2016-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 프로그램 방법
US9508446B1 (en) * 2015-06-24 2016-11-29 Macronix International Co., Ltd. Temperature compensated reverse current for memory
KR102401254B1 (ko) * 2015-11-12 2022-05-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102469680B1 (ko) 2016-05-04 2022-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2018129105A (ja) 2017-02-07 2018-08-16 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 磁気抵抗メモリ装置
JP6820779B2 (ja) * 2017-03-21 2021-01-27 株式会社小糸製作所 点灯回路および車両用灯具
JP2020035501A (ja) * 2018-08-28 2020-03-05 キオクシア株式会社 メモリシステム及びストレージシステム
KR102627994B1 (ko) * 2018-10-04 2024-01-22 삼성전자주식회사 비휘발성 메모리 장치의 센싱 회로, 이를 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
TWI735873B (zh) 2018-10-24 2021-08-11 旺宏電子股份有限公司 用以執行乘積和運算之半導體裝置
US10782759B1 (en) 2019-04-23 2020-09-22 Arbor Company, Lllp Systems and methods for integrating batteries with stacked integrated circuit die elements
EP3973528A4 (en) * 2019-05-21 2022-08-03 Arbor Company LLLP SYSTEMS AND METHODS FOR INTEGRATING BATTERIES WITH STACKED IC CHIP ELEMENTS
US10741257B1 (en) 2019-06-26 2020-08-11 Sandisk Technologies Llc Dynamic bit line voltage and sensing time enhanced read for data recovery
KR20210092060A (ko) * 2020-01-15 2021-07-23 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
EP4173041A4 (en) 2020-06-29 2024-02-07 Arbor Company LLLP MOBILE IOT EDGE DEVICE WITH 3D CHIP STACKING OF A RECONFIGURABLE PROCESSOR MODULE WITH 5G PROCESSOR INDEPENDENT MODEM
KR102761256B1 (ko) 2020-07-17 2025-02-04 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102776466B1 (ko) 2020-08-10 2025-03-10 에스케이하이닉스 주식회사 머지드 버퍼 및 이를 포함하는 메모리 장치
KR20240059194A (ko) 2022-10-27 2024-05-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그의 리드 동작 및 프로그램 검증 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050036369A1 (en) * 2003-08-13 2005-02-17 Kyeong-Han Lee Temperature compensated bit-line precharge
US20080192536A1 (en) * 2007-02-14 2008-08-14 Hynix Semiconductor Inc. Bit line select voltage generator and nonvolatile memory device using the same
US20080247254A1 (en) * 2007-04-05 2008-10-09 Hao Thai Nguyen Method for temperature compensating bit line during sense operations in non-volatile storage
CN101593558A (zh) * 2008-05-26 2009-12-02 海力士半导体有限公司 读取非易失性存储装置中的数据的方法
US20100091562A1 (en) * 2008-10-13 2010-04-15 Seagate Technology Llc Temperature dependent system for reading st-ram
CN101764096A (zh) * 2008-12-24 2010-06-30 海力士半导体有限公司 垂直沟道型非易失性存储器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6687178B1 (en) * 2001-02-23 2004-02-03 Western Digital (Fremont), Inc. Temperature dependent write current source for magnetic tunnel junction MRAM
US7518930B2 (en) * 2006-04-21 2009-04-14 Sandisk Corporation Method for generating and adjusting selected word line voltage
KR20100060933A (ko) 2008-11-28 2010-06-07 주식회사 하이닉스반도체 프리차지 전압 생성회로 및 이를 포함하는 비휘발성 메모리소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050036369A1 (en) * 2003-08-13 2005-02-17 Kyeong-Han Lee Temperature compensated bit-line precharge
US20080192536A1 (en) * 2007-02-14 2008-08-14 Hynix Semiconductor Inc. Bit line select voltage generator and nonvolatile memory device using the same
US20080247254A1 (en) * 2007-04-05 2008-10-09 Hao Thai Nguyen Method for temperature compensating bit line during sense operations in non-volatile storage
CN101593558A (zh) * 2008-05-26 2009-12-02 海力士半导体有限公司 读取非易失性存储装置中的数据的方法
US20100091562A1 (en) * 2008-10-13 2010-04-15 Seagate Technology Llc Temperature dependent system for reading st-ram
CN101764096A (zh) * 2008-12-24 2010-06-30 海力士半导体有限公司 垂直沟道型非易失性存储器件及其制造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097027A (zh) * 2014-05-13 2015-11-25 三星电子株式会社 存储装置、存储装置的操作方法和访问存储装置的方法
CN105097027B (zh) * 2014-05-13 2020-10-16 三星电子株式会社 存储装置、存储装置的操作方法和访问存储装置的方法
CN106683692A (zh) * 2015-11-05 2017-05-17 三星电子株式会社 非易失性存储装置及其操作方法
CN106981301A (zh) * 2016-01-18 2017-07-25 旺宏电子股份有限公司 半导体装置与其补偿方法
CN106981301B (zh) * 2016-01-18 2020-02-11 旺宏电子股份有限公司 半导体装置与其补偿方法
CN107123441A (zh) * 2016-02-24 2017-09-01 爱思开海力士有限公司 数据存储装置及其操作方法
CN107123441B (zh) * 2016-02-24 2021-01-05 爱思开海力士有限公司 数据存储装置及其操作方法
CN107170484A (zh) * 2017-03-17 2017-09-15 北京兆易创新科技股份有限公司 一种NAND Flash电压自动补偿方法和装置
CN109697999A (zh) * 2017-10-23 2019-04-30 三星电子株式会社 半导体存储器件
CN114078528A (zh) * 2020-08-12 2022-02-22 爱思开海力士有限公司 驱动器及其操作方法以及存储器装置

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